JP4530450B2 - Ｅｌ表示装置 - Google Patents
Ｅｌ表示装置 Download PDFInfo
- Publication number
- JP4530450B2 JP4530450B2 JP27710499A JP27710499A JP4530450B2 JP 4530450 B2 JP4530450 B2 JP 4530450B2 JP 27710499 A JP27710499 A JP 27710499A JP 27710499 A JP27710499 A JP 27710499A JP 4530450 B2 JP4530450 B2 JP 4530450B2
- Authority
- JP
- Japan
- Prior art keywords
- line
- intersection
- gate
- drain
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000010408 film Substances 0.000 claims description 137
- 239000003990 capacitor Substances 0.000 claims description 43
- 239000004065 semiconductor Substances 0.000 claims description 41
- 238000003860 storage Methods 0.000 claims description 34
- 239000010409 thin film Substances 0.000 claims description 19
- 238000005468 ion implantation Methods 0.000 claims description 7
- 239000010410 layer Substances 0.000 description 94
- 229920002120 photoresistant polymer Polymers 0.000 description 17
- 238000000034 method Methods 0.000 description 15
- 238000004519 manufacturing process Methods 0.000 description 11
- 239000000463 material Substances 0.000 description 11
- 239000011229 interlayer Substances 0.000 description 10
- 239000000758 substrate Substances 0.000 description 10
- 230000005525 hole transport Effects 0.000 description 9
- 239000012535 impurity Substances 0.000 description 8
- 239000011651 chromium Substances 0.000 description 7
- 150000002500 ions Chemical class 0.000 description 7
- 108091006146 Channels Proteins 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 239000007787 solid Substances 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910052804 chromium Inorganic materials 0.000 description 3
- 238000005401 electroluminescence Methods 0.000 description 3
- PQXKHYXIUOZZFA-UHFFFAOYSA-M lithium fluoride Inorganic materials [Li+].[F-] PQXKHYXIUOZZFA-UHFFFAOYSA-M 0.000 description 3
- 230000014759 maintenance of location Effects 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 230000002265 prevention Effects 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- WBEDMFHOODHFKR-UHFFFAOYSA-N 1-n,1-n'-bis(3-methylphenyl)-1-n,1-n',4-triphenylcyclohexa-2,4-diene-1,1-diamine Chemical group CC1=CC=CC(N(C=2C=CC=CC=2)C2(C=CC(=CC2)C=2C=CC=CC=2)N(C=2C=CC=CC=2)C=2C=C(C)C=CC=2)=C1 WBEDMFHOODHFKR-UHFFFAOYSA-N 0.000 description 2
- -1 3-methylphenylphenylamino Chemical group 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- 229910000846 In alloy Inorganic materials 0.000 description 2
- NRCMAYZCPIVABH-UHFFFAOYSA-N Quinacridone Chemical class N1C2=CC=CC=C2C(=O)C2=C1C=C1C(=O)C3=CC=CC=C3NC1=C2 NRCMAYZCPIVABH-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 239000007983 Tris buffer Substances 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 229910052790 beryllium Inorganic materials 0.000 description 2
- 230000009849 deactivation Effects 0.000 description 2
- 238000006356 dehydrogenation reaction Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 239000003870 refractory metal Substances 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 1
- 238000001994 activation Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 229910052744 lithium Inorganic materials 0.000 description 1
- 229910052749 magnesium Inorganic materials 0.000 description 1
- 239000011777 magnesium Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920003217 poly(methylsilsesquioxane) Polymers 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000007711 solidification Methods 0.000 description 1
- 230000008023 solidification Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229920003002 synthetic resin Polymers 0.000 description 1
- 239000000057 synthetic resin Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/12—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof structurally associated with, e.g. formed in or on a common substrate with, one or more electric light sources, e.g. electroluminescent light sources, and electrically or optically coupled thereto
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
- G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
- G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
- H05B33/00—Electroluminescent light sources
- H05B33/12—Light sources with substantially two-dimensional radiating surfaces
- H05B33/26—Light sources with substantially two-dimensional radiating surfaces characterised by the composition or arrangement of the conductive material used as an electrode
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/131—Interconnections, e.g. wiring lines or terminals
Description
【０００１】
【発明の属する技術分野】
本発明は、エレクトロルミネッセンス素子及び薄膜トランジスタを備えたエレクトロルミネッセンス表示装置に関する。
【０００２】
【従来の技術】
近年、エレクトロルミネッセンス（Electro Luminescence：以下、「ＥＬ」と称する。）素子を用いたＥＬ表示装置が、ＣＲＴやＬＣＤに代わる表示装置として注目されており、例えば、そのＥＬ素子を駆動させるスイッチング素子として薄膜トランジスタ（Thin Film Transistor：以下、「ＴＦＴ」と称する。）を備えたＥＬ表示装置の研究開発も進められている。
【０００３】
図７に有機ＥＬ表示装置の表示画素を示し、図８に図７のＡ−Ａ線に沿った断面図を示し、図９に図７のＢ−Ｂ線に沿った断面図を示す。
【０００４】
図に示すように、ゲートラインＧＬとドレインラインＤＬとに囲まれた領域に表示画素２０が形成されている。両信号線の交点付近にはスイッチング素子である第１のＴＦＴ１が設けられており、そのＴＦＴ１のソースは、保持容量電極２と容量を構成する容量電極３を兼ねるとともに、有機ＥＬ素子を駆動する第２のＴＦＴ４のゲート１５に接続されている。第２のＴＦＴ４のソースは有機ＥＬ素子の陽極６に接続され、他方のドレインは有機ＥＬ素子を駆動する駆動ラインＶＬに接続されている。
【０００５】
また、前記保持容量電極２はクロム等から成っており、上層のゲート絶縁膜７を介して第１のＴＦＴ１のソースと一体の容量電極３と重畳し、前記ゲート絶縁膜７を誘電体層として電荷を蓄積している。この保持容量８は、第２のＴＦＴ４のゲート１５に印加される電圧を保持している。
【０００６】
続いて、スイッチング用の第１のＴＦＴ１について図７と図８を参照しながら説明する。
【０００７】
まず石英ガラス、無アルカリガラス等からなる透明な絶縁性基板１０上に、クロム（Ｃｒ）、モリブデン（Ｍｏ）などの高融点金属からなる第１のゲート電極１１が設けられている。この第１のゲート電極１１は、図７のようにゲートラインＧＬと一体で例えば左右に複数本平行に延在されている。また図８の第１のゲート電極１１の右隣には、第１のゲート電極１１と同一工程で作られた保持容量電極２が形成されている。この保持容量電極２は、保持容量８を構成するため、図７の様に第１のＴＦＴ１と第２のＴＦＴ４の間で、拡大された部分を有し、これらは左右に延在された保持容量ラインＣＬと一体で構成されている。
【０００８】
続いて、ゲート絶縁膜７を介して多結晶シリコン（ｐ−Ｓｉと称する。）膜からなる第１の能動層１２が形成されている。この第１の能動層１２は、ＬＤＤ（Lightly Doped Drain）構造が採用されている。即ち、ゲートの両側に低濃度領域が設けられ、更に外側には、高濃度のソース領域及びドレイン領域が設けられている。前記第１の能動層１２の上層には、ストッパ絶縁膜１３が設けられている。このストッパ絶縁膜１３は、第１の能動層１２へのイオン注入阻止膜であり、ここではＳｉ酸化膜から成る。
【０００９】
そして、ゲート絶縁膜７、能動層１２及びストッパ絶縁膜１３上には、例えば、順にＳｉＯ2膜、ＳｉＮ膜及びＳｉＯ2膜が積層された層間絶縁膜１４が設けられ、ドレインに設けたコンタクトホールＣ１介してドレイン電極と成るドレインラインＤＬが電気的に接続されている。更に全面には、表面の凹凸を平坦にするため、例えば絶縁性有機樹脂から成る平坦化膜ＰＬＮが形成されている。
【００１０】
ＥＬ表示装置は、電流駆動なので、ＥＬ層が均一な膜厚でなければならない。膜厚が薄い部分で電流集中が発生するからである。従って少なくともこの形成領域は、かなりの平坦性が要求されるため、固化前に流動性を有する材料である前記平坦化膜ＰＬＮが採用される。
【００１１】
次に、有機ＥＬ素子を駆動する第２のＴＦＴ４について図７と図９を参照して説明する。
【００１２】
前述した絶縁性基板１０上には、前記第１のゲート１１と同一材料の第２のゲート電極１５が設けられており、ゲート絶縁膜７を介して第２の能動層１６が設けられている。前述と同様に第２の能動層の上にはストッパ絶縁膜１７が設けられている。
【００１３】
前記第２の能動層１６には、ゲート電極１５上の真性又は実質的に真性であるチャネルと、このチャネルの両側に、ｐ型不純物のソース領域及びドレイン領域が設けられｐ型チャネルＴＦＴを構成している。
【００１４】
そして全面には、前述した層間絶縁膜１４が形成されている。そしてコンタクトホールＣ２を介して駆動ラインＶＬが電気的に接続されている。更に全面には、前述した平坦化膜PLNが形成され、コンタクトホールＣ３によりソースが露出されている。そしてこのコンタクトホールＣ３を介してＩＴＯ（Indium Thin Oxide）から成る透明電極（有機ＥＬ素子の陽極）６がソースと電気的に接続されて形成されている。
【００１５】
有機ＥＬ素子２０は、前記陽極６、ＭＴＤＡＴＡ（4,4-bis(3-methylphenylphenylamino)biphenyl）から成る第１ホール輸送層２１、及びＴＰＤ（4,4,4-tris(3-methylphenylphenylamino)triphenylanine）からなる第２ホール輸送層２２、キナクリドン（Quinacridone）誘導体を含むＢｅｂｑ2（10-ベンゾ〔ｈ〕キノリノール−ベリリウム錯体）から成る発光層２３及びＢｅｂｑ2から成る電子輸送層２４からなる発光素子層ＥＭ、マグネシウム・インジウム合金から成る陰極２５がこの順番で積層形成された構造であり、有機ＥＬ素子の実質全面に設けられている。
【００１６】
有機ＥＬ素子の発光原理および動作は、陽極６から注入されたホールと、陰極２５から注入された電子とが発光層ＥＭの内部で再結合し、発光層ＥＭを形成する有機分子を励起して励起子を発生させる。この励起子が放射失活する過程で発光層ＥＭから光が放たれ、この光が透明な陽極から透明絶縁基板を介して外部へ放出されて発光する。
【００１７】
このように、第１のＴＦＴ１のソースＳから供給された電荷が保持容量８に蓄積され、第２のＴＦＴ４のゲート１５に印加され、その電圧に応じて有機ＥＬ素子を電流駆動し、発光する。
【００１８】
【発明が解決しようとする課題】
前述したＥＬ素子は、これから盛んに開発されるものであり、歩留まりの高いＥＬ表示装置を製造しなければならない。しかも高解像度を実現するためには、表示画素サイズをできる限り小さくし、限定された表示画素領域により多くの表示画素を作り込まなければならない。
【００１９】
当然、表示画素領域には、ゲートラインＧＬとドレインラインＤＬとの交差、前記ゲートラインＧＬと前記駆動ラインＶＬとの交差、保持容量ラインＣＬとドレインラインＤＬとの交差および前記保持容量ラインＣＬと前記駆動ラインＶＬとの交差の合計４カ所の交差部分が表示画素毎にあり、全体としては４カ所×表示画素数の数だけ存在することになる。
【００２０】
しかしながら、この交差部での短絡、耐電圧特性の低下が発生し、表示特性を悪化させる問題があった。特に駆動ラインＶＬは、ＥＬ素子に電流を供給するラインであり、駆動ラインＶＬとの交差部らか電流がリークすると、ＥＬ素子の明るさが低下する問題があった。
【００２１】
【課題を解決するための手段】
本発明は、前述した課題に鑑みて成され、第１に、表示画素を囲むように格子状に配置された第１のラインと前記第２のラインの交差部に、半導体層を挿入する事で解決するものである。
【００２２】
半導体層は、低不純物濃度か、または不純物が実質導入されていなければ、比較的抵抗の高い膜となる。従って格子状に配置されている第１のラインと第２のラインとの間に半導体層を挿入することで、前記第１のラインと前記第２のラインとの耐電圧特性を向上させることができる。
【００２３】
第２に、ゲートラインと前記駆動ラインとの交差部に、薄膜トランジスタの能動層を構成する半導体膜を挿入する事で解決するものである。
【００２４】
特にゲートラインと駆動ラインＶＬとの交差部に、薄膜トランジスタを構成する半導体層と同一工程で形成された半導体層を設ければ、製造工程の簡略化が実現できると同時に、ゲートラインＧＬと駆動ラインＶＬとの耐電圧特性を向上させることができる。
【００２５】
第３に、駆動ラインとドレインラインとが隣接して延在される構造に於いて、ドレインラインとゲートラインの第１の交差部および駆動ラインとゲートラインの第２の交差部には、薄膜トランジスタの能動層を構成する半導体膜が挿入され、第１の交差部から第２の交差部まで一体で設けられている事で解決するものである。
【００２６】
前記第１の交差部と前記第２の交差部に別々に半導体膜を設けると、２つの半導体膜を離間させるためにドレインラインＤＬと駆動ラインＶＬを離間させなければならない。しかし第１の交差部から第２の交差部まで一体で設けられるため、この離間を必要とせず、ドレインラインＤＬと駆動ラインＶＬとの間隔を狭める事が可能となる。
【００２７】
第４に、駆動ラインと交差し前記第１の薄膜トランジスタのソースから延在された上層電極と重畳して保持容量が形成される保持容量ラインとを備えたＥＬ表示装置であり、保持容量ラインと駆動ラインとの交差部に、薄膜トランジスタの能動層を構成する半導体膜を挿入する事で解決するものである。
【００２８】
特に保持容量ラインＣＬと駆動ラインＶＬとの交差部に、薄膜トランジスタを構成する半導体層と同一工程で形成された半導体層を設ければ、製造工程の簡略化が実現できると同時に、保持容量ラインＣＬと駆動ラインＶＬとの耐電圧特性を向上させることができる。
【００２９】
第５に、駆動ラインとドレインラインが隣接して延在され、ドレインラインと保持容量ラインの第３の交差部および駆動ラインと保持容量ラインの第４の交差部には、半導体膜が挿入され、第３の交差部から第４の交差部まで一体で設けられている事で解決するものである。
【００３０】
前記第３の交差部と前記第４の交差部に別々に半導体膜を設けると、２つの半導体膜を離間させるためにドレインラインＤＬと駆動ラインＶＬを離間させなければならない。しかし第３の交差部から第４の交差部まで一体で設けられるた、この離間を必要とせず、ドレインラインＤＬと駆動ラインＶＬとの間隔を狭める事が可能となる。
【００３１】
更には、第６に、前記交差部に設けられた半導体膜の上層には、前記半導体膜へのイオン注入を阻止する絶縁膜が設けられることで解決するものである。
【００３２】
以上、これらの交差部での短絡、耐電圧特性の低下を防止することができ、表示特性を維持させることができる。しかも駆動ラインＶＬに供給される電流は、交差部を介したリーク電流により減少することがないため、ＥＬ素子は、本来の明るさを維持することができる。
【００３３】
【発明の実施の形態】
本発明のＥＬ表示装置について説明する。図１は、ボトムゲート型ＥＬ表示装置の表示画素を平面図で示したもので、点線で囲まれ点でハッチングした領域は、ゲート材料で形成された領域、実線で囲まれハッチングされていない部分は、Ｓｉ層（ここではＰ−Ｓｉ層）、実線で囲まれ斜め点でハッチングした部分は、透明電極で成る部分である。更に実線で囲まれ斜め線でハッチングされた部分が、Ａｌを主成分とする電極で形成された部分である。
【００３４】
図２、図３は、図１のＡ−Ａ線、Ｂ−Ｂ線に対応する断面図である。尚、この表示画素が複数個またはマトリックス状に配置されて、表示画素領域を構成する。
【００３５】
なお、本実施の形態においては、第１、第２のＴＦＴ１、４ともに、ボトムゲート型のＴＦＴを採用しており、能動層としてＳｉ膜を用いている。またゲート電極１１、１５は、シングルゲート構造である。
【００３６】
では、図１〜図３を参照し、有機ＥＬ表示装置を具体的に説明していく。
【００３７】
まず、少なくとも表面が絶縁性を有する透明基板１０がある。本実施の形態では、ＥＬ素子を水分から保護するため、メタルキャップ（カン）がＥＬ材料を封止するように取り付けられている。ただし図面上では省略した。そのため発光光は、前記透明基板１０から取り出すため、基板１０は、透明である必要があるが、メタルキャップが省略できるならば、発光光を上方から取り出すことができ、透明である必要はない。ここでは、ガラスや合成樹脂などから成る透明基板１０を採用している。
【００３８】
この透明基板１０の上には、図１の一画素領域の上側辺に沿って、左右にゲートラインＧＬが複数本平行に延在されている。また保持容量８の下層電極として作用する保持容量電極２が設けられると共に、この保持容量電極２をつなぐため、保持容量ラインＣＬが左右に延在されている。両ラインＧＬ、ＣＬは、同層でなるため、点でハッチングしてある。また材料としては、上層にＰ−Ｓｉを採用する理由からＣｒやＴａ等の高融点金属が採用される。ここでは、約１０００〜２０００ÅのＣｒがスパッタリングにて形成されている。またパターニングの際は、ステップカバレージが考慮され、側辺はテーパー形状に加工されている。
【００３９】
続いて、全面にはゲート絶縁膜７および能動層（第１のＴＦＴ１には第１の能動層１２、第２のＴＦＴ４には第２の能動層１６）が積層されて形成されている。ここでは、ゲート絶縁膜と、能動層１２、１６、保持容量８の上層電極である容量電極３および本発明の特徴である交差保護膜Ｆ１、Ｆ２、Ｆ３、Ｆ４の材料であるＰ−Ｓｉが形成されている。このＰ−Ｓｉは、まずプラズマＣＶＤでａ−Ｓｉが形成された後、Ｐ−Ｓｉに変換されている。具体的には、下層より約５００ÅのＳｉ窒化膜、約１３００ÅのＳｉ酸化膜および約５００Åのａ−Ｓｉが連続プラズマＣＶＤで形成される。
【００４０】
このａ−Ｓｉは、約４００度の窒素雰囲気中で脱水素アニールが行われ、その後、エキシマレーザによりＰ−Ｓｉ化される。また符号１３は、Ｓｉ酸化膜から成るストッパ絶縁膜であり、第１の能動層１２、第２の能動層１６のイオン注入時のマスクとなる。この時前記ストッパ絶縁膜をレジストマスクで代用する場合は、ストッパ絶縁膜は不要となる。またレジストマスクは、注入後に除去される。ストッパ絶縁膜またはレジストマスクのどちらで使用しても良いが、一般的には、２つのＴＦＴは、どちらかに統一されて使用される。
【００４１】
第１のＴＦＴ１は、Ｐ（リン）イオンが注入され、Ｎチャンネル型のソース、ドレインが形成され、第２のＴＦＴ４は、Ｂイオンが注入されてＰチャンネル型のソース、ドレインが形成されている。
【００４２】
またＰ−Ｓｉ化された膜は、図１のように、ホトリソグラフィ技術によりパターニングされている。つまり第１のＴＦＴ１のＰ−Ｓｉ層は、ゲートラインＧＬとドレインラインＤＬの左上交差部近傍で、ドレインラインＤＬと重畳し、ゲート電極１１の上層を延在した後、保持容量電極２と重畳する容量電極３として延在されている。またこの容量電極３は、第２のＴＦＴ４のゲート電極１５と電気的に接続するために用いられる接続配線３０右端の下層に延在される。一方、第２のＴＦＴ４のＰ−Ｓｉ層は、右側の駆動ラインＶＬの下層から第２のゲート電極１５の上層を延在し、透明電極から成る陽極６の下層に延在されている。
【００４３】
また第１の交差保護膜Ｆ１は、ドレインラインＤＬとゲートラインＧＬとの第１の交差部ＣＲ１、左隣の表示画素に設けられた駆動ラインＶＬとゲートラインＧＬの第２の交差部２に設けられる。また第２の交差保護膜Ｆ２は、ドレインラインＤＬと保持容量ラインＣＬとの第３の交差部３、左隣の表示画素に設けられた駆動ラインＶＬと保持容量ラインＣＬの第４の交差部ＣＲ４に設けられる。また第３の交差保護膜Ｆ３は、右隣の表示画素に設けられたドレインラインＤＬとゲートラインＧＬとの交差部（第１の交差部ＣＲ１に相当する）から、本表示画素に設けられた駆動ラインＶＬとゲートラインＧＬの交差部（第２の交差部ＣＲ２に相当する）に設けられる。また第４の交差保護膜Ｆ４は、右隣の表示画素に形成されたドレインラインＤＬと保持容量ラインＣＬとの交差部（第３の交差部ＣＲ３に相当するがここでは図面の制約から省略してある）から、本表示画素に設けられた駆動ラインＶＬと保持容量ラインＣＬの交差部（第４の交差部ＣＲ４に相当する）に設けられる。
【００４４】
ここで交差保護膜は、それぞれの交差部に配置しても良いが、図１のようにドレインラインＤＬと駆動ラインＶＬが隣接している場合は、第１の交差部ＣＲ１から第２の交差部ＣＲ２まで一体で延在されても良い。また第３の交差部ＣＲ３から第４の交差部ＣＲ４まで一体で延在されても良い。
【００４５】
例えばドレインラインＤＬとゲートラインＧＬの第１の交差部ＣＲ１、駆動ラインＶＬとゲートラインＧＬの第２の交差部ＣＲ２に於いて、それぞれ交差保護膜を設けると、２つの交差保護膜を離間させる必要があるため、ドレインラインＤＬと駆動ラインＶＬの間隔が広がってしまうが、図の交差保護膜Ｆ１の様に一体となっているため、ドレインラインＤＬと駆動ラインＶＬの間隔を狭くすることができる。
【００４６】
そして全面には、層間絶縁膜１４が形成されている。この層間絶縁膜１４は、下層から約１０００ÅのＳｉ酸化膜、約３０００ÅのＳｉ窒化膜、１０００ÅのＳｉ酸化膜の三層構造が連続ＣＶＤで形成されている。この層間絶縁膜１４は、少なくとも一層有れば良く、膜厚もこれに限らない。
【００４７】
次に、層間絶縁膜１４の上には、図１の斜め線でハッチングしたドレインラインＤＬ、駆動ラインＶＬおよび接続配線３０が形成される。当然コンタクトが形成され、ドレインラインＤＬと第１のＴＦＴ１の能動層とのコンタクト孔Ｃ１、駆動ラインＶＬと第２のＴＦＴ４の能動層とのコンタクト孔Ｃ２、接続配線３０と容量電極３とのコンタクト孔Ｃ４は、それぞれの半導体層が露出されている。また接続配線３０と第２のゲート電極１５のコンタクト孔Ｃ５は、前述のコンタクト孔とは異なり、ゲート絶縁膜が余分に積層されているため、更にエッチングされＣｒが露出されている。このラインＤＬ、ＶＬの材料は、下層に１０００ÅのＭｏ、上層に７０００ÅのＡｌが積層された構造であり、Ｍｏは、バリア層である。
【００４８】
更に約１〜３μｍの絶縁材料から成る平坦化膜ＰＬＮが全面に形成されている。この平坦化膜ＰＬＮの採用は、従来例でも述べた有機ＥＬ用の膜に理由がある。この膜は、第１のホール輸送層２１、第２ホール輸送層２２、発光層２３及び電子輸送層２４から成る。またホール輸送層は、一層から構成されても良い。これらＥＬ材料は、非常に薄い膜の積層体である。またＥＬ素子は、電流駆動であるため、これらの膜厚が極めて均一に形成されないと、膜厚の薄い部分を介して電流が大量に流れ、その部分にひときわ輝く輝点が発生すると同時に、このポイントは、有機膜の劣化を発生し、最悪の場合破壊に至る。従って、この破壊を防止するには、陽極６を含む全面ができるだけ平坦である必要がある。ここではアクリル系の液状樹脂が塗布され、硬化前にその流動性から平坦になり、硬化後も平坦になる。もちろんこの平坦化膜ＰＬＮは、表面が平坦になる限り、これに限らない事は言うまでもない。
【００４９】
ここでは、陽極６と第２のＴＦＴ４のソースが接続される部分は、平坦化膜ＰＬＮおよび層間絶縁膜１４が開口され、第２の能動層１６が露出されたコンタクト孔Ｃ３として形成されている。
【００５０】
更に少なくとも陽極６上には、ＥＬ素子を構成する有機膜が形成されている。まず陽極６の上には、
ＭＴＤＡＴＡ（4,4-bis(3-methylphenylphenylamino)biphenyl）から成る第１ホール輸送層２１、
及びＴＰＤ（4,4,4-tris(3-m ethylphenylphenylamino)triphenylanine）からなる第２ホール輸送層２２、
キナクリドン（Quinacridone）誘導体を含むＢｅｂｑ2（10-ベンゾ〔ｈ〕キノリノール−ベリリウム錯体）から成る発光層２３及びＢｅｂｑ2から成る電子輸送層２４からなる発光素子層ＥＭ、
マグネシウム・銀（Ａｇ）インジウム合金、ＡｌとLiの合金またはＡｌ／ＬｉＦ等から成る陰極２５が積層形成された構造である。また、陰極２５はＡｌとＬｉＦの積層体（ＬｉＦが非常に薄く実質合金と成っている）を採用している。
【００５１】
ここで陽極６は、画素毎にパターニングされる必要があるが、陽極６の上の膜は、構造により区別される。
▲１▼：陽極６から陰極２５まで画素毎にパターニングされる第１の構造
▲２▼：▲１▼に於いて、陰極２５は、パターニングされず、実質的に表示領域全域にベタで形成される第２の構造。
▲３▼：陽極６だけが図１の様に画素毎にパターニングされ、陽極の上層から陰極までは、前記ベタの第３の構造。
【００５２】
ただし、陰極６は、わざわざパターニングすることもないので一般には全面ベタ構造を採用している。また図面では、陽極６と陰極２５が短絡してる如く図示されているが、ＥＬ素子の有機膜は、陽極６周辺も含み完全に覆われているので短絡は防止されている。これは従来例でも同じである。また陽極６のエッジをカバーするように、平坦化膜ＰＬＮの上に更に別の平坦化膜が形成されても良い。
【００５３】
更に、表示領域のＥＬ層、または全てのＥＬ層をカバーするメタルキャップ（カン）が形成されている。ＥＬ層は、水を吸湿すると劣化し、水の浸入に対して保護が必要となるからである。従ってＥＬ層を劣化させず、耐湿性の高い膜、例えば樹脂膜でキャップの代用としても良いし、更にこの上にメタルキャップをしても良い。
【００５４】
有機ＥＬ素子の発光原理および動作は、陽極６から注入されたホールと、陰極２５から注入された電子とが発光層ＥＭの内部で再結合し、発光層ＥＭを形成する有機分子を励起して励起子を発生させる。この励起子が放射失活する過程で発光層ＥＭから光が放たれ、この光が透明な陽極から透明絶縁基板を介して外部へ放出されて発光する。
【００５５】
本発明の特徴は、交差保護膜Ｆ１、Ｆ２、Ｆ３、Ｆ４にある。前述した交差部ＣＲ１乃至ＣＲ４は、表示画素領域内にマトリックス状に形成されている表示画素毎に形成され、その数は、表示画素数×４とかなりの数になる。従ってこの交差部に位置するゲート絶縁膜７、層間絶縁膜１４の膜質やゴミの存在により、交差部で短絡、或いは耐電圧特性の低下が発生する。しかしこの交差部に半導体層を挿入させれば、この半導体層が絶縁膜となって、前記短絡や耐電圧特性の低下を防止することができる。
【００５６】
特に不純物が導入されていない半導体膜は、抵抗値が高く、交差部ＣＲ１乃至ＣＲ４に挿入する材料として適している。この不純物が導入されない半導体膜の形成方法は、これから製造方法の説明の中で述べる。
【００５７】
図４、図５および図６は、ＥＬ表示装置の製造方法を説明するもので、左側の断面図は第１のＴＦＴ１または第２のＴＦＴ４の製造方法を示すものである。ここでは、第１のＴＦＴ１で説明していく。右側の図は、ゲートラインＧＬ、駆動ラインＶＬおよびドレインラインＤＬの交差部ＣＲ１、ＣＲ２を平面図で示し、ＴＦＴの製造方法に沿って図示されている。
【００５８】
まず図４ａに示すように、透明基板１０の上に第１のゲート１１が形成されると同時に、この第１のゲート電極１１と一体のゲートラインＧＬが形成される。材料は、前述したようにここではＣｒである。
【００５９】
続いて、図４ｂに示すように、全面にゲート絶縁膜７およびａ−Ｓｉ１００が形成される。ゲート絶縁膜７は、下からＳｉ窒化膜１０１、Ｓｉ酸化膜１０２が被覆されている。
【００６０】
続いて図４Ｃに示すように、脱水素アニールを経た後、エキシマレーザによりａ−Ｓｉ１００をＰ−Ｓｉ化する。
【００６１】
続いて、ストッパ絶縁膜を形成するために、全面にＳｉ酸化膜を被覆した後、全面にホトレジストを被覆し、背面露光を行ってホトレジストをパターニングする。この時は、ホトレジストは、ゲートラインＧＬと全く同じパターンが形成され、このホトレジストを保護膜として前記Ｓｉ酸化膜をパターニングする。この結果、Ｓｉ酸化膜は、ゲート、ゲートラインＧＬと同一パターンに整形される。
【００６２】
そしてホトレジストを取り除いた後、図４ｄに示すように、再度ホトレジストＰＲが被覆されパターニングされる。左図では、ＴＦＴのソース・ドレインに不純物が導入されるため、この領域に対応する部分がホトレジストから露出される。また右図では、側辺１０４から１０４までのＳｉ酸化膜１０３上にホトレジストＰＲが残存するようにパターニングされ、このホトレジストＰＲを使ってゲートラインＧＬ上に実線形状のストッパ絶縁膜１０５が残るように前記Ｓｉ酸化膜１０３がパターニングされる。ここで側辺１０４から１０４までの幅は、ドレインラインＤＬと駆動ラインＶＬを含めた幅よりも若干長く形成される。またここまでて、左図にはストッパ絶縁膜１３が、右図にはストッパ絶縁膜１０５が形成される。このストッパ絶縁膜１０５も各交差部に設けられてあるため、耐圧の向上、短絡の防止ができる。
【００６３】
続いて、図５ｅに示すように、イオン注入が行われる。
まず前記工程でストッパ絶縁膜１３、１０５上に形成されているホトレジストＰＲを残したまま、第１のＴＦＴ１がＬＤＤ構造であるため、低濃度のリン（Ｐ）イオンが注入される。そして前記ホトレジストＰＲを取り除いた後に、第２のＴＦＴ４（Ｐチャンネル型のＴＦＴ）にマスクをかけて、第１のＴＦＴ１にリン（Ｐ）イオンをイオン注入して、Ｎ型のソース・ドレイン領域を形成する。続いて、前記ホトレジストを取り除いた後に、第１のＴＦＴ１（Ｎチャンネル型のＴＦＴ）にマスクをかけて、第２のＴＦＴ４にボロン（Ｂ）イオンをイオン注入して、Ｐ型のソース・ドレイン領域を形成する。
【００６４】
従って、左図では、第１のＴＦＴ１、第２のＴＦＴ４のソース、ドレインに対応する部分がイオン注入され、右図ではストッパ絶縁膜１０５の真下は、イオンが注入されない。ここの工程では、ストッパ絶縁膜１０５に不純物が注入されないため、交差部の耐圧がより向上されている。
【００６５】
続いて図５ｆに示すように、熱処理が加えられ、不純物を拡散する活性化処理が行われる。
【００６６】
続いて、ホトレジストを被覆して、左図では薄膜トランジスタ１、４のソース、ドレインを含む能動領域上に前記ホトレジストを残し、右図では、ストッパ絶縁膜１０５の横幅で、縦の長さを若干長くしたパターンのホトレジストを残す。
【００６７】
そしてこのホトレジストを介して全面に被覆されたＰ−Ｓｉがエッチングされ、左図では前記能動領域が残るようにパターニングされ、右図では、Ｐ−Ｓｉから成る交差保護膜Ｆ１、Ｆ２、Ｆ３、Ｆ４が形成される。ここでは図示されていないが容量電極３もパターニングされる。
【００６８】
そして図５ｇに示すように、層間絶縁膜１４が被覆される。ここでは下層からＳｉ酸化膜、Ｓｉ窒化膜、Ｓｉ酸化膜が積層されている。
【００６９】
続いて、図５ｈに示すように、半導体層を露出するコンタクトの形成が行われる。ここでは、コンタクト孔Ｃ１、Ｃ２、Ｃ４およびコンタクト孔Ｃ５である。左図ではコンタクトＣ１を介して第１のＴＦＴ１のドレイン電極Ｄおよびこれと一体のドレインラインＤＬがコンタクトされて形成されている。また、右図の交差保護膜Ｆ１、Ｆ２、Ｆ３、Ｆ４上には、ドレインラインＤＬ、駆動ラインＶＬが延在されることになる。同時に、図１の接続配線３０も形成される。
【００７０】
最後に、平坦化膜ＰＬＮが形成された後、平坦化膜ＰＬＮから半導体層まで露出されるコンタクト孔Ｃ３が形成され、透明電極（陽極）６が形成され、その上には前述したように、第１ホール輸送層２１、第２ホール輸送層２２、発光層２３及び電子輸送層２４が積層され、最後に全面に陰極２５が積層形成される。
【００７１】
以上の説明から明らかなように、Ｐ−Ｓｉで成る交差保護膜Ｆ１、Ｆ２、Ｆ３、Ｆ４のストッパ絶縁膜１０５の真下は、イオンが注入されていないため、実質Ｉ層となり、その抵抗値は非常に高い。従って交差部ＣＲ１〜ＣＲ４に対応した所の交差保護膜Ｆ１、Ｆ２、Ｆ３、Ｆ４がＩ層となり、しかもストッパ絶縁膜１０５が残存していることも加わり、耐電圧特性の向上、耐電圧特性の劣化防止、短絡防止が実現できる。
【００７２】
また前述したプロセスフローに於いて、工程の簡略化を考慮し、ストッパ絶縁膜１３、１０５の形成工程を省略しても良い。つまりストッパ絶縁膜材料であるＳｉ酸化膜の被覆、パターニングが省略できるからである。ただしストッパ絶縁膜１３、１０５は、薄膜トランジスタのチャネル、交差部に位置するＰ−Ｓｉへのイオン注入阻止を目的としているので、当然これらの上には、ホトレジストによるイオン注入阻止膜が形成される必要がある。
【００７３】
上述の実施の形態においては、有機ＥＬ表示装置について説明したが、本発明はそれに限定されるものではなく、発光層ＥＭが無機材料から成る無機ＥＬ表示装置にも適用が可能であり、同様の効果が得られる。
【００７４】
また各画素に２つのＴＦＴを採用しているが、１つのＴＦＴでＥＬ素子を駆動することも可能であるし、それぞれのＴＦＴは、ダブルゲート構造のＴＦＴであっても良い。
【００７５】
本発明は、トップゲート構造に於いても応用が可能である。しかしボトムゲート型構造とは異なり、別途プロセスを追加しなくては成らない。
【００７６】
【発明の効果】
以上の説明からも明らかなように、格子状に配置されている第１のラインと第２のラインとの間に半導体層を挿入することで、前記第１のラインと前記第２のラインとの耐電圧特性を向上させることができる。
【００７７】
特に、ゲートラインと駆動ラインＶＬとの交差部に、薄膜トランジスタを構成する半導体層と同一工程で形成された半導体層を設ければ、製造工程の簡略化が実現できると同時に、ゲートラインＧＬと駆動ラインＶＬとの耐電圧特性を向上させることができる。
【００７８】
また第１の交差部と前記第２の交差部に別々に半導体膜を設けると、２つの半導体膜を離間させるためにドレインラインＤＬと駆動ラインＶＬを離間させなければならない。しかし第１の交差部から第２の交差部まで一体で設けられるため、この離間を必要とせず、ドレインラインＤＬと駆動ラインＶＬとの間隔を狭める事が可能となる。
【００７９】
また保持容量ラインＣＬと駆動ラインＶＬとの交差部に、薄膜トランジスタを構成する半導体層と同一工程で形成された半導体層を設ければ、製造工程の簡略化が実現できると同時に、保持容量ラインＣＬと駆動ラインＶＬとの耐電圧特性を向上させることができる。
【００８０】
しかも第３の交差部から第４の交差部まで一体で設けられるため、ドレインラインＤＬと駆動ラインＶＬとの間隔を狭める事が可能となる。
【００８１】
以上、交差保護膜の形成により、交差部での短絡、耐電圧特性の低下を防止することができ、表示特性を維持させることができる。
【図面の簡単な説明】
【図１】本発明のＥＬ表示装置の表示画素の平面図である。
【図２】図１のＡ−Ａ線に於ける断面図である。
【図３】図１のＢ−Ｂ線に於ける断面図である。
【図４】図１のＥＬ表示装置の製造方法を説明する図である。
【図５】図１のＥＬ表示装置の製造方法を説明する図である。
【図６】図１のＥＬ表示装置の製造方法を説明する図である。
【図７】従来のＥＬ表示装置の表示画素の平面図である。
【図８】図７のＡ−Ａ線の断面図である。
【図９】図７のＢ−Ｂ線の断面図である。
【符号の説明】
１ 第１のＴＦＴ
２ 保持容量電極
３ 容量電極
４ 第２のＴＦＴ
６ 陽極
７ ゲート絶縁膜
８ 保持容量
１４ 層間絶縁膜
２０ ＥＬ素子
ＧＬ ゲートライン
ＤＬ ドレインライン
ＣＬ 保持容量ライン
ＶＬ 駆動ラインＶＬ
Ｆ１、Ｆ２、Ｆ３、Ｆ４ 交差保護膜
ＣＲ１、ＣＲ２ 交差部
ＣＲ３、ＣＲ４ 交差部
【発明の属する技術分野】
本発明は、エレクトロルミネッセンス素子及び薄膜トランジスタを備えたエレクトロルミネッセンス表示装置に関する。
【０００２】
【従来の技術】
近年、エレクトロルミネッセンス（Electro Luminescence：以下、「ＥＬ」と称する。）素子を用いたＥＬ表示装置が、ＣＲＴやＬＣＤに代わる表示装置として注目されており、例えば、そのＥＬ素子を駆動させるスイッチング素子として薄膜トランジスタ（Thin Film Transistor：以下、「ＴＦＴ」と称する。）を備えたＥＬ表示装置の研究開発も進められている。
【０００３】
図７に有機ＥＬ表示装置の表示画素を示し、図８に図７のＡ−Ａ線に沿った断面図を示し、図９に図７のＢ−Ｂ線に沿った断面図を示す。
【０００４】
図に示すように、ゲートラインＧＬとドレインラインＤＬとに囲まれた領域に表示画素２０が形成されている。両信号線の交点付近にはスイッチング素子である第１のＴＦＴ１が設けられており、そのＴＦＴ１のソースは、保持容量電極２と容量を構成する容量電極３を兼ねるとともに、有機ＥＬ素子を駆動する第２のＴＦＴ４のゲート１５に接続されている。第２のＴＦＴ４のソースは有機ＥＬ素子の陽極６に接続され、他方のドレインは有機ＥＬ素子を駆動する駆動ラインＶＬに接続されている。
【０００５】
また、前記保持容量電極２はクロム等から成っており、上層のゲート絶縁膜７を介して第１のＴＦＴ１のソースと一体の容量電極３と重畳し、前記ゲート絶縁膜７を誘電体層として電荷を蓄積している。この保持容量８は、第２のＴＦＴ４のゲート１５に印加される電圧を保持している。
【０００６】
続いて、スイッチング用の第１のＴＦＴ１について図７と図８を参照しながら説明する。
【０００７】
まず石英ガラス、無アルカリガラス等からなる透明な絶縁性基板１０上に、クロム（Ｃｒ）、モリブデン（Ｍｏ）などの高融点金属からなる第１のゲート電極１１が設けられている。この第１のゲート電極１１は、図７のようにゲートラインＧＬと一体で例えば左右に複数本平行に延在されている。また図８の第１のゲート電極１１の右隣には、第１のゲート電極１１と同一工程で作られた保持容量電極２が形成されている。この保持容量電極２は、保持容量８を構成するため、図７の様に第１のＴＦＴ１と第２のＴＦＴ４の間で、拡大された部分を有し、これらは左右に延在された保持容量ラインＣＬと一体で構成されている。
【０００８】
続いて、ゲート絶縁膜７を介して多結晶シリコン（ｐ−Ｓｉと称する。）膜からなる第１の能動層１２が形成されている。この第１の能動層１２は、ＬＤＤ（Lightly Doped Drain）構造が採用されている。即ち、ゲートの両側に低濃度領域が設けられ、更に外側には、高濃度のソース領域及びドレイン領域が設けられている。前記第１の能動層１２の上層には、ストッパ絶縁膜１３が設けられている。このストッパ絶縁膜１３は、第１の能動層１２へのイオン注入阻止膜であり、ここではＳｉ酸化膜から成る。
【０００９】
そして、ゲート絶縁膜７、能動層１２及びストッパ絶縁膜１３上には、例えば、順にＳｉＯ2膜、ＳｉＮ膜及びＳｉＯ2膜が積層された層間絶縁膜１４が設けられ、ドレインに設けたコンタクトホールＣ１介してドレイン電極と成るドレインラインＤＬが電気的に接続されている。更に全面には、表面の凹凸を平坦にするため、例えば絶縁性有機樹脂から成る平坦化膜ＰＬＮが形成されている。
【００１０】
ＥＬ表示装置は、電流駆動なので、ＥＬ層が均一な膜厚でなければならない。膜厚が薄い部分で電流集中が発生するからである。従って少なくともこの形成領域は、かなりの平坦性が要求されるため、固化前に流動性を有する材料である前記平坦化膜ＰＬＮが採用される。
【００１１】
次に、有機ＥＬ素子を駆動する第２のＴＦＴ４について図７と図９を参照して説明する。
【００１２】
前述した絶縁性基板１０上には、前記第１のゲート１１と同一材料の第２のゲート電極１５が設けられており、ゲート絶縁膜７を介して第２の能動層１６が設けられている。前述と同様に第２の能動層の上にはストッパ絶縁膜１７が設けられている。
【００１３】
前記第２の能動層１６には、ゲート電極１５上の真性又は実質的に真性であるチャネルと、このチャネルの両側に、ｐ型不純物のソース領域及びドレイン領域が設けられｐ型チャネルＴＦＴを構成している。
【００１４】
そして全面には、前述した層間絶縁膜１４が形成されている。そしてコンタクトホールＣ２を介して駆動ラインＶＬが電気的に接続されている。更に全面には、前述した平坦化膜PLNが形成され、コンタクトホールＣ３によりソースが露出されている。そしてこのコンタクトホールＣ３を介してＩＴＯ（Indium Thin Oxide）から成る透明電極（有機ＥＬ素子の陽極）６がソースと電気的に接続されて形成されている。
【００１５】
有機ＥＬ素子２０は、前記陽極６、ＭＴＤＡＴＡ（4,4-bis(3-methylphenylphenylamino)biphenyl）から成る第１ホール輸送層２１、及びＴＰＤ（4,4,4-tris(3-methylphenylphenylamino)triphenylanine）からなる第２ホール輸送層２２、キナクリドン（Quinacridone）誘導体を含むＢｅｂｑ2（10-ベンゾ〔ｈ〕キノリノール−ベリリウム錯体）から成る発光層２３及びＢｅｂｑ2から成る電子輸送層２４からなる発光素子層ＥＭ、マグネシウム・インジウム合金から成る陰極２５がこの順番で積層形成された構造であり、有機ＥＬ素子の実質全面に設けられている。
【００１６】
有機ＥＬ素子の発光原理および動作は、陽極６から注入されたホールと、陰極２５から注入された電子とが発光層ＥＭの内部で再結合し、発光層ＥＭを形成する有機分子を励起して励起子を発生させる。この励起子が放射失活する過程で発光層ＥＭから光が放たれ、この光が透明な陽極から透明絶縁基板を介して外部へ放出されて発光する。
【００１７】
このように、第１のＴＦＴ１のソースＳから供給された電荷が保持容量８に蓄積され、第２のＴＦＴ４のゲート１５に印加され、その電圧に応じて有機ＥＬ素子を電流駆動し、発光する。
【００１８】
【発明が解決しようとする課題】
前述したＥＬ素子は、これから盛んに開発されるものであり、歩留まりの高いＥＬ表示装置を製造しなければならない。しかも高解像度を実現するためには、表示画素サイズをできる限り小さくし、限定された表示画素領域により多くの表示画素を作り込まなければならない。
【００１９】
当然、表示画素領域には、ゲートラインＧＬとドレインラインＤＬとの交差、前記ゲートラインＧＬと前記駆動ラインＶＬとの交差、保持容量ラインＣＬとドレインラインＤＬとの交差および前記保持容量ラインＣＬと前記駆動ラインＶＬとの交差の合計４カ所の交差部分が表示画素毎にあり、全体としては４カ所×表示画素数の数だけ存在することになる。
【００２０】
しかしながら、この交差部での短絡、耐電圧特性の低下が発生し、表示特性を悪化させる問題があった。特に駆動ラインＶＬは、ＥＬ素子に電流を供給するラインであり、駆動ラインＶＬとの交差部らか電流がリークすると、ＥＬ素子の明るさが低下する問題があった。
【００２１】
【課題を解決するための手段】
本発明は、前述した課題に鑑みて成され、第１に、表示画素を囲むように格子状に配置された第１のラインと前記第２のラインの交差部に、半導体層を挿入する事で解決するものである。
【００２２】
半導体層は、低不純物濃度か、または不純物が実質導入されていなければ、比較的抵抗の高い膜となる。従って格子状に配置されている第１のラインと第２のラインとの間に半導体層を挿入することで、前記第１のラインと前記第２のラインとの耐電圧特性を向上させることができる。
【００２３】
第２に、ゲートラインと前記駆動ラインとの交差部に、薄膜トランジスタの能動層を構成する半導体膜を挿入する事で解決するものである。
【００２４】
特にゲートラインと駆動ラインＶＬとの交差部に、薄膜トランジスタを構成する半導体層と同一工程で形成された半導体層を設ければ、製造工程の簡略化が実現できると同時に、ゲートラインＧＬと駆動ラインＶＬとの耐電圧特性を向上させることができる。
【００２５】
第３に、駆動ラインとドレインラインとが隣接して延在される構造に於いて、ドレインラインとゲートラインの第１の交差部および駆動ラインとゲートラインの第２の交差部には、薄膜トランジスタの能動層を構成する半導体膜が挿入され、第１の交差部から第２の交差部まで一体で設けられている事で解決するものである。
【００２６】
前記第１の交差部と前記第２の交差部に別々に半導体膜を設けると、２つの半導体膜を離間させるためにドレインラインＤＬと駆動ラインＶＬを離間させなければならない。しかし第１の交差部から第２の交差部まで一体で設けられるため、この離間を必要とせず、ドレインラインＤＬと駆動ラインＶＬとの間隔を狭める事が可能となる。
【００２７】
第４に、駆動ラインと交差し前記第１の薄膜トランジスタのソースから延在された上層電極と重畳して保持容量が形成される保持容量ラインとを備えたＥＬ表示装置であり、保持容量ラインと駆動ラインとの交差部に、薄膜トランジスタの能動層を構成する半導体膜を挿入する事で解決するものである。
【００２８】
特に保持容量ラインＣＬと駆動ラインＶＬとの交差部に、薄膜トランジスタを構成する半導体層と同一工程で形成された半導体層を設ければ、製造工程の簡略化が実現できると同時に、保持容量ラインＣＬと駆動ラインＶＬとの耐電圧特性を向上させることができる。
【００２９】
第５に、駆動ラインとドレインラインが隣接して延在され、ドレインラインと保持容量ラインの第３の交差部および駆動ラインと保持容量ラインの第４の交差部には、半導体膜が挿入され、第３の交差部から第４の交差部まで一体で設けられている事で解決するものである。
【００３０】
前記第３の交差部と前記第４の交差部に別々に半導体膜を設けると、２つの半導体膜を離間させるためにドレインラインＤＬと駆動ラインＶＬを離間させなければならない。しかし第３の交差部から第４の交差部まで一体で設けられるた、この離間を必要とせず、ドレインラインＤＬと駆動ラインＶＬとの間隔を狭める事が可能となる。
【００３１】
更には、第６に、前記交差部に設けられた半導体膜の上層には、前記半導体膜へのイオン注入を阻止する絶縁膜が設けられることで解決するものである。
【００３２】
以上、これらの交差部での短絡、耐電圧特性の低下を防止することができ、表示特性を維持させることができる。しかも駆動ラインＶＬに供給される電流は、交差部を介したリーク電流により減少することがないため、ＥＬ素子は、本来の明るさを維持することができる。
【００３３】
【発明の実施の形態】
本発明のＥＬ表示装置について説明する。図１は、ボトムゲート型ＥＬ表示装置の表示画素を平面図で示したもので、点線で囲まれ点でハッチングした領域は、ゲート材料で形成された領域、実線で囲まれハッチングされていない部分は、Ｓｉ層（ここではＰ−Ｓｉ層）、実線で囲まれ斜め点でハッチングした部分は、透明電極で成る部分である。更に実線で囲まれ斜め線でハッチングされた部分が、Ａｌを主成分とする電極で形成された部分である。
【００３４】
図２、図３は、図１のＡ−Ａ線、Ｂ−Ｂ線に対応する断面図である。尚、この表示画素が複数個またはマトリックス状に配置されて、表示画素領域を構成する。
【００３５】
なお、本実施の形態においては、第１、第２のＴＦＴ１、４ともに、ボトムゲート型のＴＦＴを採用しており、能動層としてＳｉ膜を用いている。またゲート電極１１、１５は、シングルゲート構造である。
【００３６】
では、図１〜図３を参照し、有機ＥＬ表示装置を具体的に説明していく。
【００３７】
まず、少なくとも表面が絶縁性を有する透明基板１０がある。本実施の形態では、ＥＬ素子を水分から保護するため、メタルキャップ（カン）がＥＬ材料を封止するように取り付けられている。ただし図面上では省略した。そのため発光光は、前記透明基板１０から取り出すため、基板１０は、透明である必要があるが、メタルキャップが省略できるならば、発光光を上方から取り出すことができ、透明である必要はない。ここでは、ガラスや合成樹脂などから成る透明基板１０を採用している。
【００３８】
この透明基板１０の上には、図１の一画素領域の上側辺に沿って、左右にゲートラインＧＬが複数本平行に延在されている。また保持容量８の下層電極として作用する保持容量電極２が設けられると共に、この保持容量電極２をつなぐため、保持容量ラインＣＬが左右に延在されている。両ラインＧＬ、ＣＬは、同層でなるため、点でハッチングしてある。また材料としては、上層にＰ−Ｓｉを採用する理由からＣｒやＴａ等の高融点金属が採用される。ここでは、約１０００〜２０００ÅのＣｒがスパッタリングにて形成されている。またパターニングの際は、ステップカバレージが考慮され、側辺はテーパー形状に加工されている。
【００３９】
続いて、全面にはゲート絶縁膜７および能動層（第１のＴＦＴ１には第１の能動層１２、第２のＴＦＴ４には第２の能動層１６）が積層されて形成されている。ここでは、ゲート絶縁膜と、能動層１２、１６、保持容量８の上層電極である容量電極３および本発明の特徴である交差保護膜Ｆ１、Ｆ２、Ｆ３、Ｆ４の材料であるＰ−Ｓｉが形成されている。このＰ−Ｓｉは、まずプラズマＣＶＤでａ−Ｓｉが形成された後、Ｐ−Ｓｉに変換されている。具体的には、下層より約５００ÅのＳｉ窒化膜、約１３００ÅのＳｉ酸化膜および約５００Åのａ−Ｓｉが連続プラズマＣＶＤで形成される。
【００４０】
このａ−Ｓｉは、約４００度の窒素雰囲気中で脱水素アニールが行われ、その後、エキシマレーザによりＰ−Ｓｉ化される。また符号１３は、Ｓｉ酸化膜から成るストッパ絶縁膜であり、第１の能動層１２、第２の能動層１６のイオン注入時のマスクとなる。この時前記ストッパ絶縁膜をレジストマスクで代用する場合は、ストッパ絶縁膜は不要となる。またレジストマスクは、注入後に除去される。ストッパ絶縁膜またはレジストマスクのどちらで使用しても良いが、一般的には、２つのＴＦＴは、どちらかに統一されて使用される。
【００４１】
第１のＴＦＴ１は、Ｐ（リン）イオンが注入され、Ｎチャンネル型のソース、ドレインが形成され、第２のＴＦＴ４は、Ｂイオンが注入されてＰチャンネル型のソース、ドレインが形成されている。
【００４２】
またＰ−Ｓｉ化された膜は、図１のように、ホトリソグラフィ技術によりパターニングされている。つまり第１のＴＦＴ１のＰ−Ｓｉ層は、ゲートラインＧＬとドレインラインＤＬの左上交差部近傍で、ドレインラインＤＬと重畳し、ゲート電極１１の上層を延在した後、保持容量電極２と重畳する容量電極３として延在されている。またこの容量電極３は、第２のＴＦＴ４のゲート電極１５と電気的に接続するために用いられる接続配線３０右端の下層に延在される。一方、第２のＴＦＴ４のＰ−Ｓｉ層は、右側の駆動ラインＶＬの下層から第２のゲート電極１５の上層を延在し、透明電極から成る陽極６の下層に延在されている。
【００４３】
また第１の交差保護膜Ｆ１は、ドレインラインＤＬとゲートラインＧＬとの第１の交差部ＣＲ１、左隣の表示画素に設けられた駆動ラインＶＬとゲートラインＧＬの第２の交差部２に設けられる。また第２の交差保護膜Ｆ２は、ドレインラインＤＬと保持容量ラインＣＬとの第３の交差部３、左隣の表示画素に設けられた駆動ラインＶＬと保持容量ラインＣＬの第４の交差部ＣＲ４に設けられる。また第３の交差保護膜Ｆ３は、右隣の表示画素に設けられたドレインラインＤＬとゲートラインＧＬとの交差部（第１の交差部ＣＲ１に相当する）から、本表示画素に設けられた駆動ラインＶＬとゲートラインＧＬの交差部（第２の交差部ＣＲ２に相当する）に設けられる。また第４の交差保護膜Ｆ４は、右隣の表示画素に形成されたドレインラインＤＬと保持容量ラインＣＬとの交差部（第３の交差部ＣＲ３に相当するがここでは図面の制約から省略してある）から、本表示画素に設けられた駆動ラインＶＬと保持容量ラインＣＬの交差部（第４の交差部ＣＲ４に相当する）に設けられる。
【００４４】
ここで交差保護膜は、それぞれの交差部に配置しても良いが、図１のようにドレインラインＤＬと駆動ラインＶＬが隣接している場合は、第１の交差部ＣＲ１から第２の交差部ＣＲ２まで一体で延在されても良い。また第３の交差部ＣＲ３から第４の交差部ＣＲ４まで一体で延在されても良い。
【００４５】
例えばドレインラインＤＬとゲートラインＧＬの第１の交差部ＣＲ１、駆動ラインＶＬとゲートラインＧＬの第２の交差部ＣＲ２に於いて、それぞれ交差保護膜を設けると、２つの交差保護膜を離間させる必要があるため、ドレインラインＤＬと駆動ラインＶＬの間隔が広がってしまうが、図の交差保護膜Ｆ１の様に一体となっているため、ドレインラインＤＬと駆動ラインＶＬの間隔を狭くすることができる。
【００４６】
そして全面には、層間絶縁膜１４が形成されている。この層間絶縁膜１４は、下層から約１０００ÅのＳｉ酸化膜、約３０００ÅのＳｉ窒化膜、１０００ÅのＳｉ酸化膜の三層構造が連続ＣＶＤで形成されている。この層間絶縁膜１４は、少なくとも一層有れば良く、膜厚もこれに限らない。
【００４７】
次に、層間絶縁膜１４の上には、図１の斜め線でハッチングしたドレインラインＤＬ、駆動ラインＶＬおよび接続配線３０が形成される。当然コンタクトが形成され、ドレインラインＤＬと第１のＴＦＴ１の能動層とのコンタクト孔Ｃ１、駆動ラインＶＬと第２のＴＦＴ４の能動層とのコンタクト孔Ｃ２、接続配線３０と容量電極３とのコンタクト孔Ｃ４は、それぞれの半導体層が露出されている。また接続配線３０と第２のゲート電極１５のコンタクト孔Ｃ５は、前述のコンタクト孔とは異なり、ゲート絶縁膜が余分に積層されているため、更にエッチングされＣｒが露出されている。このラインＤＬ、ＶＬの材料は、下層に１０００ÅのＭｏ、上層に７０００ÅのＡｌが積層された構造であり、Ｍｏは、バリア層である。
【００４８】
更に約１〜３μｍの絶縁材料から成る平坦化膜ＰＬＮが全面に形成されている。この平坦化膜ＰＬＮの採用は、従来例でも述べた有機ＥＬ用の膜に理由がある。この膜は、第１のホール輸送層２１、第２ホール輸送層２２、発光層２３及び電子輸送層２４から成る。またホール輸送層は、一層から構成されても良い。これらＥＬ材料は、非常に薄い膜の積層体である。またＥＬ素子は、電流駆動であるため、これらの膜厚が極めて均一に形成されないと、膜厚の薄い部分を介して電流が大量に流れ、その部分にひときわ輝く輝点が発生すると同時に、このポイントは、有機膜の劣化を発生し、最悪の場合破壊に至る。従って、この破壊を防止するには、陽極６を含む全面ができるだけ平坦である必要がある。ここではアクリル系の液状樹脂が塗布され、硬化前にその流動性から平坦になり、硬化後も平坦になる。もちろんこの平坦化膜ＰＬＮは、表面が平坦になる限り、これに限らない事は言うまでもない。
【００４９】
ここでは、陽極６と第２のＴＦＴ４のソースが接続される部分は、平坦化膜ＰＬＮおよび層間絶縁膜１４が開口され、第２の能動層１６が露出されたコンタクト孔Ｃ３として形成されている。
【００５０】
更に少なくとも陽極６上には、ＥＬ素子を構成する有機膜が形成されている。まず陽極６の上には、
ＭＴＤＡＴＡ（4,4-bis(3-methylphenylphenylamino)biphenyl）から成る第１ホール輸送層２１、
及びＴＰＤ（4,4,4-tris(3-m ethylphenylphenylamino)triphenylanine）からなる第２ホール輸送層２２、
キナクリドン（Quinacridone）誘導体を含むＢｅｂｑ2（10-ベンゾ〔ｈ〕キノリノール−ベリリウム錯体）から成る発光層２３及びＢｅｂｑ2から成る電子輸送層２４からなる発光素子層ＥＭ、
マグネシウム・銀（Ａｇ）インジウム合金、ＡｌとLiの合金またはＡｌ／ＬｉＦ等から成る陰極２５が積層形成された構造である。また、陰極２５はＡｌとＬｉＦの積層体（ＬｉＦが非常に薄く実質合金と成っている）を採用している。
【００５１】
ここで陽極６は、画素毎にパターニングされる必要があるが、陽極６の上の膜は、構造により区別される。
▲１▼：陽極６から陰極２５まで画素毎にパターニングされる第１の構造
▲２▼：▲１▼に於いて、陰極２５は、パターニングされず、実質的に表示領域全域にベタで形成される第２の構造。
▲３▼：陽極６だけが図１の様に画素毎にパターニングされ、陽極の上層から陰極までは、前記ベタの第３の構造。
【００５２】
ただし、陰極６は、わざわざパターニングすることもないので一般には全面ベタ構造を採用している。また図面では、陽極６と陰極２５が短絡してる如く図示されているが、ＥＬ素子の有機膜は、陽極６周辺も含み完全に覆われているので短絡は防止されている。これは従来例でも同じである。また陽極６のエッジをカバーするように、平坦化膜ＰＬＮの上に更に別の平坦化膜が形成されても良い。
【００５３】
更に、表示領域のＥＬ層、または全てのＥＬ層をカバーするメタルキャップ（カン）が形成されている。ＥＬ層は、水を吸湿すると劣化し、水の浸入に対して保護が必要となるからである。従ってＥＬ層を劣化させず、耐湿性の高い膜、例えば樹脂膜でキャップの代用としても良いし、更にこの上にメタルキャップをしても良い。
【００５４】
有機ＥＬ素子の発光原理および動作は、陽極６から注入されたホールと、陰極２５から注入された電子とが発光層ＥＭの内部で再結合し、発光層ＥＭを形成する有機分子を励起して励起子を発生させる。この励起子が放射失活する過程で発光層ＥＭから光が放たれ、この光が透明な陽極から透明絶縁基板を介して外部へ放出されて発光する。
【００５５】
本発明の特徴は、交差保護膜Ｆ１、Ｆ２、Ｆ３、Ｆ４にある。前述した交差部ＣＲ１乃至ＣＲ４は、表示画素領域内にマトリックス状に形成されている表示画素毎に形成され、その数は、表示画素数×４とかなりの数になる。従ってこの交差部に位置するゲート絶縁膜７、層間絶縁膜１４の膜質やゴミの存在により、交差部で短絡、或いは耐電圧特性の低下が発生する。しかしこの交差部に半導体層を挿入させれば、この半導体層が絶縁膜となって、前記短絡や耐電圧特性の低下を防止することができる。
【００５６】
特に不純物が導入されていない半導体膜は、抵抗値が高く、交差部ＣＲ１乃至ＣＲ４に挿入する材料として適している。この不純物が導入されない半導体膜の形成方法は、これから製造方法の説明の中で述べる。
【００５７】
図４、図５および図６は、ＥＬ表示装置の製造方法を説明するもので、左側の断面図は第１のＴＦＴ１または第２のＴＦＴ４の製造方法を示すものである。ここでは、第１のＴＦＴ１で説明していく。右側の図は、ゲートラインＧＬ、駆動ラインＶＬおよびドレインラインＤＬの交差部ＣＲ１、ＣＲ２を平面図で示し、ＴＦＴの製造方法に沿って図示されている。
【００５８】
まず図４ａに示すように、透明基板１０の上に第１のゲート１１が形成されると同時に、この第１のゲート電極１１と一体のゲートラインＧＬが形成される。材料は、前述したようにここではＣｒである。
【００５９】
続いて、図４ｂに示すように、全面にゲート絶縁膜７およびａ−Ｓｉ１００が形成される。ゲート絶縁膜７は、下からＳｉ窒化膜１０１、Ｓｉ酸化膜１０２が被覆されている。
【００６０】
続いて図４Ｃに示すように、脱水素アニールを経た後、エキシマレーザによりａ−Ｓｉ１００をＰ−Ｓｉ化する。
【００６１】
続いて、ストッパ絶縁膜を形成するために、全面にＳｉ酸化膜を被覆した後、全面にホトレジストを被覆し、背面露光を行ってホトレジストをパターニングする。この時は、ホトレジストは、ゲートラインＧＬと全く同じパターンが形成され、このホトレジストを保護膜として前記Ｓｉ酸化膜をパターニングする。この結果、Ｓｉ酸化膜は、ゲート、ゲートラインＧＬと同一パターンに整形される。
【００６２】
そしてホトレジストを取り除いた後、図４ｄに示すように、再度ホトレジストＰＲが被覆されパターニングされる。左図では、ＴＦＴのソース・ドレインに不純物が導入されるため、この領域に対応する部分がホトレジストから露出される。また右図では、側辺１０４から１０４までのＳｉ酸化膜１０３上にホトレジストＰＲが残存するようにパターニングされ、このホトレジストＰＲを使ってゲートラインＧＬ上に実線形状のストッパ絶縁膜１０５が残るように前記Ｓｉ酸化膜１０３がパターニングされる。ここで側辺１０４から１０４までの幅は、ドレインラインＤＬと駆動ラインＶＬを含めた幅よりも若干長く形成される。またここまでて、左図にはストッパ絶縁膜１３が、右図にはストッパ絶縁膜１０５が形成される。このストッパ絶縁膜１０５も各交差部に設けられてあるため、耐圧の向上、短絡の防止ができる。
【００６３】
続いて、図５ｅに示すように、イオン注入が行われる。
まず前記工程でストッパ絶縁膜１３、１０５上に形成されているホトレジストＰＲを残したまま、第１のＴＦＴ１がＬＤＤ構造であるため、低濃度のリン（Ｐ）イオンが注入される。そして前記ホトレジストＰＲを取り除いた後に、第２のＴＦＴ４（Ｐチャンネル型のＴＦＴ）にマスクをかけて、第１のＴＦＴ１にリン（Ｐ）イオンをイオン注入して、Ｎ型のソース・ドレイン領域を形成する。続いて、前記ホトレジストを取り除いた後に、第１のＴＦＴ１（Ｎチャンネル型のＴＦＴ）にマスクをかけて、第２のＴＦＴ４にボロン（Ｂ）イオンをイオン注入して、Ｐ型のソース・ドレイン領域を形成する。
【００６４】
従って、左図では、第１のＴＦＴ１、第２のＴＦＴ４のソース、ドレインに対応する部分がイオン注入され、右図ではストッパ絶縁膜１０５の真下は、イオンが注入されない。ここの工程では、ストッパ絶縁膜１０５に不純物が注入されないため、交差部の耐圧がより向上されている。
【００６５】
続いて図５ｆに示すように、熱処理が加えられ、不純物を拡散する活性化処理が行われる。
【００６６】
続いて、ホトレジストを被覆して、左図では薄膜トランジスタ１、４のソース、ドレインを含む能動領域上に前記ホトレジストを残し、右図では、ストッパ絶縁膜１０５の横幅で、縦の長さを若干長くしたパターンのホトレジストを残す。
【００６７】
そしてこのホトレジストを介して全面に被覆されたＰ−Ｓｉがエッチングされ、左図では前記能動領域が残るようにパターニングされ、右図では、Ｐ−Ｓｉから成る交差保護膜Ｆ１、Ｆ２、Ｆ３、Ｆ４が形成される。ここでは図示されていないが容量電極３もパターニングされる。
【００６８】
そして図５ｇに示すように、層間絶縁膜１４が被覆される。ここでは下層からＳｉ酸化膜、Ｓｉ窒化膜、Ｓｉ酸化膜が積層されている。
【００６９】
続いて、図５ｈに示すように、半導体層を露出するコンタクトの形成が行われる。ここでは、コンタクト孔Ｃ１、Ｃ２、Ｃ４およびコンタクト孔Ｃ５である。左図ではコンタクトＣ１を介して第１のＴＦＴ１のドレイン電極Ｄおよびこれと一体のドレインラインＤＬがコンタクトされて形成されている。また、右図の交差保護膜Ｆ１、Ｆ２、Ｆ３、Ｆ４上には、ドレインラインＤＬ、駆動ラインＶＬが延在されることになる。同時に、図１の接続配線３０も形成される。
【００７０】
最後に、平坦化膜ＰＬＮが形成された後、平坦化膜ＰＬＮから半導体層まで露出されるコンタクト孔Ｃ３が形成され、透明電極（陽極）６が形成され、その上には前述したように、第１ホール輸送層２１、第２ホール輸送層２２、発光層２３及び電子輸送層２４が積層され、最後に全面に陰極２５が積層形成される。
【００７１】
以上の説明から明らかなように、Ｐ−Ｓｉで成る交差保護膜Ｆ１、Ｆ２、Ｆ３、Ｆ４のストッパ絶縁膜１０５の真下は、イオンが注入されていないため、実質Ｉ層となり、その抵抗値は非常に高い。従って交差部ＣＲ１〜ＣＲ４に対応した所の交差保護膜Ｆ１、Ｆ２、Ｆ３、Ｆ４がＩ層となり、しかもストッパ絶縁膜１０５が残存していることも加わり、耐電圧特性の向上、耐電圧特性の劣化防止、短絡防止が実現できる。
【００７２】
また前述したプロセスフローに於いて、工程の簡略化を考慮し、ストッパ絶縁膜１３、１０５の形成工程を省略しても良い。つまりストッパ絶縁膜材料であるＳｉ酸化膜の被覆、パターニングが省略できるからである。ただしストッパ絶縁膜１３、１０５は、薄膜トランジスタのチャネル、交差部に位置するＰ−Ｓｉへのイオン注入阻止を目的としているので、当然これらの上には、ホトレジストによるイオン注入阻止膜が形成される必要がある。
【００７３】
上述の実施の形態においては、有機ＥＬ表示装置について説明したが、本発明はそれに限定されるものではなく、発光層ＥＭが無機材料から成る無機ＥＬ表示装置にも適用が可能であり、同様の効果が得られる。
【００７４】
また各画素に２つのＴＦＴを採用しているが、１つのＴＦＴでＥＬ素子を駆動することも可能であるし、それぞれのＴＦＴは、ダブルゲート構造のＴＦＴであっても良い。
【００７５】
本発明は、トップゲート構造に於いても応用が可能である。しかしボトムゲート型構造とは異なり、別途プロセスを追加しなくては成らない。
【００７６】
【発明の効果】
以上の説明からも明らかなように、格子状に配置されている第１のラインと第２のラインとの間に半導体層を挿入することで、前記第１のラインと前記第２のラインとの耐電圧特性を向上させることができる。
【００７７】
特に、ゲートラインと駆動ラインＶＬとの交差部に、薄膜トランジスタを構成する半導体層と同一工程で形成された半導体層を設ければ、製造工程の簡略化が実現できると同時に、ゲートラインＧＬと駆動ラインＶＬとの耐電圧特性を向上させることができる。
【００７８】
また第１の交差部と前記第２の交差部に別々に半導体膜を設けると、２つの半導体膜を離間させるためにドレインラインＤＬと駆動ラインＶＬを離間させなければならない。しかし第１の交差部から第２の交差部まで一体で設けられるため、この離間を必要とせず、ドレインラインＤＬと駆動ラインＶＬとの間隔を狭める事が可能となる。
【００７９】
また保持容量ラインＣＬと駆動ラインＶＬとの交差部に、薄膜トランジスタを構成する半導体層と同一工程で形成された半導体層を設ければ、製造工程の簡略化が実現できると同時に、保持容量ラインＣＬと駆動ラインＶＬとの耐電圧特性を向上させることができる。
【００８０】
しかも第３の交差部から第４の交差部まで一体で設けられるため、ドレインラインＤＬと駆動ラインＶＬとの間隔を狭める事が可能となる。
【００８１】
以上、交差保護膜の形成により、交差部での短絡、耐電圧特性の低下を防止することができ、表示特性を維持させることができる。
【図面の簡単な説明】
【図１】本発明のＥＬ表示装置の表示画素の平面図である。
【図２】図１のＡ−Ａ線に於ける断面図である。
【図３】図１のＢ−Ｂ線に於ける断面図である。
【図４】図１のＥＬ表示装置の製造方法を説明する図である。
【図５】図１のＥＬ表示装置の製造方法を説明する図である。
【図６】図１のＥＬ表示装置の製造方法を説明する図である。
【図７】従来のＥＬ表示装置の表示画素の平面図である。
【図８】図７のＡ−Ａ線の断面図である。
【図９】図７のＢ−Ｂ線の断面図である。
【符号の説明】
１ 第１のＴＦＴ
２ 保持容量電極
３ 容量電極
４ 第２のＴＦＴ
６ 陽極
７ ゲート絶縁膜
８ 保持容量
１４ 層間絶縁膜
２０ ＥＬ素子
ＧＬ ゲートライン
ＤＬ ドレインライン
ＣＬ 保持容量ライン
ＶＬ 駆動ラインＶＬ
Ｆ１、Ｆ２、Ｆ３、Ｆ４ 交差保護膜
ＣＲ１、ＣＲ２ 交差部
ＣＲ３、ＣＲ４ 交差部
Claims (3)
- 陽極と陰極との間に発光層を有するＥＬ素子と、半導体膜から成るドレインがドレインラインに接続され、ゲートがゲートラインに接続された第１の薄膜トランジスタと、前記半導体膜からなるドレインが前記ＥＬ素子の駆動ラインに接続され、ゲートが前記第１の薄膜トランジスタのソースに接続され、ソースが前記ＥＬ素子に接続された第２の薄膜トランジスタとを備えた表示画素が複数配列して成るＥＬ表示装置であり、
前記表示画素と隣接する隣の表示画素に設けられた駆動ラインと前記ドレインラインとは、隣接して延在され、
前記ドレインラインと前記ゲートラインの第１の交差部および前記隣の表示画素に設けられた駆動ラインと前記ゲートラインの第２の交差部には、前記半導体膜が前記第１の交差部から第２の交差部まで一体で設けられ、該半導体膜は、前記第１の交差部及び前記第２の交差部において、前記ドレインラインと前記ゲートライン及び前記隣の表示画素に設けられた駆動ラインと前記ゲートラインから絶縁されている事を特徴としたＥＬ表示装置。 - 陽極と陰極との間に発光層を有するＥＬ素子と、半導体膜から成るドレインがドレインラインに接続され、ゲートが前記ドレインラインと交差するゲートラインに接続された第１の薄膜トランジスタと、前記半導体膜からなるドレインが前記ゲートラインと交差する前記ＥＬ素子の駆動ラインに接続され、ゲートが前記第１の薄膜トランジスタのソースに接続され、ソースが前記ＥＬ素子に接続された第２の薄膜トランジスタと、前記駆動ラインと交差し前記第１の薄膜トランジスタのソースから延在された上層電極と重畳して保持容量が形成される保持容量ラインとを備えた表示画素が複数配列して成るＥＬ表示装置であり、
前記表示画素と隣接する隣の表示画素に設けられた駆動ラインと前記ドレインラインとは、隣接して延在され、前記ドレインラインと前記保持容量ラインの第３の交差部および前記隣の表示画素に設けられた駆動ラインと前記保持容量ラインの第４の交差部には、前記半導体膜が前記第３の交差部から第４の交差部まで一体で設けられ、該半導体膜は、前記第３の交差部及び前記第４の交差部において、前記ドレインラインと前記保持容量ライン及び前記隣の表示画素に設けられた駆動ラインと前記保持容量ラインから絶縁されている事を特徴としたＥＬ表示装置。 - 前記交差部に設けられた半導体膜の上層には、前記半導体膜へのイオン注入を阻止する絶縁膜が設けられることを特徴とする請求項１および請求項２のいずれかに記載のＥＬ表示装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27710499A JP4530450B2 (ja) | 1999-09-29 | 1999-09-29 | Ｅｌ表示装置 |
| TW089116756A TW525403B (en) | 1999-09-29 | 2000-08-18 | Electroluminescence display device |
| US09/670,680 US6703992B1 (en) | 1999-09-29 | 2000-09-27 | EL display device with inter-line insulation |
| KR10-2000-0056906A KR100424834B1 (ko) | 1999-09-29 | 2000-09-28 | Ｅｌ 표시 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27710499A JP4530450B2 (ja) | 1999-09-29 | 1999-09-29 | Ｅｌ表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001100663A JP2001100663A (ja) | 2001-04-13 |
| JP4530450B2 true JP4530450B2 (ja) | 2010-08-25 |
Family
ID=17578844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27710499A Expired - Lifetime JP4530450B2 (ja) | 1999-09-29 | 1999-09-29 | Ｅｌ表示装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6703992B1 (ja) |
| JP (1) | JP4530450B2 (ja) |
| KR (1) | KR100424834B1 (ja) |
| TW (1) | TW525403B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3612494B2 (ja) * | 2001-03-28 | 2005-01-19 | 株式会社日立製作所 | 表示装置 |
| KR100453634B1 (ko) * | 2001-12-29 | 2004-10-20 | 엘지.필립스 엘시디 주식회사 | 능동행렬 유기전기발광소자 |
| KR100684712B1 (ko) * | 2004-03-09 | 2007-02-20 | 삼성에스디아이 주식회사 | 발광 표시 장치 |
| KR101540341B1 (ko) * | 2008-10-17 | 2015-07-30 | 삼성전자주식회사 | 패널 구조체, 패널 구조체를 포함하는 표시장치 및 이들의 제조방법 |
| KR101191646B1 (ko) * | 2010-05-26 | 2012-10-17 | 삼성디스플레이 주식회사 | 표시장치 및 그의 제조방법 |
| JP5724105B2 (ja) * | 2011-09-30 | 2015-05-27 | 株式会社Ｊｏｌｅｄ | 薄膜トランジスタアレイ装置、ｅｌ表示パネル、ｅｌ表示装置、薄膜トランジスタアレイ装置の製造方法、ｅｌ表示パネルの製造方法 |
| KR102473069B1 (ko) * | 2018-01-02 | 2022-12-01 | 삼성디스플레이 주식회사 | 표시 장치 및 그 제조 방법 |
| US11659749B2 (en) * | 2018-05-10 | 2023-05-23 | Sharp Kabushiki Kaisha | Display device |
| JP7256622B2 (ja) * | 2018-09-26 | 2023-04-12 | 株式会社ジャパンディスプレイ | 表示装置 |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5264891A (en) * | 1975-11-21 | 1977-05-28 | Westinghouse Electric Corp | Electroluminescent display panel and method of producing same |
| JPS613459A (ja) * | 1984-06-15 | 1986-01-09 | Seiko Instr & Electronics Ltd | アクテイブマトリクス表示装置の基板 |
| JPS6326689A (ja) * | 1986-07-18 | 1988-02-04 | 松下電器産業株式会社 | アクテイブマトリツクスアレイ |
| JPH01134342A (ja) * | 1987-11-19 | 1989-05-26 | Sharp Corp | アクティブマトリクス基板 |
| JPH05303113A (ja) * | 1992-04-24 | 1993-11-16 | Sharp Corp | アクティブマトリクス基板 |
| JPH05333378A (ja) * | 1992-06-04 | 1993-12-17 | Hitachi Ltd | 薄膜デバイスおよびその製造方法 |
| JPH0945774A (ja) * | 1995-07-28 | 1997-02-14 | Sony Corp | 薄膜半導体装置 |
| JPH09101761A (ja) * | 1995-10-03 | 1997-04-15 | Casio Comput Co Ltd | Ｅｌ表示装置 |
| JPH1124606A (ja) * | 1997-07-02 | 1999-01-29 | Seiko Epson Corp | 表示装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63276896A (ja) * | 1987-05-07 | 1988-11-15 | Alps Electric Co Ltd | 薄膜ｅｌ表示素子 |
| JPH0797191B2 (ja) * | 1987-07-31 | 1995-10-18 | 日本電信電話株式会社 | アクティブマトリクスセルおよびその製作方法 |
| JP3202219B2 (ja) * | 1990-09-18 | 2001-08-27 | 株式会社東芝 | Ｅｌ表示装置 |
| JPH06347827A (ja) * | 1993-06-07 | 1994-12-22 | Hitachi Ltd | 液晶表示装置およびその製造方法 |
| US5684365A (en) * | 1994-12-14 | 1997-11-04 | Eastman Kodak Company | TFT-el display panel using organic electroluminescent media |
| JPH11174994A (ja) * | 1997-12-11 | 1999-07-02 | Sharp Corp | 表示装置 |
| JPH11183904A (ja) * | 1997-12-22 | 1999-07-09 | Hitachi Ltd | 液晶表示装置 |
| JP2000227770A (ja) * | 1998-12-01 | 2000-08-15 | Sanyo Electric Co Ltd | カラーｅｌ表示装置 |
| US6281552B1 (en) * | 1999-03-23 | 2001-08-28 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistors having ldd regions |
-
1999
- 1999-09-29 JP JP27710499A patent/JP4530450B2/ja not_active Expired - Lifetime
-
2000
- 2000-08-18 TW TW089116756A patent/TW525403B/zh not_active IP Right Cessation
- 2000-09-27 US US09/670,680 patent/US6703992B1/en not_active Expired - Lifetime
- 2000-09-28 KR KR10-2000-0056906A patent/KR100424834B1/ko active IP Right Grant
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5264891A (en) * | 1975-11-21 | 1977-05-28 | Westinghouse Electric Corp | Electroluminescent display panel and method of producing same |
| JPS613459A (ja) * | 1984-06-15 | 1986-01-09 | Seiko Instr & Electronics Ltd | アクテイブマトリクス表示装置の基板 |
| JPS6326689A (ja) * | 1986-07-18 | 1988-02-04 | 松下電器産業株式会社 | アクテイブマトリツクスアレイ |
| JPH01134342A (ja) * | 1987-11-19 | 1989-05-26 | Sharp Corp | アクティブマトリクス基板 |
| JPH05303113A (ja) * | 1992-04-24 | 1993-11-16 | Sharp Corp | アクティブマトリクス基板 |
| JPH05333378A (ja) * | 1992-06-04 | 1993-12-17 | Hitachi Ltd | 薄膜デバイスおよびその製造方法 |
| JPH0945774A (ja) * | 1995-07-28 | 1997-02-14 | Sony Corp | 薄膜半導体装置 |
| JPH09101761A (ja) * | 1995-10-03 | 1997-04-15 | Casio Comput Co Ltd | Ｅｌ表示装置 |
| JPH1124606A (ja) * | 1997-07-02 | 1999-01-29 | Seiko Epson Corp | 表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001100663A (ja) | 2001-04-13 |
| KR20010067245A (ko) | 2001-07-12 |
| US6703992B1 (en) | 2004-03-09 |
| KR100424834B1 (ko) | 2004-03-27 |
| TW525403B (en) | 2003-03-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100358315B1 (ko) | Ｅｌ 표시 장치 | |
| KR100354639B1 (ko) | Ｅｌ 표시 장치 | |
| JP4117985B2 (ja) | Ｅｌ表示装置 | |
| KR100354640B1 (ko) | Ｅｌ 표시 장치 | |
| KR100354638B1 (ko) | Ｅｌ 표시 장치 | |
| KR100661439B1 (ko) | 표시 장치 및 그 제조 방법 | |
| US6724149B2 (en) | Emissive display device and electroluminescence display device with uniform luminance | |
| US11056509B2 (en) | Display device having a plurality of thin-film transistors with different semiconductors | |
| US20040135501A1 (en) | Organic electroluminescence panel | |
| JP2000231346A (ja) | エレクトロルミネッセンス表示装置 | |
| JP4488557B2 (ja) | Ｅｌ表示装置 | |
| JP2000242196A (ja) | エレクトロルミネッセンス表示装置 | |
| US8841832B2 (en) | Organic light emitting diode display having improved strength by preventing the exfoliation of a sealant | |
| JP3691313B2 (ja) | 表示装置 | |
| US6850000B1 (en) | Thin film transistor organic light emitting diode structure | |
| JP4530450B2 (ja) | Ｅｌ表示装置 | |
| KR102596361B1 (ko) | 박막 트랜지스터 및 이를 포함하는 표시 장치 | |
| JP4278244B2 (ja) | Ｅｌ表示装置 | |
| KR100617193B1 (ko) | 양방향 유기 ｅｌ 디스플레이 소자 및 그 제조 방법 | |
| KR101319343B1 (ko) | 유기전계발광소자 및 그 제조방법 | |
| WO2018163287A1 (ja) | アクティブマトリクス基板の製造方法、有機ｅｌ表示装置の製造方法およびアクティブマトリクス基板 | |
| WO2018158840A1 (ja) | アクティブマトリクス基板の製造方法および有機ｅｌ表示装置の製造方法 | |
| KR100739579B1 (ko) | 유기 발광 표시 장치 및 그 제조 방법 | |
| JP2001102165A (ja) | Ｅｌ表示装置 | |
| KR20150075733A (ko) | 박막 트랜지스터 및 그를 구비하는 평판표시장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051227 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060929 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090908 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091109 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100202 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100402 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100511 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100608 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 4530450 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130618 Year of fee payment: 3 |
|
| EXPY | Cancellation because of completion of term |