WO2018158840A1 - アクティブマトリクス基板の製造方法および有機ｅｌ表示装置の製造方法 - Google Patents

アクティブマトリクス基板の製造方法および有機ｅｌ表示装置の製造方法 Download PDF

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Definitions

  • impurity ions are implanted into the semiconductor layer of the TFT. Thereafter, the semiconductor layer is annealed to activate the semiconductor layer. However, since the gate electrode is exposed at this time, the surface of the gate electrode is oxidized by heat.
  • the organic EL layer 26 is provided in a region surrounded by the edge cover 25 in the pixel PIX.
  • the organic EL layer 26 can be formed by a vapor deposition method, an inkjet method, or the like.
  • the frame-shaped bank 35 (bank) is formed in the frame region 6 on the second interlayer film 22 so as to surround the display region 5 in a frame shape.
  • FIG. 4 is a plan view showing a configuration of a TFT substrate 40A according to Embodiment 2 of the present invention.
  • FIG. 5 is a diagram for explaining a manufacturing process of the TFT substrate 40A according to Embodiment 2 of the present invention.
  • the organic EL display device 1 shown in FIG. 1 may include a TFT substrate 40 ⁇ / b> A instead of the TFT substrate 40.

Abstract

ゲート電極形成工程において、島状の半導体層１６を覆うゲート絶縁膜（１７）上にＴＦＴ（７）のゲート電極（１８）となる金属膜を成膜し、当該金属膜をドライエッチングによりゲート電極（１８）を形成し、露出するゲート電極（１８）に対し酸素または窒素を用いたプラズマ処理を施す。これにより、生産効率の低下を抑制しつつ針状結晶または粒状結晶が形成されることを防止する。

Description

アクティブマトリクス基板の製造方法および有機ＥＬ表示装置の製造方法
　本発明は、アクティブマトリクス基板の製造方法および有機ＥＬ表示装置の製造方法に関する。
　低温ポリシリコンを用いたＴＦＴ（Thin Film Transistor）において、半導体層の上層にゲート電極が配置されるいわゆるトップゲート構造が採用されている。
　このようなＴＦＴを形成するためには、ゲート電極をパターン形成した後、ＴＦＴの半導体層に不純物イオンを注入する。この後、半導体層の活性化のため、半導体層をアニールする。しかし、このときゲート電極は露出された状態のため、熱によりゲート電極の表面が酸化する。
　特許文献１では、半導体層を、活性化のためにアニールする際、雰囲気中の酸素を極力排除した環境下でアニールしている。特許文献１によると、これにより、ゲート電極表面の酸化を抑えることができるとされている。
日本国公開特許公報「特開２０１５‐６４５９２号公報」
　半導体層のアニールによってゲート電極にも熱が加えられた後、アニールを行った炉内の温度を、アニールをした温度から急激に大気温度に戻すと、酸化したゲート電極の表面が急激に冷やされる。これにより、ゲート電極の表面に、針状結晶または粒状結晶が形成されてしまう。このような針状結晶または粒状結晶が表面に形成されてしまうと、ゲート電極を覆う絶縁膜とのカバレッジ（被覆性）が悪くなったり、ゲート電極の抵抗値が上がったりすることで、歩留り低下の原因となる。
　特許文献１の方法によると、減圧環境下で加熱した基板の温度を十分に下げてから、大気圧に戻す必要があるため、半導体層のアニールに要する時間が長くなるという問題がある。
　また、ゲート電極は、ゲート電極を覆う絶縁膜とのカバレッジ（被覆性）を良くするためにテーパー形状となるようにパターニングする必要がある。ゲート電極を、テーパー形状を有するようにパターニングするためには、ウェットエッチングではなくドライエッチングを用いる必要がある。
　このドライエッチング時に用いた塩素またはフッ素が、パターニング後のゲート電極表面に付着している場合がある。この塩素またはフッ素が付着したままゲート電極を加熱すると、酸化を促進させてしまい、針状結晶または粒状結晶が表面に形成されやすくなる。
　本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、生産性の低下を抑制しつつ、トップゲート構造のＴＦＴにおいて半導体層の活性化の際の熱によってゲート電極の表面に針状結晶または粒状結晶が形成されることを防止することである。
　上記の課題を解決するために、本発明の一態様に係るアクティブマトリクス基板の製造方法は、トップゲート構造のＴＦＴが基板に形成されたアクティブマトリクス基板の製造方法であって、上記基板上に島状に形成された半導体層を覆うように上記基板上にゲート絶縁膜を形成する工程と、上記ゲート絶縁膜上に上記ＴＦＴのゲート電極となる金属膜を成膜し、当該金属膜をドライエッチングすることで、ゲート電極を形成するゲート電極形成工程と、上記ゲート電極を形成した後、露出する当該ゲート電極に対して、酸素または窒素を用いたプラズマ処理を施すプラズマ処理工程とを有することを特徴とする。
　本発明の一態様によれば、生産性の低下を抑制しつつ、トップゲート構造のＴＦＴにおいて半導体層の活性化の際の熱によってゲート電極の表面に針状結晶または粒状結晶が形成されることを防止することができるという効果を奏する。
本発明の実施形態１に係る有機ＥＬ表示装置の構成を表す断面図である。 本発明の実施形態１に係るＴＦＴ基板の構成を表す平面図である。 本発明の実施形態１に係るＴＦＴ基板の製造工程を説明する図である。 本発明の実施形態２に係るＴＦＴ基板の構成を表す平面図である。 本発明の実施形態２に係るＴＦＴ基板の製造工程を説明する図である。 ゲート電極が形成された基板をアニールした直後に炉から取り出したときのゲート電極の様子を表す図である。 ゲート電極が形成された基板をアニールした後、炉内の温度が５０°に下がるまで待ってから炉から取り出したときのゲート電極の様子を表す図である。 ゲート電極が形成された基板を低酸素環境下でアニールした後、炉から取り出したときのゲート電極の様子を表す図である。
　〔実施形態１〕
　（有機ＥＬ表示装置１の概略構成）
　まず、図１および図２を用いて、本発明の実施形態に係るＴＦＴ（Thin Film Transistor）７が用いられる表示装置の一例である有機ＥＬ表示装置１の概略構成について説明する。
　図１は、本発明の実施形態１に係る有機ＥＬ表示装置１の構成を表す断面図である。図１に示すように、有機ＥＬ表示装置１は、薄膜封止（TFE：Thin Film Encapsulation）された有機ＥＬ基板２と、図示しない駆動回路などと、を備えている。有機ＥＬ表示装置１は、さらに、タッチパネルを備えていてもよい。
　有機ＥＬ表示装置１は、画素ＰＩＸがマトリクス状に配置され、画像が表示される表示領域５と、表示領域５の周囲を囲み画素ＰＩＸが配置されていない周辺領域である額縁領域６とを有している。
　有機ＥＬ基板２は、ＴＦＴ（Thin Film Transistor）基板４０上に、有機ＥＬ素子４１、封止層４２が、ＴＦＴ基板（アクティブマトリクス基板）４０側からこの順に設けられた構成を有している。
　有機ＥＬ基板２は、プラスチックフィルムやガラス基板などの透明な絶縁性の材料からなる支持体１１を備えている。支持体１１には、支持体１１側から順に、ＰＩ（ポリイミド）などの樹脂からなるプラスチックフィルム１３、および、防湿層１４などが、支持体１１の全面に設けられている。
　防湿層１４上には、島状の半導体層１６と、半導体層１６および防湿層１４を覆うゲート絶縁膜１７と、半導体層１６と重なるようにゲート絶縁膜１７上に設けられたゲート電極１８と、ゲート電極１８およびゲート絶縁膜１７を覆う第１層間膜１９と、第１層間膜１９を覆う第２層間膜２２と、第２層間膜２２を覆う層間絶縁膜２３とが設けられている。
　半導体層１６には、チャネル領域１６ｃ、ソース領域１６ｓおよびドレイン領域１６ｄが形成されており、ゲート電極１８は、チャネル領域１６ｃと、ソース領域１６ｓおよびドレイン領域１６ｄの一部とを覆うように形成されている。
　また、ゲート絶縁膜１７、第１層間膜１９および第２層間膜２２に設けられたコンタクトホールを介して、ソース電極２０はソース領域１６ｓと接続されており、ドレイン電極２１はドレイン領域１６ｄと接続されている。
　半導体層１６、ゲート電極１８、ソース電極２０およびドレイン電極２１によってＴＦＴ７が構成されている。ＴＦＴ７は、各画素ＰＩＸに形成され、各画素ＰＩＸの駆動を制御するスイッチング素子である。ＴＦＴ７は、半導体層１６よりもゲート電極１８が上層に形成された、いわゆるトップゲート構造（スタガ型）を有する。半導体層１６は、本実施形態では、低温ポリシリコン（ＬＴＰＳ）からなる。
　ゲート電極１８は、モリブデン、モリブデンタングステン（ＭｏＷ）などのモリブデンを含有するモリブデン合金、タングステン、タングステンタンタルなどのタングステンを含むタングステン合金などを用いて構成することができる。
　特に、ゲート電極１８は、タングステンまたはタングステン合金よりも、モリブデンまたはモリブデン合金を用いて構成した方が、抵抗値が小さくなるため好ましい。ただし、モリブデンまたはモリブデン合金を用いて構成すると、タングステンまたはタングステン合金を用いて構成した場合と比べて、熱によって表面が酸化しやすい。
　熱によって表面が酸化し、急激に大気温度に戻すことで冷却すると、ゲート電極表面に針状結晶（図６参照）または粒状結晶（図７参照）が形成されてしまう。この針状結晶または粒状結晶が表面に形成されると、ゲート電極１８を覆う第１層間膜１９のカバレッジ（被覆性）が悪くなってしまう。これは、歩留りを低下させる原因となる。さらに、この針状結晶または粒状結晶が形成されるとゲート電極の抵抗値が上がってしまう。これも歩留りを低下させる原因となる。このため、特に、モリブデンまたはモリブデン合金からゲート電極１８を構成する場合、表面が酸化しないような工夫を施すことが好ましい。
　なお、ＴＦＴ７よりも下層である、支持体１１、プラスチックフィルム１３、および、防湿層１４を単に基板１０と称する場合がある。すなわち、ＴＦＴ７は基板１０に形成されていると表現することもできる。
　第１層間膜１９および第２層間膜２２は、窒化シリコンまたは酸化シリコンなどからなる無機絶縁性膜である。第２層間膜２２は図示しない引き回し配線等を覆っている。層間絶縁膜２３は、アクリルまたはポリイミドなどの感光性樹脂からなる有機絶縁膜である。層間絶縁膜２３はＴＦＴ７および図示しない配線を覆っており、ＴＦＴ７および図示しない配線上の段差を平坦化している。
　本実施形態においては、層間絶縁膜２３は、表示領域５に設けられており、額縁領域６には設けられていないものとする。なお、層間絶縁膜２３は表示領域５だけでなく、額縁領域６にも設けられていてもよい。
　図２は本発明の実施形態１に係るＴＦＴ基板の構成を表す平面図である。図２に示すように、ＴＦＴ７のゲート電極１８はゲート配線Ｇに接続されており、ソース電極２０はソース配線Ｓに接続されている。有機ＥＬ基板２の基板面に対し法線方向から見たときに、平行に並ぶゲート配線Ｇと、平行に並ぶソース配線Ｓとは、直交するように交差している。ゲート配線Ｇとソース配線Ｓとによって区画されている領域が画素ＰＩＸである。
　ＴＦＴ７は画素ＰＩＸ内であって、ゲート配線Ｇとソース配線Ｓとが交差する近傍に形成されている。下部電極２４は画素ＰＩＸ内に島状に形成されている。
　図１に示すように、下部電極２４は、層間絶縁膜２３上に形成されている。下部電極２４は、層間絶縁膜２３に形成されたコンタクトホールを介してドレイン電極２１と接続されている。
　下部電極２４と、有機ＥＬ層２６と、上部電極２７とは、有機ＥＬ素子４１を構成している。有機ＥＬ素子４１は、低電圧直流駆動による高輝度発光が可能な発光素子である。これら下部電極２４、有機ＥＬ層２６、上部電極２７は、ＴＦＴ基板４０側からこの順に積層されている。なお、本実施形態では、下部電極２４と上部電極２７との間の層を総称して有機ＥＬ層２６と称する。
　また、上部電極２７上には、光学的な調整を行う光学調整層や、電極の保護を行う電極保護層が形成されていてもよい。本実施形態では、各画素ＰＩＸに形成された有機ＥＬ層２６、電極層（下部電極２４および上部電極２７）、および、必要に応じて形成される、図示しない光学調整層や電極保護層をまとめて、有機ＥＬ素子４１と称する。
　下部電極２４は、有機ＥＬ層２６に正孔（ホール）を注入（供給）し、上部電極２７は、有機ＥＬ層２６に電子を注入する。
　有機ＥＬ層２６に注入された正孔と電子とは、有機ＥＬ層２６において再結合されることによって、励起子が形成される。形成された励起子は励起状態から基底状態へと失活する際に、赤色光、緑色光または青色光などの光を放出し、その放出された光が、有機ＥＬ素子４１から外部に出射される。
　島状に形成された下部電極２４端部は、エッジカバー２５で覆われている。エッジカバー２５は、下部電極２４の端部を覆うように、層間絶縁膜２３上に形成されている。エッジカバー２５は、アクリルやポリイミドなどの感光性樹脂からなる有機絶縁膜である。
　エッジカバー２５は、隣接する画素ＰＩＸ間に配置される。エッジカバー２５は、下部電極２４の端部で、電極集中や有機ＥＬ層２６が薄くなって上部電極２７と短絡することを防止する。また、エッジカバー２５を設けることによって、下部電極２４の端部における電界集中を防ぐ。これにより、有機ＥＬ層２６の劣化を防止する。
　エッジカバー２５に囲まれた領域に有機ＥＬ層２６が設けられている。換言するとエッジカバー２５は有機ＥＬ層２６の縁を囲っており、エッジカバー２５の側壁と、有機ＥＬ層２６の側壁とは接触している。有機ＥＬ層２６をインクジェット法にて形成する場合、エッジカバー２５は、有機ＥＬ層２６となる液状材料を堰き止めるバンク（土手）として機能する。エッジカバー２５の断面はテーパー形状となっている。
　有機ＥＬ層２６は、画素ＰＩＸにおいてエッジカバー２５に囲まれた領域に設けられている。有機ＥＬ層２６は、蒸着法、インクジェット法などによって形成することができる。
　有機ＥＬ層２６は、下部電極２４側から、例えば、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等が、この順に積層された構成を有している。なお、一つの層が複数の機能を有していてもよい。例えば、正孔注入層および正孔輸送層に代えて、これら両層の機能を有する正孔注入層兼正孔輸送層が設けられていてもよい。また、電子注入層および電子輸送層に代えて、これら両層の機能を有する電子注入層兼電子輸送層が設けられていてもよい。また、各層の間に、適宜、キャリアブロッキング層が設けられていてもよい。
　上部電極２７は、画素ＰＩＸ毎に島状にパターン形成されている。各画素ＰＩＸに形成された上部電極２７同士は図示しない補助配線などによって互いに接続されている。なお、上部電極２７は、画素毎に島状に形成せず、表示領域５全面に形成してもよい。
　なお、本実施形態では、下部電極２４が陽極（パターン電極、画素電極）であり、上部電極２７が陰極（共通電極）であるものとして説明しているが、下部電極２４が陰極であり、上部電極２７が陽極であってもよい。但し、この場合、有機ＥＬ層２６を構成する各層の順序は反転する。
　また、有機ＥＬ表示装置１が、支持体１１の裏面側から光を放出するボトムエミッション型である場合には、上部電極２７を、反射性電極材料からなる反射電極で形成し、下部電極２４を、透明または半透明の透光性電極材料からなる、透明電極または半透明電極で形成する。
　一方、有機ＥＬ表示装置１が、封止層４２側から光を放出するトップエミッション型である場合には、ボトムエミッション型である場合とは電極構造を逆にする。すなわち、有機ＥＬ表示装置１がトップエミッション型である場合には、下部電極２４を反射電極で形成し、上部電極２７を透明電極または半透明電極で形成する。
　枠状バンク３５（土手）は、額縁領域６であって第２層間膜２２上に、表示領域５を枠状に囲むように形成されている。
　枠状バンク３５は、封止層４２の有機層（樹脂層）２９となる液状の有機絶縁材料が表示領域５の全面に塗布された際に濡れ広がりを規制する。この有機絶縁材料を硬化させることで、有機層２９が成膜される。枠状バンク３５の断面形状はテーパー形状となっている。
　本実施軽形態においては、枠状バンク３５は表示領域５を２重に囲っている。しかし、枠状バンク３５は、表示領域５を１重だけ囲っていてもよく、３重以上囲っていてもよい。
　枠状バンク３５は、アクリルやポリイミドなどの感光性樹脂からなる有機絶縁膜である。枠状バンク３５はエッジカバー２５と同じ材料を用いることができる。さらに、枠状バンク３５は、エッジカバー２５と同じ工程にて、フォトリソグラフィなどによってパターン形成してもよい。
　なお、枠状バンク３５を、エッジカバー２５とは異なる材料および異なる工程によりパターン形成してもよい。
　封止層４２は、ＴＦＴ基板４０側からこの順に積層された、無機層２８と、有機層２９と、無機層３０とを含む。封止層４２は、有機ＥＬ素子４１、エッジカバー２５、層間絶縁膜２３、第２層間膜２２、および、枠状バンク３５を覆っている。なお、上部電極２７と封止層４２との間には、前述したように、光学調整層や電極保護層等の図示しない有機層（樹脂層）あるいは無機層が形成されていてもよい。
　封止層４２は、有機ＥＬ層２６を薄膜封止（ＴＦＥ）することで、外部から浸入した水分や酸素によって有機ＥＬ素子４１が劣化するのを防止する。
　無機層２８・３０は、水分の浸入を防ぐ防湿機能を有し、水分や酸素による有機ＥＬ素子４１の劣化を防止する。
　有機層２９は、膜応力が大きい無機層２８・３０の応力緩和や、有機ＥＬ素子４１の表面の段差部を埋めることによる平坦化やピンホールの打消し、あるいは、無機層積層時のクラックや膜剥がれの発生を抑制する。
　但し、上記積層構造は一例であって、封止層４２は、上述した３層構造（無機層２８／有機層２９／無機層３０）に限定されるものではない。封止層４２は、無機層と有機層とが４層以上積層されている構成を有していてもよい。
　上記有機層の材料としては、例えば、ポリシロキサン、酸化炭化シリコン（ＳｉＯＣ）、アクリレート、ポリ尿素、パリレン、ポリイミド、ポリアミド等の有機絶縁材料（樹脂材料）が挙げられる。
　また、上記無機層の材料としては、例えば、窒化シリコン、酸化シリコン、酸窒化シリコン、Ａｌ２Ｏ３等の無機絶縁材料が挙げられる。
　（ＴＦＴ基板４０の製造方法）
　次に、図１及び図３を用いて、ＴＦＴ基板４０の製造方法の一例について説明する。
　図３は本発明の実施形態１に係るＴＦＴ基板４０の製造工程を説明する図である、図３の（ａ）は基板１０に半導体層１６が形成された様子を表し、（ｂ）はゲート電極が形成された様子を表し、（ｃ）はゲート電極形成直後にプラズマ処理を施している様子を表し、（ｄ）は半導体層１６が活性化された様子を表し、（ｅ）は第１層間膜１９が形成された様子を表し、（ｆ）は層間絶縁膜２３が形成された様子を表す図である。
　図１に示すように、支持体１１上にポリイミド（ＰＩ）等を塗布することで、支持体１１上にプラスチックフィルム１３を形成する（ＰＩ塗布工程）。そして、プラスチックフィルム１３上に、窒化シリコンまたは酸化シリコンなどからなる無機絶縁性膜をＣＶＤ等により成膜することで、プラスチックフィルム１３上に防湿層１４を形成する（防湿層形成工程）。これにより、基板１０が作製される。
　そして、図３の（ａ）に示すように、基板１０上に島状の半導体層１６を形成する。
　この島状の半導体層１６を形成するために、まず、基板１０上にＣＶＤ（Chemical Vapor Deposition）などによりアモルファスシリコン（ａ‐Ｓｉ）膜を形成し、当該アモルファスシリコン膜にレーザを照射することで結晶化させてポリシリコン（ｐ－Ｓｉ）膜を形成する。そして、ポリシリコン膜上にレジスト膜を形成し、このレジスト膜をフォトリソグラフィなどによりパターン形成する。パターン形成したレジスト膜をパターニングマスクとして、ポリシリコン膜をエッチングする。これにより、島状の半導体層１６が基板１０上の画素形成領域内に形成される。
　次に、図３の（ｂ）に示すように、半導体層１６を覆って基板１０上に、ＣＶＤなどにより、窒化シリコンまたは酸化シリコンからなるゲート絶縁膜１７を形成する（ゲート絶縁膜形成工程）。そして、ゲート絶縁膜１７を介して、半導体層１６に不純物をドーピング（注入）する。
　次に、スパッタリングなどにより、モリブデンまたはモリブデンを含む合金からなる金属膜を、ゲート絶縁膜１７の全面に成膜する。そして、成膜した金属膜を、塩素またはフッ素を用いたドライエッチングにより、パターニングする（ゲート電極形成工程）。これにより、ゲート絶縁膜１７上に、ゲート絶縁膜１７を介して半導体層１６と重なるようにゲート電極１８が形成される。
　ゲート電極１８は、後工程でゲート電極１８を覆うように形成される第１層間膜１９のゲート電極１８に対するカバレッジ（被覆性）を良くするため、テーパー形状（底面から頭頂面にかけて先細りとなるよう側面が傾斜している形状）であることが好ましい。このため、ゲート電極１８は、ウェットエッチングではなく、ドライエッチングによってパターンを形成する。
　ゲート電極１８の底面と側面とがなす角度をテーパー角とすると、テーパー角が５０°以下となるようにゲート電極１８をパターニングすることが好ましい。ゲート電極１８をドライエッチングによりパターニングすることで、テーパー角が５０°以下のゲート電極をパターン形成することができる。これにより、ゲート電極１８と、第１層間膜１９とのカバレッジを十分に確保することができる。
　一例として、このゲート電極をパターン形成する際、１～３Ｐａ、Ｏ２の流量：２００～５００ｓｃｃｍ、Ｃｌ２：流量を２００～５００ｓｃｃｍ、０．５～１ｗ／ｃｍ２にてドライエッチングを行う。
　なお、ウェットエッチングでは、テーパー角が５０°以下となるようにゲート電極１８をパターン形成することは困難である。
　このゲート電極１８と同一工程および同一材料によりゲート配線Ｇ（図２参照）を形成してもよいし、ゲート電極１８とは異なる工程および異なる材料によってゲート配線Ｇを形成してもよい。
　ここで、ゲート電極１８を、ウェットエッチングではなくドライエッチングによりパターン形成をすると、ドライエッチングをする際に用いられる塩素またはフッ素が、ドライエッチング後も、基板上に残留している。特にゲート電極１８の表面に塩素元素またはフッ素元素が付着していると、後述する半導体層１６の活性化のために半導体層１６に加える熱によるゲート電極１８の表面の酸化を加速させてしまう。
　そこで、図３の（ｃ）に示すように、ゲート電極１８をドライエッチングによりパターン形成した直後、ゲート電極１８が露出している基板に対して、酸素（Ｏ２）または窒素（Ｎ２）を用いたプラズマ処理を施す（プラズマ処理工程）。
　一例として、このプラズマ処理は、１～３Ｐａ、Ｏ２の流量を１０００ｓｃｃｍ、０．２～１Ｗ／ｃｍ２程度の条件にて処理を行う。
　このように、ゲート電極１８をパターン形成した後、露出するゲート電極１８に対して、酸素または窒素を用いたプラズマ処理を施すことで、ドライエッチングの際に使用しゲート電極１８に付着していた塩素またはフッ素を除去することができる。このため、後に半導体層１６を活性化させるために基板に加える熱によるゲート電極１８表面の酸化を防止することができる。
　このプラズマ処理によって、特許文献１のように減圧環境下で半導体層のアニールをするよりも短時間でアニールすることができる。さらに、ゲート電極１８表面の酸化を防止することができる。
　次に、図３の（ｄ）に示すように、ゲート電極１８をマスクとして、半導体層１６にボロンイオンなどの不純物イオンを注入する（イオン注入工程）。これにより、半導体層１６において、間にチャネル領域１６ｃを介在させたソース領域１６ｓおよびドレイン領域１６ｄが形成される。ゲート電極１８をマスクとして半導体層１６に不純物イオンを注入しているため、ゲート電極１８は露出した状態である。
　ここで、この半導体層１６を活性化させるためには、半導体層１６に熱を加える必要がある。しかし、本実施の形態では、ここでは半導体層１６のアニールをしない。すなわち、ゲート電極１８が露出した状態で基板に熱を加えない。これにより、ゲート電極１８の酸化を防止することができる。
　次に、図３の（ｅ）に示すように、露出しているゲート電極１８を覆うようにゲート絶縁膜１７上に、ＣＶＤなどによって、窒化シリコンまたは酸化シリコンからなる第１層間膜１９を形成する。この第１層間膜１９を形成しているときに、基板に３００℃以上４３０℃以下の熱を加える（層間膜形成工程）。
　一例として、このＣＶＤは、０．２～１Ｗ/ｃｍ２、５０～３００Ｐａ、ＳｉＨ４の流量を２００～１０００ｓｃｃｍ、ＮＨ３の流量を１０００～３０００ｓｃｃｍ、Ｎ２の流量を５０００～１００００ｓｃｃｍ程度の条件にて行う。
　これにより、半導体層１６がアニールされる。この結果、半導体層１６において不純物イオンを注入した時に発生したＳｉ結晶欠陥が再結晶化されて、半導体層１６が活性化する。
　ここで、本実施形態では、ゲート電極１８をパターン形成したドライエッチング後、酸素または窒素を用いたプラズマ処理を施しているため、当該ドライエッチングの際に使用して残留していた塩素元素またはフッ素元素をゲート電極１８の表面から除去している。このため、ゲート電極１８に熱が加わってもゲート電極１８の表面の酸化が抑制されている。
　加えて、層間膜形成工程では、層間膜形成工程前に露出していたゲート電極１８に第１層間膜１９が堆積していっている状態であるため、基板に熱を加えても、堆積している第１層間膜１９によりゲート電極１８表面の酸化を防止することができる。
　このように、層間膜形成工程では、第１層間膜１９を成膜することと併せて、半導体層１６のアニールも行う。
　基板に加える熱を３００℃以上好ましくは３５０℃以上とすることで、半導体層１６を、十分にアニールし活性化させることができる。また、基板に加える熱を４３０℃以下とすることで、形成された第１層間膜１９が変質してしまうことを防止することができる。
　加えて、ゲート電極１８の表面においてモリブデン又はモリブデン合金の質量濃度を、酸素および炭素の質量濃度よりも高くすることができる。
　このように、層間膜形成工程において、短時間で半導体層１６のアニールをすることができ、さらに、ゲート電極１８表面の酸化を防止することができる。
　図３の（ｆ）に示すように、第１層間膜１９を形成した後、ＣＶＤなどによって、窒化シリコンまたは酸化シリコンからなる第２層間膜２２を形成する。この第２層間膜２２を形成しているときに、基板に加える温度は、２５０℃程度でよい。
　次に、ゲート絶縁膜１７、第１層間膜１９および第２層間膜２２にコンタクトホールを形成して、半導体層１６のソース領域１６ｓおよびドレイン領域１６ｄそれぞれの一部を露出させる。
　そして、公知の技術によりソース電極２０およびドレイン電極２１をパターン形成する。この時、コンタクトホールを介して、ソース電極２０およびドレイン電極２１は、それぞれ、露出していたソース領域１６ｓおよびドレイン領域１６ｄのそれぞれの一部と接続される。これにより、ＴＦＴ７が形成される。
　また、このソース電極２０およびドレイン電極２１と同一工程および同一材料によりソース配線Ｓ（図２参照）を形成してもよいし、ソース電極２０およびドレイン電極２１とは異なる工程および異なる材料によってソース配線Ｓを形成してもよい。
　次に、ＴＦＴ７を覆うように第２層間膜２２上に、塗布およびフォトリソグラフィなどにより、アクリルまたはポリイミドなどの感光性樹脂をパターン形成することで、層間絶縁膜２３を形成する。これによりＴＦＴ基板４０が完成する。
　（有機ＥＬ表示装置の製造方法）
　図１に示すように、ＴＦＴ基板４０が完成すると、層間絶縁膜２３の一部にコンタクトホールを形成し、ドレイン電極２１を露出させる。そして、各画素ＰＩＸ内に、島状に反射電極である下部電極２４を形成する。
　そして、エッジカバー２５となるレジスト材料を基板全面に塗布し、レジスト膜を形成する。そして、レジスト膜をフォトリソグラフィにより、パターン形成する。これにより、マトリクス状に並んで形成されている下部電極２４の縁を覆う格子状のエッジカバー２５が形成される（エッジカバー形成工程）。また、併せて、表示領域５の周囲を枠状に囲む枠状バンク３５が形成される。
　次に、塗り分け蒸着などにより、エッジカバー２５で囲まれた領域内に、有機ＥＬ層２６をパターン形成する。そして、有機ＥＬ層２６上に、蒸着などにより上部電極２７を表示領域５全面に形成する。
　次いで、封止層４２を形成する。具体的には、まず、ＣＶＤなどにより、上部電極２７、エッジカバー２５、層間絶縁膜２３などを覆うように、窒化シリコンまたは酸化シリコンなどからなる無機層２８を形成する。そして、インクジェット法などにより、当該無機層２８上であって表示領域５の全面に有機層２９を形成する。次に、ＣＶＤなどにより、有機層２９上および無機層２８上に、窒化シリコンまたは酸化シリコンなどからなる無機層３０を形成する。これにより、封止層４２が形成される。
　この後、駆動回路などが接続されることで有機ＥＬ表示装置１が完成する。なお、封止層４２を形成したあと、支持体１１をガラス基板からフィルムに取り換えることで、有機ＥＬ表示装置１を折り曲げ可能にフレキシブル化してもよい。
　なお、本実施形態では、ＴＦＴ基板４０を有機ＥＬ表示装置１に用いる場合について説明したが、有機ＥＬ表示装置１に限らず、ＴＦＴ基板４０を用いて、液晶表示装置など他のディスプレイを形成してもよい。
　〔実施形態２〕
　本発明の実施形態２について説明すれば以下のとおりである。なお、説明の便宜上、実施形態１にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
　図３を用いて説明したように、実施形態１では、ＴＦＴ基板４０の製造方法のうち、イオン注入工程の後、半導体層１６のアニールをせずに、層間膜形成工程において半導体層１６のアニールを行っていた。
　本実施形態では、イオン注入工程の後、層間膜形成工程の前に、基板を、酸素濃度を低下させた炉内で、基板を３００℃以上４３０℃以下で加熱する（アニール工程）。これにより、半導体層１６のアニールの際に、ゲート電極１８の表面が酸化することを防止することができる。このアニールの後、ゲート電極１８の表面に針状結晶および粒状結晶が形成されないように、ゆっくりと炉内の温度を下げてから、基板を取り出す。
　ゲート電極１８をパターン形成したドライエッチング後、酸素または窒素を用いたプラズマ処理を施すことで、当該ドライエッチングの際に使用して残留していた塩素またはフッ素をゲート電極１８の表面から除去している。このため、ゲート電極１８に熱が加わってもゲート電極１８の表面の酸化が抑制されている。
　加えて、ゲート電極１８の表面に塩素またはフッ素が残留している場合と比べて、より短時間で、酸素濃度を低下させて、基板を３００℃以上４３０℃以下で加熱することができる。
　このアニール工程の後、層間膜形成工程へ進む。但し、本実施形態では、層間膜形成工程の前に半導体層１６のアニールを行っているため、層間膜形成工程において、第１層間膜１９を形成しているときに基板に加える温度は２５０°程度でよい。
　〔実施形態３〕
　本発明の実施形態３について説明すれば以下のとおりである。なお、説明の便宜上、実施形態１にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
　図３を用いて説明したように、実施形態１では、ＴＦＴ基板４０の製造方法のうち、イオン注入工程の後、半導体層１６のアニールをせずに、層間膜形成工程において半導体層１６のアニールを行っていた。
　本実施形態では、イオン注入工程の後、層間膜形成工程の前に、基板を、大気圧環境下で、基板を３００℃以上４３０℃以下で加熱する（アニール工程）。
　ここで、ゲート電極１８をパターン形成したドライエッチング後、酸素または窒素を用いたプラズマ処理を施しているため、当該ドライエッチングの際に使用して残留していた塩素またはフッ素がゲート電極１８の表面から除去されている。
　このため、ドライエッチングを行うことでゲート電極１８の表面に残留している塩素またはフッ素を除去せずに、大気圧環境下でアニールする場合と比べて、ゲート電極１８に熱が加わってもゲート電極１８の表面が酸化することを抑制することができる。
　このアニール工程の後、層間膜形成工程へ進む。但し、本実施形態では、層間膜形成工程の前に半導体層１６のアニールを行っているため、層間膜形成工程において、第１層間膜１９を形成しているときに基板に加える温度は２５０°程度でよい。
　〔実施形態４〕
　本発明の実施形態４について図４および図５を用いて説明すれば以下のとおりである。なお、説明の便宜上、実施形態１～３にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
　図４は、本発明の実施形態２に係るＴＦＴ基板４０Ａの構成を表す平面図である。図５は、本発明の実施形態２に係るＴＦＴ基板４０Ａの製造工程を説明する図である。図１に示した有機ＥＬ表示装置１は、ＴＦＴ基板４０に換えて、ＴＦＴ基板４０Ａを備えていてもよい。
　ＴＦＴ基板４０Ａは、ＴＦＴ基板４０の製造方法におけるプラズマ処理工程まで同じである。
　図４および図５に示すように、ゲート電極１８をドライエッチングによりパターン形成した直後に、プラズマ処理工程にて、ゲート電極１８が露出している基板に対して、酸素（Ｏ２）または窒素（Ｎ２）を用いたプラズマ処理を施すと、次に、イオナイザーを基板面に照射するイオナイジング処理を施す。
　このイオナイジング処理を施すことにより、プラズマ処理を施すことでゲート電極およびゲート配線に溜まった静電気を取り除くことができる。これにより、次工程において、半導体層１６へのイオン抽入効果を高めることができる。
　そして、イオナイジング処理の後、図３の（ｄ）に示すように、ゲート電極１８をマスクとして、半導体層１６にボロンイオンなどの不純物イオンを注入する（イオン注入工程）。これにより、半導体層１６において、間にチャネル領域１６ｃを介在させたソース領域１６ｓおよびドレイン領域１６ｄが形成される。さらに、イオン注入工程の前にイオナイジング処理を施しているため、効果的に半導体層１６にイオン注入をすることができる。
　この後、ＴＦＴ基板４０と同様の製造方法により、ＴＦＴ基板４０Ａが完成する。
　〔針状結晶および粒状結晶に関する実験結果〕
　図６～図８を用いて、ゲート電極の断面の様子と、定量検査を行った結果を示す。アニール条件を変えて、定量検査を行った。
　図６はゲート電極が形成された基板をアニールした直後に炉から取り出すことで、急激に大気温度に戻した（急冷した）ときのゲート電極の様子を表す図である。図６の（ａ）はアニールした直後にゲート電極が形成された基板を炉から取り出したときのゲート電極の断面を表し、（ｂ）は（ａ）のゲート電極の定量検査を行った結果である。
　図７はゲート電極が形成された基板をアニールした後、炉内の温度が５０°に下がるまで待ってから炉から取り出したときのゲート電極の様子を表す図である。図７の（ａ）はアニールした後、炉内の温度が５０°に下がるまで待ってからゲート電極が形成された基板を炉から取り出したときのゲート電極の断面を表し、（ｂ）は（ａ）のゲート電極の定量検査を行った結果である。
　図８はゲート電極が形成された基板を低酸素環境下でアニールした後、炉から取り出したときのゲート電極の様子を表す図である。
　図８の（ａ）は低酸素環境下でアニールしたゲート電極が形成された基板を炉から取り出したときのゲート電極の断面を表し、（ｂ）は（ａ）のゲート電極の定量検査を行った結果である。
　図６～図８に示すゲート電極としては、純モリブデンを用いた。また、アニールとして４５０℃の熱をゲート電極に加えた。
　図６の（ａ）に示すように、アニールした直後に炉から基板を取り出すことでゲート電極を急冷すると、ゲート電極の表面に針状結晶が形成されていた。図６の（ａ）に示す「測定箇所」と記載された箇所の元素の定量検査を行ったところ、図６の（ｂ）に示すように、炭素の量が多く検出され、ゲート電極の表面のモリブデンが酸化されていることが分かった。
　図７の（ａ）に示すように、アニールした後、炉内の温度が５０°に下がるまで待ってから基板を取り出すと、ゲート電極の表面に粒状結晶が形成されていた。図７の（ａ）に示す「測定箇所」と記載された箇所の元素の定量検査を行ったところ、図７の（ｂ）に示すように、炭素の量が多く検出され、ゲート電極の表面のモリブデンが酸化されていることが分かった。
　図８の（ａ）に示すように、低酸素環境下に減圧した炉内でアニールしてから基板を取り出すと、ゲート電極の表面に、針状結晶および粒状結晶は形成されていなかった。図８の（ａ）に示す「測定箇所」と記載された箇所の元素の定量検査を行ったところ、図８の（ｂ）に示すように、表面はモリブデンの量が酸素の量および炭素の量よりも多く、ゲート電極の表面の酸化が防止されていることが分かった。
　また、アニールをしなかったゲート電極の断面も図８の（ａ）と同様に、針状結晶および粒状結晶は形成されていなかった。そして、アニールをしなかったゲート電極も図８の（ｂ）に示す定量検査の結果と同様に、表面はモリブデンの量が酸素の量および炭素の量よりも多く、ゲート電極の表面が酸化されていなかった。
　このように、ゲート電極の表面に形成される針状結晶および粒状結晶は、熱により酸化されたモリブデンが急激に冷却されたことで形成されたことが分かった。
　〔まとめ〕
　本発明の態様１に係るアクティブマトリクス基板（ＴＦＴ基板４０）の製造方法は、トップゲート構造のＴＦＴ７が基板１０に形成されたアクティブマトリクス基板（ＴＦＴ基板４０）の製造方法であって、上記基板１０上に島状に形成された半導体層１６を覆うように上記基板１０上にゲート絶縁膜１７を形成する工程と、上記ゲート絶縁膜１７上に上記ＴＦＴ７のゲート電極１８となる金属膜を成膜し、当該金属膜をドライエッチングすることで、ゲート電極１８を形成するゲート電極形成工程と、上記ゲート電極１８を形成した後、露出する当該ゲート電極１８に対して、酸素または窒素を用いたプラズマ処理を施すプラズマ処理工程とを有することを特徴とする。
　上記構成によると、上記ゲート電極をドライエッチングによってパターン形成をしているため、テーパー形状であるゲート電極を形成することができる。これにより、ゲート電極と、当該ゲート電極を覆う第１層間膜とのカバレッジ（被覆性）を向上させることができる。さらに上記構成によると、上記ゲート電極を形成した後、露出する当該ゲート電極に対して、酸素または窒素を用いたプラズマ処理を施しているため、ドライエッチングによってゲート電極をパターンした際に使用しゲート電極に付着していた塩素元素またはフッ素元素を除去することができる。このため、後に半導体層を活性化させるために基板に加える熱によるゲート電極表面の酸化を防止することができる。
　本発明の態様２に係るアクティブマトリクス基板（ＴＦＴ基板４０）の製造方法は、上記態様１において、上記プラズマ処理工程の後、上記ゲート電極１８をマスクとして上記半導体層１６に不純物イオンを注入するイオン注入工程と、上記半導体層１６に不純物イオンを注入した後、上記ゲート電極１８を覆うように上記ゲート絶縁膜１７上に、酸化シリコンまたは窒化物シリコンを含む層間膜を、３００℃以上４３０℃以下の熱を上記基板に加えつつ形成する層間膜形成工程とを有することが好ましい。
　上記構成によると、上記半導体層は、熱が加わることでアニールされて活性化する。また、層間膜形成工程においては、層間膜形成工程前に露出していたゲート電極に第１層間膜が堆積していっている状態であるため、ゲート電極の表面は露出しておらず、基板に熱を加えてもゲート電極表面の酸化を防止することができる。すなわち、層間膜形成工程では、層間膜を成膜することと併せて、半導体層のアニールも行うことができる。
　上記構成のように、基板に加える熱を３００℃以上とすることで、半導体層を、十分にアニールし活性化させることができる。また、基板に加える熱を４３０℃以下とすることで、形成された層間膜が変質してしまうことを防止することができる。
　本発明の態様３に係るアクティブマトリクス基板（ＴＦＴ基板４０）の製造方法は、上記ゲート電極１８は、モリブデンまたはモリブデン合金から構成されていてもよい。これにより、抵抗値が小さいゲート電極を形成することができる。
　本発明の態様４に係るアクティブマトリクス基板（ＴＦＴ基板４０）の製造方法は、
　支持体１１上にポリイミドを塗布することでポリイミド膜（プラスチックフィルム１３）を形成する工程と、当該ポリイミド膜（プラスチックフィルム１３）上に無機絶縁成膜（防湿層１４）を形成することで上記基板１０を形成する工程とを有することが好ましい。
　本発明の態様５に係るアクティブマトリクス基板（ＴＦＴ基板４０Ａ）の製造方法は、
　プラズマ処理工程の後、上記イオン注入工程の前に、上記ゲート電極１８にイオナイジング処理を施す工程を有することが好ましい。上記構成によると、後工程において、上記半導体層へのイオン抽入効果を高めることができる。
　本発明の態様６に係るアクティブマトリクス基板（ＴＦＴ基板４０）の製造方法は、上記態様３において、上記ゲート電極の表面において、上記モリブデン又はモリブデン合金は、酸素よりも質量濃度が高くてもよい。
　本発明の態様７に係るアクティブマトリクス基板（ＴＦＴ基板４０）の製造方法は、上記態様３において、上記ゲート電極の表面において、上記モリブデン又はモリブデン合金は、炭素よりも質量濃度が高くてもよい。
　本発明の態様８に係るアクティブマトリクス基板（ＴＦＴ基板４０）の製造方法は、上記半導体層１６は低温ポリシリコンであってもよい。
　本発明の態様９に係る有機ＥＬ表示装置の製造方法は、上記態様１～７のアクティブマトリクス基板（ＴＦＴ基板４０）の製造方法によって製造されたアクティブマトリクス基板（ＴＦＴ基板４０）に、有機ＥＬ層２６と、当該有機ＥＬ層２６を封止する封止層４２とを形成する工程を有していてもよい。
　本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
１　有機ＥＬ表示装置
２　有機ＥＬ基板
５　表示領域
６　額縁領域
７　ＴＦＴ
１０　基板
１６　半導体層
１６ｃ　チャネル領域
１６ｓ　ソース領域
１６ｄ　ドレイン領域
１７　ゲート絶縁膜
１８　ゲート電極
１９　第１層間膜（層間膜）
２０　ソース電極
２１　ドレイン電極
２２　第２層間膜
２３　層間絶縁膜
２４　下部電極
２５　エッジカバー
２６　有機ＥＬ層
２７　上部電極
２８・３０　無機層
２９　有機層
３５　枠状バンク
４０　ＴＦＴ基板（アクティブマトリクス基板）
４１　有機ＥＬ素子
４２　封止層

Claims (9)

  1. 　トップゲート構造のＴＦＴが基板に形成されたアクティブマトリクス基板の製造方法であって、
    　上記基板上に島状に形成された半導体層を覆うように上記基板上にゲート絶縁膜を形成する工程と、
    　上記ゲート絶縁膜上に上記ＴＦＴのゲート電極となる金属膜を成膜し、当該金属膜をドライエッチングすることで、ゲート電極を形成するゲート電極形成工程と、
    　上記ゲート電極を形成した後、露出する当該ゲート電極に対して、酸素または窒素を用いたプラズマ処理を施すプラズマ処理工程とを有することを特徴とするアクティブマトリクス基板の製造方法。
  2. 　上記プラズマ処理工程の後、上記ゲート電極をマスクとして上記半導体層に不純物イオンを注入するイオン注入工程と、
    　上記半導体層に不純物イオンを注入した後、上記ゲート電極を覆うように上記ゲート絶縁膜上に、酸化シリコンまたは窒化シリコンを含む層間膜を、３００℃以上４３０℃以下の熱を上記基板に加えつつ形成する層間膜形成工程とを有することを特徴とする請求項１に記載のアクティブマトリクス基板の製造方法。
  3. 　上記ゲート電極は、モリブデンまたはモリブデン合金から構成されていることを特徴とする請求項１または２に記載のアクティブマトリクス基板の製造方法。
  4. 　支持体上にポリイミドを塗布することでポリイミド膜を形成する工程と、当該ポリイミド膜上に無機絶縁成膜を形成することで上記基板を形成する工程とを有することを特徴とする請求項１～３の何れか１項に記載のアクティブマトリクス基板の製造方法。
  5. 　プラズマ処理工程の後、上記イオン注入工程の前に、上記ゲート電極にイオナイジング処理を施す工程を有することを特徴とする請求項２に記載のアクティブマトリクス基板の製造方法。
  6. 　上記ゲート電極の表面において、上記モリブデン又はモリブデン合金は、酸素よりも質量濃度が高いことを特徴とする請求項３に記載のアクティブマトリクス基板の製造方法。
  7. 　上記ゲート電極の表面において、上記モリブデン又はモリブデン合金は、炭素よりも質量濃度が高いことを特徴とする請求項３に記載のアクティブマトリクス基板の製造方法。
  8. 　上記半導体層は低温ポリシリコンであることを特徴とする請求項１～７の何れか１項に記載のアクティブマトリクス基板の製造方法。
  9. 　請求項１～８の何れか１項に記載のアクティブマトリクス基板の製造方法によって製造されたアクティブマトリクス基板に、有機ＥＬ層と、当該有機ＥＬ層を封止する封止層とを形成する工程を有することを特徴とする有機ＥＬ表示装置の製造方法。
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