KR20130066410A - 삼중 금속층 게이트 요소를 갖는 박막 트랜지스터 기판 제조 방법 - Google Patents
삼중 금속층 게이트 요소를 갖는 박막 트랜지스터 기판 제조 방법 Download PDFInfo
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Abstract
본 발명은 삼중 금속층으로 구성된 게이트를 갖는 박막 트랜지스터 기판의 제조 방법에 관련된 것이다. 본 발명에 의한 삼중 금속층 게이트 배선 구조를 갖는 박막 트랜지스터 기판을 제조하는 방법은, 기판 위에 제1 금속층, 제2 금속층 및 제3 금속층을 연속으로 도포하여 게이트 금속층을 도포하는 단계; 상기 제3 금속층 위에 포토레지스트를 도포하고 게이트 패턴에 대응하도록 형성하는 단계; 상기 포토레지스트 패턴으로 상기 제1 금속층, 상기 제2 금속층 및 상기 제3 금속층을 식각하여 게이트 요소를 형성하는 단계; 상기 포토레지스트의 일부 및 상기 제1 및 제3 금속층의 잔여 팁 부분을 애슁하는 단계; 상기 포토레지스트를 제거하는 단계; 그리고 상기 게이트 요소 위에 절연막을 도포하는 단계를 포함한다. 본 발명은, 애슁 가스의 함량과 애슁 공정 시간을 조절하여 삼중 금속층에서 발생하는 팁 부분을 변성 포토레지스트와 함께 제거하므로, 추가의 공정 없이, 양호한 특성과 성능을 갖는 박막 트랜지스터 기판을 제조할 수 있다.
Description
본 발명은 삼중 금속층으로 구성된 게이트를 갖는 박막 트랜지스터 기판의 제조 방법에 관련된 것이다. 특히, 본 발명은 대면적 고휘도용 평판 표시장치에서 저저항을 구현하기 위해 구리를 게이트 물질로 사용하는 박막 트랜지스터 기판을 제조하는 방법에 관한 것이다.
최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 개발되고 있다. 이러한 평판 표시장치에는 액정 표시장치(Liquid Crystal Display, LCD), 전계 방출 표시장치(Field Emission Display, FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP) 및 전계발광장치(Electro-Luminescence device, EL) 등이 있다. 특히, 저온 다결정 실리콘(Low Temperature Poly Silicon; LTPS)을 채널 층으로 사용한 고품질의 평판 표시장치가 각광을 받고 있다.
도 1은 종래 기술에 의한 LTPS 채널 층을 갖는 능동소자인 박막 트랜지스터를 이용한 유기전계발광 표시장치(Organic Light Emitting Diode Display: OLED)의 구조를 나타내는 평면도이다. 도 2는 도 1에서 절취선 II-II'로 자른 단면으로 종래 기술에 의한 유기전계발광 표시장치의 구조를 나타내는 단면도이다.
도 1 및 2를 참조하면, 유기전계발광 표시장치는 박막트랜지스터(ST, DT) 및 박막트랜지스터(ST, DT)와 연결되어 구동되는 유기발광 다이오드(OLED)가 형성된 박막트랜지스터 기판, 박막트랜지스터 기판과 대향하여 유기 접합층(POLY)을 사이에 두고 접합하는 캡(ENC)을 포함한다. 박막 트랜지스터 기판은 스위칭 TFT(ST), 스위칭 TFT(ST)와 연결된 구동 TFT(DT), 구동 TFT(DT)에 접속된 유기발광 다이오드(OLED)를 포함한다.
유리 기판(SUB) 위에 스위칭 TFT(ST)는 게이트 라인(GL)과 데이터 라인(DL)이 교차하는 부위에 형성되어 있다. 스위칭 TFT(ST)는 화소를 선택하는 기능을 한다. 스위칭 TFT(ST)는 게이트 라인(GL)에서 분기하는 게이트 전극(SG)과, 반도체 층(SA)과, 소스 전극(SS)과, 드레인 전극(SD)을 포함한다. 그리고, 구동 TFT(DT)는 스위칭 TFT(ST)에 의해 선택된 화소의 애노드 전극(ANO)을 구동하는 역할을 한다. 구동 TFT(DT)는 스위칭 TFT(ST)의 드레인 전극(SD)과 연결된 게이트 전극(DG)과, 반도체층(DA), 구동 전류 전송 배선(VDD)에 연결된 소스 전극(DS)과, 드레인 전극(DD)을 포함한다. 구동 TFT(DT)의 드레인 전극(DD)은 유기발광 다이오드의 애노드 전극(ANO)과 연결되어 있다.
도 2에서는 일례로, 탑 게이트(Top Gate) 구조의 박막트랜지스터를 도시하였다. 이 경우, 스위칭 TFT(ST)의 반도체 층(SA) 및 구동 TFT(DT)의 반도체 층(DA)들이 기판(SUB) 위에 먼저 형성되고, 그 위를 덮는 게이트 절연막(GI) 위에 게이트 전극들(SG, DG)이 반도체 층들(SA, DA)의 중심부에 중첩되어 형성된다. 그리고, 반도체 층들(SA, DA)의 양 측면에는 콘택홀을 통해 소스 전극들(SS, DS) 및 드레인 전극들(SD, DD)이 연결된다. 소스 전극(SS, DS) 및 드레인 전극(SD, DD)들은 게이트 전극들(SG, DG)을 덮는 절연막(IN) 위에 형성된다.
또한, 화소 영역이 배치되는 표시 영역의 외주부에는, 각 게이트 라인(GL)의 일측 단부에 형성된 게이트 패드(GP), 각 데이터 라인(DL)의 일측 단부에 형성된 데이터 패드(DP), 그리고 각 구동 전류 전송 배선(VDD)의 일측 단부에 형성된 구동 전류 패드(VDP)가 배치된다. 스위칭 TFT(ST)와 구동 TFT(DT)가 형성된 기판(SUB) 위에 보호막(PAS)이 전면 도포된다. 그리고, 게이트 패드(GP), 데이터 패드(DP), 구동 전류 패드(VDP), 그리고, 구동 TFT(DT)의 드레인 전극(DD)을 노출하는 콘택홀들이 형성된다. 그리고, 기판(SUB) 중에서 표시 영역 위에는 평탄화 막(PL)이 도포된다. 평탄화 막(PL)은 유기발광 다이오드를 구성하는 유기물질을 매끈한 평면 상태에서 도포하기 위해 기판 표면의 거칠기를 균일하게 하는 기능을 한다.
평탄화 막(PL) 위에는 콘택홀을 통해 구동 TFT(DT)의 드레인 전극(DD)과 접촉하는 애노드 전극(ANO)이 형성된다. 또한, 평탄화 막(PL)이 형성되지 않은 표시 영역의 외주부에서도, 보호막(PAS)에 형성된 콘택홀들을 통해 노출된 게이트 패드(GP), 데이터 패드(DP) 그리고 구동 전류 패드(VDP) 위에 형성된 게이트 패드 단자(GPT), 데이터 패드 단자(DPT) 그리고 구동 전류 패드 단자(VDPT)가 각각 형성된다. 표시 영역 내에서 특히 화소 영역을 제외한 기판(SUB) 위에 뱅크(BA)가 형성된다. 그리고, 뱅크(BA)의 일부 상부에는 스페이서(SP)를 더 형성한다.
상기와 같은 구조를 갖는 박막트랜지스터 기판 위에 스페이서(SP)를 사이에 두고 일정 간격을 유지하여 캡(ENC)이 합착된다. 이 경우, 박막트랜지스터 기판과 캡(ENC)은 그 사이에 유기 접합층(POLY)을 개재하여 완전 밀봉 합착하도록 하는 것이 바람직하다. 게이트 패드(GP) 및 게이트 패드 단자(GPT) 그리고 데이터 패드(DP) 및 데이터 패드 단자(DPT)는 캡(ENC) 외부에 노출되어 각종 연결 수단을 통해 외부에 설치되는 장치와 연결된다.
이와 같이, 능동 구동형 평판 표시장치는 매트릭스 배열을 갖는 화소 영역에 박막 트랜지스터가 하나씩 할당되어 형성된 박막 트랜지스터 기판을 구비한다. 특히, 대면적에 걸쳐서 고화질의 평판 표시장치를 제조하기 위해 LTPS 채널층을 갖는 평판 표시장치에서는 저저항 특성을 갖는 구리(Copper; Cu)와 같은 금속으로 배선 및 박막 트랜지스터를 형성하는 것이 바람직하다. 그러나, 구리는 금속이 아닌 다른 물질층과의 계면 특성이 좋지 않아, 소자를 형성함에 있어 많은 문제가 있다. 하여, 구리를 다른 보호 금속 물질로 감싸는 삼중 금속층 구조를 갖도록 형성하는 방법이 사용되고 있다.
배선 및 박막 트랜지스터의 전극을 삼중 금속층으로 형성함에 있어, 지금까지 제시된 여러 제조 공정들은 더 많은 마스크 공정수를 요구하거나 복잡한 공정을 사용하기 때문에, 제조 비용이나, 생산 수율에 있어서 효과적이지 못하다. 따라서, 단일 금속층 게이트 요소를 갖는 제조 공정에 비해서 공정 단계가 더 많이 필요하지 않고, 복잡하지 않으면서도, 저저항 금속을 포함하는 삼중 금속층 구조를 갖는 박막 트랜지스터 기판을 제조하는 방법의 개발이 절실히 필요한 실정이다.
본 발명의 목적은 종래 기술의 문제점들을 해결하고자 안출 된 발명으로서, 구리를 포함하는 삼중 금속층 게이트 배선 구조를 갖는 박막 트랜지스터 기판을 제조하는 방법을 제공하는 데 있다. 또한 본 발명의 다른 목적은, 마스크 공정 수와 공정 단계가 단순한 삼중 금속층 게이트 배선 구조를 갖는 박막 트랜지스터 기판을 제조하는 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 삼중 금속층 게이트 배선 구조를 갖는 박막 트랜지스터 기판을 제조하는 방법은, 기판 위에 제1 금속층, 제2 금속층 및 제3 금속층을 연속으로 도포하여 게이트 금속층을 도포하는 단계; 상기 제3 금속층 위에 포토레지스트를 도포하고 게이트 패턴에 대응하도록 형성하는 단계; 상기 포토레지스트 패턴으로 상기 제1 금속층, 상기 제2 금속층 및 상기 제3 금속층을 식각하여 게이트 요소를 형성하는 단계; 상기 포토레지스트의 일부 및 상기 제1 및 제3 금속층의 잔여 팁 부분을 애슁하는 단계; 상기 포토레지스트를 제거하는 단계; 그리고 상기 게이트 요소 위에 절연막을 도포하는 단계를 포함한다.
상기 게이트 금속층을 도포하기 전에, 상기 기판 위에 반도체 층을 형성하는 단계; 그리고 상기 반도체 층 위에 게이트 절연막을 도포하는 단계를 더 포함하며; 상기 게이트 요소를 형성하는 단계는, 상기 게이트 절연막 위에서 상기 반도체 층의 중앙부에 중첩하는 게이트 전극을 포함하도록 형성하며; 상기 포토레지스트의 일부 및 상기 제1 및 제3 금속층의 잔여 팁 부분을 애슁하기 전에, 상기 포토레지스트를 마스크로 하여 고 농도 불순물을 상기 반도체 층에 주입하여 고농도 오믹층을 형성하는 단계를 더 포함하며; 상기 포토레지스트를 제거하는 단계 이후에, 상기 게이트 전극을 마스크로 하여 상기 반도체 층에 저 농도 불순물을 주입하여 상기 반도체 층과 상기 고농도 오믹층 사이에 저농도 오믹층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 절연막과 상기 게이트 절연막을 동시에 패턴하여 상기 반도체 층의 양 측변에 접촉하고 있는 상기 고농도 오믹층을 노출하는 단계; 상기 절연막 위에 금속층을 도포하고 패턴하여 상기 고농도 오믹층들과 접촉하는 소스 전극 및 드레인 전극을 형성하는 단계; 상기 소스 전극 및 상기 드레인 전극을 덮는 보호막을 도포하고 패턴하여 상기 드레인 전극의 일부를 노출하는 화소 콘택홀을 형성하는 단계; 상기 보호막 위에 투명 도전 물질을 도포하고 패턴하여 상기 화소 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소 전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 제1 금속층 및 상기 제2 금속층은, 몰르브덴(Mo), 티타늄(Ti), 크롬(Cr), 니켈(Ni) 그리고 몰리브덴-티타늄(MoTi) 합금 중 적어도 어느 하나를 포함하고, 상기 제2 금속층은 구리(Cu) 및 알루미늄 중 적어도 어느 하나를 포함하는 것을 특징으로 한다.
상기 애슁하는 단계는, SF6 + O2 가스로 상기 포토레지스트의 일부 및 상기 제1 및 상기 제3 금속층의 잔여 팁 부분을 제거하는 것을 특징으로 한다.
상기 SF6 + O2 가스의 함량비는 15:300인 것을 특징으로 한다.
상기 애슁 단계는, 90초 내지 120초 동안 수행하는 것을 특징으로 한다.
본 발명에 의한 삼중 금속층 게이트 요소를 갖는 박막 트랜지스터 기판을 제조하는 방법은 별도의 추가 공정 없이, 삼중 금속층 게이트 요소의 식각 단면 형상을 균일하게 형성하는 제조 방법을 제공한다. 따라서, 삼중 금속층 게이트 요소 이후에 적층되는 요소들의 스텝 커버리지(Step Coverage)가 양호하게 형성되어, 소자의 안정성을 확보하는 효과가 있다. 또한, 별도의 제조 공정을 사용하지 않으므로 제조 공정이 단순하고, 마스크 공정 수를 단축할 수 있어, 제조 비용을 절감하고 생산 수율을 향상하는 효과가 있다.
도 1은 종래 기술에 의한 능동소자인 박막 트랜지스터를 이용한 유기전계발광 표시장치의 구조를 나타내는 평면도.
도 2는 도 1에서 절취선 I-I'로 자른 단면으로 종래 기술에 의한 유기전계발광 표시장치의 구조를 나타내는 단면도.
도 3은 본 발명에 의한 평판 표시장치의 일례인 유기전계발광 표시장치의 구조를 나타내는 단면도.
도 4는 삼중 금속층을 갖는 게이트 전극 위에 절연막이 형성된 경우의 스텝 커버리지를 나타내는 단면도.
도 5a 내지 5i는 본 발명에 의한 삼중 금속층 게이트 요소를 갖는 박막 트랜지스터 기판을 제조하는 방법을 나타내는 공정 단면도들.
도 2는 도 1에서 절취선 I-I'로 자른 단면으로 종래 기술에 의한 유기전계발광 표시장치의 구조를 나타내는 단면도.
도 3은 본 발명에 의한 평판 표시장치의 일례인 유기전계발광 표시장치의 구조를 나타내는 단면도.
도 4는 삼중 금속층을 갖는 게이트 전극 위에 절연막이 형성된 경우의 스텝 커버리지를 나타내는 단면도.
도 5a 내지 5i는 본 발명에 의한 삼중 금속층 게이트 요소를 갖는 박막 트랜지스터 기판을 제조하는 방법을 나타내는 공정 단면도들.
이하, 첨부한 도면 도 3, 도 4 및 도 5a 내지 5i를 참조하여 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지된 내용 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
도 3은 본 발명에 의한 평판 표시장치의 일례인 유기전계발광 표시장치의 구조를 나타내는 단면도이다. 본 발명에 의한 평판 표시장치는 다수 개의 화소 영역이 매트릭스 방식으로 배열되고, 각 화소 영역에는 박막 트랜지스터가 배치된 박막 트랜지스터 기판을 포함한다. 본 발명에 의한 평판 표시장치는 LTPS 채널 층을 갖는 박막 트랜지스터 기판을 포함한다. 또한, LTPS 채널 층은 액정표시장치 및 유기전계발광 표시장치에서 모두 사용할 수 있다. 예를 들어, 본 발명에 의한 LTPS 채널 층을 갖는 유기전계발광 표시장치용 박막 트랜지스터의 구조를 나타내는 평면도는 도 1에서 도시한 종래 기술에 의한 유기전계발광 표시장치의 구조와 차이가 거의 없다. 따라서, 본 발명의 설명에서는 LTPS 채널 층을 갖는 평판 표시장치용 박막 트랜지스터 기판에 대해 설명함에 있어서, 유기전계발광 표시장치를 예로하여 설명하며, 필요한 경우, 평면도는 도 1을 인용한다.
도 3을 참조하면, 본 발명에 의한 평판 표시장치의 일례를 나타내는 유기전계발광 표시장치는 대체적인 구성이 도 2에서 도시한 종래 기술에 의한 유기전계발광 표시장치와 구조가 거의 유사하다. 차이가 있다면, 게이트 배선(GL), 게이트 배선(GL)에서 분기한 스위칭 게이트 전극(SG) 그리고, 스위칭 드레인 전극(SD)과 연결되는 구동 게이트 전극(DG)이 삼중 금속층으로 형성된 것에서 차이가 있다.
대면적 고휘도 특성을 갖는 유기전계발광 표시장치용 박막 트랜지스터 기판에서, 전체 면적에 걸쳐 고른 휘도를 나타내기 위해서는 배선 저항을 낮추는 것이 중요하다. 특히, 한 화면의 비디오 데이터를 표시하는 기간인 한 프레임 기간 동안에 모든 게이트 배선들이 순차적으로 활성화된다. 한 프레임 기간동안 게이트 배선의 시작부와 끝 부분에서의 전압 강하가 발생하지 않아야, 전체 면적에서 균일한 휘도를 갖는 비디오 영상을 제공할 수 있다.
따라서, 게이트 배선에서 저저항 특성을 갖는 구리(Cu) 혹은 알루미늄(Al)과 같은 금속을 사용하는 것이 바람직하다. 하지만, 구리는 유사한 성질을 갖는 금속 층이 아닌 다른 물질 층과 접촉하는 경우 계면에서의 접착 성질이 급격히 저하되는 경향이 있어서, 구리 물질로만 형성된 게이트 층을 형성할 경우, 소자 형성에 예상치 못한 문제가 발생할 수 있다. 이를 방지하기 위해, 구리층의 하층과 상층에 보호용 금속층을 더 형성한 삼중 금속층으로 게이트 요소를 형성하는 것이 바람직하다.
예를 들어, 보호용 금속층으로는 몰리브덴(Mo), 티타늄(Ti), 크롬(Cr), 니켈(Ni) 혹은 몰리브덴-티타늄(MoTi) 합금을 사용할 수 있다. 이하, 실시 예에서는 몰리브덴-티타늄의 합금을 사용한 경우를 중심으로 설명한다. 몰리브덴-티타늄 합금인 하부층과 상부층 그리고 구리를 포함하는 중간층으로 이루어진 삼중 금속층을 패턴하여 게이트 전극을 형성한 경우에 다음과 같은 문제가 발생할 수 있다.
도 4를 참조하여, 삼중 금속층 게이트 전극을 형성한 경우의 문제점을 설명한다. 도 4는 삼중 금속층을 갖는 게이트 전극 위에 절연막이 형성된 경우의 스텝 커버리지를 나타내는 단면도이다. 몰리브덴-티타늄 합금, 구리 그리고 몰리브덴-티타늄 합금을 연속으로 증착하여 삼중 금속층을 형성한 후, 상부층, 중간층 및 하부층을 한번에 식각을 하면, 각 층의 식각 진행비율(etching rate)의 차이로 인해, 상부층과 하부층이 중간층(구리층)보다 외부로 돌출된 팁(Tip)이 형성된다. 이러한 팁(Tip)이 남아 있는 상태에서, 절연막(IN)을 도포하는 경우, 팁(Tip) 부분에서 절연막(IN)의 두께가 얇아지거나 아예 도포가 안 되어, 절연막(IN)의 스텝 커버리지에 불량이 발생한다. 이 경우, 게이트 전극(G)에 대한 절연막(IN)의 절연 성능이 저하되고, 이는 소자의 불량을 야기할 수 있다.
이를 해결하기 위해서는 삼중 금속층을 식각하여 게이트 전극(G)을 형성한 후, 돌출된 팁(Tip) 부분을 제거해 주어야 한다. 팁(Tip) 부분을 제거하기 위해 재차 식각을 수행할 수 있다. 그러나, 팁(Tip)을 제거하기 위해 추가로 식각을 수행한 경우, 게이트 전극(G)의 하부에 위치하는 게이트 절연막(GI)이 더불어 식각되는 문제가 발생할 수 있다.
이하 실시 예에서는, 도 5a 내지 5i를 참조하여, 추가 식각 공정 없이 팁(Tip) 부분을 제거하여 게이트 전극(G) 하부에 위치한 게이트 절연막(GI)를 보호하고, 게이트 전극(G) 위에 형성하는 절연막(IN)의 스텝 커버리지를 양호하게 유지하는 공정을 설명한다. 도 5a 내지 5i는 본 발명에 의한 삼중 금속층 게이트 요소를 갖는 박막 트랜지스터 기판을 제조하는 방법을 나타내는 공정 단면도들이다.
기판(SUB) 위에 반도체 물질을 증착하고, 제1 마스크 공정으로 패턴하여 반도체 층(SE)을 형성한다. 반도체 층(SE)이 형성된 기판(SUB) 전면에 산화 실리콘 혹은 질화 실리콘을 포함하는 절연물질을 도포하여, 게이트 절연막(GI)을 형성한다. (도 5a)
게이트 절연막(GI) 위에 몰리브덴-티타늄을 포함하는 금속 물질, 구리를 포함하는 저저항 금속 물질, 그리고 다시 몰리브덴-티타늄을 포함하는 금속 물질을 연속으로 증착하여, 하부층(MT1), 중간층(C), 그리고 상부층(MT2)이 적층된 게이트 층(GA)을 형성한다. 상부층(MT2) 위에 제2 마스크를 사용하여 게이트 전극(G)의 형상에 대응하도록 포토레지스트(PR)를 형성한다. (도 5b)
포토레지스트(PR)을 마스크로 하여, 하부층(MT1), 중간층(C), 그리고 상부층(MT2)을 동시에 식각하여 게이트 전극(G)을 형성한다. 이 때 습식 식각법을 사용하는 경우, 게이트 전극(G)은 포토레지스트(PR)보다 과식각된 형태로 형성된다. 즉, 포토레지스트(PR)보다 안쪽으로 침식되어 들어간 형상을 갖는다. 포토레지스트(PR)을 마스크로 하여, 반도체 층(SE)에 고농도 불순물을 도핑한다. 그러면, 도면에서 점선으로 표시한 것과 같이, 반도체 층(SE)의 양 가장자리 부분은 고농도 불순물이 도핑된 오믹층(n+)이 되고, 중앙 부분은 반도체 채널층(A)으로 형성된다. 고농도 불순물을 도핑할 때, 기판(SUB) 전면에 고농도 불순물이 침투하므로, 포토레지스트(PR)의 일정 두께는 변성 포토레지스트(TPR)가 된다. 한편, 상부층(MT2)과 하부층(MT1)은 동일한 물질이고, 중간층(C)은 다른 물질이다. 특히, 중간층(C)이 구리를 포함하는 경우, 중간층(C)의 식각율이 더 빠르기 때문에, 상부층(MT2)과 하부층(MT1)이 중간층(C)보다 약 0.1μm 돌출된 팁(Tip)이 형성된다. (도 5c)
고농도 불순물 주입과정에서 포토레지스트(PR)의 일부 두께에 형성된 변성 포토레지스트(TPR)는 일반적인 포토레지스트 스트립 공정으로 제거할 수 없다. 따라서, 변성되지 않은 포토레지스트(PR)을 벗겨 내기 전에 먼저 변성 포토레지스트(TPR)을 제거하는 것이 바람직하다. 특히, 변성 포토레지스트(TPR)은 애슁(Ashing) 공정으로 제거하는 것이 바람직하다. 이 때, 변성 포토레지스트(TPR)과 함께 게이트 전극(G)에 형성된 팁(Tip) 부분도 함께 제거한다. 이를 위해서, 본 발명에서는, SF6와 O2가 혼합된 가스를 사용하여 변성 포토레지스트(TPR)과 팁(Tip)을 제거한다. 특히, SF6와 O2 가스의 혼합율은 15:300의 비율로 혼합하고, 애슁 시간은 90초 내지 120초 사이에서 수행한 경우 변성 포토레지스트(TPR)과 팁(Tip)을 효과적으로 제거할 수 있다. (도 5d)
이 후, 남아 있는 포토레지스트(PR)를 스트립 공정으로 모두 제거한다. 그리고, 게이트 전극(G)을 마스크로 하여 저농도 불순물을 반도체 층(SE)에 도핑한다. 그러면, 반도체 채널 층(A)과 오믹층(OH) 사이에 저농도 오믹층(n-)이 형성된다. 저 농도 오믹층(n-)은 반도체 소자의 Off Current를 줄이기 위한 목적으로 형성한다. (도 5e)
게이트 전극(G)이 완성된 기판(SUB) 전면에 질화 실리콘 혹은 산화 실리콘과 같은 절연물질을 도포하여 절연층(IN)을 형성한다. 그리고, 제3 마스크 공정으로 절연층(IN)과 게이트 절연막(GI)를 동시에 패턴하여, 반도체 층(A)의 양 가장자리에 형성된 고농도 오믹층(n+)을 노출하는 콘택홀들(SH, DH)을 형성한다. 편의상, 소스 전극(S)과 접촉할 일측의 고농도 오믹층(n+)을 노출하는 콘택홀을 소스 콘택홀(SH), 드레인 전극(D)과 접촉할 타측의 고농도 오믹층(n+)을 노출하는 콘택홀을 드레인 콘택홀(DH)라고 한다. (도 5f)
절연막(IN)이 형성된 기판(SUB) 전면에 금속 물질을 증착하고 제4 마스크 공정으로 패턴하여, 데이터 배선(DL), 소스 전극(S)그리고 드레인 전극(D)을 형성하여, 박막 트랜지스터(T)를 완성한다. 데이터 배선(DL)은 게이트 배선(GL)과 직교하는 방향으로 기판(SUB)을 가로질러 배열된다. 소스 전극(S)은 데이터 배선(DL)에서 분기하여 일측의 고농도 오믹층(n+)과 접촉한다. 드레인 전극(D)은 소스 전극(S)과 일정 거리 이격하여, 게이트 전극(G)을 가운데 두고, 대향하며 타측의 곤고농도 오믹층(n+)과 접촉한다. (도 5g)
박막 트랜지스터(T)가 완성된 기판(SUB) 전면에 질화 실리콘 혹은 산화 실리콘과 같은 절연물질을 도포하여 보호막(PAS)을 형성한다. 그리고 제5 마스크 공정으로 보호막(PAS)을 패턴하여, 드레인 전극(D)의 일부를 노출하는 화소 콘택홀(PH)을 형성한다. (도 5h)
보호막(PAS) 위에 ITO(Indium Tin Oxide) 혹은 IZO(Indium Zinc Oxide)와 같은 투명 도전 물질을 전면 도포하고, 제6 마스크 공정으로 패턴하여 화소 전극(PXL)을 형성한다. 화소 전극(PXL)은 화소 콘택홀(PH)을 통해 드레인 전극(D)과 접촉한다. 유기전계발광 표시장치의 경우 화소 전극(PXL)은 애노드 전극(ANO)가 될 수도 있다. (도 5i)
본 발명에 의한 평판 표시장치용 박막 트랜지스터 제조 공정은 삼중 금속층을 갖는 저저항 게이트 요소를 구비한다. 따라서, 대면적 고화질의 표시장치를 제공할 수 있다. 본 발명은, 변성 포토레지스트를 제거할 때, 애슁 가스의 함량과 애슁 공정 시간을 조절하여 삼중 금속층에서 발생하는 팁 부분을 함께 제거하는 것을 특징으로 한다. 따라서, 추가의 공정 없이, 양호한 특성과 성능을 갖는 박막 트랜지스터 기판을 제조할 수 있다.
이상 본 발명에 의한 박막 트랜지스터 기판의 제조 방법에 대한 설명에서는, 박막 트랜지스터(T) 하나와 여기에 연결된 화소 전극(PXL)을 구비한 액정 표시장치용 박막 트랜지스터 기판의 제조 방법으로 설명하였다. 본 발명은 LTPS 채널 층을 갖는 대면적 액정 표시장치에 적용할 경우, 저저항 특성이 우수한 구리를 게이트 배선으로 활용할 수 있다. 또한, 본 발명의 사상을 박막 트랜지스터(T)가 적어도 2개 이상 연결되어 구성된 유기발광전계 표시장치에 적용할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.
ST: 스위칭 TFT DT: 구동 TFT
SG: 스위칭 TFT 게이트 전극 DG: 구동 TFT 게이트 전극
SS: 스위칭 TFT 소스 전극 DS: 구동 TFT 소스 전극
SD: 스위칭 TFT 드레인 전극 DD: 구동 TFT 드레인 전극
SA: 스위칭 TFT 반도체 층 DA: 구동 TFT 반도체 층
GL: 게이트 배선 DL: 데이터 배선
VDD: 구동 전류 배선 GP: 게이트 패드
DP: 데이터 패드 GPT: 게이트 패드 단자
DPT: 데이터 패드 단자 VDP: 구동 전류 패드
VDPT: 구동 전류 패드 단자 GPH: 게이트 패드 콘택홀
DPH: 데이터 패드 콘택홀 VPH: 구동 전류 패드 콘택홀
GI: 게이트 절연막 IN: 절연막
PAS: 보호막 PL: 평탄화 막
OL: 유기층 OLED: 유기발광 다이오드
POLY: 유기 합착막 ENC: 캡
MT1: 하부층 MT2: 상부층
C: 중간층 SE: 반도체 층
n+: 고 농도 오믹층 n-: 저 농도 오믹층
SH: 소스 콘택홀 DH: 드레인 콘택홀
PH: 화소 콘택홀 PR: 포토레지스트
TPR: 변성 포토레지스터 A: 반도체 채널 층
Tip: 팁 G: 게이트 전극
S: 소스 전극 D: 드레이 전극
T: 박막 트랜지스터 PXL: 화소 전극
SG: 스위칭 TFT 게이트 전극 DG: 구동 TFT 게이트 전극
SS: 스위칭 TFT 소스 전극 DS: 구동 TFT 소스 전극
SD: 스위칭 TFT 드레인 전극 DD: 구동 TFT 드레인 전극
SA: 스위칭 TFT 반도체 층 DA: 구동 TFT 반도체 층
GL: 게이트 배선 DL: 데이터 배선
VDD: 구동 전류 배선 GP: 게이트 패드
DP: 데이터 패드 GPT: 게이트 패드 단자
DPT: 데이터 패드 단자 VDP: 구동 전류 패드
VDPT: 구동 전류 패드 단자 GPH: 게이트 패드 콘택홀
DPH: 데이터 패드 콘택홀 VPH: 구동 전류 패드 콘택홀
GI: 게이트 절연막 IN: 절연막
PAS: 보호막 PL: 평탄화 막
OL: 유기층 OLED: 유기발광 다이오드
POLY: 유기 합착막 ENC: 캡
MT1: 하부층 MT2: 상부층
C: 중간층 SE: 반도체 층
n+: 고 농도 오믹층 n-: 저 농도 오믹층
SH: 소스 콘택홀 DH: 드레인 콘택홀
PH: 화소 콘택홀 PR: 포토레지스트
TPR: 변성 포토레지스터 A: 반도체 채널 층
Tip: 팁 G: 게이트 전극
S: 소스 전극 D: 드레이 전극
T: 박막 트랜지스터 PXL: 화소 전극
Claims (7)
- 기판 위에 제1 금속층, 제2 금속층 및 제3 금속층을 연속으로 도포하여 게이트 금속층을 도포하는 단계;
상기 제3 금속층 위에 포토레지스트를 도포하고 게이트 패턴에 대응하도록 형성하는 단계;
상기 포토레지스트 패턴으로 상기 제1 금속층, 상기 제2 금속층 및 상기 제3 금속층을 식각하여 게이트 요소를 형성하는 단계;
상기 포토레지스트의 일부 및 상기 제1 및 제3 금속층의 잔여 팁 부분을 애슁하는 단계;
상기 포토레지스트를 제거하는 단계; 그리고
상기 게이트 요소 위에 절연막을 도포하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
- 제 1 항에 있어서,
상기 게이트 금속층을 도포하기 전에, 상기 기판 위에 반도체 층을 형성하는 단계; 그리고
상기 반도체 층 위에 게이트 절연막을 도포하는 단계를 더 포함하며;
상기 게이트 요소를 형성하는 단계는, 상기 게이트 절연막 위에서 상기 반도체 층의 중앙부에 중첩하는 게이트 전극을 포함하도록 형성하며;
상기 포토레지스트의 일부 및 상기 제1 및 제3 금속층의 잔여 팁 부분을 애슁하기 전에, 상기 포토레지스트를 마스크로 하여 고 농도 불순물을 상기 반도체 층에 주입하여 고농도 오믹층을 형성하는 단계를 더 포함하며;
상기 포토레지스트를 제거하는 단계 이후에, 상기 게이트 전극을 마스크로 하여 상기 반도체 층에 저 농도 불순물을 주입하여 상기 반도체 층과 상기 고농도 오믹층 사이에 저농도 오믹층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
- 제 2 항에 있어서,
상기 절연막과 상기 게이트 절연막을 동시에 패턴하여 상기 반도체 층의 양 측변에 접촉하고 있는 상기 고농도 오믹층을 노출하는 단계;
상기 절연막 위에 금속층을 도포하고 패턴하여 상기 고농도 오믹층들과 접촉하는 소스 전극 및 드레인 전극을 형성하는 단계;
상기 소스 전극 및 상기 드레인 전극을 덮는 보호막을 도포하고 패턴하여 상기 드레인 전극의 일부를 노출하는 화소 콘택홀을 형성하는 단계;
상기 보호막 위에 투명 도전 물질을 도포하고 패턴하여 상기 화소 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
- 제 1 항에 있어서,
상기 제1 금속층 및 상기 제2 금속층은, 몰르브덴(Mo), 티타늄(Ti), 크롬(Cr), 니켈(Ni) 그리고 몰리브덴-티타늄(MoTi) 합금 중 적어도 어느 하나를 포함하고,
상기 제2 금속층은 구리(Cu) 및 알루미늄 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
- 제 1 항에 있어서,
상기 애슁하는 단계는,
SF6 + O2 가스로 상기 포토레지스트의 일부 및 상기 제1 및 상기 제3 금속층의 잔여 팁 부분을 제거하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
- 제 5 항에 있어서,
상기 SF6 + O2 가스의 함량비는 15:300인 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
- 제 5 항에 있어서,
상기 애슁 단계는, 90초 내지 120초 동안 수행하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
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