KR20160044168A - 표시 기판 및 이의 제조 방법 - Google Patents

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Abstract

표시 기판은 베이스 기판, 게이트 패턴, 활성 패턴 및 데이터 패턴을 포함한다. 상기 게이트 패턴은 상기 베이스 기판 상에 배치된 게이트 전극을 포함한다. 상기 활성 패턴은 상기 게이트 전극과 중첩한다. 상기 활성 패턴은 제1 활성층, 제2 활성층 및 제3 활성층을 포함한다. 상기 제1 활성층은 비정질 실리콘(a-Si:H)를 포함한다. 상기 제2 활성층은 상기 제1 활성층 상에 배치되며, 상기 제1 활성층보다 높은 수소 농도를 가지는 비정질 실리콘을 포함한다. 상기 제3 활성층은 상기 제2 활성층 상에 배치되며, 상기 제1 활성층과 동일한 수소 농도를 가지는 비정질 실리콘을 포함한다. 상기 데이터 패턴은 상기 활성 패턴 상에 배치되며, 서로 이격된 소스 전극 및 드레인 전극을 포함한다. 따라서, 활성층의 상부면의 댕글링 본드를 감소시켜 이에 의한 결함을 방지할 수 있으며, 이에 따라, 표시 장치의 표시 불량을 방지할 수 있다.

Description

표시 기판 및 이의 제조 방법{DISPLAY SUBSTRATE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 표시 기판 및 이의 제조 방법에 관한 것이다. 특히, 표시 불량이 개선된 표시 기판 및 이의 제조 방법에 관한 것이다.
최근, 대면적이 용이하고 박형 및 경량화가 가능한 평판 디스플레이(flat panel display, FPD)가 표시 장치로서 널리 이용되고 있으며, 이러한 평판 디스플레이로는 액정 표시 장치(liquid crystal display, LCD), 플라스마 디스플레이 패널(plasma display panel, PDP), 유기 발광 표시 장치(organic light emitting display, OLED) 등이 사용되고 있다.
박막 트랜지스터는 신호를 전달하는 게이트 라인에 연결되어 있는 게이트 전극, 화소 전극에 인가될 신호를 전달하는 데이터 라인에 연결되어 있는 소스 전극, 소스 전극과 이격된 드레인 전극, 및 소스 전극 및 드레인 전극의 하부에 배치되어 있는 활성층를 포함한다.
활성층은 비용 및 제조 공정의 측면에서 유리한 비정질 실리콘(a-Si)이 가장 많이 사용되고 있다. 기판 상에 비정질 실리콘의 증착 공정 중에, 증착 효율을 향상시키기 위하여 실란 및 수소의 양을 늘려주는데, 이러한 경우 비정질 실리콘이 댕글링 본드를 포함하게 된다. 따라서, 문턱 접압 이하에서의 기울기(subthreshold swing, S.S.)가 갑자기 꺽이는 현상이 발생할 수 있다.
이러한 비정질 실리콘을 포함하는 활성층을 개선하기 위하여 어닐링(annealing)한다. 이러한 어닐링은 수소 플라즈마 처리를 많이 사용한다. 저압에서 비정질 실리콘에 대하여 수소 플라즈마 처리를 함으로써, 비정질 실리콘의 댕글링 본드(dangling bond)를 수소에서 종단시키고, 이로써 결합 결함을 해소한다.
그러나, 이러한 수소 플라즈마 처리시 상기 소스/드레인 전극이 노출되어 있으며, 원자량이 작은 수소이온이 비교적 큰 운동 에너지를 가지므로, 상기 소스/드레인 전극과 상기 비정질 실리콘 막에 물리적 손상이 생기며, 이에 따라, 박막 트랜지스터의 전도 채널(conductive channel)에 불량이 발생할 수 있다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로 본 발명의 목적은 표시 불량이 개선된 표시 기판을 제공한다.
본 발명의 다른 목적은 상기 표시 기판의 제조 방법을 제공한다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 기판은, 베이스 기판, 게이트 패턴, 활성 패턴 및 데이터 패턴을 포함한다. 상기 게이트 패턴은 상기 베이스 기판 상에 배치된 게이트 전극을 포함한다. 상기 활성 패턴은 상기 게이트 전극과 중첩한다. 상기 활성 패턴은 제1 활성층, 제2 활성층 및 제3 활성층을 포함한다. 상기 제1 활성층은 비정질 실리콘(a-Si:H)를 포함한다. 상기 제2 활성층은 상기 제1 활성층 상에 배치되며, 상기 제1 활성층보다 높은 수소 농도를 가지는 비정질 실리콘을 포함한다. 상기 제3 활성층은 상기 제2 활성층 상에 배치되며, 상기 제1 활성층과 동일한 수소 농도를 가지는 비정질 실리콘을 포함한다. 상기 데이터 패턴은 상기 활성 패턴 상에 배치되며, 서로 이격된 소스 전극 및 드레인 전극을 포함한다.
일 실시예에 있어서, 상기 제1 활성층의 비정질 실리콘은 Si-H 결합을 포함할 수 있다.
일 실시예에 있어서, 상기 제2 활성층의 비정질 실리콘은 상기 Si-H 결합 및 Si-H2 결합을 포함할 수 있다.
일 실시예에 있어서, 상기 제2 활성층의 Si-H2 결합은 Si-H 결합 및 Si-H2 결합 전체에 대하여 5 몰% 내지 10 몰%로 포함될 수 있다.
일 실시예에 있어서, 상기 제1 활성층은 100 Å 내지 150 Å의 두께로 형성될 수 있다.
일 실시예에 있어서, 제2 활성층은 1000 Å 내지 1500 Å의 두께로 형성될 수 있다.
일 실시예에 있어서, 제3 활성층은 300 Å 내지 500 Å의 두께로 형성될 수 있다.
일 실시예에 있어서, 상기 제3 활성층 상에 서로 이격되어 배치되는 저항성 접촉층을 더 포함할 수 있으며, 상기 저항성 접촉층은 불순물이 도핑된 실리콘을 포함할 수 있다.
일 실시예에 있어서, 상기 불순물은 인(phosphorous) 일 수 있다.
상기한 본 발명의 목적을 실현하기 위한 다른 실시예에 따른 표시 기판의 제조 방법이 제공된다. 상기 방법에서, 베이스 기판 상에 게이트 전극을 포함하는 게이트 패극을 형성한다. 상기 게이트 패턴이 형성된 상기 베이스 기판 상에 비정질 실리콘(a-Si:H)을 포함하는 제1 활성층, 상기 제1 활성층 상에, 상기 제1 활성층보다 높은 수소 농도를 가지는 비정질 실리콘을 포함하는 제2 활성층, 상기 제2 활성층 상에, 상기 제1 활성층과 동일한 수소 농도를 가지는 비정질 실리콘을 포함하는 제3 활성층을 연속적으로 증착하여 활성층을 형성한다. 상기 활성층을 패터닝하여 활성 패턴을 형성한다.
일 실시예에 있어서, 상기 제1 활성층 및 상기 제3 활성층은 실란(Si) 및 수소(H2)를 1:4 내지 1:5의 부피 비로 포함하는 혼합 가스로 증착하여 형성할 수 있다.
일 실시예에 있어서, 상기 제1 활성층은 100 Å 내지 150 Å의 두께로 형성되며, 상기 제3 활성층은 300 Å 내지 500 Å의 두께로 형성될 수 있다.
일 실시예에 있어서, 상기 제1 활성층 및 상기 제3 활성층은 5 Å/sec 내지 6 Å/sec의 증착 속도로 증착될 수 있다.
일 실시예에 있어서, 상기 제2 활성층은 실란(Si) 및 수소(H2)를 1:6 내지 1:7의 부피 비로 포함하는 혼합 가스로 증착하여 형성할 수 있다.
일 실시예에 있어서, 상기 제2 활성층의 비정질 실리콘은 상기 Si-H 결합 및 Si-H2 결합을 포함하며, 상기 제2 활성층의 Si-H2 결합은Si-H 결합 및 Si-H2 결합 전체에 대하여 5 몰% 내지 10 몰%로 포함될 수 있다.
일 실시예에 있어서, 상기 제2 활성층은 1000 Å 내지 1500 Å의 두께로 형성될 수 있다.
일 실시예에 있어서, 상기 제2 활성층은 20 Å/sec 내지 30 Å/sec의 증착 속도로 증착될 수 있다.
일 실시예에 있어서, 상기 제3 활성층 상에 불순물이 도핑된 실리콘을 포함하는 저항성 접촉층을 형성하는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 상기 불순물은 인(phosphorous) 일 수 있다.
일 실시예에 있어서, 상기 저항성 접촉층 상에 배치되며, 서로 이격된 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함할 수 있다.
이와 같은 표시 기판 및 이의 제조 방법에 따르면, 활성층의 상부면의 댕글링 본드를 감소시켜 이에 의한 결함을 방지할 수 있으며, 이에 따라, 표시 장치의 표시 불량을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 기판의 평면도이다.
도 2는 도 1의 제1 화소의 평면도이다.
도 3은 도 2의 I-I' 선을 따라 절단한 표시 기판의 단면도이다.
도 4는 도 3의 활성 패턴의 단면도이다.
도 5a 내지 도 5e는 본 발명의 일 실시예에 따른 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시 기판의 평면도이다. 도 2는 도 1의 제1 화소의 평면도이다. 도 3은 도 2의 I-I' 선을 따라 절단한 표시 기판의 단면도이다.
도 1을 참조하면, 상기 표시 기판은 복수의 게이트 라인들(GL), 복수의 데이터 라인들(DL) 및 복수의 화소들을 포함한다.
상기 게이트 라인(GL)은 제1 방향(D1)으로 연장될 수 있다. 상기 데이터 라인(DL)은 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다. 이와는 달리 상기 게이트 라인(GL)은 상기 제2 방향(D2)으로 연장될 수 있고, 상기 데이터 라인(DL)은 상기 제1 방향(D1)으로 연장될 수 있다.
상기 화소들은 매트릭스 형태로 배치된다. 상기 화소들은 상기 게이트 라인들(GL) 및 상기 데이터 라인들(DL)에 의해 정의되는 영역에 배치될 수 있다.
각 화소는 인접한 게이트 라인(GL) 및 인접한 데이터 라인(DL)에 연결될 수 있다. 예를 들어, 각 화소는 인접한 하나의 게이트 라인(GL) 및 인접한 하나의 데이터 라인(DL)에 연결될 수 있다.
상기 화소는 상기 제2 방향(D2)으로 길게 연장되는 직사각형 형상을 가질 수 있다. 이와 달리, 상기 화소는 V 자 형상 및 Z 자 형상 등 다양할 수 있다.
도 1 내지 도 3을 참조하면, 상기 표시 기판은, 베이스 기판(110), 박막 트랜지스터(TFT), 절연층(130), 패시베이션층(160) 및 컬러 필터(170) 및 화소 전극(PE)를 포함한다.
상기 베이스 기판(110)은 투명한 절연기판이다. 예를 들어, 유리기판 또는 투명한 플라스틱 기판일 수 있다. 상기 베이스 기판(110)은 영상을 표시하는 복수의 화소 영역을 갖는다. 상기 화소 영역은 복수의 열과 복수의 행을 가진 매트릭스 형태로 배열된다.
상기 화소는 스위칭 소자(switching element)를 더 포함한다. 예를 들어, 상기 스위칭 소자는 박막 트랜지스터(Thin Film Transistor; TFT)일 수 있다. 상기 스위칭 소자는 인접한 게이트 라인(GL) 및 인접한 데이터 라인(DL)에 연결될 수 있다. 상기 스위칭 소자는 상기 게이트 라인(GL) 및 상기 데이터 라인(DL)이 교차하는 영역에 배치될 수 있다.
상기 베이스 기판(110) 상에 게이트 전극(120) 및 게이트 라인(GL)을 포함하는 게이트 패턴이 배치된다. 상기 게이트 라인(GL)은 상기 게이트 전극(120)과 전기적으로 연결된다.
상기 게이트 패턴은 저저항 금속을 포함한다. 예를 들어, 상기 저저항 금속은 알루미늄(Al), 몰리브덴(Mo), 티타늄(Ti), 구리(Cu) 또는 이들 합금일 수 있다. 상기 게이트 패턴은 단일층 또는 다중층으로 형성될 수 있다.
상기 절연층(130)은 상기 게이트 패턴을 커버하여, 이들을 절연한다.
상기 절연층(130)은 무기 절연 물질을 포함할 수 있다. 예를 들어, 상기 절연층(130)은 실리콘산화물(SiOX) 또는 실리콘질화물(SiNX)을 포함할 수 있다. 예를 들어, 상기 절연층(130)은 스퍼터링(sputtering) 공정으로 형성될 수 있다.
상기 절연층(130) 상에 활성 패턴(140)을 형성한다. 상기 활성 패턴(140)은 상기 게이트 전극(GE)과 중첩한다.
상기 활성 패턴(140)이 형성된 상기 절연층(130) 상에 데이터 라인(DL), 소스 전극(150a) 및 드레인 전극(150b)을 포함하는 데이터 패턴이 배치된다.
상기 소스 전극(150a)은 상기 활성 패턴(140)과 중첩하고, 상기 데이터 라인(DL)에 전기적으로 연결된다. 상기 드레인 전극(150b)은 상기 활성 패턴(140) 상에 상기 소스 전극(150a)으로부터 이격된다. 상기 활성 패턴(140)은 상기 소스 전극(150a) 및 상기 드레인 전극(150b) 사이에서 전도 채널(conductive channel)을 이룬다.
상기 게이트 전극(GE), 상기 소스 전극(150a), 상기 드레인 전극(150b) 및 상기 활성 패턴(140)은 상기 박막 트랜지스터(TFT)를 구성한다.
상기 활성 패턴(140)의 구성은 도 4를 참조하여 상세히 후술하도록 한다.
상기 패시베이션층(160)은 상기 박막 트랜지스터(TFT)를 커버하여, 이들을 절연한다.
상기 패시베이션층(160)은 무기 절연 물질을 포함할 수 있다. 예를 들어, 상기 패시베이션층(160)은 실리콘산화물(SiOX) 또는 실리콘질화물(SiNX)을 포함할 수 있다. 예를 들어, 상기 패시베이션층(160)은 스퍼터링(sputtering) 공정으로 형성될 수 있다.
상기 패시베이션층(160) 상에 컬러 필터(170)가 배치된다.
상기 컬러 필터(170)는 상기 액정층(300)을 투과하는 광에 색을 제공하기 위한 것이다. 상기 컬러 필터(170)는 적색 컬러 필터(red), 녹색 컬러 필터(green), 및 청색 컬러 필터(blue)일 수 있다.
상기 컬러 필터(170)는 상기 각 화소 영역에 대응하여 제공된다. 서로 인접한 화소 사이에서 서로 다른 색을 갖도록 배치될 수 있다.
상기 컬러 필터(170)는 서로 인접한 화소 영역의 경계에서 일부가 인접한 컬러 필터(170)에 의해 중첩될 수 있다. 이와 달리, 상기 컬러 필터(170)는 제1 방향(D1)으로 서로 인접한 화소 영역의 경계에서 이격되어 형성될 수 있다. 즉, 상기 컬러 필터(170)는 제1 방향(D1)으로 게이트 라인들을 경계로 하여 섬(island) 형태로 형성될 수 있다.
상기 컬러 필터(170)은 상기 화소 전극(PE)의 일부를 노출시키는 콘택홀(contact hole, CNT)을 포함할 수 있다.
상기 베이스 기판(110) 상에 화소 전극(PE)이 배치된다. 상기 화소 전극(PE)은 상기 화소 영역에 대응하여 배치될 수 있다. 상기 화소 전극(PE)은 상기 컬러 필터(170) 상에 배치될 수 있다.
상기 화소 전극(PE)은 투명 도전체를 포함할 수 있다. 예를 들어, 상기 투명 도전체는 인듐 틴 옥사이드(ITO), 인듐 징크 옥사이드(IZO) 및 알루미늄 도핑된 징크 옥사이드(AZO)일 수 있다. 예를 들어, 상기 화소 전극(PE)은 슬릿 패턴을 포함할 수 있다.
상기 화소 전극(PE)은 상기 콘택홀(CNT)을 통하여, 상기 박막 트랜지스터의 상기 드레인 전극(150b)과 전기적으로 연결된다. 상기 화소 전극(PE)에는 상기 박막 트랜지스터(TFT)를 통해 계조 전압(grayscale voltage)이 인가된다.
도 4는 도 3의 활성 패턴의 단면도이다.
도 1 내지 도 4를 참조하면, 상기 활성 패턴(140)은 상기 게이트 전극(120)과 중첩한다. 상기 활성 패턴(140)은 제1 활성층(141a), 제2 활성층(141b), 제3 활성층(141c) 및 저항성 접촉층(142)을 포함한다.
상기 제1 활성층(141a)은 비정질 실리콘(a-Si:H)를 포함한다. 상기 제1 활성층(141a)의 상기 비정질 실리콘은 Si-H 결합을 포함한다. 상기 Si-H 결합은 실란(Si) 원소에 한개의 수소 원자(H)가 결합한 것이다.
예를 들어, 상기 제1 활성층(141a)은 100 Å 내지 150 Å의 두께로 형성될 수 있다. 상기 제1 활성층(141a)이 100 Å 미만의 두께로 형성되는 경우, 상기 활성 패턴(140)의 누설 전류를 감소시키기 어렵다. 상기 제1 활성층(141a)이 150 Å 초과의 두께로 형성되는 경우, 증착 속도가 느려지며, 공정 비용이 증가할 수 있다.
상기 제2 활성층(141b)은 상기 제1 활성층(141a) 상에 배치된다. 예를 들어, 상기 제2 활성층(141b)은 상기 제1 활성층(141a)보다 높은 수소 농도를 가지는 비정질 실리콘을 포함한다. 상기 제2 활성층(141b)의 상기 비정질 실리콘은 Si-H 결합 및 Si-H2 결합을 포함한다. 상기 Si-H2 결합은 실란(Si) 원소에 두개의 수소 원자(H)들이 결합한 것이다. 예를 들어, 상기 제2 활성층(141b)의 Si-H2 결합은 Si-H 결합 및 Si-H2 결합 전체에 대하여 5 몰% 내지 10 몰%로 포함될 수 있다.
예를 들어, 상기 제2 활성층(141b)은 1000 Å 내지 1500 Å의 두께로 형성될 수 있다. 상기 제2 활성층(141b)이 1000 Å 미만의 두께로 형성되는 경우, 증착 속도가 느려지며, 공정 비용이 증가할 수 있다. 상기 제2 활성층(141b)이 1500 Å 초과의 두께로 형성되는 경우, 상기 활성 패턴(140)의 누설 전류를 감소시키기 어렵다.
상기 제3 활성층(141c)은 상기 제2 활성층(141b) 상에 배치된다. 예를 들어, 상기 제3 활성층(141c)은 상기 제1 활성층(141a)과 동일한 수소 농도를 가지는 비정질 실리콘을 포함한다.
예를 들어, 상기 제3 활성층(141c)은 300 Å 내지 500 Å의 두께로 형성될 수 있다. 상기 제3 활성층(141c)이 300 Å 미만의 두께로 형성되는 경우, 상기 활성 패턴(140)의 누설 전류를 감소시키기 어렵다. 상기 제3 활성층(141c)이 500 Å 초과의 두께로 형성되는 경우, 증착 속도가 느려지며, 공정 비용이 증가할 수 있다.
상기 저항성 접촉층(142)은 상기 제3 활성층(141c) 상에 서로이격되어 배치된다. 예를 들어, 상기 저항성 접촉층(142)은 불순물이 도핑된 실리콘을 포함할 수 있다. 예를 들어, 상기 불순물은 인(phosphorous)이다.
상기 저항성 접촉층(142)은 상기 소스 전극(150a) 및 상기 드레인 전극(150b)의 하부에 배치되며, 상기 소스 전극(150a) 및 상기 드레인 전극(150b)과 접촉한다.
예를 들어, 상기 저항성 접촉층(142)은 300 Å 내지 500 Å의 두께로 형성될 수 있다.
상기 활성 패턴(140)은 상기 제1 활성층(141a), 상기 제2 활성층(141b), 상기 제3 활성층(141c) 및 상기 저항성 접촉층(142)을 포함하므로, 상기 활성 패턴(140) 상에 수소 플라즈마 공정을 제거할 수 있다. 따라서, 상기 소스/드레인 전극과 상기 비정질 실리콘 막에 물리적 손상을 방지할 수 있으며, 박막 트랜지스터의 전도 채널(conductive channel)의 불량을 방지할 수 있다.
도 5a 내지 도 5e는 본 발명의 일 실시예에 따른 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 5a를 참조하면, 베이스 기판(110) 상에 게이트 전극(120)을 포함하는 게이트 패턴을 형성한다.
상기 게이트 패턴은 저저항 금속을 포함한다. 예를 들어, 상기 저저항 금속은 알루미늄(Al), 몰리브덴(Mo), 티타늄(Ti), 구리(Cu) 또는 이들 합금일 수 있다. 상기 게이트 패턴은 단일층 또는 다중층으로 형성될 수 있다.
상기 게이트 패턴이 형성된 상기 베이스 기판(110) 상에 상기 절연층(130)을 형성하여, 이들을 절연한다.
상기 절연층(130)은 무기 절연 물질을 포함할 수 있다. 예를 들어, 상기 절연층(130)은 실리콘산화물(SiOX) 또는 실리콘질화물(SiNX)을 포함할 수 있다. 예를 들어, 상기 절연층(130)은 스퍼터링(sputtering) 공정으로 형성될 수 있다.
도 5b를 참조하면, 상기 게이트 패턴이 형성된 상기 베이스 기판 상에 비정질 실리콘(a-Si:H)을 포함하는 활성층(AL)을 형성한다.
상기 활성층(AL)은 제1 활성층(141a), 제2 활성층(141b), 제3 활성층(141c) 및 저항성 접촉층(142)을 포함한다. 예를 들어, 상기 제1 활성층(141a), 상기 제2 활성층(141b), 상기 제3 활성층(141c) 및 상기 저항성 접촉층(142)은 연속적으로 증착될 수 있다.
상기 제1 활성층(141a)은 실란(Si) 및 수소(H2)를 1:4 내지 1:5의 부피 비로 포함하는 혼합 가스로 증착하여 형성할 수 있다. 예를 들어, 수소(H2)의 부피가 실란(Si)의 부피에 대하여 4배 미만인 경우, Si-H 결합이 부족하여 댕글링 본드가 증가할 수 있다. 수소(H2)의 부피가 실란(Si)의 부피에 대하여 5배 초과인 경우, Si-H2 결합이 증가하여 댕글링 본드가 증가할 수 있다.
예를 들어, 상기 제1 활성층(141a)은 100 Å 내지 150 Å의 두께로 형성될 수 있다. 상기 제1 활성층(141a)이 100 Å 미만의 두께로 형성되는 경우, 상기 활성 패턴(140)의 누설 전류를 감소시키기 어렵다. 상기 제1 활성층(141a)이 150 Å 초과의 두께로 형성되는 경우, 증착 속도가 느려지며, 공정 비용이 증가할 수 있다.
예를 들어, 상기 제1 활성층(141a)은 5 Å/sec 내지 6 Å/sec의 증착 속도로 증착될 수 있다. 상기 제1 활성층(141a)의 증착 속도가 5 Å/sec 미만인 경우, 공정 시간이 증가하며, 상기 제1 활성층(141a)의 증착 속도가 6 Å/sec 초과인 경우, Si-H2 결합이 증가하여 댕글링 본드가 증가할 수 있다.
상기 제2 활성층(141b)은 상기 제1 활성층(141a) 상에 형성된다. 상기 제2 활성층(141b)은 상기 제1 활성층(141a)보다 높은 수소 농도를 가지는 비정질 실리콘을 포함할 수 있다. 상기 제2 활성층(141b)의 상기 비정질 실리콘은 Si-H 결합 및 Si-H2 결합을 포함한다. 상기 Si-H2 결합은 실란(Si) 원소에 두개의 수소 원자(H)들이 결합한 것이다. 예를 들어, 상기 제2 활성층(141b)의 Si-H2 결합은 Si-H 결합 및 Si-H2 결합 전체에 대하여 5 몰% 내지 10 몰%로 포함될 수 있다.
상기 제2 활성층(141b)은 실란(Si) 및 수소(H2)를 1:6 내지 1:7의 부피 비로 포함하는 혼합 가스로 증착하여 형성할 수 있다. 예를 들어, 수소(H2)의 부피가 실란(Si)의 부피에 대하여 6배 미만인 경우, Si-H 결합이 부족하여 댕글링 본드가 증가할 수 있다. 수소(H2)의 부피가 실란(Si)의 부피에 대하여 7배 초과인 경우, Si-H2 결합이 증가하여 댕글링 본드가 증가할 수 있다.
또한, 상기 제2 활성층(141b)을 형성하기 위한 실란(Si) 및 수소(H2)를 포함하는 혼합 가스의 부피는 상기 제1 활성층(141a)을 형성하기 위한 실란(Si) 및 수소(H2)를 포함하는 혼합 가스의 부피보다 3배 내지 5배일 수 있다. 따라서, 상기 제2 활성층(141b)의 증착 속도를 증가시켜 공정 시간을 단축시킬 수 있다.
예를 들어, 상기 제2 활성층(141b)은 1000 Å 내지 1500 Å의 두께로 형성될 수 있다. 상기 제2 활성층(141b)이 1000 Å 미만의 두께로 형성되는 경우, 증착 속도가 느려지며, 공정 비용이 증가할 수 있다. 상기 제2 활성층(141b)이 1500 Å 초과의 두께로 형성되는 경우, 상기 활성 패턴(140)의 누설 전류를 감소시키기 어렵다.
예를 들어, 상기 제2 활성층(141b)은 20 Å/sec 내지 30 Å/sec의 증착 속도로 증착될 수 있다. 상기 제2 활성층(141b)의 증착 속도가 20 Å/sec 미만인 경우, 공정 시간이 증가하며, 상기 제2 활성층(141b)의 증착 속도가 30 Å/sec 초과인 경우, Si-H2 결합이 증가하여 댕글링 본드가 증가할 수 있다.
상기 제3 활성층(141c)은 상기 제2 활성층(141b) 상에 형성된다. 상기 제3 활성층(141c)은, 상기 제1 활성층(141a)과 동일한 수소 농도를 가지는 비정질 실리콘을 포함할 수 있다.
상기 제3 활성층(141c)은 실란(Si) 및 수소(H2)를 1:4 내지 1:5의 부피 비로 포함하는 혼합 가스로 증착하여 형성할 수 있다. 예를 들어, 수소(H2)의 부피가 실란(Si)의 부피에 대하여 4배 미만인 경우, Si-H 결합이 부족하여 댕글링 본드가 증가할 수 있다. 수소(H2)의 부피가 실란(Si)의 부피에 대하여 5배 초과인 경우, Si-H2 결합이 증가하여 댕글링 본드가 증가할 수 있다.
예를 들어, 상기 제3 활성층(141c)은 300 Å 내지 500 Å의 두께로 형성될 수 있다. 상기 제3 활성층(141c)이 300 Å 미만의 두께로 형성되는 경우, 상기 활성 패턴(140)의 누설 전류를 감소시키기 어렵다. 상기 제3 활성층(141c)이 500 Å 초과의 두께로 형성되는 경우, 증착 속도가 느려지며, 공정 비용이 증가할 수 있다.
예를 들어, 상기 제3 활성층(141c)은 5 Å/sec 내지 6 Å/sec의 증착 속도로 증착될 수 있다. 상기 제3 활성층(141c)의 증착 속도가 5 Å/sec 미만인 경우, 공정 시간이 증가하며, 상기 제3 활성층(141c)의 증착 속도가 6 Å/sec 초과인 경우, Si-H2 결합이 증가하여 댕글링 본드가 증가할 수 있다.
상기 저항성 접촉층(142)은 상기 제3 활성층(141c) 상에 형성된다. 상기 저항성 접촉층(142)은 불순물이 도핑된 실리콘을 포함할 수 있다. 예를 들어, 상기 불순물은 인(phosphorous)일 수 있다.
도 5c를 참조하면, 상기 활성층(AL)을 패터닝하여 활성 패턴(140)을 형성할 수 있다.
상기 활성층(AL) 상에 포토레지스트를 도포한 후, 마스크를 이용하여 포토 패턴을 형성할 수 있다. 예를 들어, 상기 마스크는 하프톤(half tone) 마스크일 수 있다. 상기 포토 패턴은 제1 두께 및 상기 제1 두께보다 작은 제2 두께를 가질 수 있다. 서로 이격된 상기 저항성 접촉층(142)을 형성하기 위하여, 서로 이격된 상기 저항성 접촉층(142) 사이에 상기 제2 두께를 갖는 상기 포토 패턴이 형성될 수 있다.
상기 포토 패턴을 마스크로 하여, 상기 활성층(AL)을 식각하여, 상기 활성 패턴(140)을 형성할 수 있다.
도 5d 및 도 5e를 참조하면, 상기 저항성 접촉층(142) 상에 데이터 금속층(150)을 형성한다. 상기 데이터 금속층(150)은 상기 베이스 기판(110) 전면적에 걸쳐 형성된다.
상기 데이터 금속층(150) 상에 포토레지스트를 도포한 후, 마스크를 이용하여 포토 패턴을 형성하며, 상기 데이터 금속층(150)을 식각하여, 소스 전극(150a) 및 드레인 전극(150b)을 포함하는 데이터 패턴을 형성할 수 있다.
상기 게이트 전극(GE), 상기 소스 전극(150a), 상기 드레인 전극(150b) 및 상기 활성 패턴(140)은 상기 박막 트랜지스터(TFT)를 구성한다.
상기 박막 트랜지스터(TFT)가 형성된 상기 베이스 기판(110) 상에 상기 패시베이션층(160)을 형성하여, 이들을 절연한다.
상기 패시베이션층(160)은 무기 절연 물질을 포함할 수 있다. 예를 들어, 상기 패시베이션층(160)은 실리콘산화물(SiOX) 또는 실리콘질화물(SiNX)을 포함할 수 있다. 예를 들어, 상기 패시베이션층(160)은 스퍼터링(sputtering) 공정으로 형성될 수 있다.
본 발명에 따르면, 액정 표시장치 또는 유기 전계 표시 장치 등에 대하여 적용될 수 있다.
이상 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110: 베이스 기판 120: 게이트 전극
130: 절연층 140: 활성 패턴
150: 데이터 금속층 150a, 150b: 소스/드레인 전극
160: 패시베이션층 170: 컬러 필터
GL: 게이트 라인 DL: 데이터 라인
PE: 화소 전극

Claims (20)

  1. 베이스 기판;
    상기 베이스 기판 상에 배치된 게이트 전극을 포함하는 게이트 패턴;
    상기 게이트 전극과 중첩하며, 비정질 실리콘(a-Si:H)를 포함하는 제1 활성층, 상기 제1 활성층 상에 배치되며, 상기 제1 활성층보다 높은 수소 농도를 가지는 비정질 실리콘을 포함하는 제2 활성층 및 상기 제2 활성층 상에 배치되며, 상기 제1 활성층과 동일한 수소 농도를 가지는 비정질 실리콘을 포함하는 제3 활성층을 포함하는 활성 패턴; 및
    상기 활성 패턴 상에 배치되며, 서로 이격된 소스 전극 및 드레인 전극을 포함하는 데이터 패턴을 포함하는 표시 기판.
  2. 제1항에 있어서, 상기 제1 활성층의 비정질 실리콘은 Si-H 결합을 포함하는 것을 특징으로 하는 표시 기판.
  3. 제2항에 있어서, 상기 제2 활성층의 비정질 실리콘은 상기 Si-H 결합 및 Si-H2 결합을 포함하는 것을 특징으로 하는 표시 기판.
  4. 제3항에 있어서, 상기 제2 활성층의 Si-H2 결합은 Si-H 결합 및 Si-H2 결합 전체에 대하여 5 몰% 내지 10 몰%로 포함되는 것을 특징으로 하는 표시 기판.
  5. 제1항에 있어서, 상기 제1 활성층은 100 Å 내지 150 Å의 두께로 형성되는 것을 특징으로 하는 표시 기판.
  6. 제1항에 있어서, 제2 활성층은 1000 Å 내지 1500 Å의 두께로 형성되는 것을 특징으로 하는 표시 기판.
  7. 제1항에 있어서, 제3 활성층은 300 Å 내지 500 Å의 두께로 형성되는 것을 특징으로 하는 표시 기판.
  8. 제1항에 있어서, 상기 제3 활성층 상에 서로 이격되어 배치되는 저항성 접촉층을 더 포함하며, 상기 저항성 접촉층은 불순물이 도핑된 실리콘을 포함하는 것을 특징으로 하는 표시 기판.
  9. 제8항에 있어서, 상기 불순물은 인(phosphorous)인 것을 특징으로 하는 표시 기판.
  10. 베이스 기판 상에 게이트 전극을 포함하는 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴이 형성된 상기 베이스 기판 상에 비정질 실리콘(a-Si:H)을 포함하는 제1 활성층, 상기 제1 활성층 상에, 상기 제1 활성층보다 높은 수소 농도를 가지는 비정질 실리콘을 포함하는 제2 활성층, 상기 제2 활성층 상에, 상기 제1 활성층과 동일한 수소 농도를 가지는 비정질 실리콘을 포함하는 제3 활성층을 연속적으로 증착하여 활성층을 형성하는 단계; 및
    상기 활성층을 패터닝하여 활성 패턴을 형성하는 단계를 포함하는 표시 기판의 제조 방법.
  11. 제10항에 있어서, 상기 제1 활성층 및 상기 제3 활성층은 실란(Si) 및 수소(H2)를 1:4 내지 1:5의 부피 비로 포함하는 혼합 가스로 증착하여 형성하는 것을 특징으로 하는 표시 기판의 제조 방법.
  12. 제11항에 있어서, 상기 제1 활성층은 100 Å 내지 150 Å의 두께로 형성되며, 상기 제3 활성층은 300 Å 내지 500 Å의 두께로 형성되는 것을 특징으로 하는 표시 기판의 제조 방법.
  13. 제12항에 있어서, 상기 제1 활성층 및 상기 제3 활성층은 5 Å/sec 내지 6 Å/sec의 증착 속도로 증착되는 것을 특징으로 하는 표시 기판의 제조 방법.
  14. 제10항에 있어서, 상기 제2 활성층은 실란(Si) 및 수소(H2)를 1:6 내지 1:7의 부피 비로 포함하는 혼합 가스로 증착하여 형성하는 것을 특징으로 하는 표시 기판의 제조 방법.
  15. 제14항에 있어서, 상기 제2 활성층의 비정질 실리콘은 상기 Si-H 결합 및 Si-H2 결합을 포함하며, 상기 제2 활성층의 Si-H2 결합은 Si-H 결합 및 Si-H2 결합 전체에 대하여 5 몰% 내지 10 몰%로 포함되는 것을 특징으로 하는 표시 기판의 제조 방법.
  16. 제14항에 있어서, 상기 제2 활성층은 1000 Å 내지 1500 Å의 두께로 형성되는 것을 특징으로 하는 표시 기판의 제조 방법.
  17. 제14항에 있어서, 상기 제2 활성층은 20 Å/sec 내지 30 Å/sec의 증착 속도로 증착되는 것을 특징으로 하는 표시 기판의 제조 방법.
  18. 제10항에 있어서, 상기 제3 활성층 상에 불순물이 도핑된 실리콘을 포함하는 저항성 접촉층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  19. 제18항에 있어서, 상기 불순물은 인(phosphorous)인 것을 특징으로 하는 표시기판의 제조 방법.
  20. 제18항에 있어서, 상기 저항성 접촉층 상에 배치되며, 서로 이격된 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함하는 하는 것을 특징으로 하는 표시 기판의 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106356378B (zh) * 2016-09-26 2023-10-27 合肥鑫晟光电科技有限公司 阵列基板及其制作方法
CN107065237A (zh) * 2016-12-30 2017-08-18 惠科股份有限公司 一种显示面板制程

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101278477B1 (ko) * 2006-11-07 2013-06-24 삼성디스플레이 주식회사 박막 트랜지스터 기판의 제조 방법
JPWO2011039853A1 (ja) * 2009-09-30 2013-02-21 キヤノン株式会社 薄膜トランジスタ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11282913B2 (en) 2018-05-09 2022-03-22 Boe Technology Group Co., Ltd. Display substrate having signal vias, method for manufacturing the same, and display device having the same

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