KR101985246B1 - 금속 산화물을 포함하는 박막 트랜지스터 기판 및 그 제조방법 - Google Patents

금속 산화물을 포함하는 박막 트랜지스터 기판 및 그 제조방법 Download PDF

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Abstract

본 발명의 일 실시예에 따른 박막 트랜지스터 기판은 기판 상에 위치하는 게이트 전극, 상기 게이트 전극 상에 위치하는 게이트 절연막, 상기 게이트 절연막 상에 위치하며, 금속 산화물을 포함하는 액티브층, 상기 게이트 절연막 상에 위치하며, 상기 액티브층의 일측 하부에 콘택하는 화소 전극, 상기 액티브층과 상기 화소 전극을 덮으며, 상기 액티브층의 타측 상부를 노출하는 콘택홀을 포함하는 에치 스토퍼 및 상기 에치 스토퍼 상에 위치하며, 상기 콘택홀을 통해 상기 액티브층의 타측 상부에 콘택하는 소스 전극을 포함한다.

Description

금속 산화물을 포함하는 박막 트랜지스터 기판 및 그 제조방법 {THIN FILM TRANSISTOR SUBSTRATE HAVING METAL OXIDE AND MANUFACTURING METHOD THEREOF}
본 발명은 채널 길이를 저감하여 소비전력을 줄이고, 박막 트랜지스터 영역의 크기를 줄여 고해상도 모델에 적용 가능한 금속 산화물을 포함하는 박막 트랜지스터 기판 및 그 제조방법에 관한 것이다.
최근, 표시장치(FPD: Flat Panel Display)는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정표시장치(Liquid Crystal Display : LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 전계방출표시장치(Field Emission Display: FED), 유기전계발광표시장치(Organic Light Emitting Device) 등과 같은 여러 가지의 디스플레이가 실용화되고 있다.
이들 중, 액정표시장치는 음극선관에 비하여 시인성이 우수하고, 평균소비전력 및 발열량이 작으며, 또한, 전계발광표시장치는 응답속도가 1ms 이하로서 고속의 응답속도를 가지며, 소비 전력이 낮고, 자체 발광이므로 시야각에 문제가 없어서, 차세대 표시장치로 주목받고 있다.
표시장치를 구동하는 방식에는 수동 매트릭스(passive matrix) 방식과 박막 트랜지스터(thin film transistor)를 이용한 능동 매트릭스(active matrix) 방식이 있다. 수동 매트릭스 방식은 양극과 음극을 직교하도록 형성하고 라인을 선택하여 구동하는데 비해, 능동 매트릭스 방식은 박막트랜지스터를 각 화소 전극에 연결하고 박막트랜지스터의 게이트 전극에 연결된 커패시터 용량에 의해 유지된 전압에 따라 구동하는 방식이다.
박막 트랜지스터는 이동도, 누설전류 등과 같은 기본적인 박막 트랜지스터의 특성뿐만 아니라, 오랜 수명을 유지할 수 있는 내구성 및 전기적 신뢰성이 매우 중요하다. 여기서, 박막 트랜지스터의 액티브층은 주로 비정질 실리콘 또는 다결정 실리콘으로 형성되는데, 비정질 실리콘은 성막 공정이 간단하고 생산 비용이 적게 드는 장점이 있지만 전기적 신뢰성이 확보되지 못하는 문제가 있다. 또한 다결정 실리콘은 높은 공정 온도로 인하여 대면적 응용이 매우 곤란하며, 결정화 방식에 따른 균일도가 확보되지 못하는 문제점이 있다.
한편, 금속 산화물로 액티브층을 형성할 경우, 낮은 온도에서 성막하여도 높은 이동도를 얻을 수 있으며 산소의 함량에 따라 저항의 변화가 커서 원하는 물성을 얻기가 매우 용이하기 때문에 최근 박막 트랜지스터로의 응용에 있어 큰 관심을 끌고 있다. 특히, 금속 산화물 반도체로는 아연 산화물(ZnO), 인듐 아연 산화물(InZnO) 또는 인듐 갈륨 아연 산화물(InGaZnO4) 등을 그 예로 들 수 있다.
도 1은 종래 금속 산화물을 포함하는 박막 트랜지스터 기판을 나타낸 단면도이다. 도 1을 참조하면, 기판(10) 상에 게이트 절연막(20)이 위치하고, 게이트 절연막(20) 상에 금속 산화물로 이루어진 액티브층(25)이 위치한다. 액티브층(25) 상에 액티브층(25)을 보호하는 에치 스토퍼(30)가 위치하고, 에치 스토퍼(30)에 걸쳐 액티브층(25)에 각각 콘택하는 소스 전극(35a) 및 드레인 전극(35b)이 위치하여 박막 트랜지스터가 구성된다. 박막 트랜지스터를 보호하는 패시베이션막(40)이 위치하고, 드레인 전극(35b)과 콘택하는 화소 전극(45)이 위치한다.
상기 박막 트랜지스터는 소스 전극(35a)과 드레인 전극(35b)의 제조 공정 시 액티브층(25)에 직접적인 손상을 방지하기 위한 에치 스토퍼(30)가 형성되는데, 에치 스토퍼(30)로 인해 액티브층(25)의 채널 길이가 매우 길어지는 문제점이 있다. 이는 종래 비정질 실리콘으로 이루어진 액티브층의 경우 채널 길이가 약 5㎛인 것에 반해, 종래 금속 산화물로 이루어진 액티브층은 채널 길이가 약 10㎛ 정도로 길어지게 된다. 이에 따라, 표시장치의 소비전력이 증가되고, 박막 트랜지스터 영역이 커져 해상도가 감소되는 문제점이 있다.
본 발명은 채널 길이를 저감하여 소비전력을 줄이고, 박막 트랜지스터 영역의 크기를 줄여 고해상도 모델에 적용 가능한 박막 트랜지스터 기판 및 그 제조방법을 제공한다.
상기한 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은 기판 상에 위치하는 게이트 전극, 상기 게이트 전극 상에 위치하는 게이트 절연막, 상기 게이트 절연막 상에 위치하며, 금속 산화물을 포함하는 액티브층, 상기 액티브층의 일측에 콘택하는 소스 전극 및 상기 액티브층의 타측에 콘택하는 화소 전극 및 상기 소스 전극과 상기 화소 전극 사이에 개재된 에치 스토퍼를 포함한다.
상기 화소 전극은 상기 액티브층의 일측 하부에 직접적으로 콘택한다.
상기 화소 전극은 상기 에치 스토퍼에 의해 완전히 덮혀진다.
상기 에치 스토퍼 상에 위치하며, 상기 액티층에 인접하게 배열되는 데이터 라인, 상기 데이터 라인 및 상기 에치 스토퍼 상에 위치하는 패시베이션막 및 상기 패시베이션막 상에 위치하는 공통 전극을 더 포함한다.
상기 패시베이션막은 상기 액티브층의 일측 상부를 노출하는 제1 비어홀 및 상기 데이터 라인을 노출하는 제2 비어홀을 포함한다.
상기 소스 전극은 상기 제1 비어홀과 상기 제2 비어홀을 통해 상기 액티브층의 일측 상부와 상기 데이터 라인에 콘택한다.
상기 소스 전극은 상기 공통 전극과 동일한 물질로 이루어진다.
상기 소스 전극은 상기 액티브층의 일측 하부에 직접적으로 콘택한다.
상기 화소 전극은 상기 에치 스토퍼 상에 위치하여, 상기 에치 스토퍼에 형성된 비어홀을 통해 상기 액티브층에 콘택한다.
상기 소스 전극은 상기 에치 스토퍼에 의해 완전히 덮혀진다.
또한, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조방법은 기판 상에 게이트 전극을 형성하는 단계, 상기 게이트 전극 상에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 상에 금속 산화물을 포함하는 액티브층을 형성하는 단계, 상기 액티브층의 일측에 콘택하는 소스 전극 및 상기 액티브층의 타측에 콘택하는 화소 전극을 형성하는 단계 및 상기 소스 전극과 상기 화소 전극 사이에 에치 스토퍼를 형성하는 단계를 포함한다.
상기 소스 전극이 형성된 상기 기판 상에 패시베이션막을 형성하는 단계 및 상기 패시베이션막 상에 공통 전극을 형성하는 단계를 더 포함한다.
또한, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조방법은 기판 상에 게이트 전극을 형성하는 단계, 상기 게이트 전극 상에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 상에 화소 전극을 형성하는 단계, 상기 게이트 절연막 상에 금속 산화물을 포함하는 액티브층을 형성하되, 상기 화소 전극의 일측에 콘택하도록 형성하는 단계, 상기 액티브층과 상기 화소 전극 상에 에치 스토퍼를 형성하는 단계, 상기 에치 스토퍼 상에 상기 액티브층과 인접하도록 데이터 라인을 형성하는 단계, 상기 데이터 라인이 형성된 상기 기판 상에 패시베이션막을 형성하되, 상기 액티브층을 노출하는 제1 비어홀 및 상기 데이터 라인을 노출하는 제2 비어홀을 형성하는 단계 및 상기 패시베이션막 상에 공통 전극 및 소스 전극을 형성하되, 상기 소스 전극은 상기 제1 비어홀 및 상기 제2 비어홀을 통해 상기 액티브층과 상기 데이터 라인에 콘택하도록 형성한다.
본 발명의 박막 트랜지스터 기판은 액티브층에 콘택하는 소스 전극과 화소 전극을 서로 다른 층에 형성하여, 액티브층의 채널 길이를 감소시킬 수 있는 이점이 있다. 또한, 액티브층을 사이에 두고 소스 전극과 화소 전극이 서로 다른 층에 형성되기 때문에, 액티브층을 작게 형성할 수 있게 된다. 이에 따라, 박막 트랜지스터 영역의 사이즈가 감소됨에 따라 서브픽셀의 사이즈도 감소되어, 고해상도 모델에 적용할 수 있는 이점이 있다.
또한, 액티브층을 사이에 두고 소스 전극과 화소 전극이 서로 다른 층에 형성하면서도 종래 소스/드레인 전극을 동일층에 형성하는 박막 트랜지스터와 동일한 7매 또는 1매 저감된 6매의 마스크를 이용하여 제조할 수 있다. 이에 따라, 제조비용 및 공정시간을 줄여 액티브층의 채널 길이를 줄일 수 있는 이점이 있다.
또한, 본 발명에서는 투명도전물질 예를 들어 ITO와 같은 금속 산화물 계열로 이루어진 화소 전극을 형성하여, 화소 전극 및 드레인 전극의 작용을 동시에 수행한다. 특히, 화소 전극이 액티브층과 직접 콘택하면, 액티브층의 물질인 금속 산화물과, 화소 전극의 금속 산화물이 유사 산화물 계열로 이루어져, 오믹층 없이도 계면의 진입 장벽이 낮아 전기적 특성이 우수해지는 이점이 있다.
도 1은 종래 금속 산화물을 포함하는 박막 트랜지스터 기판을 나타낸 단면도.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 나타낸 평면도.
도 3은 도 2의 박막 트랜지스터 기판에서 I-I'선을 따라 자른 단면도.
도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조방법을 공정별로 나타낸 단면도.
도 5는 도 3의 박막 트랜지스터를 나타낸 평면도.
도 6은 본 발명의 일 실시예에 따른 박막트랜지스터 기판을 나타낸 단면도.
도 7은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판을 나타낸 평면도.
도 8은 도 6의 박막 트랜지스터 기판에서 Ⅱ-Ⅱ'선을 따라 자른 단면도.
도 9a 내지 도 9d는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조방법을 공정별로 나타낸 단면도.
이하, 첨부한 도면들을 참조하여 본 발명의 실시 예들을 상세하게 설명하도록 한다.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 나타낸 평면도이고, 도 3은 도 2의 박막 트랜지스터 기판에서 I-I'선을 따라 자른 단면도이다. 하기에서는 박막 트랜지스터 기판의 예로 프린지 필드 방식의 액정표시장치에 사용되는 박막 트랜지스터 기판을 설명하기로 하고 그 중에서 하나의 서브픽셀을 예로 도시하여 설명한다.
도 2 및 도 3을 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)은 기판(110) 상에 게이트 절연막(120)을 사이에 두고 교차하는 게이트 라인(117) 및 데이터 라인(155)과, 그 교차부마다 형성된 박막 트랜지스터(T)를 구비한다. 그리고 게이트 라인(117)과 데이터 라인(155)의 교차 구조에 의해 화소 영역이 정의된다. 이 화소 영역에는 프린지 필드를 형성하도록 패시베이션막(160)과 에치 스토퍼(140)를 사이에 두고 형성된 화소 전극(125)과 공통 전극(170)을 구비한다. 화소 전극(125)은 화소 영역에 대응하는 대략 장방형의 모양을 갖고, 공통 전극(170)은 평행한 다수 개의 띠 모양으로 형성한다.
공통 전극(170)은 게이트 라인(117)과 나란하게 배열된 공통 라인(177)과 접속된다. 공통 전극(170)은 공통 라인(177)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다.
박막 트랜지스터(T)는 게이트 라인(117)의 게이트 신호에 응답하여 데이터 라인(155)의 화소 신호가 화소 전극(125)에 충전되어 유지하도록 한다. 이를 위해, 박막 트랜지스터(T)는 게이트 라인(117)에서 분기한 게이트 전극(115), 데이터 라인(155)에서 분기된 소스 전극(150), 소스 전극(150)과 대향하는 화소 전극(125), 그리고 게이트 절연막(120) 위에서 게이트 전극(115)과 중첩하며 소스 전극(150)과 화소 전극(125) 사이에 채널을 형성하는 액티브층(130)을 포함한다. 액티브층(130)과 소스 전극(150) 사이에 그리고 액티브층(130)과 화소 전극(125) 사이에는 오믹 접촉을 위한 오믹 접촉층을 더 포함할 수도 있다.
특히, 액티브층(130)을 금속 산화물로 형성하는 경우, 높은 전하 이동도 특성에 의해 충전 용량이 큰 대면적 박막 트랜지스터 기판에 유리하다. 그러나 금속 산화물 반도체 물질은 소자의 안정성을 확보하기 위해 상부 표면에 식각액으로부터 보호를 위한 에치 스토퍼(140)를 더 포함한다. 구체적으로 설명하면, 소스 전극(150)을 식각공정으로 형성하는 과정에서 유입되는 식각액으로부터 액티브층(130)을 보호하도록 에치 스토퍼(140)를 형성한다. 본 발명의 에치 스토퍼(140)는 기판(110)의 전면에 형성되며, 액티브층(130)의 일부 영역만 노출하는 콘택홀(145)가 형성된다.
게이트 라인(117)의 일측 단부에는 외부로부터 게이트 신호를 인가받기 위한 게이트 패드(GP)를 포함한다. 게이트 패드(GP)는 게이트 절연막(120), 에치 스토퍼(140) 및 패시베이션막(160)을 관통하는 게이트 패드 콘택홀(GPH)을 통해 게이트 패드 단자(GPT)와 접촉한다. 한편, 데이터 라인(155)의 일측 단부에는 외부로부터 화소 신호를 인가받기 위한 데이터 패드(DP)를 포함한다. 데이터 패드(DP)는 패시베이션막(160)을 관통하는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드 단자(DPT)와 접촉한다.
본 발명의 화소 전극(125)은 게이트 절연막(120) 위에서 액티브층(130)과 콘택하여 화소 전극의 역할을 함과 동시에 드레인 전극으로의 역할도 수행한다. 한편, 공통 전극(170)은 화소 전극(125)을 덮는 에치 스토퍼(140), 패시베이션막(160)을 사이에 두고 화소 전극(125)과 중첩되게 형성된다. 이와 같은 화소 전극(125)과 공통 전극(170) 사이에서 전계가 형성되어 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.
이하, 전술한 도 2 및 도 3의 박막 트랜지스터 기판에 대해 제조방법에서 보다 자세히 설명하기로 한다. 하기에서는 전술한 도 2 및 도 3의 박막 트랜지스터 기판의 제조방법을 설명하는 것으로 동일한 구성요소에 대해서는 동일한 도면부호를 붙여 그 설명을 간략히 하기로 한다. 도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조방법을 공정별로 나타낸 단면도이고, 도 5는 도 3의 박막 트랜지스터를 나타낸 평면도이다.
도 4a를 참조하면, 투명한 기판(110) 상에 게이트 금속을 증착한다. 게이트 금속은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금과 같은 저 저항성 금속 물질을 포함한다. 게이트 금속을 제1 마스크를 이용하여 패터닝함으로써 게이트 전극(115)을 형성한다. 도면으로 도시하지 않았지만, 게이트 전극(115)이 형성됨과 동시에 게이트 라인이 형성된다.
이어, 게이트 전극(115)을 포함하는 기판(110) 상에 게이트 절연막(120)을 형성한다. 게이트 절연막(120)은 산화 실리콘(SiOx) 또는 산화 질화물(SiNx)을 사용할 수 있으며, 이들의 다중층으로 형성될 수도 있다. 이후, 게이트 절연막(120) 상에 화소 전극 물질을 증착한다. 화소 전극 물질은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)를 포함한다. 화소 전극 물질을 제2 마스크를 이용하여 패터닝함으로써 화소 전극(125)을 형성한다. 화소 전극(125)은 화소 영역에 판 형상으로 형성됨과 아울러 게이트 전극(115)에 대응되는 일부 영역에도 형성된다.
다음, 도 4b를 참조하면, 화소 전극(125)이 형성된 기판(110) 상에 금속 산화물을 증착하고 제3 마스크를 이용하여 패터닝함으로써, 게이트 전극(115)과 중첩하는 액티브층(130)을 형성한다. 여기서 액티브층(130)은 금속 산화물로 형성하며, 금속 산화물은 예를 들어 아연 산화물(ZnO), 인듐 아연 산화물(InZnO), 아연 주석 산화물(ZnSnO) 또는 인듐 갈륨 아연 산화물(InGaZnO4) 등 일 수 있다. 이때, 액티브층(130)은 게이트 전극(115)과 중첩되면서 화소 전극(125) 상에 형성되어 화소 전극(125)의 일부와 콘택한다.
이어, 상기 액티브층(130)이 형성된 기판(110) 전면에 에치 스토퍼(140)를 형성한다. 에치 스토퍼(140)는 산화 실리콘(SiOx) 또는 산화 질화물(SiNx)로 형성될 수 있다. 그리고, 제4 마스크를 이용하여 에치 스토퍼(140)의 일부를 식각하여,액티브층(130)의 일측 상부를 노출하는 콘택홀(145)을 형성한다.
다음, 도 4c를 참조하면, 에치 스토퍼(140)가 형성된 기판(110) 상에 소스 금속을 증착하고 제5 마스크를 이용하여 패터닝함으로써, 소스 전극(150)과 데이터 패드 단자(DPT)를 형성한다. 소스 금속은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금과 같은 저저항 금속을 포함한다. 소스 전극(150)은 에치 스토퍼(140)의 콘택홀(145)을 통해 액티브층(130)의 일측 상부에 콘택한다. 도시하지 않았지만, 소스 전극(150)이 형성됨과 동시에 데이터 라인이 형성된다.
이에 따라, 게이트 전극(115), 액티브층(130), 화소 전극(125) 및 소스 전극(150)으로 구성되는 박막 트랜지스터(T)가 형성된다. 화소 전극(125)은 드레인 전극과 화소 전극으로 동시에 작용한다.
다음, 소스 전극(150)과 데이터 패드 단자(DPT)가 형성된 기판(110) 상에 산화 실리콘(SiOx) 또는 산화 질화물(SiNx)을 증착하여 패시베이션막(160)을 형성한다. 그리고, 제6 마스크를 이용하여 패시베이션막(160)의 일부를 식각하여, 데이터 패드 단자(DPT)를 노출하는 데이터 패드 콘택홀(GPH)을 형성한다.
이어, 도 4d를 참조하면, 기판(110) 전면에 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)를 증착하고, 제7 마스크를 이용하여 패터닝함으로써 공통 전극(170), 공통 라인(177) 및 데이터 패드(DP)를 형성한다. 공통 전극(170)은 화소 영역에서 화소 전극(125)과 대응되도록 형성되며, 서로 평행한 여러 개의 막대 모양의 전극들이 일정 간격으로 배열된 형상을 가진다.
도 5를 참조하면, 상기와 같이 제조된 본 발명의 박막 트랜지스터는 액티브층에 콘택하는 소스 전극과 화소 전극을 서로 다른 층에 형성하여, 액티브층의 채널 길이를 감소시킬 수 있다. 액티브층(130)의 일측 하부에 직접 콘택하는 화소 전극(125)과, 액티브층(130)의 타측 상부에 콘택홀(145)을 통해 콘택하는 소스 전극(150) 사이에 액티브층(130)의 채널(CH)이 형성된다. 이때, 채널(CH)의 길이(L)는 소스 전극(150)이 콘택된 부분부터 화소 전극(125)이 콘택된 부분까지의 거리에 해당되므로, 채널(CH)의 길이(L)가 매우 줄어들 수 있다.
또한, 액티브층(130)을 사이에 두고 소스 전극(150)과 화소 전극(125)이 서로 다른 층에 형성되기 때문에, 액티브층(130)을 작게 형성할 수 있게 된다. 이에 따라, 박막 트랜지스터 영역의 사이즈가 감소됨에 따라 서브픽셀의 사이즈도 감소되어, 고해상도 모델에 적용할 수 있는 이점이 있다.
또한, 액티브층(130)을 사이에 두고 소스 전극(150)과 화소 전극(125)이 서로 다른 층에 형성하면서도 종래 소스/드레인 전극을 동일층에 형성하는 박막 트랜지스터와 동일한 7매의 마스크를 이용하여 제조할 수 있다. 이에 따라, 제조비용 및 공정시간의 증가 없이 액티브층의 채널 길이를 줄일 수 있는 이점이 있다.
또한, 본 발명에서는 투명도전물질 예를 들어 ITO와 같은 금속 산화물 계열로 이루어진 화소 전극(125)을 형성하여, 화소 전극(125) 및 드레인 전극의 작용을 동시에 수행한다. 특히, 화소 전극(125)이 액티브층(130)과 직접 콘택하면, 액티브층(130)의 물질인 금속 산화물과, 화소 전극(125)의 금속 산화물이 유사 산화물 계열로 이루어져, 오믹층 없이도 계면의 진입 장벽이 낮아 전기적 특성이 우수해지는 이점이 있다.
한편, 본 발명의 박막 트랜지스터 기판은 전술한 도 2 내지 도 5의 구조와는 다른 구조로도 형성될 수 있다. 하기에서는 전술한 도 3의 구조와 동일한 구성요소에 대해 동일한 도면부호를 붙여 그 설명을 생략하기로 한다. 도 6은 본 발명의 일 실시예에 따른 박막트랜지스터 기판을 나타낸 단면도이다.
도 6을 참조하면, 기판(110) 상에 게이트 전극(115)이 위치하고 게이트 전극(115) 상에 게이트 절연막(120)이 위치한다. 게이트 절연막(120) 상에 소스 전극(150)과 데이터 패드 단자(DPT)가 위치하고, 소스 전극(150)의 일측 상에 콘택하면서 게이트 절연막(120) 상에 걸쳐 금속 산화물을 포함하는 액티브층(130)이 형성된다. 액티브층(130)과 데이터 패드 단자(DPT) 상에 에치 스토퍼(140)가 위치하고, 에치 스토퍼(140) 상에 화소 전극(125)이 위치한다. 화소 전극(125)은 에치 스토퍼(140)에 형성된 비어홀(145)을 통해 액티브층(130)의 타측 상에 콘택한다.
그리고, 화소 전극(125)이 형성된 기판(110) 상에 패시베이션막(160)이 위치하고, 패시베이션막(170) 상에 공통 전극(170), 공통 라인(177) 및 데이터 패드(DP)가 위치한다. 공통 전극(170)은 전술한 화소 전극(125)과 대향하게 형성되고, 데이터 패드(DP)는 패시베이션막(160)과 에치 스토퍼(140)를 관통하여 데이터 패드 단자(DPT)를 노출하는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드 단자(DPT)에 연결된다.
도 6의 박막 트랜지스터 기판(100)은 전술한 도 3과는 달리, 소스 전극(150)과 화소 전극(125)의 위치가 다르게 이루어진다. 즉, 도 3의 구조에서는 액티브층(130)을 사이에 두고 소스 전극(150)이 상부에 위치하고 화소 전극(125)이 하부에 위치하였다. 반면, 도 6에서는 액티브층(130)을 사이에 두고 소스 전극(150)이 하부에 위치하고 화소 전극(125)이 상부에 위치할 수도 있다.
도 7은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판을 나타낸 평면도이고, 도 8은 도 7의 박막 트랜지스터 기판에서 Ⅱ-Ⅱ'선을 따라 자른 단면도이다. 하기에서는 전술한 실시예와 동일한 작용을 하는 구성요소에 대해서 동일한 도면부호를 붙여 간략히 설명하여, 본 발명의 쉽게 이해하도록 한다.
도 7 및 도 8을 참조하면, 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판(200)은 기판(110) 상에 게이트 절연막(120)을 사이에 두고 교차하는 게이트 라인(117) 및 데이터 라인(155)과, 그 교차부마다 형성된 박막 트랜지스터(T)를 구비한다. 화소 영역에는 패시베이션막(160)과 에치 스토퍼(140)를 사이에 두고 형성된 화소 전극(125)과 공통 전극(170)을 구비한다. 공통 전극(170)은 게이트 라인(117)과 나란하게 배열된 공통 라인(177)과 접속된다.
박막 트랜지스터(T)는 게이트 라인(117)에서 분기한 게이트 전극(115), 데이터 라인(155)과 연결된 소스 전극(150), 소스 전극(150)과 대향하는 화소 전극(125), 그리고 게이트 절연막(120) 위에서 게이트 전극(115)과 중첩하며 소스 전극(150)과 화소 전극(125) 사이에 채널을 형성하는 액티브층(130)을 포함한다. 액티브층(130) 상에 에치 스토퍼(140)가 형성되며, 에치 스토퍼(140)는 액티브층(130)의 일부 영역만 노출하는 콘택홀(145)을 구비한다.
게이트 라인(117)의 일측 단부에는 외부로부터 게이트 신호를 인가받기 위한 게이트 패드(GP)를 포함한다. 게이트 패드(GP)는 게이트 절연막(120), 에치 스토퍼(140) 및 패시베이션막(160)을 관통하는 게이트 패드 콘택홀(GPH)을 통해 게이트 패드 단자(GPT)와 접촉한다. 한편, 데이터 라인(155)의 일측 단부에는 외부로부터 화소 신호를 인가받기 위한 데이터 패드(DP)를 포함한다. 데이터 패드(DP)는 패시베이션막(160)을 관통하는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드 단자(DPT)와 접촉한다.
본 발명의 화소 전극(125)은 게이트 절연막(120) 위에서 액티브층(130)과 콘택하여 화소 전극의 역할을 함과 동시에 드레인 전극으로의 역할도 수행한다. 한편, 공통 전극(170)은 화소 전극(125)을 덮는 에치 스토퍼(140), 패시베이션막(160)을 사이에 두고 화소 전극(125)과 중첩되게 형성된다.
이하, 전술한 도 7 및 도 8의 박막 트랜지스터 기판에 대해 제조방법에서 보다 자세히 설명하기로 한다. 도 9a 내지 도 9d는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조방법을 공정별로 나타낸 단면도이다.
도 9a를 참조하면, 투명한 기판(110) 상에 게이트 금속을 증착한다. 게이트 금속은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금과 같은 저 저항성 금속 물질을 포함한다. 게이트 금속을 제1 마스크를 이용하여 패터닝함으로써 게이트 전극(115)을 형성한다. 도면으로 도시하지 않았지만, 게이트 전극(115)이 형성됨과 동시에 게이트 라인이 형성된다.
이어, 게이트 전극(115)을 포함하는 기판(110) 상에 게이트 절연막(120)을 형성한다. 게이트 절연막(120)은 산화 실리콘(SiOx) 또는 산화 질화물(SiNx)을 사용할 수 있으며, 이들의 다중층으로 형성될 수도 있다. 이후, 게이트 절연막(120) 상에 화소 전극 물질을 증착한다. 화소 전극 물질은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)를 포함한다. 화소 전극 물질을 제2 마스크를 이용하여 패터닝함으로써 화소 전극(125)을 형성한다. 화소 전극(125)은 화소 영역에 판 형상으로 형성됨과 아울러 게이트 전극(115)에 대응되는 일부 영역에도 형성된다.
다음, 도 9b를 참조하면, 화소 전극(125)이 형성된 기판(110) 상에 금속 산화물을 증착하고 제3 마스크를 이용하여 패터닝함으로써, 게이트 전극(115)과 중첩하는 액티브층(130)을 형성한다. 여기서 액티브층(130)은 금속 산화물로 형성하며, 금속 산화물은 예를 들어 아연 산화물(ZnO), 인듐 아연 산화물(InZnO), 아연 주석 산화물(ZnSnO) 또는 인듐 갈륨 아연 산화물(InGaZnO4) 등 일 수 있다. 이때, 액티브층(130)은 게이트 전극(115)과 중첩되면서 화소 전극(125) 상에 형성되어 화소 전극(125)의 일부와 콘택한다.
이어, 상기 액티브층(130)이 형성된 기판(110) 전면에 에치 스토퍼(140)를 형성한다. 에치 스토퍼(140)는 산화 실리콘(SiOx) 또는 산화 질화물(SiNx)로 형성될 수 있다. 다음, 에치 스토퍼(140)가 형성된 기판(110) 상에 데이터 금속을 증착하고 제4 마스크를 이용하여 패터닝함으로써, 데이터 라인(155)과 데이터 패드 단자(DPT)를 형성한다. 데이터 금속은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금과 같은 저저항 금속을 포함한다.
다음, 도 9c를 참조하면, 데이터 라인(155)과 데이터 패드 단자(DPT)가 형성된 기판(110) 상에 산화 실리콘(SiOx) 또는 산화 질화물(SiNx)을 증착하여 패시베이션막(160)을 형성한다. 그리고, 제5 마스크를 이용하여 패시베이션막(160)과 에치 스토퍼(140)의 일부를 식각하여, 액티브층(130)의 타측 상부를 노출하는 제1 비어홀(165)을 형성한다. 이와 동시에, 패시베이션막(160)을 식각하여, 데이터 라인(155)을 노출하는 제2 비어홀(167)을 형성하고, 데이터 패드 단자(DPT)를 노출하는 데이터 패드 콘택홀(DPH)을 형성한다.
이어, 도 9d를 참조하면, 기판(110) 전면에 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)를 증착하고, 제6 마스크를 이용하여 패터닝함으로써 공통 전극(170), 공통 라인(177), 데이터 패드(DP) 및 소스 전극(150)을 형성한다. 공통 전극(170)은 화소 영역에서 화소 전극(125)과 대응되도록 형성되며, 서로 평행한 여러 개의 막대 모양의 전극들이 일정 간격으로 배열된 형상을 가진다. 소스 전극(150)은 액티브층(130)의 타측 상부를 노출하는 제1 비어홀(165) 및 데이터 라인(155)을 노출하는 제2 비어홀(167)을 통해 액티브층(130)과 데이터 라인(155)에 각각 콘택한다. 이에 따라, 소스 전극(150)은 데이터 라인(155)과 액티브층(130)에 접속되어, 데이터 신호를 액티브층(130)에 전송하게 된다.
이와 같이 제조된 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판은 앞서 설명된 실시예와 동등한 효과를 가짐은 물론이고, 1매의 마스크가 저감된 총 6매의 마스크를 이용하여 박막 트랜지스터 기판을 제조할 수 있다. 이에 따라, 박막 트랜지스터 기판의 제조비용 및 공정시간을 감소시킬 수 있는 이점이 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
110 : 기판 115 : 게이트 전극
120 : 게이트 절연막 125 : 화소 전극
130 : 액티브층 140 : 에치 스토퍼
150 : 소스 전극 170 : 공통 전극

Claims (13)

  1. 기판 상에 위치하는 게이트 전극;
    상기 게이트 전극 상에 위치하는 게이트 절연막;
    상기 게이트 절연막 상에 위치하며, 금속 산화물을 포함하는 액티브층;
    상기 액티브층을 커버하는 에치 스토퍼; 및
    상기 액티브층의 일측에 콘택하는 소스 전극 및 상기 액티브층의 타측에 콘택하는 화소 전극을 포함하며,
    상기 소스 전극과 상기 화소 전극은 상기 액티브층을 사이에 두고 배치되고,
    상기 화소전극의 일부 영역은 상기 액티브층의 타측 단부와 수직방향으로 중첩되고, 상기 소스전극의 일부 영역은 상기 액티브층의 일측 단부와 수직방향으로 중첩되는 박막 트랜지스터 기판.
  2. 제1 항에 있어서,
    상기 화소 전극은 상기 액티브층의 일측 하부에 직접적으로 콘택하는 박막 트랜지스터 기판.
  3. 제2 항에 있어서,
    상기 화소 전극은 상기 에치 스토퍼에 의해 완전히 덮혀지는 박막 트랜지스터 기판.
  4. 제1 항에 있어서,
    상기 에치 스토퍼 상에 위치하며, 상기 액티브층에 인접하게 배열되는 데이터 라인;
    상기 데이터 라인 및 상기 에치 스토퍼 상에 위치하는 패시베이션막; 및
    상기 패시베이션막 상에 위치하는 공통 전극을 더 포함하며,
    상기 소스 전극은 상기 게이트 절연막 상에 위치하는 박막 트랜지스터 기판.
  5. 제4 항에 있어서,
    상기 패시베이션막은 상기 액티브층의 일측 상부를 노출하는 제1 비어홀 및 상기 데이터 라인을 노출하는 제2 비어홀을 포함하는 박막 트랜지스터 기판.
  6. 제5 항에 있어서,
    상기 소스 전극은 상기 제1 비어홀과 상기 제2 비어홀을 통해 상기 액티브층의 일측 상부와 상기 데이터 라인에 콘택하는 박막 트랜지스터 기판.
  7. 제6 항에 있어서,
    상기 소스 전극은 상기 공통 전극과 동일한 물질로 이루어진 박막 트랜지스터 기판.
  8. 제1 항에 있어서,
    상기 소스 전극은 상기 액티브층의 일측 하부에 직접적으로 콘택하는 박막 트랜지스터 기판.
  9. 제8 항에 있어서,
    상기 화소 전극은 상기 에치 스토퍼 상에 위치하여, 상기 에치 스토퍼에 형성된 비어홀을 통해 상기 액티브층에 콘택하는 박막 트랜지스터 기판.
  10. 제9 항에 있어서,
    상기 소스 전극은 상기 에치 스토퍼에 의해 완전히 덮혀지는 박막 트랜지스터 기판.
  11. 기판 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 금속 산화물을 포함하는 액티브층을 형성하는 단계;
    상기 액티브층을 커버하는 에치 스토퍼를 형성하는 단계; 및
    상기 액티브층의 일측에 콘택하는 소스 전극 및 상기 액티브층의 타측에 콘택하는 화소 전극을 형성하는 단계를 포함하며,
    상기 소스 전극과 상기 화소 전극은 상기 액티브층을 사이에 두고 배치되고,
    상기 화소전극의 일부 영역은 상기 액티브층의 타측 단부와 수직방향으로 중첩되고, 소스전극의 일부 영역은 상기 액티브층의 일측 단부와 수직방향으로 중첩되도록 형성되는 박막 트랜지스터 기판의 제조방법.
  12. 제11 항에 있어서,
    상기 소스 전극이 형성된 상기 기판 상에 패시베이션막을 형성하는 단계; 및
    상기 패시베이션막 상에 공통 전극을 형성하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조방법.
  13. 기판 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 화소 전극을 형성하는 단계;
    상기 게이트 절연막 상에 금속 산화물을 포함하는 액티브층을 형성하되, 상기 화소 전극의 일측에 콘택하도록 형성하는 단계;
    상기 액티브층과 상기 화소 전극 상에 에치 스토퍼를 형성하는 단계;
    상기 에치 스토퍼 상에 상기 액티브층과 인접하도록 데이터 라인을 형성하는 단계;
    상기 데이터 라인이 형성된 상기 기판 상에 패시베이션막을 형성하되, 상기 액티브층을 노출하는 제1 비어홀 및 상기 데이터 라인을 노출하는 제2 비어홀을 형성하는 단계; 및
    상기 패시베이션막 상에 공통 전극 및 소스 전극을 형성하되, 상기 소스 전극은 상기 제1 비어홀 및 상기 제2 비어홀을 통해 상기 액티브층과 상기 데이터 라인에 콘택하도록 형성하는 박막 트랜지스터 기판의 제조방법.
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