KR101243667B1 - 폴리실리콘 액정표시소자 및 그 제조방법 - Google Patents

폴리실리콘 액정표시소자 및 그 제조방법 Download PDF

Info

Publication number
KR101243667B1
KR101243667B1 KR1020050110964A KR20050110964A KR101243667B1 KR 101243667 B1 KR101243667 B1 KR 101243667B1 KR 1020050110964 A KR1020050110964 A KR 1020050110964A KR 20050110964 A KR20050110964 A KR 20050110964A KR 101243667 B1 KR101243667 B1 KR 101243667B1
Authority
KR
South Korea
Prior art keywords
layer
ohmic contact
electrode
forming
semiconductor layer
Prior art date
Application number
KR1020050110964A
Other languages
English (en)
Other versions
KR20070053029A (ko
Inventor
김유진
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020050110964A priority Critical patent/KR101243667B1/ko
Publication of KR20070053029A publication Critical patent/KR20070053029A/ko
Application granted granted Critical
Publication of KR101243667B1 publication Critical patent/KR101243667B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
    • G02F2201/123—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode pixel

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 폴리실리콘 액정표시소자 및 그 제조방법에 관한 것으로, 회절마스크인 제 1 마스크를 적용하여 화소전극과 액티브 패턴을 형성하고, 제 2 마스크를 적용하여 게이트 전극을 형성하고, 제 3 마스크를 적용하여 컨택홀을 형성하고 제 4 마스크를 적용하여 소스 전극을 형성함으로써 폴리실리콘 액정표시소자의 제조 공정을 단축할 수 있다.
폴리실리콘, 액정표시소자, 4마스크, 수직 채널

Description

폴리실리콘 액정표시소자 및 그 제조방법{POLYSILICON LIQUID CRYSTAL DISPLAY DEVICE AND METHOD FOR FABRICATING THEREOF}
도 1a는 종래의 폴리실리콘 액정표시소자의 단위화소의 평면도.
도 1b는 종래의 폴리실리콘 액정표시소자의 단면도.
도 2a~2f는 종래의 폴리실리콘 액정표시소자의 제조공정을 순서대로 나타낸 단면도.
도 3는 본 발명의 일 실시 예에 의한 단위화소의 평면도.
도 4a는 본 발명의 일 실시 예에 의한 박막트랜지스터의 단면도.
도 4b는 본 발명의 다른 실시 예에 의한 박막트랜지스터의 단면도.
도 5a~5f는 본 발명의 액정표시소자의 제조공정을 순서대로 나타낸 단면도들.
**************도면의 주요부분에 대한 부호의 설명************
310:화소전극 410:드레인 전극
304:액티브 패턴 405,406,407:반도체층
301a:게이트 전극 305:소스 전극
401,402:절연층 420:스토리지 전극
302:스토리지 라인
본 발명은 폴리실리콘 액정표시소자의 제조방법에 관한 것으로, 특히 기판과 소정의 각을 가지는 채널을 포함하는 박막트랜지스터를 구비하는 액정표시소자의 구조 및 그 제조방법에 관한 것이다.
최근 영상표시장치에 관한 관심이 고조되고 휴대가 가능한 정보매체를 이용하려는 요구가 높아지면서 기존의 표시장치인 브라운관(Cathode Ray Tube; CRT)을 대체하는 경량 박막형 평판표시장치(Flat Panel Display; FPD)에 대한 연구 및 상업화가 활발하게 이루어지고 있다. 특히, 이러한 평판표시장치 중 액정표시장치는 액정의 광학적 이방성을 이용하여 이미지를 표현하는 장치로서, 해상도와 컬러표시 및 화질 등에서 우수하여 노트북이나 데스크탑 모니터 등에 적용되고 있다.
상기 액정표시장치는 크게 제 1 기판인 컬러필터(color filter) 기판과 제 2 기판인 어레이(array) 기판 및 상기 컬러필터 기판과 어레이 기판 사이에 형성된 액정층(liquid crystal layer)으로 구성된다.
상기 액정표시장치의 스위칭소자로는 일반적으로 박막트랜지스터를 사용하며, 상기 박막트랜지스터의 채널층으로 비정질 실리콘(amorphous silicon) 또는 다결정 실리콘(polycrystalline silicon)을 사용할 수 있다.
한편, 상기 액정표시장치의 제조공정은 기본적으로 박막트랜지스터를 포함하는 어레이 기판의 제작에 다수의 마스크 공정(즉, 포토리소그래피 (photolithography) 공정)을 필요로 하므로 생산성 면에서 상기 마스크 공정의 수를 줄이는 방법이 요구되고 있다.
도 1a는 일반적인 액정표시장치의 어레이 기판 일부를 나타내는 평면도이며 도 1b는 도 1의 절단선 I-I에 의해 나타나는 절단면도로써, 실제의 액정표시장치에서는 N개의 게이트라인과 M개의 데이터라인이 교차하여 N×M개의 화소가 존재하지만 설명의 편의상 도면에는 단지 하나의 화소만을 나타내었다.
도면에 도시된 바와 같이, 상기 어레이 기판(10)은 화소영역 위에 형성된 화소전극(18), 상기 기판(10) 위에 종횡으로 배열된 게이트라인(16)과 데이터라인(17), 그리고 상기 게이트라인(16)과 데이터라인(17)의 교차영역에 형성된 스위칭소자인 박막트랜지스터를 포함한다.
상기 박막트랜지스터는 게이트라인(16)에 연결된 게이트전극(21), 데이터라인(17)에 연결된 소오스전극(22) 및 화소전극(18)에 연결된 드레인전극(23)으로 구성된다. 또한, 상기 박막트랜지스터는 게이트전극(21)과 소오스/드레인전극(22, 23)의 절연을 위한 제 1 절연막(31)과 제 2 절연막(32) 및 상기 게이트전극(21)에 공급되는 게이트 전압에 의해 소오스전극(22)과 드레인전극(23) 간에 전도채널(conductive channel)을 형성하는 액티브층(24)을 포함한다.
이 때, 상기 제 1 절연막과 제 2 절연막에 형성된 제 1 콘택홀(40a)을 통해 상기 소오스전극(22)은 액티브층(24)의 소오스영역과 전기적으로 접속하며 상기 드레인전극(23)은 액티브층(24)의 드레인영역과 전기적으로 접속하게 된다. 또한, 상기 드레인전극(23) 위에는 제 2 콘택홀(40b)이 형성된 제 3 절연막(33)이 있어, 상 기 제 2 콘택홀(40b)을 통해 상기 드레인전극(23)과 화소전극(18)이 전기적으로 접속되게 된다.
이하, 도 2a 내지 도 2f를 참조하여 종래의 액정표시소자의 제조공정을 자세히 설명한다.
도 2a 내지 도 2f는 도 1에 도시된 액정표시소자의 I-I선에 따른 제조공정을 나타내는 수순도이다.
먼저, 도 2a에 도시된 바와 같이, 유리와 같은 투명 기판(30) 위에 포토리소그래피 공정을 이용하여 폴리실리콘으로 이루어진 액티브층(24)을 형성한다.
다음으로, 도 2b에 도시된 바와 같이, 상기 액티브층(24)이 형성된 기판(30) 전면에 차례대로 제 1 절연막(31)을 형성한다.
다음으로 도 2c를 참조하면, 상기 제 1 절연막(31)상에 게이트 전극을 구성하는 도전성의 메탈층을 증착하고, 포토리소그래피 공정을 이용하여 상기 도전성 메탈층을 패터닝함으로써 상기 액티브층(24) 위에 제 1 절연막(15a)이 개재된 게이트전극(21)을 형성한다.
이후, 상기 게이트전극(21)을 마스크로 적용하여 상기 액티브층(24)의 소정영역에 p+ 또는 n+의 고농도의 불순물 이온을 주입하여 소오스/드레인영역을 형성한다. 상기 소오스/드레인영역은 액티브 패턴과 소오스/드레인전극과의 오믹-콘택(ohmic contact)을 위해 형성한다.
다음으로, 도 2d에 도시된 바와 같이, 상기 게이트전극(21)이 형성된 기판(30) 전면에 층간 절연막으로써 제 2 절연막(32)을 증착한 후 포토리소그래피 공정 을 통해 상기 제 1 절연막(31)과 제 2 절연막(32)을 일부 제거하여 소오스/드레인영역과 소오스/드레인전극 간의 전기적 접속을 위한 제 1 콘택홀(40a)을 형성한다.
이 후, 도 2e에 도시된 바와 같이, 도전성 금속을 기판(30) 전면에 증착한 후 포토리소그래피 공정을 이용하여 상기 제 1 콘택홀(40a)을 통해 소오스영역과 연결되는 소오스전극(22) 및 드레인영역과 연결되는 드레인전극(23)을 형성한다. 이 때, 상기 소오스전극(22)을 구성하는 도전성 금속의 일부는 연장되어 데이터라인을 구성하게 된다.
다음으로, 도 2f에 도시된 바와 같이, 상기 기판(30) 전면에 아크릴(Acryl)과 같은 유기절연막인 제 3 절연막(33)을 증착한 후 포토리소그래피 공정을 이용하여 드레인전극(23)의 일부를 노출시키는 제 2 콘택홀(40b)을 형성한다.
마지막으로, 상기 제 3 절연막(33)이 형성된 기판(30) 전면에 인듐-틴-옥사이드(Indium Tin Oxide; ITO)와 같은 투명 도전성 물질을 증착한 후 포토리소그래피 공정을 이용하여 상기 제 2 콘택홀(40b)을 통해 드레인전극(23)과 연결되는 화소전극(18)을 형성한다.
상기한 바와 같이 폴리실리콘 박막트랜지스터를 포함하는 액정표시소자의 제조에는 액티브 패턴, 게이트전극, 제 1 콘택홀, 소오스/드레인전극, 제 2 콘택홀 및 화소전극 등을 패터닝하는데 포토리소그래피 공정을 필요로 한다.
상기 포토리소그래피 공정은 마스크에 그려진 패턴(pattern)을 박막이 증착된 기판 위에 전사시켜 원하는 패턴을 형성하는 일련의 공정으로 감광액 도포, 노광, 현상 공정 등 다수의 공정으로 이루어져 있다. 그 결과 다수의 포토리소그래피 공정은 생산 수율을 떨어뜨리며 형성된 박막트랜지스터에 결함이 발생될 확률을 높이게 하는 등 문제점이 있었다.
특히, 패턴을 형성하기 위하여 설계된 마스크는 매우 고가이어서, 공정에 적용되는 마스크수가 증가하면 액정표시장치의 제조비용이 이에 비례하여 상승하는 문제점이 있었다.
본 발명은 상기한 문제점을 해결하고자 폴리실리콘 박막트랜지스터를 적용하는 액정표시소자를 제조하는데 적용되는 마스크 수를 줄이고자 하는 것을 목적으로 한다. 특히, 본 발명은 소스 및 드레인 전극이 수직을 배열되며 게이트 전극이 측면으로 배열되는 수직형 TFT를 형성하여 마스크 공정 수를 줄인다.
본 발명은 기판과; 상기 기판의 상면에 형성된 화소전극과; 상기 화소전극 상면의 일부 영역 위에 형성되는 드레인 전극과; 상기 드레인 전극의 상면에 형성된 제 1 오믹 컨택층과, 상기 제1오믹컨택층의 상면에 형성된 반도체층과, 상기 반도체층의 상면에 형성된 제 2 오믹 컨택층으로 이루어진 액티브 패턴과; 상기 액티브 패턴의 측면에 형성되는 게이트 전극과; 상기 제 2 오믹 컨택층과 연결되는 소스 전극으로 구성되며, 상기 제1오믹컨택층, 반도체층, 제2오믹컨택층으로 이루어진 액티브패턴은 사다리 꼴로 측면이 경사를 형성하고 상기 게이트전극은 액티브패턴의 경사진 측면과 마주하는 것을 특징으로 한다.
또한, 본 발명은 기판상에 투명전극물질층을 형성하는 단계와; 상기 투명전극물질층상에 제1도전층과 반도체층을 적층하고 상기 투명전극물질층, 제1도전층 및 반도체층을 패터닝하여 기판 상면에 화소전극을 형성하고 상기 화소전극 상면의 일부 영역 위에 드레인전극 및 제 1 오믹 컨택층, 상기 제1오믹컨택층 상면에 형성된 반도체층, 상기 반도체층 상면에 형성된 제 2 오믹 컨택층으로 이루어진 액티브 패턴을 형성하는 단계와; 기판 전체에 걸쳐 상기 액티브 패턴을 덮는 제 1 절연층을 형성하는 단계와; 상기 액티브 패턴의 측면의 제1절연층 위에 게이트 전극을 형성하는 단계와; 기판 전체에 걸쳐 상기 게이트 전극을 덮는 제 2 절연층을 형성하는 단계와; 상기 제 2 절연층상에 상기 액티브 패턴과 연결되는 소스 전극을 형성하는 단계를 포함하며, 상기 제1오믹컨택층, 반도체층, 제2오믹컨택층으로 이루어진 액티브패턴은 사다리 꼴로 측면이 경사를 형성하고 상기 게이트전극은 액티브패턴의 경사진 측면과 마주하는 것을 특징으로 한다.
삭제
이하, 도 3 및 4a를 참조하여 본 발명의 일 실시 예에 의한 액정표시소자의 평면구조 및 단면구조를 살펴본다.
도 3을 참조하면, 기판상에는 복수의 게이트 라인(301)과 복수의 데이터 라인(303)에 의해 단위화소 영역이 정의된다. 상기 단위화소영역에 화소전극(310)이 형성된다. 상기 화소전극(310)은 기판상에 직접 형성되는 것이 특징이다. 또한, 상기 화소영역 중 게이트 라인(301)과 데이터 라인(303)의 교차 영역에 박막트랜지스터가 형성된다.
상기 박막트랜지스터는 데이터 라인(303)으로 부터 분기하는 소스 전극(305)와 컨택홀을 통해 연결되며, 도 3에는 도시되지 않았지만, 화소전극과 직접 접촉하고 액티브 패턴 아래 형성되는 드레인 전극을 구비한다. 또한, 상기 박막트랜지스터는 결정화된 진성의 반도체층을 채널 층으로 구비하고 상기 채널층인 반도체층의 상하 면에 형성되며 불순물 이온이 도핑된 결정질의 오믹 컨택층을 포함하는 액티브 패턴을 구비한다.
한편, 상기 박막트랜지스터는 상기 액티브 패턴의 측면에 형성되는 게이트 전극(301a)을 더 구비한다. 그러므로 상기 게이트 전극(301a)에 의해 액티브 패턴에 기판과 소정의 각을 이루는 채널이 형성된다. 즉, 본 발명의 박막트랜지스트는 실질적으로 수평이 아닌 기판과 소정의 각을 이루는 채널을 구비한다.
이하, 도 4a를 참조하여 본 발명의 박막트랜지스터의 단면 구조를 살펴본다.
도 4a를 참조하면, 기판(300)상에 ITO등으로 구성되는 투명전극물질로 구성되는 화소전극(310)이 형성된다. 또한, 상기 화소전극(310)상에는 사다리 꼴의 액티브 패턴(304)가 형성된다. 상기 액티브 패턴(304)과 화소전극(310)사이에는 드레인 전극(410)이 형성되어 액티브 패턴(304)와 화소전극(310)을 서로 연결한다.
한편, 상기 액티브 패턴(304)은 제 1 오믹 컨택층(405)와 제 2 오믹 컨택층(407)과 그 사이에 형성되는 진성의 반도체층(406)으로 구성된다. 상기 제 1, 2 오믹 컨택층(405,407)은 불순물 이온이 도핑된 결정질 실리콘층이며, 상기 반도체층(406)은 결정질의 진성 반도체이다.
특히, 상기 액티브 패턴(304)은 사다리 꼴로 측면이 경사를 이룬다. 상기 경 사를 이루는 측면에 게이트 전극(301a)이 형성되어 주사신호가 게이트 전극(301a)에 인가되면 액티브 패턴(304)에는 수직의 채널이 형성된다.
상기 게이트 전극(301a)과 액티브 패턴(304)사이에는 게이트 절연층인 제 1 절연층(401)이 형성되어 있다. 상기 제 1 절연층(401)상에는 게이트 라인과 평행한 스토리지 라인(302)가 더 형성되어 있다. 상기 스토리지 라인(302)와 화소전극(310)은 스토리지 커패시터를 구성하여 화상신호를 일정시간 유지시킨다.
상기 게이트 전극(301a) 및 스토리지 라인(302)은 제 2 절연층(402)에 의해 덮여지고 상기 제 2 절연층(402)에는 상기 제 2 오믹 컨택층(407)을 노출시키는 컨택홀이 형성되어 있다. 또한, 상기 제 2 절연층(402)상에는 상기 컨택홀을 통해 상기 제 2 오믹 컨택층(407)과 연결되는 소스 전극(305)이 형성되어 있다. 그리고 상기 소스 전극(305)은 더 연장되어 데이터 라인(미도시)을 구성한다.
그러므로 데이터 라인으로 부터 제공되는 화상신호는 소스 전극(305)과 제 2 오믹 컨택층(407)과 반도체층(406)인 채널층과 제 1 오믹 컨택층(405)과 드레인 전극(410)을 통해 화소전극(310)에 제공된다.
도 4b는 스토리지 커패시턴스 용량을 더 커게한 본 발명의 다른 실시 예의 단면도이다.
도 4b는 제 2 절연층(402)상에 화소전극(310)과 연결되는 스토리지 전극(420)을 더 형성하여 커패시턴스 용량을 증가 시킨다. 즉, 스토리지 라인(302)과 스토리지 전극(420)사이 및 스토리지 라인(302)와 화소전극(310)사이에 커패시턴스가 형성되어 스토리지 커패시턴스가 증가한다.
이하, 도 5a~5f를 참조하여 본 발명의 액정표시소자 제조방법을 살펴본다.
도 5a를 참조하면, 기판(300)상에 ITO 또는 IZO등의 투명전극물질을 스퍼터링 방법으로 증착한다. 상기 투명전극물질은 기판(300)상에 직접 증착되며 이후 패터닝되어 화소전극을 구성한다.
이어서, 상기 투명전극물질층(310a)상에 제 1 도전층(410a)을 스퍼터링 방법등에 의해 형성한 다음, 비정질의 제 1 반도체층(410a)을 플라즈마화하기상증착방법(PECVD)등에 의해 형성한다. 이어서, 상기 제 1 반도체층(410a)에 p형 또는 n형의 불순물 이온을 주입하고 결정화한다. 상기 결정화공정에는 엑시머 레이저를 이용하는 엑시머 레이저 결정화 방법(ELC), 고온 가열하는 가열방법, 수평으로 결정을 성장시키는 순차적수평결정화방법(SLS)등의 방법을 통해 형성하는 것이 가능하다.
상기 결정화 공정을 통해 제 1 반도체층(405a)은 결정질의 반도체층으로 변하고 이온이 도핑되어 손상을 입은 제 1 반도체층(405a)은 어닐링된다. 상기 불순물 이온이 포함된 결정질 반도체층(405a)은 제 1 오믹 컨택층이 된다. 즉, 상기 이온 주입 공정은 상기 제 1 반도체층이 상기 도전층(310a)과 오믹 컨택되도록 한다.
이어서, 상기 결정화된 제 1 오믹 컨택층(405a) 상에 진성의 제 2반도체층(406a)을 PECVD방법등에 의해 형성한다. 상기 제 2반도체층(406a)은 채널층을 구성하는 것으로 불순물 이온이 포함되지 않는 진성 반도체이다. 이어서, 상기 제 2반도체층(406a)을 레이저 결정화 방법등에 의해 결정화한다.
이어서, 상기 제 2반도체층(406a)상에 비정질의 제 3 반도체층을 형성하고 불순물 이온을 주입한 다음, 레이저 결정화 방법등으로 결정화를 진행한다. 이때, 상기 제 3 반도체층(407a)은 순간적으로 결정화를 이룰 수 있는 레이저 결정화 방법을 사용하는 것이 바람직하다. 왜냐하면, 레이저 결정화 방법을 통해 불순물이 도핑된 제 3 반도체층(407a)을 결정화하면, 결정화가 매우 짧은 시간에 이루어기지 때문에 제 3 반도체층(407a)에 포함되는 불순물이 상기 진성의 제 2 반도체층(406a)으로 확산되어 침투하는 것을 막을 수 있다. 상기 결정화된 제 3 반도체층(407a)은 제 2 오믹 컨택층을 이룬다.
상기 제 1 및 제 3 반도체층(405a,407a)에 도핑되는 불순물은 동일한 종류의 것을 사용한다. 즉, n형의 불순물이 제 1 반도체층(405a)에 주입되면 제 3 반도체층(407a)에도 동일한 종류의 불순물 이온을 주입한다.
증착과 결정화 공정을 반복하여 제 1,2,3 반도체층을 형성한 다음, 도 5b를 참조하면, 상기 제 2 오믹 컨택층(407a)상기 감광막을 도포하고 노광 및 현상하여 제 1 감광막 패턴(510)을 형성한다. 상기 제 1 감광막 패턴(510)은 회절노광에 의해 형성되는 것으로 회절노광에 의해 상대적으로 얇은 두께의 제 1 영역(510b)과 상대적으로 두꺼운 제 2 영역(510a)을 포함한다. 상기 제 1 영역(510b)은 화소영역을 정의하며, 제 1 영역(510a)은 액티브 패턴을 정의한다.
이어서, 도 5c를 참조하면, 상기 제 1 감광막 패턴(510)을 마스크로 적용하여 상기 제1,2,3반도체층(405a,406a,407a)과, 제 1 도전층(410a)을 식각한다. 상기 식각공정에서 화소전극이 형성된다. 그러나 화소전극은 화소영역 상에 여전히 제 1 도전층과 반도체층들이 존재하므로 상기 제 1 도전층과 반도체층들을 제거하기 위 해 상기 제 1 감광막 패턴(510)을 에이싱하여 제 1 영역(510b)을 제거한다. 그 결과 도 5d를 참조하면, 제 1 감광막 패턴(510)은 액티브 패턴을 정의하는 제 2 감광막 패턴(510c)이 되고 상기 제 2 감광막 패턴(510c)를 마스크로 적용하여 노출되는 반도체층들과 제 1 도전층(410a)을 제거하여 액티브 패턴을 형성한다.
이때, 상기 반도체층들(405a,406a,407a)들은 측면이 경사를 이루도록 식각하기 위해 CHF3가스를 주원료로 하는 건식식각을 한다. 이때 건식식각 중 발생하는 식각 부생성물들이 식각되는 반도체층의 측면에 식각 차단 벽을 형성하여 반도체층들(405a,406a,407a)은 측면이 경사를 이루도록 식각된다.
상기 액티브 패턴의 측면이 경사지면 이후 형성되는 게이트 전극이 손쉽게 형성될 수 있다.
도 5d를 참조하면, 제 2 감광막 패턴(510c)을 이용한 식각공정에 의해 측면이 경사를 이루면서 제 1,2,3 반도체층(405,406, 407)이 차례로 쌓인 액티브 패턴(304)과 상기 액티브 패턴(304)과 화소전극(310)사이에 형성되는 드레인 전극(410)과 화소영역(520)의 투명전극이 노출되는 화소전극(310)이 형성된다. 그러므로 회절마스크를 사용하는 제 1 마스크 공정을 통해 화소전극(310)과 액티브 패턴(304)이 형성된다.
이어서, 도 5e를 참조하면, 상기 액티브 패턴(304) 및 화소전극(310)을 덮는 제 1 절연층(401)을 PECVD방법등에 의해 형성한다. 상기 제 1 절연층(401)은 실리콘질화막 또는 실리콘 산화막일 수 있다.
이어서, 상기 제 1 절연층(401)상에 제 2 도전층을 형성하고 포토리소그래피 공정을 진행하여 게이트 전극(301a)과 스토리지 라인(302)를 형성한다. 특히, 상기 게이트 전극(301a)은 상기 액티브 패턴(304)의 경사진 측면에 형성되어 채널이 수직으로 형성되게 한다. 본 발명의 TFT는 채널층 즉, 진성의 반도체층을 가운데 두고 상하로 오믹 컨택층이 형성되기 때문에 채널이 수직으로 형성되는 것이 특징이다. 그러므로 채널의 원할한 동작을 위해 게이트 전극(310a)이 액티브 패턴(304)의 경사진 측면에 형성되는 것이 바람직하다.
이어서, 도 5f를 참조하면, 상기 게이트 전극(301a)과 스토리지 라인(302)를 절연시키는 제 2 절연층(402)을 형성한다. 이어서, 상기 제 2 절연층(402)상에 상기 제 2 오믹 컨택층(407)을 노출시키는 컨택홀(430)을 형성하고, 상기 컨택홀(430)을 통해 상기 제 2 오믹 컨택층(407)과 연결되는 소스 전극(305)을 상기 제 2 절연층(402)상에 형성한다.
상기 소스 전극(305)은 더 연장되어 데이터 라인과 연결된다.
그러므로 본 발명은 제 1 마스크를 이용하여 화소전극과 액티브 패턴을 형성하며 제 2 마스크를 이용하여 게이트 전극을 형성하며, 제 3 마스크를 이용하여 컨택홀을 형성하며 제 4 마스크를 이용하여 소스 전극을 형성하여 단지 4개의 마스크만을 사용하여 폴리실리콘 액정표시소자를 완성한다.
본 발명은 상기에서 살핀 바와 같이, 폴리실리콘 TFT를 구비하는 액정표시소자를 단지 4개의 마스크만을 사용하여 완성함으로써 공정을 획기적으로 줄일 수 있다. 또한, 제 1 오믹 컨택층 및 채널로 사용되는 진성의 반도체층을 형성할 때 임 의의 결정화 방법을 사용할 수 있어 결정화방법의 선택의 폭이 넓다. 또한 제 2 오믹 컨택층을 형성함에 있어 레이저 결정화 방법을 사용함으로써 불순물 이온이 채널층으로 확산되는 것을 방지한 채 제 2 오믹 컨택층을 결정화할 수 있다.
또한, 통상의 액정표시소자에서 박막트랜지스터의 크기는 게이트 라인 및 게이트 전극의 선폭에 의해 결정되며, 게이트 전극의 선폭을 미세하게 형성하는 데에는 장비 및 공정상 어려움이 있다. 그러나 본 발명의 박막트랜지스트는 액티브 패턴의 폭에 의해 박막트랜지스터의 크기를 결정할 수 있어 식각 기술에 따라 박막트랜지스터의 크기를 현재보다 매우 미세하게 예를 들어 Å단위로 제작하는 것도 가능하다.

Claims (13)

  1. 기판과;
    상기 기판의 상면에 형성된 화소전극과;
    상기 화소전극 상면의 일부 영역 위에 형성되는 드레인 전극과;
    상기 드레인 전극의 상면에 형성된 제 1 오믹 컨택층과, 상기 제1오믹컨택층의 상면에 형성된 반도체층과, 상기 반도체층의 상면에 형성된 제 2 오믹 컨택층으로 이루어진 액티브 패턴과;
    상기 액티브 패턴의 측면에 형성되는 게이트 전극과;
    상기 제 2 오믹 컨택층과 연결되는 소스 전극으로 구성되며,
    상기 제1오믹컨택층, 반도체층, 제2오믹컨택층으로 이루어진 액티브패턴은 사다리 꼴로 측면이 경사를 형성하고 상기 게이트전극은 액티브패턴의 경사진 측면과 마주하는 것을 특징으로 하는 액정표시소자.
  2. 삭제
  3. 제 1 항에 있어서, 상기 제 1 오믹 컨택층,반도체층 및 제 2 오믹 컨택층은 결정화된 실리콘층인 것을 특징으로 하는 액정표시소자.
  4. 제 1 항에 있어서,상기 반도체층은 채널을 구성하는 진성 반도체층인 것을 특징으로 하는 액정표시소자.
  5. 제 1 항에 있어서, 상기 게이트 전극과 동일층상에 형성되는 스토리지 라인 을 더 구비하는 것을 특징으로 하는 액정표시소자.
  6. 제 5 항에 있어서, 상기 소스 전극과 동일층상에 형성되며, 상기 화소전극과 연결되는 스토리지 전극을 더 구비하는 것을 특징으로 하는 액정표시소자.
  7. 기판상에 투명전극물질층을 형성하는 단계와;
    상기 투명전극물질층상에 제1도전층과 반도체층을 적층하고 상기 투명전극물질층, 제1도전층 및 반도체층을 패터닝하여 기판 상면에 화소전극을 형성하고 상기 화소전극 상면의 일부 영역 위에 드레인전극 및 제 1 오믹 컨택층, 상기 제1오믹컨택층 상면에 형성된 반도체층, 상기 반도체층 상면에 형성된 제 2 오믹 컨택층으로 이루어진 액티브 패턴을 형성하는 단계와;
    기판 전체에 걸쳐 상기 액티브 패턴을 덮는 제 1 절연층을 형성하는 단계와;
    상기 액티브 패턴의 측면의 제1절연층 위에 게이트 전극을 형성하는 단계와;
    기판 전체에 걸쳐 상기 게이트 전극을 덮는 제 2 절연층을 형성하는 단계와;
    상기 제 2 절연층상에 상기 액티브 패턴과 연결되는 소스 전극을 형성하는 단계를 포함하며,
    상기 제1오믹컨택층, 반도체층, 제2오믹컨택층으로 이루어진 액티브패턴은 사다리 꼴로 측면이 경사를 형성하고 상기 게이트전극은 액티브패턴의 경사진 측면과 마주하는 것을 특징으로 하는 액정표시소자 제조방법.
  8. 제 7항에 있어서, 상기 투명전극물질층상에 드레인전극 및 액티브 패턴을 형성하는 단계는
    상기 투명전극물질층상에 제 1 도전층을 형성하는 단계와;
    상기 제 1 도전층상에 제 1 오믹 컨택층을 형성하는 단계와;
    상기 제 1 오믹 컨택층상에 진성의 반도체층을 형성하는 단계와;
    상기 반도체층상에 제 2 오믹 컨택층을 형성하는 단계와;
    상기 제 2 오믹 컨택층상에 감광막을 도포하고 회절노광하여 제 1 감광막 패 턴을 형성하는 단계와;
    상기 제 1 감광막 패턴을 마스크로 적용하여 화소전극을 형성하는 단계와;
    상기 제 1 감광막 패턴을 에이싱하여 제 2 감광막 패턴을 형성하는 단계와;
    상기 제 2 감광막 패턴을 마스크로 적용하여 화소영역의 상기 제 1,2 오믹 컨택층 및 반도체층을 패턴닝하는 단계를 포함하는 것을 특징으로 하는 액정표시소자 제조방법.
  9. 제 8 항에 있어서, 상기 제 1 및 제 2 오믹 컨택층을 형성하는 단계는
    기판상에 비정질의 반도체층을 형성하는 단계와;
    상기 반도체층에 불순물 이온을 주입하는 단계와;
    상기 반도체층을 결정화하는 단계를 포함하는 것을 특징으로 하는 액정표시소자 제조방법.
  10. 제 8 항에 있어서, 상기 제 1 감광막 패턴은 액티브 패턴을 정의하는 제 1 감광막 패턴부와 화소영역을 정의하는 제 2 감광막 패턴부를 포함하는 것을 특징으로 하는 액정표시소자 제조방법.
  11. 삭제
  12. 제 7 항에 있어서, 상기 게이트 전극이 형성되는 단계에서 스토리지 라인이 더 형성되는 것을 특징으로 하는 액정표시소자 제조방법.
  13. 제 12항에 있어서, 상기 소스 전극이 형성되는 단계에서 상기 화소전극과 연결되는 스토리지 전극이 더 형성되는 것을 특징으로 하는 액정표시소자 제조방법.
KR1020050110964A 2005-11-18 2005-11-18 폴리실리콘 액정표시소자 및 그 제조방법 KR101243667B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050110964A KR101243667B1 (ko) 2005-11-18 2005-11-18 폴리실리콘 액정표시소자 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050110964A KR101243667B1 (ko) 2005-11-18 2005-11-18 폴리실리콘 액정표시소자 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20070053029A KR20070053029A (ko) 2007-05-23
KR101243667B1 true KR101243667B1 (ko) 2013-03-18

Family

ID=38275520

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050110964A KR101243667B1 (ko) 2005-11-18 2005-11-18 폴리실리콘 액정표시소자 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR101243667B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10224435B2 (en) 2016-11-21 2019-03-05 Samsung Display Co., Ltd. Transistor, manufacturing method thereof, and display device including the same
US10411046B2 (en) 2016-10-07 2019-09-10 Samsung Display Co., Ltd. Thin film transistor array substrate and fabricating method thereof
US11678531B2 (en) 2016-10-06 2023-06-13 Samsung Display Co., Ltd. Display device

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101484966B1 (ko) * 2008-07-07 2015-01-21 엘지디스플레이 주식회사 어레이 기판 및 이의 제조방법
KR101579135B1 (ko) * 2008-12-03 2015-12-22 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
KR101903565B1 (ko) 2011-10-13 2018-10-04 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
CN102779783B (zh) 2012-06-04 2014-09-17 北京京东方光电科技有限公司 一种像素结构及其制造方法、显示装置
KR101985246B1 (ko) * 2012-07-06 2019-06-03 엘지디스플레이 주식회사 금속 산화물을 포함하는 박막 트랜지스터 기판 및 그 제조방법
KR102512718B1 (ko) 2016-03-17 2023-03-23 삼성디스플레이 주식회사 박막트랜지스터 기판 및 이를 구비한 유기 발광 표시 장치, 박막트랜지스터 기판의 제조방법
KR102568778B1 (ko) 2016-05-12 2023-08-22 삼성디스플레이 주식회사 박막트랜지스터 및 이를 포함하는 표시 장치
KR102663404B1 (ko) * 2016-12-30 2024-05-08 엘지디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 디스플레이 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08340053A (ja) * 1995-06-13 1996-12-24 Sony Corp 半導体記憶装置およびその製造方法
KR20040053677A (ko) * 2002-12-17 2004-06-24 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판과 그 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08340053A (ja) * 1995-06-13 1996-12-24 Sony Corp 半導体記憶装置およびその製造方法
KR20040053677A (ko) * 2002-12-17 2004-06-24 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판과 그 제조방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11678531B2 (en) 2016-10-06 2023-06-13 Samsung Display Co., Ltd. Display device
US10411046B2 (en) 2016-10-07 2019-09-10 Samsung Display Co., Ltd. Thin film transistor array substrate and fabricating method thereof
US10651210B2 (en) 2016-10-07 2020-05-12 Samsung Display Co., Ltd. Thin film transistor array substrate and fabricating method thereof
US10224435B2 (en) 2016-11-21 2019-03-05 Samsung Display Co., Ltd. Transistor, manufacturing method thereof, and display device including the same

Also Published As

Publication number Publication date
KR20070053029A (ko) 2007-05-23

Similar Documents

Publication Publication Date Title
KR101243667B1 (ko) 폴리실리콘 액정표시소자 및 그 제조방법
US7666695B2 (en) Array substrates of liquid crystal display and fabrication method thereof
KR100816344B1 (ko) 다결정 규소용 마스크 및 이를 이용한 박막 트랜지스터의제조 방법
KR100496139B1 (ko) 광학용 마스크, 이를 이용한 비정질 실리콘막의 결정화방법 및 어레이 기판의 제조 방법
KR101274708B1 (ko) 평판 표시장치용 어레이 기판 및 그의 제조방법
US7790582B2 (en) Method for fabricating polysilicon liquid crystal display device
KR20030039653A (ko) 다결정 규소용 마스크 및 이를 이용한 박막 트랜지스터의제조 방법
JP2012014099A (ja) アクティブマトリックス基板、及び液晶装置
US7414691B2 (en) Liquid crystal display device with prevention of defective disconnection of drain/pixel electrodes by forming two conductive layers on top of entire pixel electrode and then removing a portion of both therefrom
KR100606448B1 (ko) ２마스크를 적용한 액정표시소자 제조방법
KR101013715B1 (ko) 액정표시소자 및 그 제조방법
KR20120007764A (ko) 마이크로 폴리실리콘을 이용한 박막트랜지스터를 포함하는 어레이 기판 및 이의 제조방법
KR20110066452A (ko) 패턴 형성 방법 및 박막 트랜지스터 어레이 기판의 제조 방법
CN110676267A (zh) 一种显示面板及其制造方法
KR100833956B1 (ko) 비정질 실리콘 결정화용 광학 마스크
KR101057902B1 (ko) 액정표시소자의 제조 방법
US7701524B2 (en) LCD device comprising the drain electrode connected to an upper and a side portion of the pixel electrode and fabrication method thereof
KR101086136B1 (ko) 폴리실리콘 액정표시소자 제조방법
CN117637766A (zh) 阵列基板的制作方法、阵列基板和显示面板
KR101050903B1 (ko) 다결정 실리콘 박막 트랜지스터 및 그 제조방법
KR101085126B1 (ko) 박막 트랜지스터 및 이의 제조 방법
KR20080053097A (ko) 마스크 및 이를 이용한 박막 트랜지스터 기판의 제조 방법
KR101392330B1 (ko) 평판표시패널 및 그 제조방법
JP2009224396A (ja) 薄膜トランジスタ基板、およびその製造方法、並びに表示装置
KR20050066643A (ko) 반투과형 액정표시장치 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160226

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180213

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20200219

Year of fee payment: 8