KR101085126B1 - 박막 트랜지스터 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 금속 촉매를 반도체층의 측부에 형성하여 결정화를 수직 방향없이 수평 방향으로만 진행하여 결정화를 균일하게 진행한 반도체층을 포함한 박막 트랜지스터 및 이의 제조 방법에 관한 것으로, 본 발명의 박막 트랜지스터의 제조 방법은 기판 상에 비정질 실리콘층, 제 1 게이트 절연막을 차례로 증착하는 단계와, 상기 제 1 게이트 절연막 상의 소정 부위에 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 마스크로 이용하여 상기 제 1 게이트 절연막을 1차 식각하고, 상기 비정질 실리콘층을 2차 식각하여 각각 제 1 게이트 절연막 패턴 및 반도체층 패턴을 형성하는 단계와, 상기 감광막 패턴을 포함한 기판 상에 금속 촉매를 증착하는 단계와, 상기 기판을 어닐링하여 상기 반도체층 패턴 측벽으로부터 금속 촉매를 유도하여 상기 반도체층 패턴을 결정화하는 단계와, 상기 제 1 게이트 절연막 패턴을 마스크로 하여 상기 반도체층 패턴을 선택적으로 제거하여 반도체층을 형성하는 단계와, 상기 반도체층을 포함한 기판 전면에 제 2 게이트 절연막을 증착하는 단계와, 상기 제 2 게이트 절연막 상의 소정 부위에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 상기 반도체층에 불순물 영역을 형성하는 단계와, 상기 게이트 전극을 포함한 제 2 게이트 절연막 상에 콘택 홀을 구비한 층간 절연막을 전면 증착하는 단계 및 상기 콘택 홀을 통해 상기 불순물 영역과 접촉하는 소오스/드레인 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
MILC(Metal Induced Lateral Crystallization: 금속 유도 측상 결정), 저온 폴리 실리콘, 결정화 방향, MIC(Metal Induced Crystallization: 금속 유도 결정), 금속 촉매
Description
도 1은 일반적인 액정 표시 장치를 나타낸 분해 사시도
도 2a 내지 도 2d는 종래의 박막 트랜지스터 제조 방법을 나타낸 공정 단면도
도 3은 종래의 박막 트랜지스터의 평면도
도 4는 종래의 박막 트랜지스터의 결정화 방법이 적용되는 반도체층을 나타낸 단면도
도 5a 내지 도 5i는 본 발명의 박막 트랜지스터의 제조 방법을 나타낸 공정 단면도
도 6은 본 발명의 박막 트랜지스터의 반도체층의 평면도
도 7은 본 발명의 결정화 방법이 적용되는 반도체층을 나타낸 단면도
도 8은 반도체층의 결정화 영역 조절을 나타낸 평면도
*도면의 주요 부분을 나타낸 부호 설명*
100 : 기판 101 : 버퍼 산화막
102 : 비정질 실리콘층 102a : 반도체층 패턴
102b : 반도체층 103: 제 1 게이트 절연막
103a : 제 1 게이트 절연막 패턴
104 : 감광막 패턴 106, 106a : 금속 촉매
107 : 게이트 전극 108a : 콘택 홀
109a/109b : 소오스/드레인 전극 111 : 채널 영역
112 : 불순물 영역 113 : 제 2 게이트 절연막
본 발명은 액정 표시 장치에 관한 것으로 특히, 금속 촉매를 반도체층의 측부에 형성하여 결정화를 수직 방향없이 수평 방향으로만 진행한 반도체층을 포함한 박막 트랜지스터 및 이의 제조 방법에 관한 것이다.
정보화 사회가 발전함에 따라 표시장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 LCD(Liquid Crystal Display device), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display)등 여러 가지 평판 표시 장치가 연구되어 왔고 일부는 이미 여러 장비에서 표시장치로 활용되고 있다.
그 중에, 현재 화질이 우수하고 경량, 박형, 저소비 전력을 장점으로 인하여 이동형 화상 표시장치의 용도로 CRT(Cathode Ray Tube)를 대체하면서 LCD가 가장 많이 사용되고 있으며, 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방송신호를 수신하여 디스플레이 하는 텔레비전 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.
이와 같은 액정표시장치는, 화상을 표시하는 액정 패널과 상기 액정 패널에 구동신호를 인가하기 위한 구동부로 크게 구분될 수 있으며, 상기 액정 패널은 일정 공간을 갖고 합착된 제 1, 제 2 유리 기판과, 상기 제 1, 제 2 유리 기판 사이에 주입된 액정층으로 구성된다.
여기서, 상기 제 1 유리 기판(TFT 어레이 기판)에는, 일정 간격을 갖고 일방향으로 배열되는 복수개의 게이트 라인과, 상기 각 게이트 라인과 수직한 방향으로 일정한 간격으로 배열되는 복수개의 데이터 라인과, 상기 각 게이트 라인과 데이터 라인이 교차되어 정의된 각 화소영역에 매트릭스 형태로 형성되는 복수개의 화소 전극과, 상기 게이트 라인의 신호에 의해 스위칭되어 상기 데이터 라인의 신호를 상기 각 화소전극에 전달하는 복수개의 박막트랜지스터가 형성된다.
그리고 제 2 유리 기판(칼라필터 기판)에는, 상기 화소 영역을 제외한 부분의 빛을 차단하기 위한 블랙 매트릭스층과, 칼라 색상을 표현하기 위한 R,G,B 칼라 필터층과 화상을 구현하기 위한 공통 전극이 형성된다.
이와 같은 상기 제 1, 제 2 유리 기판은 스페이서(spacer)에 의해 일정 공간을 갖고 액정 주입구를 갖는 실(seal)재에 의해 합착되어 상기 두 기판 사이에 액정이 주입된다.
상기 일반적인 액정 표시 장치의 구동 원리는 액정의 광학적 이방성과 분극 성질을 이용한다. 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 갖고 있으며, 인위적으로 액정에 전기장을 인가하여 분자 배열의 방향을 제어할 수 있 다. 따라서, 상기 액정의 분자 배열 방향을 임의로 조절하면, 액정의 분자 배열이 변하게 되고, 광학적 이방성에 의하여 상기 액정의 분자 배열 방향으로 빛이 굴절하여 화상 정보를 표현할 수 있다.
현재에는 박막 트랜지스터와 상기 박막 트랜지스터에 연결된 화소 전극이 행렬 방식으로 배열된 능동 행렬 액정 표시 장치(Active Matrix LCD)가 해상도 및 동영상 구현 능력이 우수하여 가장 주목받고 있다.
상기 박막 트랜지스터의 반도체층을 다결정 실리콘(poly silicon)으로 형성하는 액정 표시 장치에서는 박막 트랜지스터와 구동 회로를 동일 기판 상에 형성할 수 있으며, 박막 트랜지스터와 구동 회로를 연결하는 과정이 불필요하므로 공정이 간단해진다. 또한, 다결정 실리콘은 비정질 실리콘에 비해 전계 효과 이동도가 100 내지 200 배정도 더 크므로 응답 속도가 빠르고, 온도와 빛에 대한 안정성도 우수한 장점이 있다.
상기 다결정 실리콘의 제조 방법은 공정 온도에 따라 저온 공정과 고온 공정으로 나눌 수 있으며, 이 중 고온 공정은 공정 온도가 1000℃ 근처로 절연 기판의 변형 온도 이상의 온도 조건이 요구되어, 유리 기판은 내열성이 떨어지므로 열 저항력이 높은 고가의 석영 기판을 써야 된다는 점과, 이 고온 공정에 의한 다결정 실리콘 박막의 경우 성막시 높은 표면 조도(surface roughness)와 미세 결정립 등의 저품위 결정성으로 저온 공정에 의한 다결정 실리콘보다 소자 응용 특성이 떨어진다는 단점이 있으므로, 저온 증착이 가능한 비정질 실리콘을 이용하여 이를 결정화시켜 다결정 실리콘으로 형성하는 기술이 연구/개발되고 있다.
상기 저온 공정은 레이저 열처리(laser annealing), 금속 유도 결정화(Metal Induced Crystallization) 등으로 분류할 수 있다.
이하, 첨부된 도면을 참조하여 일반적인 액정 표시 장치를 살펴본다.
도 1은 일반적인 액정 표시 장치를 나타낸 분해사시도이다.
도 1과 같이, 일반적인 액정 표시 장치(10)는 일정 공간을 갖고 합착된 제 1 기판(1) 및 제 2 기판(2)과, 상기 제 1 기판(1)과 제 2 기판(2) 사이에 주입된 액정층(3)으로 구성되어 있다.
보다 구체적으로 설명하면, 상기 제 1 기판(1)에는 화소 영역(P)을 정의하기 위하여 일정한 간격을 갖고 일방향으로 복수개의 게이트 라인(4)과, 상기 게이트 라인(4)에 수직한 방향으로 일정한 간격을 갖고 복수개의 데이터 라인(5)이 배열된다. 그리고, 상기 각 화소 영역(P)에는 화소 전극(6)이 형성되고, 상기 각 게이트 라인(4)과 데이터 라인(5)이 교차하는 부분에 박막 트랜지스터(T)가 형성되어 상기 게이트 라인(4)에 인가되는 신호에 따라 상기 데이터 라인(5)의 데이터 신호를 상기 각 화소 전극(6)에 인가한다.
상기 박막 트랜지스터(T)는 상기 게이트 라인(4)에서 돌출된 게이트 전극과 상기 데이터 라인에서 돌출된 소오스 전극과 이와 이격된 드레인 전극을 포함하여 이루어진다. 그리고, 상기 게이트 전극과 소오스/드레인 전극 층간 사이에는 반도체층이 개재되어 상기 소오스 전극과 드레인 전극간의 채널로 기능한다.
그리고, 상기 제 2 기판(2)에는 상기 화소 영역(P)을 제외한 부분의 빛을 차단하기 위한 블랙 매트릭스층(7)이 형성되고, 상기 각 화소 영역에 대응되는 부분 에는 색상을 표현하기 위한 R, G, B 컬러 필터층(8)이 형성되고, 상기 컬러 필터층(8)위에는 화상을 구현하기 위한 공통 전극(9)이 형성되어 있다.
상기와 같은 액정 표시 장치(10)는 상기 화소 전극(6)과 공통 전극(9) 사이의 전계에 의해 상기 제 1, 제 2 기판(1, 2) 사이에 형성된 액정층(3)의 액정이 배향되고, 상기 액정층(3)의 배향 정도에 따라 액정층(3)을 투과하는 빛의 양을 조절하여 화상을 표현할 수 있다.
이하에서는 도면을 참조하여 상술한 일반적인 액정 표시 장치의 박막 트랜지스터에 적용되는 반도체층의 금속 유도 결정화 방법 및 이를 이용한 박막 트랜지스터 제조 방법을 설명하면 다음과 같다.
도 2a 내지 도 2d는 종래의 박막 트랜지스터 제조 방법을 나타낸 공정 단면도이다.
종래의 박막 트랜지스터는 다음의 순서로 제조된다.
먼저, 도 2a와 같이, 기판(20) 상에 버퍼 산화막(buffer oxide, 21)을 형성한다.
이어, 상기 버퍼 산화막(21) 상에 비정질 실리콘층을 증착하고 이를 선택적으로 제거하여 반도체층(22)을 형성한다.
이어, 상기 반도체층(22)을 포함한 버퍼 산화막(21) 상에 게이트 절연막(23)을 전면 증착한다.
이어, 상기 게이트 절연막(23) 상에 금속 물질을 증착한다.
이어, 상기 금속 물질 상부에 감광막을 도포한 후, 이를 패터닝하여 감광막 패턴(25)을 형성한다.
이어, 상기 감광막 패턴(25)을 마스크로 하여 상기 금속 물질을 선택적으로 제거하여 상기 반도체층(22)의 상부의 소정 부위에 대응하여 게이트 전극(24)을 형성한다.
도 2b와 같이, 상기 게이트 전극(24) 상부의 감광막 패턴(25)을 제거한다.
이어, 상기 게이트 전극(24)을 마스크로 하여 상기 반도체층(22)의 양측에 불순물을 주입하여 불순물 영역(22a)을 정의한다. 여기서는, 불순물 주입 이온을 고농도의 P형 이온을 주입한 것을 일 예로 한다. 그리고, 상기 반도체층(22) 중 불순물 영역(22a)을 제외한 영역(22b)은 진성 반도체(intrinsic silicon)이며, 박막 트랜지스터의 구동시 채널이 형성되는 부위이다.
도 2c와 같이, 상기 게이트 전극(24)을 포함한 게이트 절연막(23) 상에 층간 절연막(25)을 증착한 후 상기 반도체층(22)의 불순물 영역(22a)의 소정 부위가 노출되도록 콘택 홀(25a)을 형성한다.
도 2d와 같이, 상기 콘택 홀(25a, 25b)을 포함한 층간 절연막(25) 상에 금속 촉매(26)를 증착한다.
이어, 어닐링(annealing)하여 상기 금속 촉매가 상기 콘택 홀(25a) 부분으로부터 반도체층(22)으로 작용하여 결정화가 진행한다.
이어, 도시되지 않았지만, 상기 결정화 후, 남은 금속 촉매(26)를 제거하고 상기 콘택 홀(25a)을 매립하여 금속 물질을 증착한 후, 상기 콘택 홀을 매립하여 게이트 전극(24) 양측에 소오스/드레인 전극(미도시)을 형성한다.
도 3은 종래의 박막 트랜지스터의 평면도이며, 도 4는 종래의 박막 트랜지스터의 결정화 방법이 적용되는 반도체층을 나타낸 단면도이다.
종래의 박막 트랜지스터의 제조 방법에 있어서, 결정화는 도 2d와 같이, 콘택 홀(25a) 부분에 반도체층(22)에 콘택된 금속 촉매(26)에 의해 이루어짐으로 결정화는 반도체층 전 영역에 균일하게 이루어지지 않고, 일측에서는 수직 결정화(Vertical Crystallization)가 이루어지고 나머지 영역은 측상의 결정화(Lateral Crystallization)가 이루어진다. 즉, 도 3 및 도 4와 같이, 상기 금속 촉매(26)와 접촉되는 부위의 영역(A, 초기 결정화 영역(수직 결정화 영역))에서는 반도체층(22)의 표면에서 하측 방향으로 수직 성장(Vertical Growth)하는 결정화가 먼저 진행된 후, 이어, 상기 금속 촉매(26)가 직접 접촉하지 않는 반도체층(22)의 부위(B, 측상 결정화 영역)에서는 측상의 결정화(Lateral Crystallization)가 진행된다. 따라서, 수직 결정화 영역(A)과 측상 결정화 영역(B)이 만나는 계면이 발생하고, 이 부위에서는 불연속한 성질을 갖게 되어 전기적으로 좋지 않은 특성을 나타나게 된다.
도 3에서는 일 방향으로 형성된 게이트 라인 상에 돌출된 게이트 전극(24) 주위에 형성된 반도체층이 도시되어 있다.
상기 반도체층의 양측 불순물 영역(소오스/드레인 영역, 22a)의 소정에 접촉된 금속 촉매(26)를 어닐링하는 공정에서 상기 금속 촉매(26)는 사방의 수직한 방향(반도체층 표면에서 하측 방향)으로의 결정화를 유도하며, 이어, 불순물 영역(22a) 사이의 진성 반도체 영역(22b)으로 측상의 결정화가 연속하여 유도된다.
상기 결정화는 반도체층(22)의 양측의 불순물 영역(22a)에서 진행되어 오므로, 서로 다른 방향에서 결정화되어 성장된 결정이 만나는 금속 유도 측상 결정 계면(MILC Front: Metal Induced Lateral Crystallization)이 발생하기도 한다.
그러나, 상기와 같은 종래의 결정화 방법 및 이를 이용하여 형성된 박막 트랜지스터는 다음과 같은 문제점이 있다.
첫째, 콘택 홀 부분으로 집중된 금속 촉매에 의해서만 결정화가 진행됨으로써 결정화가 균일하게 진행되지 않는다. 즉, 일부분에 금속 촉매가 집중되어 접촉 부위에 결정 성장이 우세하고, 나머지 부위에서는 이에 미치지 못하는 결정 성장을 갖는다.
둘째, 결정화는 우선 콘택 홀 아래 부분으로 우선 수직하게 진행되고, 이어, 채널 영역으로 측상으로 성장 진행하게 되어, 수직 결정화 부위와 측상 결정화 부위의 계면이 발생한다. 이 부위는 전기적으로 불균일한 특성을 나타내어 박막 트랜지스터로 구성시 이동도가 떨어지는 등 특성을 열화시키는 부위로 작용한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 금속 촉매를 반도체층의 측부에 형성하여 결정화를 수직 방향없이 수평 방향으로만 진행한 반도체층을 포함한 박막 트랜지스터 및 이의 제조 방법을 제공하는 데, 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 박막 트랜지스터의 제조 방법 은 기판 상에 비정질 실리콘층, 제 1 게이트 절연막을 차례로 증착하는 단계와, 상기 제 1 게이트 절연막 상의 소정 부위에 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 마스크로 이용하여 상기 제 1 게이트 절연막을 1차 식각하고, 상기 비정질 실리콘층을 2차 식각하여 각각 제 1 게이트 절연막 패턴 및 반도체층 패턴을 형성하는 단계와, 상기 감광막 패턴을 포함한 기판 상에 금속 촉매를 증착하는 단계와, 상기 기판을 어닐링하여 상기 반도체층 패턴 측벽으로부터 금속 촉매를 유도하여 상기 반도체층 패턴을 결정화하는 단계와, 상기 제 1 게이트 절연막 패턴을 마스크로 하여 상기 반도체층 패턴을 선택적으로 제거하여 반도체층을 형성하는 단계와, 상기 반도체층을 포함한 기판 전면에 제 2 게이트 절연막을 증착하는 단계와, 상기 제 2 게이트 절연막 상의 소정 부위에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 상기 반도체층에 불순물 영역을 형성하는 단계와, 상기 게이트 전극을 포함한 제 2 게이트 절연막 상에 콘택 홀을 구비한 층간 절연막을 전면 증착하는 단계 및 상기 콘택 홀을 통해 상기 불순물 영역과 접촉하는 소오스/드레인 전극을 형성하는 단계를 포함하여 이루어짐에 그 특징이 있다.
상기 1차 식각은 습식각으로 진행되고, 상기 2차 식각은 건식각으로 진행된다.
상기 1차 및 2차 식각은 상기 게이트 절연막 패턴이 상기 반도체층 패턴에 비해 더 내측으로 들어가도록 이루어진다.
상기 금속 촉매는 니켈(Ni)이다.
상기 금속 촉매는 상기 감광막 패턴의 표면, 상기 반도체층 패턴의 측부 및 기판 표면에 증착한다.
상기 금속 촉매를 증착한 후, 감광막 패턴 및 상기 감광막 패턴 표면의 금속 촉매를 함께 제거하는 단계를 더 포함한다.
상기 반도체층 패턴을 결정화하는 단계는 기판을 어닐링하여 이루어진다.
상기 반도체층을 형성한 후, 제 1 게이트 절연막 패턴을 제거하는 단계를 포함한다.
상기 제 1 게이트 절연막 패턴의 제거시 결정화 후 상기 반도체층 표면에 남아있는 금속 촉매가 함께 제거된다.
상기 제 2 게이트 절연막의 증착 전 상기 기판 상에 수소 플라즈마 처리를 진행한다. 혹은 상기 제 2 게이트 절연막의 증착 전 상기 기판 상에 열처리를 진행한다.
또한, 동일한 목적을 달성하기 위한 본 발명의 박막 트랜지스터는 기판과, 상기 기판 상의 소정 부위에 형성되며, 경계부로부터 측상 결정화된 반도체층과, 상기 반도체층의 양측에 정의되는 불순물층과, 상기 반도체층을 포함한 기판 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 상기 반도체층의 상부 소정 부위에 대응되어 형성된 게이트 전극 및 상기 불순물 영역과 전기적으로 연결되는 소오스/드레인 전극을 포함하여 이루어짐에 또 다른 특징이 있다.
상기 게이트 전극을 포함한 상기 게이트 절연막과 상기 소오스/드레인 전극의 층간에 상기 불순물 영역의 소정 부위를 노출하는 콘택홀을 구비한 층간 절연막이 더 형성된다.
이하, 첨부된 도면을 참조하여 본 발명의 박막 트랜지스터 및 이의 제조 방법을 상세히 설명하면 다음과 같다.
도 5a 내지 도 5i는 본 발명의 박막 트랜지스터의 제조 방법을 나타낸 공정 단면도이다.
본 발명의 박막 트랜지스터의 제조 방법을 다음의 순서로 이루어진다.
먼저, 도 5a와 같이, 기판(100) 상에 버퍼 산화막(buffer oxide, 101), 비정질 실리콘층(amorphous silicon, 102), 제 1 게이트 절연막(103)을 차례로 증착한다.
이어, 상기 제 1 게이트 절연막(103) 상에 감광막을 도포하고, 이를 선택적으로 제거하여 감광막 패턴(104)을 형성한다.
도 5b와 같이, 상기 감광막 패턴(104)을 마스크로 이용하여 상기 제 1 게이트 절연막(103)을 습식각하여 제 1 게이트 절연막 패턴(103a)을 형성하고, 계속해서, 상기 감광막 패턴(104)을 마스크로 이용하여 상기 비정질 실리콘층(102)을 건식각하여 반도체층 패턴(102a)을 형성한다.
여기서, 상기 제 1 게이트 절연막 패턴(103a)은 습식각이 진행되어 상기 감광막 패턴(104)의 경계에 비해 소정 폭 더 들어가도록 패터닝되고, 상기 반도체층 패턴(102a)은 건식각이 진행되어 상기 감광막 패턴(104)이 갖는 면적에 상응하여 패터닝된다. 여기서, 상기 제 1 게이트 절연막 패턴(103a) 및 반도체층 패턴(102a)이 동일 마스크(감광막 패턴(104))를 이용하여 식각이 이루어짐에도 서로 다른 폭을 갖는 것은, 건식각은 일반적으로 이방성(anisotropy) 식각이 이루어져 수직한 방향으로의 식각만이 가능하여 상기 반도체층 패턴(102a)은 상기 감광막 패턴(104)과 동일 폭을 갖게 되고, 습식각은 등방성(isotropy) 식각이 이루어져 상기 제 1 게이트 절연막 패턴(103a)의 측부에서 언더컷(undercut)이 더 일어나기 때문이다.
이어, 상기 감광막 패턴(104)을 포함한 버퍼 산화막(101) 전면에 금속 촉매(106)를 증착한다. 이러한 금속 촉매(106)의 예로 니켈(Ni) 등이 가능할 것이다.
도 5c와 같이, 상기 감광막 패턴(104)을 스트립(strip)하여 제거한다. 이 때, 상기 감광막 패턴(104) 상부에 위치한 금속 촉매(106)까지 함께 제거된다. 이와 같은 감광막 패턴(104)의 제거 후에는 상기 반도체층 패턴(102a)의 측벽에만 금속 촉매(106a)가 남게 된다.
이어, 상기 기판(100)을 약 500℃이하의 온도로 어닐링(annealing)하여 상기 반도체층 패턴(102a) 측벽(sidewall)에 남아있는 금속 촉매(106a)가 상기 반도체층 패턴(102a)에 작용하도록 하여 금속 유도 측상 결정(MILC : Metal Induced Lateral Crystallization)을 진행한다. 여기서, 상기 반도체층 패턴(102a) 측부에 접촉하는 금속 촉매(106a)가 결정화를 상기 반도체층 패턴(102a) 내의 결정화를 측상으로 유도한다. 즉, 상기 반도체층 패턴(102a)의 측부에 감싸도록 증착된 금속 촉매(106a)가 결정화를 반도체층 패턴(102a) 내측으로 측상 성장(lateral growth)이 고르게 진행하도록 한다(도 6 참조).
도 5d와 같이, 결정화 이후 남은 금속 촉매(106a) 및 금속 촉매(106a)와 반응한 반도체층 패턴(102a) 측벽의 실리사이드층(미도시, NiSi)을 건식각하여 제거한다.
이어, 상기 제 1 게이트 절연막 패턴(103a)을 마스크로 하여 상기 반도체층 패턴(102a)을 제거하여 상기 제 1 게이트 절연막 패턴(103a)과 동일폭의 반도체층(102b)을 형성한다(도 8 참조).
도 5e와 같이, 상기 제 1 게이트 절연막 패턴(103a)을 제거한다. 이와 같이, 상기 제 1 게이트 절연막 패턴(103a)을 제거하는 이유는 상기 제 1 게이트 절연막 패턴(103a)과 반도체층(102b)의 계면에 남아있는 금속 촉매의 추가 제거가 가능하기 때문이다. 이러한 금속 촉매의 제거를 통해 상기 반도체층(102b)과 이어 증착될 절연막간의 절연 특성을 좋게 한다.
또한, 상기 제 1 게이트 절연막 패턴(103a)을 제거한 후에는 상기 반도체층(102b) 표면의 남아있거나 반응한 금속 촉매를 보다 깨끗이 제거하기 위해 수소 플라즈마(hydrogen plasma) 처리하거나 혹은 열처리하여 상기 반도체층(102b) 표면의 결함을 큐어링(curing)하는 과정을 추가할 수 있다.
이어, 상기 반도체층(102b)을 포함한 버퍼 산화막(101) 상부에 제 2 게이트 절연막(113)을 전면 형성한다.
도 5f와 같이, 상기 제 2 게이트 절연막(113) 상에 금속 물질을 증착하고 이를 선택적으로 제거하여 상기 반도체층(102b)의 상부의 소정 부위에 대응하는 게이트 전극(107)을 형성한다.
도 5g와 같이, 상기 게이트 전극(107)을 마스크로 이용하여 상기 반도체층(102b)에 불순물 이온을 주입하여 상기 반도체층(102b)에 불순물 영역(112)을 정의하고, 불순물 이온이 주입되지 않은 게이트 전극(107) 하부의 반도체층(102b)에 채 널 영역(111)을 정의한다. 상기 불순물 이온은 P형 혹은 N형 모두 무방하다. 이 때, P형의 이온을 주입하였을 경우에는 P형 박막 트랜지스터가 형성되고, N형의 이온을 주입하였을 경우에는 N형 박막 트랜지스터가 형성된다.
도 5h와 같이, 상기 게이트 전극(107)을 포함한 제 2 게이트 절연막(113) 전면에 층간 절연막(108)을 증착한 후, 상기 반도체층(102b)의 불순물 영역(112)의 소정 부위가 노출되도록 콘택 홀(108a)을 형성한다.
도 5i와 같이, 상기 콘택 홀(108a)을 매립하며, 상기 층간 절연막(108) 전면에 금속 물질을 증착한 후, 이를 선택적으로 제거하여 상기 반도체층(102b)의 불순물 영역(112)과 콘택되는 소오스 전극(109a) 및 드레인 전극(109b)을 형성한다.
도 6은 본 발명의 박막 트랜지스터의 반도체층의 평면도이며, 도 7은 본 발명의 결정화 방법이 적용되는 반도체층을 나타낸 단면도이다.
도 6 및 도 7과 같이, 본 발명의 박막 트랜지스터는 반도체층 패턴(102a)의 측벽에 금속 촉매(106a)가 접촉하여 어닐링을 통해 결정화가 이루어져, 결정 성장 방향이 모두 측상(lateral) 방향이며, 그리고, 고르게 금속 촉매(106a)가 접촉되어, 특정 부위의 결정 성향이 우세하지 않고, 균일하게 결정 성장이 이루어진다. 특히, 상기 반도체층 패턴(102a)을 둘러싸도록 측벽에 금속 촉매(106a)가 형성되므로, 반도체층 패턴(102a)의 형상에 관계없이, 결정화가 균일하게 진행된다.
또한, 금속 촉매(102a)를 모두 반도체층 패턴(102a)의 측벽에 위치시키도록 하여 수직 방향의 결정이 형성되지 않고, 측상의 결정 성장만이 가능하다.
채널 영역으로 침투하는 금속 촉매의 양이 종래의 콘택 홀 방식에 비해 적 다. 실제 반도체층 패턴(102a)의 두께가 500Å 정도로 기판과 수평 방향의 반도체층의 면적이 두께에 비해 상당히 크다. 종래에는 채널 영역에 인접한 콘택 홀 부위에서 수직 방향의 결정이 시작된 후, 측상의 결정화가 유도되며 채널 영역로의 금속 촉매의 편입(incorporation) 현상이 심하였다. 그러나, 본 발명의 박막 트랜지스터는, 채널 영역에서 먼 반도체층 패턴(102a)의 측벽에 금속 촉매를 접촉시킴으로써, 종래에 비해 채널 영역로의 금속 촉매 편입 현상을 상당히 제어할 수 있다.
종래의 콘택 홀 방식의 경우, 게이트 전극을 형성하고, 층간 절연막의 콘택 홀을 형성한 후, 고온의 어닐링 공정이 요구되는 금속 유도 결정화가 이루어지게 되어, 상기 콘택 홀 하부의 패턴들이 고온 어닐링 공정에 의해 영향을 받아 열화하거나 혹은 반응하는 등의 문제점이 있어 소자 제조 공정이 어려운 실정이다. 이에 비해, 본 발명의 박막 트랜지스터의 제조에 있어서는 반도체층의 패터닝한 후 고온의 금속 유도 결정화 공정이 진행되어 비교적 초기 상태에서 결정화가 이루어지고, 나머지 층들의 열화 가능성이 없고 또한, 불순물을 주입하기 전 공정이 진행되어 채널 영역으로의 불순물 유입의 위험이 없어, 안정적인 결정화와 채널 영역의 정의가 가능하다.
도 8은 반도체층의 결정화 영역 조절을 나타낸 평면도이다.
도 8에서는 상기 금속 촉매와 직접 접촉되어 반응한 반도체층 패턴(102a)의 측벽 및 그 주변을 상기 제 1 게이트 절연막 패턴(103a)을 마스크로 이용하여 제거하는 것을 나타낸다. 이와 같이, 반도체층 패턴(102a)을 패터닝하기 위한 식각 공정은 앞서 설명한 바와 같이, 금속 촉매(106a)가 반도체층(102b) 부위에 남아있음 으로 인해 상기 반도체층(102b)의 오염이 발생함을 방지하기 위함이다.
도 5i와 같이, 상술한 본 발명의 박막 트랜지스터의 제조 방법에 의해 제조되는 박막 트랜지스터는 기판(100)과, 상기 기판(100) 상의 소정 부위에 형성되며, 경계부로부터 측상 결정화된 반도체층(102b)과, 상기 반도체층(102b)을 포함한 기판(100) 상에 형성된 제 2 게이트 절연막(113)과, 상기 제 2 게이트 절연막(113) 상에 상기 반도체층(102b)의 상부 소정 부위에 대응되어 형성된 게이트 전극(107) 과, 상기 반도체층(102b)의 불순물 영역(112)과 전기적으로 연결되는 소오스/드레인 전극(109a/109b) 및 상기 게이트 전극(107)을 포함한 상기 제 2 게이트 절연막(113)과 상기 소오스/드레인 전극(109a/109b)의 층간에 상기 불순물 영역(112)의 소정 부위를 노출하는 콘택홀(도 5h의 108a참조)을 구비한 층간 절연막(108)을 포함하여 이루어진다.
여기서, 상기 반도체층(102b)은 그 양측이 불순물이 주입된 불순물 영역(112)이 정의되어 있고, 불순물 영역(112) 사이의 영역이 채널 영역(111)으로 정의된다.
상기 반도체층(102b)의 결정화는, 도 5b 및 도 5c와 같이 감광막 패턴(104) 및 제 1 게이트 절연막 패턴(103a)에 의해 반도체층 패턴(102a)을 마스킹한 상태에서 금속 촉매(106)를 인가하고, 이어 감광막 패턴(104)을 제거한 후, 상기 반도체층 패턴(102a)의 측벽에 남아있는 금속 촉매(106b)를 이용한 어닐링(annealing) 공정에서 금속 유도 측상 결정(MILC : Metal Induced Lateral Crystallization)이 형성되어 이루어지는 것으로, 결정화는 반도체층(102b)의 측벽 전체에 걸쳐 균일하게 온전히 측상으로 이루어지게 된다. 따라서, 결정 성장 방향이 측상 성장으로 균일하고, 또한, 금속 촉매(106b)가 고른 영역에 걸쳐 인가되어 안정한 결정 성장이 이루어진다. 그리고, 비교적 채널 부위(도 5g의 111 참조)로부터 먼 반도체층 패턴(102a)의 측벽에 금속 촉매(106a)가 인가되기 때문에 채널 부위의 금속 촉매에 의한 오염이 방지된다.
상술한 본 발명의 박막 트랜지스터 및 이의 제조 방법은 반도체층을 결정화함에 있어, 비정질 실리콘층을 증착하고, 이후의 공정에서 제거되어지는 제 1 게이트 절연막을 증착한 후, 그 상부에 감광막 패턴을 도포하여 상기 제 1 게이트 절연막 패턴과 반도체층 패턴을 형성하고, 이어 상기 감광막 패턴을 포함한 기판 상부에 금속 촉매를 증착함으로써, 상기 금속 촉매가 상기 반도체층 패턴의 측벽에만 형성되도록 제어하여 결정화 형성 방향이 측상 방향에서만 이루어지도록 한 것이다.
상기와 같은 본 발명의 박막 트랜지스터 및 이의 제조 방법은 다음과 같은 효과가 있다.
첫째, 반도체층 패턴의 측벽(side wall)에 고르게 분산되어 금속 촉매가 증착되고 이에 의해 결정화가 진행됨으로써, 반도체층 패턴의 모양에 관계없이 결정화가 균일하게 진행된다.
둘째, 반도체층 패턴의 측벽에만 금속 촉매가 접하게 되어, 결정의 성장 방향의 수직한 방향없이 수평 방향으로만 진행되어, 수직 성장 결정과 측상 성장 결 정의 계면(MIC(Metal Induced Crystallization)/MILC(Metal Induced Lateral Crystallization)의 계면)이 존재하지 않아 박막 트랜지스터의 특성이 개선된다.
셋째, 채널 영역에서 비교적 먼 반도체층 패턴의 측벽에만 금속 촉매가 인가되어, 채널 영역으로 침투하게 되는 금속 촉매의 양이 종래의 콘택홀 방식에 비해 적다. 따라서, 결정화시 채널 영역에 불순물 유입에 의한 박막 트랜지스터 열화 현상을 방지할 수 있다.
넷째, 기판 상에 비정질 실리콘층을 증착한 후 이를 패터닝하며, 결정화가 진행되기 때문에 고온의 어닐링 공정이 초기에 진행되어 이후에 진행되는 불순물 주입 공정이나 소오스/드레인 전극의 형성시 고온 공정시 발생되는 열화 현상을 방지할 수 있게 된다.
다섯째, 반도체층 패턴의 패터닝과, 금속 촉매가 증착하기 위해 이용한 제 1 게이트 절연막을 제거하도록 하여, 이 공정에서 반도체층 표면에 남아있는 금속 촉매 혹은 이와 반응된 물질층을 제거할 수 있어, 박막 트랜지스터의 특성이 개선된다.
여섯째, 결정화된 진행된 후의 반도체층 상에 게이트 절연막 증착 전에 수소 플라즈마 처리를 하거나 혹은 추가의 열처리를 진행하여 상기 반도체층 표면이나 이후의 증착되는 층들간의 계면에서 발생되는 결점을 큐어링(curing)할 수 있다.
Claims (13)
- 기판 상에 비정질 실리콘층, 제 1 게이트 절연막을 차례로 증착하는 단계;상기 제 1 게이트 절연막 상의 소정 부위에 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 마스크로 이용하여 상기 제 1 게이트 절연막을 습식각하고, 상기 비정질 실리콘층을 건식각하여 각각 제 1 게이트 절연막 패턴 및 반도체층 패턴을 형성하는 단계;상기 감광막 패턴을 포함한 기판 상에 금속 촉매를 증착하는 단계;상기 감광막 패턴을 제거하여 상기 반도체층 패턴의 측벽에만 금속 촉매를 남기는 단계;상기 기판을 어닐링하여 상기 반도체층 패턴 측벽 상의 금속 촉매가 상기 반도체층 패턴 내에서 측상 결정화 됨을 유도하여 상기 반도체층 패턴을 결정화하는 단계;상기 제 1 게이트 절연막 패턴을 마스크로 하여 상기 반도체층 패턴을 선택적으로 제거하여 반도체층을 형성하는 단계;상기 반도체층을 포함한 기판 전면에 제 2 게이트 절연막을 증착하는 단계;상기 제 2 게이트 절연막 상 일부에 게이트 전극을 형성하는 단계;상기 게이트 전극 양측의 상기 반도체층에 불순물 영역을 형성하는 단계;상기 게이트 전극을 포함한 제 2 게이트 절연막 상에 콘택 홀을 구비한 층간 절연막을 전면 증착하는 단계; 및상기 콘택 홀을 통해 상기 불순물 영역과 접촉하는 소오스/드레인 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 삭제
- 제 1항에 있어서,상기 제 1 게이트 절연막의 습식각 및 상기 비정질 실리콘층의 건식각은 상기 게이트 절연막 패턴이 상기 반도체층 패턴에 비해 더 내측으로 들어가도록 이루어지는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 1항에 있어서,상기 금속 촉매는 니켈(Ni)인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 1항에 있어서,상기 금속 촉매의 증착시, 상기 감광막 패턴의 표면, 상기 반도체층 패턴의 측부 및 기판 표면에 증착하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 5항에 있어서,상기 감광막 패턴의 제거시, 상기 감광막 패턴 표면의 금속 촉매를 함께 제거하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 삭제
- 제 1항에 있어서,상기 반도체층을 형성한 후, 제 1 게이트 절연막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 8항에 있어서,상기 제 1 게이트 절연막 패턴의 제거시 결정화 후 상기 반도체층 표면에 남아있는 금속 촉매가 함께 제거되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 1항에 있어서,상기 제 2 게이트 절연막의 증착 전 상기 기판 상에 수소 플라즈마 처리를 진행함을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 1항에 있어서,상기 제 2 게이트 절연막의 증착 전 상기 기판 상에 열처리를 진행하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 삭제
- 삭제
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| KR100333248B1 (ko) * | 1999-05-20 | 2002-04-24 | 구본준, 론 위라하디락사 | 박막트랜지스터 제조방법 |
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2005
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Patent Citations (1)
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|---|---|---|---|---|
| KR100333248B1 (ko) * | 1999-05-20 | 2002-04-24 | 구본준, 론 위라하디락사 | 박막트랜지스터 제조방법 |
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