WO2014034617A1 - 回路基板及び表示装置 - Google Patents

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WO2014034617A1
WO2014034617A1 PCT/JP2013/072763 JP2013072763W WO2014034617A1 WO 2014034617 A1 WO2014034617 A1 WO 2014034617A1 JP 2013072763 W JP2013072763 W JP 2013072763W WO 2014034617 A1 WO2014034617 A1 WO 2014034617A1
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layer
oxide semiconductor
semiconductor layer
board according
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猛 原
錦　博彦
和泉 石田
達 岡部
学 大王
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シャープ株式会社
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Definitions

  • the present invention relates to a circuit board and a display device. More specifically, the present invention relates to a circuit board that can be suitably used for a display device having an oxide semiconductor layer including a driver circuit around a display portion, and a display device.
  • the circuit board has an electronic circuit as a component, for example, a circuit board including an element such as a thin film transistor (TFT) includes a liquid crystal display device, an organic electroluminescence display device, an inorganic electroluminescence display device, and Widely used as a component of electronic devices such as display devices using electrophoresis.
  • TFT thin film transistor
  • the TFT array substrate usually has a pixel circuit including a structure in which a TFT as a switching element is provided at an intersection of an m ⁇ n matrix wiring composed of m rows of scanning lines and n columns of signal lines.
  • the drain electrode of the TFT is electrically connected to the pixel electrode.
  • peripheral circuits such as a scan driver IC (integrated circuit) and a data driver IC are electrically connected to a gate wiring and a source wiring extending from the TFT, respectively.
  • the circuit is affected by the performance of the TFT built on the TFT substrate.
  • the performance of TFTs fabricated on the TFT substrate varies depending on the material, so whether the circuit can be operated by TFTs fabricated on the circuit substrate, whether the circuit scale does not increase, and the yield does not decrease. Affects the circuits made on the TFT substrate.
  • a-Si amorphous silicon
  • oxide semiconductors have been disclosed as other semiconductor compounds used for the channel layer of TFT (see, for example, Patent Documents 1 to 4).
  • An active matrix image display device includes a light control element and a field effect transistor for driving the light control element, and the active layer of the field effect transistor has an electron carrier concentration.
  • An image display device that is an amorphous oxide of less than 10 18 / cm 3 is disclosed, and it is disclosed that the amorphous oxide includes at least one of Zn, In, and Sn (for example, a patent) Reference 2).
  • a protective film is formed on the oxide semiconductor channel layer.
  • An oxide semiconductor channel thin film transistor that is covered with a silicon oxide film is disclosed, and it is disclosed that a protective film is made of silicon nitride, oxide, or an organic film (see, for example, Patent Document 3).
  • a thin film transistor is disclosed in which at least one of the first and second channel protective layers is made of a low oxygen permeable material (example) If, refer to Patent Document 4.).
  • a semiconductor element including an oxide semiconductor layer has high electron mobility of the oxide semiconductor, and thus can be downsized.
  • a circuit board having the semiconductor element has different reliability degradation methods (characteristic shifts) depending on the drive voltage and current on / off ratio. For example, when a GDM (gate driver monolithic) is fabricated in a panel on a circuit board for a display device, the on / off ratio of drive voltage and current is different between the panel display unit and the GDM unit. It is difficult to secure.
  • GDM gate driver monolithic
  • a voltage is higher in a drive circuit unit such as a GDM unit, a large current flows, and an on / off ratio is larger than that of a pixel electrode (display unit).
  • the peripheral circuit section have different reliability degradation methods (characteristic shifts).
  • the inventors of the present invention have a conventional circuit board having a semiconductor element having an oxide semiconductor layer, for example, an oxide semiconductor in a display portion and an oxide semiconductor in a peripheral circuit region such as a GDM portion. It was found that there was room for ingenuity in making it suitable for deterioration.
  • the invention described in the above-described patent document can make an oxide semiconductor layer included in a TFT suitable for a region or the like (for example, an oxide semiconductor layer is formed for each region). It was not a possible structure. In this respect, there was room for improvement in improving the reliability of the circuit board.
  • the present invention has been made in view of the above-mentioned present situation, and a circuit board having sufficiently excellent reliability by making an oxide semiconductor layer of a TFT suitable for the method of deterioration of reliability. And an object of the present invention is to provide a display device.
  • the inventors of the present invention have studied various configurations capable of improving reliability in a circuit board on which a semiconductor element including an oxide semiconductor layer is arranged. As a result, the oxide semiconductor layer is used to reduce the reliability of the circuit board in that region. We paid attention to making it suitable according to the way.
  • the circuit board includes a protective film disposed on the upper layer of the semiconductor element, and an organic insulating film disposed on the upper layer of the protective film, and the organic insulating film includes at least a part of the oxide semiconductor layer. It has been found above that an opening is provided. Thus, the inventors have conceived that the above problems can be solved brilliantly and have reached the present invention.
  • the opening is provided on the semiconductor element on the outer side of the circuit board and is not provided on the semiconductor element on the inner side of the circuit board, or is provided on the semiconductor element on the inner side of the circuit board, And it is preferable that it is not provided on the semiconductor element of the outer part of a circuit board.
  • the oxygen content of the oxide semiconductor layer in the outer portion is preferably different from the oxygen content of the oxide semiconductor layer in the inner portion.
  • the oxygen content of the oxide semiconductor layer in the outer portion is preferably larger than the oxygen content of the oxide semiconductor layer in the inner portion.
  • the oxygen content of the oxide semiconductor layer in the inner portion is higher than the oxygen content of the oxide semiconductor layer in the outer portion.
  • the oxide semiconductor layer is preferably composed of indium, gallium, zinc, and oxygen.
  • the semiconductor element preferably includes an etching stopper layer on the central portion of the oxide semiconductor layer.
  • the circuit board includes a contact portion where the source electrode and the oxide semiconductor layer are in contact with each other, and the contact portion preferably overlaps with an outer edge of the gate electrode when the main surface of the substrate is viewed in plan.
  • the circuit board includes a contact portion where the source electrode and the oxide semiconductor layer are in contact with each other, and the contact portion does not overlap with the outer edge of the gate electrode when the substrate main surface is viewed in plan.
  • the source electrode includes at least one layer selected from the group consisting of a copper layer, a copper alloy layer, an aluminum layer, and an aluminum alloy layer, and at least one selected from the group consisting of Group 4 to Group 6 elements. It is a laminate of two or more layers including one layer containing an element, and at least one layer selected from the group consisting of the copper layer, the copper alloy layer, the aluminum layer, and the aluminum alloy layer is disposed on the surface layer side. It is preferable.
  • the at least one element selected from the group consisting of Group 4 elements to Group 6 elements is preferably at least one element selected from the group consisting of titanium, niobium, tantalum, molybdenum and tungsten.
  • At least one element selected from the group consisting of the above Group 4 to Group 6 elements is titanium.
  • the semiconductor element is preferably a thin film transistor.
  • the circuit board is a circuit board for a display device, and an inner portion of the circuit board corresponds to a display portion of the display device, and an outer portion of the circuit board corresponds to a non-display portion of the display device. preferable.
  • a display device including the circuit board, a counter substrate facing the circuit board, and a display element sandwiched between the two substrates may be used.
  • a circuit substrate and a display device with sufficiently high reliability can be obtained by manufacturing an oxide semiconductor layer included in a TFT so as to be appropriate depending on the region or the like.
  • FIG. 2 is a schematic cross-sectional view illustrating a configuration of a TFT on the inner side of the circuit board according to Embodiment 1.
  • FIG. 3 is a schematic plan view illustrating a configuration of a TFT portion on the inner side of the circuit board according to the first embodiment.
  • FIG. 3 is a schematic cross-sectional view illustrating a configuration of a TFT on the outer side of the circuit board according to the first embodiment. It is a schematic diagram which shows the relationship between the oxygen content of the oxide semiconductor layer in TFT, and the shift of the threshold voltage by a bias voltage.
  • 6 is a schematic cross-sectional view showing a configuration of a TFT on the inner side of a circuit board according to Embodiment 2.
  • FIG. 6 is a schematic plan view illustrating a configuration of a TFT portion on the inner side of a circuit board according to Embodiment 2.
  • FIG. 6 is a schematic cross-sectional view showing a configuration of a TFT on the outer side of a circuit board according to Embodiment 2.
  • FIG. 6 is a schematic cross-sectional view showing a configuration of a TFT on an inner side of a circuit board according to Embodiment 3.
  • FIG. FIG. 6 is a schematic plan view illustrating a configuration of a TFT portion on the inner side of a circuit board according to Embodiment 3.
  • FIG. 5 is a schematic cross-sectional view illustrating a configuration of a TFT on the outer side of a circuit board according to Embodiment 3.
  • FIG. 6 is a schematic cross-sectional view showing a configuration of a TFT on an inner side of a circuit board according to Embodiment 4.
  • FIG. 6 is a schematic plan view illustrating a configuration of a TFT portion on the inner side of a circuit board according to Embodiment 4.
  • FIG. 6 is a schematic cross-sectional view showing a configuration of a TFT on the outer side of a circuit board according to Embodiment 4.
  • FIG. 10 is a schematic cross-sectional view illustrating a configuration of a TFT on an inner side of a circuit board according to Embodiment 5.
  • FIG. 9 is a schematic plan view illustrating a configuration of a TFT portion on the inner side of a circuit board according to Embodiment 5.
  • FIG. 10 is a schematic cross-sectional view showing a configuration of a TFT on the outer side of a circuit board according to Embodiment 5.
  • FIG. 10 is a schematic cross-sectional view illustrating a configuration of a TFT on the inner side of a circuit board according to Embodiment 6.
  • FIG. 10 is a schematic plan view illustrating a configuration of a TFT portion on the inner side of a circuit board according to Embodiment 6.
  • FIG. 10 is a schematic cross-sectional view showing a configuration of a TFT on the outer side of a circuit board according to Embodiment 6. It is a plane schematic diagram of the liquid crystal panel which can apply the circuit board concerning each above-mentioned embodiment.
  • the phrase “arranged in the upper layer of a certain member” means that at least a part of the member is provided on the display element side of the member.
  • An opening is provided in an organic insulating film on a part of an oxide semiconductor layer of a circuit board.
  • the opening on the semiconductor element is inside. It means that it is not in the outer part, or when there is an opening on the semiconductor element inside the circuit board.
  • the inner portion of the circuit board corresponds to the display portion of the display device
  • the outer portion of the circuit board corresponds to the non-display portion of the display device.
  • the term “corresponding” is sufficient if they overlap each other when the main surface of the substrate is viewed in plan.
  • Vth shift When negative voltage application is repeated, the threshold voltage Vth of the TFT of the display portion shifts in the negative direction. This is a so-called negative Vth shift (minus shift).
  • negative Vth shift minus shift
  • positive Vth shift plus shift
  • the method of Vth shift differs depending on the applied voltage, the current value at that time, the on / off ratio, and the shape of the semiconductor layer and the wiring.
  • Embodiment 1 In the first embodiment, if the characteristics of the GDM part (for example, the threshold voltage of the TFT) are negatively shifted, display defects are caused. Therefore, the amount of oxygen in the oxide semiconductor layer of the TFT in the GDM part is increased so as not to be negatively shifted. It is. In addition, in a circuit board for a display device for mobile use, it may not be desirable to drive a peripheral circuit with a negative bias voltage from the viewpoint of suppressing power consumption. In such a case, the configuration of the first embodiment Can be suitably applied.
  • the characteristics of the GDM part for example, the threshold voltage of the TFT
  • the first embodiment shows a case of a CE structure (channel etch structure), and a circuit board includes a source electrode (consisting of a source metal lower layer 15s and a source metal upper layer 16s) and an oxide semiconductor layer IG.
  • the contact portion has a contact portion, and the contact portion does not overlap with the outer edge of the gate electrode (consisting of the gate metal lower layer 12 and the gate metal upper layer 13) when the main surface of the substrate is viewed in plan.
  • FIG. 1 is a schematic cross-sectional view illustrating a configuration of a TFT on the inner side of the circuit board according to the first embodiment.
  • FIG. 2 is a schematic plan view showing the configuration of the TFT portion inside the circuit board according to the first embodiment.
  • FIG. 3 is a schematic cross-sectional view illustrating the configuration of the TFT on the outer side of the circuit board according to the first embodiment.
  • an TFT with and without an organic insulating film opening is formed on the TFT, and the organic insulating film opening is not provided on the oxide semiconductor layer on the inner side of the circuit board.
  • An opening of the organic insulating film is provided on the semiconductor element on the outer side of the circuit board.
  • the following processing is performed in the state where the opening is provided in the organic insulating film on the oxide semiconductor (channel portion) of the TFT in the outer portion (non-display portion such as the GDM portion) of the circuit board.
  • O 2 ashing and / or O 2 annealing is performed as the method.
  • oxygen is supplied to the oxide semiconductor layer (for example, indium gallium zinc oxide film) of the semiconductor element in the outer portion of the circuit board provided with the opening of the organic insulating film.
  • the oxide semiconductor (channel portion) of the TFT inside the display portion or the like is used.
  • An opening is provided in the upper organic insulating film.
  • oxygen is desorbed from the channel portion by N 2 annealing and / or H 2 plasma.
  • the oxide semiconductor layer of the entire circuit board is excessively preliminarily O 2 by film formation of the oxide semiconductor layer and O 2 annealing at the time of film formation.
  • the amount of oxygen in the oxide semiconductor layer is controlled, thereby controlling the characteristics of the TFT and the reliability of the circuit board.
  • the oxygen content of the oxide semiconductor layer in the outer portion such as the non-display portion is greater than the oxygen content of the oxide semiconductor layer in the inner portion such as the display portion.
  • the oxygen content in each of the outer part and the inner part can be appropriately set according to the model (drive voltage, on / off ratio, pattern shape) and the like.
  • the outer portion of the circuit board (for example, , The oxygen content of the oxide semiconductor layer of the semiconductor element in the non-display portion) is increased, and the oxygen content of the oxide semiconductor layer of the semiconductor element in the inner portion (for example, the display portion) of the circuit board is further decreased.
  • the threshold voltage Vth of the TFT in the display portion can be relatively easily shifted negatively, but the threshold voltage Vth of the TFT in the non-display portion can be sufficiently prevented from being negatively shifted.
  • the inner part of the circuit board (For example, in a display portion)
  • the oxygen content of an oxide semiconductor layer (for example, indium gallium zinc oxide film) of a semiconductor element is increased (for example, an opening is formed in an organic insulating film over the oxide semiconductor layer in the display portion)
  • a portion is provided to supply oxygen, or an opening is provided in the organic insulating film over the oxide semiconductor layer in the non-display portion to release oxygen, and the oxide semiconductor layer is formed and deposited.
  • the threshold voltage Vth of the TFT in the display portion can be hardly shifted negatively.
  • the oxygen content in each of the outer part and the inner part can be appropriately set according to the model (drive voltage, on / off ratio, pattern shape) and the like. Note that the threshold voltage Vth easily shifts positively by supplying oxygen.
  • FIG. 4 is a schematic diagram showing the relationship between the oxygen content of the oxide semiconductor layer in the TFT and the shift of the threshold voltage with a bias voltage.
  • the threshold voltage tends to shift to the positive side when a positive bias voltage is applied to the circuit.
  • the oxygen content of the oxide semiconductor layer is smaller, the threshold voltage is likely to shift to the negative side when a negative bias voltage is applied to the circuit.
  • the oxygen content of the oxide semiconductor layer of the semiconductor element in the inner portion (for example, display portion) of the circuit board is increased, and the outer portion (for example, non-display portion) of the circuit board is increased.
  • the oxygen content of the oxide semiconductor layer of the semiconductor element is further reduced. This makes it difficult to negatively shift the threshold voltage Vth of the TFT of the display unit.
  • the configuration of the modified example of the first embodiment is the same as the configuration described above in the first embodiment except for the configuration for adjusting the oxygen content.
  • the circuit board of Embodiment 1 and its modification is a circuit board by which the semiconductor element is arrange
  • the semiconductor element includes an oxide semiconductor layer such as indium gallium zinc oxide (oxide of In, Ga, Zn).
  • the circuit board includes a conductor layer composed of a source electrode, a source wiring, and a drain electrode, a part of which is disposed on the semiconductor element.
  • the conductor layer has a Cu / Ti laminated structure (a laminated structure in which Cu is an upper layer and Ti is a lower layer).
  • Implementation conditions oxygen supply method
  • O 2 plasma O 2 flow rate is 3600 sccm
  • source / bias power is 25 kW / 20 kW
  • pressure is 26 mT
  • time 60 sec.
  • O 2 annealing under an O 2 atmosphere, the temperature is 220 ° C., and the time is 60 minutes.
  • N 2 annealing Under N 2 atmosphere, the temperature is 220 ° C., and the time is 60 minutes.
  • H 2 plasma H 2 flow rate is 3600 sccm
  • source / bias power 25 kW / 20 kW
  • pressure is 26 mT
  • time 60 sec.
  • As for the source / bias power of the plasma processing a G8 size apparatus is assumed.
  • gate wiring for example, wiring composed of the lower layer 12 of the gate metal and the upper layer 13 of the gate metal in FIG. 1 is formed on the transparent substrate 11 such as a glass substrate.
  • the step of forming the gate wiring can be formed, for example, by forming a wiring layer and then patterning it into a desired shape by a photolithography method. Specifically, a resist is formed by a mask process, and the wiring layer is etched to form a gate wiring. Next, the resist is removed.
  • the gate insulating film 14 is, for example, a silicon nitride (SiN x ) film or the like, and can be formed by a plasma induced chemical vapor deposition (PECVD) method or the like. As described above, the gate insulating film may be a SiN x single layer, a laminated structure of SiO 2 / SiN x , or a single layer structure of SiO 2 .
  • SiN x silicon nitride
  • PECVD plasma induced chemical vapor deposition
  • an island-shaped oxide semiconductor layer IG such as indium gallium zinc oxide is formed.
  • the island-shaped oxide semiconductor layer is formed by depositing a material of the oxide semiconductor layer IG having a thickness of 10 nm to 300 nm using a sputtering method, forming a film, and then patterning into a desired shape using a photolithography method, for example. By doing so, it can be formed.
  • Conductors are deposited on the oxide semiconductor layer.
  • a resist is formed by a mask process, and the conductor S is patterned to form a conductor layer including a source electrode, a source wiring, and a drain electrode. Next, the resist on the substrate is removed.
  • the step of forming the conductor layer is preferably performed by dry etching or a combination of wet etching and dry etching.
  • the oxide semiconductor is weak against acid, and when the conductor layer is wet-etched, the oxide semiconductor is etched or damaged at the same time, so the entire conductor layer or the lower conductor layer in the case of stacking Is etched by dry etching.
  • the protective film 17 is, for example, a silicon oxide (SiO 2 ) film or the like, and can be formed by a plasma induced chemical vapor deposition (PECVD) method or the like. May be a SiO 2 single layer as described above as a protective film 17, a stacked structure of SiN x / SiO 2, it may be a SiN x single-layer structure.
  • the film thickness is 10 nm to 300 nm. In the case where oxygen is supplied (or oxygen is released) from the opening of the organic insulating film, the protective film 17 is preferably thin.
  • the organic insulating film OI is, for example, an acrylic resin, and can be formed by a slit coat method, a spin coat method, or the like.
  • the substrate can be planarized as shown in FIGS.
  • the pixel electrode 18 is formed on the entire surface of the organic insulating film OI.
  • the pixel electrode 18 may be made of ITO (indium tin oxide), but may be made of other transparent electrodes such as IZO (indium zinc oxide) instead of ITO.
  • the conductor layer is made of source metal.
  • the source metal refers to a source wiring and a member (source electrode, drain electrode, etc.) formed by the same process as the source wiring.
  • a Cu / Ti laminate As the conductor layer, a Cu / Ti laminate is shown, but in addition to this, a layer including an aluminum layer, an aluminum alloy layer, a copper layer, and a copper alloy layer can be suitably used.
  • the aluminum layer is a layer substantially composed of only aluminum metal.
  • elements may diffuse from other metal materials that contact the aluminum layer, interlayer insulating films, and the like, so that there may be cases where a trace amount of impurity elements are included in the aluminum unilayer.
  • the aluminum alloy layer may contain aluminum as an essential component, and may include other metal elements and non-metal elements such as silicon. Examples of the metal element added to the aluminum alloy include nickel, iron, cobalt, and the like. It is more preferable to add boron, neodymium, lanthanum, or the like as an additional element to the aluminum alloy.
  • the said copper layer is a layer comprised only with copper substantially.
  • the copper layer may contain a trace amount of an impurity element because an element may diffuse from other metal materials or interlayer insulating films that are in contact with the copper layer.
  • the copper alloy layer may contain copper as an essential component, and may further include other metal elements and nonmetal elements such as carbon and silicon. Examples of the metal element added to the copper alloy include magnesium and manganese.
  • the wiring includes a signal wiring for transmitting an electric signal, a power wiring for supplying power, a wiring for forming a circuit, a wiring for applying an electric field (for example, applying an electric field to the gate of the TFT), and the like.
  • the circuit board of the present invention when the circuit board of the present invention is applied to a liquid crystal display device, the circuit board of the present invention further includes an auxiliary capacitance wiring that forms an auxiliary capacitance used to hold a voltage applied to the liquid crystal. May be.
  • the semiconductor element is preferably a thin film transistor (TFT: Thin Film Transistor).
  • TFT Thin Film Transistor
  • the source wiring is electrically connected to the pixel electrode constituting the display pixel through the source electrode and the drain electrode constituting the TFT. .
  • the transparent substrate is not particularly limited, and various substrates can be used.
  • a substrate such as a single crystal semiconductor substrate, an oxide single crystal substrate, a metal substrate, a glass substrate, a quartz substrate, or a resin substrate can be used.
  • a conductive substrate such as a single crystal semiconductor substrate or a metal substrate, it is preferable to use an insulating film or the like provided thereon.
  • the gate insulating film, protective film, organic insulating film, and the like described above may be one layer or two or more layers.
  • the pixel electrode is preferably a transparent conductive film.
  • the transparent conductive film indium tin oxide, indium zinc oxide or the like is used, and therefore, it can be suitably used for the circuit board of the present invention.
  • FIG. 5 is a schematic cross-sectional view showing the configuration of the TFT inside the circuit board according to the second embodiment.
  • FIG. 6 is a schematic plan view illustrating the configuration of the TFT portion on the inner side of the circuit board according to the second embodiment.
  • FIG. 7 is a schematic cross-sectional view illustrating the configuration of the TFT on the outer side of the circuit board according to the second embodiment.
  • the second embodiment shows the case of the CE structure (channel etch structure) as in the first embodiment.
  • the circuit board according to Embodiment 2 includes a contact portion in which a source electrode (consisting of a source metal lower layer 115s and a source metal upper layer 116s) and the oxide semiconductor layer IG are in contact with each other. When viewed in plan, the main surface of the substrate overlaps with the outer edge of the gate electrode (consisting of the gate metal lower layer 112 and the gate metal upper layer 113). Other configurations are the same as those of the first embodiment.
  • Modification of Embodiment 2 The configuration of the modification of Embodiment 2 is that, in the display portion of the circuit board, the oxygen content of the oxide semiconductor layer of the semiconductor element is higher than that of the non-display portion of the circuit board.
  • the configuration is the same as that of the second embodiment.
  • FIG. 8 is a schematic cross-sectional view showing the configuration of the TFT inside the circuit board according to the third embodiment.
  • FIG. 9 is a schematic plan view illustrating the configuration of the TFT portion on the inner side of the circuit board according to the third embodiment.
  • FIG. 10 is a schematic cross-sectional view illustrating the configuration of the TFT on the outer side of the circuit board according to the third embodiment.
  • Embodiment 3 shows a case where an etching stopper layer is provided (also referred to as an ES structure), and the etching stopper layer ES is disposed only on the channel portion of the oxide semiconductor layer.
  • the circuit board according to Embodiment 3 includes a contact portion in which the source electrode (consisting of the source metal lower layer 215 s and the source metal upper layer 216 s) is in contact with the oxide semiconductor layer IG. Does not overlap with the outer edge of the gate electrode (consisting of the gate metal lower layer 212 and the gate metal upper layer 213) when the main surface of the substrate is viewed in plan view.
  • an etching stopper layer ES made of an insulating material is disposed so as to cover the central portion (channel portion) of the oxide semiconductor layer.
  • the circuit board is a conductor layer (source metal lower layers 215s, 215d and source metal upper layers) which is composed of a source electrode, a source wiring, and a drain electrode, at least partially disposed on the etching stopper layer ES. 216s and 216d).
  • the manufacturing process of the circuit board of the third embodiment is the same as that of the first embodiment except that the configuration includes forming the etching stopper layer ES between the oxide semiconductor layer forming process and the conductor layer forming process.
  • the etching stopper layer ES is formed.
  • the etching stopper layer ES is formed by plasma CVD (for example, using an insulating material such as silicon (eg, silicon oxide film [SiO 2 ], silicon nitride film [SiN x ], silicon nitride oxide film [SiNO])).
  • an insulating film having a thickness of 10 nm to 300 nm is formed by a chemical vapor deposition method or a sputtering method, a resist is formed by a mask process, and the insulating film is etched to form an etching stopper layer ES.
  • the etching stopper layer ES is formed so as to cover the central portion of the island-shaped oxide semiconductor layer IG. Next, the resist is removed. In order to improve the reliability of the circuit board on which the oxide semiconductor layer IG is manufactured, the etching stopper layer ES is added in this way.
  • a conductor layer (consisting of source metal lower layers 215s and 215d and source metal upper layers 216s and 216d) is formed.
  • the above-described etching stopper layer may be one layer or two or more layers.
  • the configuration of the third embodiment is the same as that of the first embodiment except that the etching stopper layer is provided as described above.
  • Modification of Embodiment 3 The configuration of the modification of Embodiment 3 is that, in the display portion of the circuit board, the oxygen content of the oxide semiconductor layer of the semiconductor element is higher than that of the non-display portion of the circuit board.
  • the configuration is the same as that of the third embodiment.
  • FIG. 11 is a schematic cross-sectional view illustrating the configuration of the TFT on the inner side of the circuit board according to the fourth embodiment.
  • FIG. 12 is a schematic plan view showing the configuration of the TFT portion on the inner side of the circuit board according to the fourth embodiment.
  • FIG. 13 is a schematic cross-sectional view illustrating the configuration of the TFT on the outer side of the circuit board according to the fourth embodiment.
  • the circuit board according to Embodiment 4 includes a contact portion in which a source electrode (consisting of a source metal lower layer 315 s and a source metal upper layer 316 s) and an oxide semiconductor layer are in contact with each other. When the main surface is viewed in plan, it overlaps with the outer edge of the gate electrode (consisting of a gate metal lower layer 312 and a gate metal upper layer 313). Other configurations are the same as those of the third embodiment.
  • Modification of Embodiment 4 The configuration of the modification of Embodiment 4 is that, in the display portion of the circuit board, the oxygen content of the oxide semiconductor layer of the semiconductor element is higher than that of the non-display portion of the circuit board.
  • the configuration is the same as that of the fourth embodiment.
  • FIG. 14 is a schematic cross-sectional view showing the configuration of the TFT inside the circuit board according to the fifth embodiment.
  • FIG. 15 is a schematic plan view illustrating the configuration of the TFT portion on the inner side of the circuit board according to the fifth embodiment.
  • FIG. 16 is a schematic cross-sectional view illustrating the configuration of the TFT on the outer side of the circuit board according to the fifth embodiment.
  • Embodiment 5 shows a case where an etching stopper layer is provided (also referred to as an ES structure). When the main surface of the substrate is viewed in plan, the source electrode and the oxide semiconductor layer are not in contact with each other. An etching stopper layer ES is disposed. Other configurations are the same as those of the first embodiment.
  • Modification of Embodiment 5 The configuration of the modification of Embodiment 5 is that, in the display part of the circuit board, except that the oxygen content of the oxide semiconductor layer of the semiconductor element is higher than that of the non-display part of the circuit board, The configuration is the same as that of the fifth embodiment.
  • FIG. 17 is a schematic cross-sectional view illustrating the configuration of the TFT on the inner side of the circuit board according to the sixth embodiment.
  • FIG. 18 is a schematic plan view illustrating the configuration of the TFT portion on the inner side of the circuit board according to the sixth embodiment.
  • FIG. 19 is a schematic cross-sectional view illustrating the configuration of the TFT on the outer side of the circuit board according to the sixth embodiment.
  • the circuit board according to Embodiment 6 includes a contact portion where the source electrode and the oxide semiconductor layer are in contact with each other, and the contact portion overlaps with the outer edge of the gate electrode when the main surface of the substrate is viewed in plan. Other configurations are the same as those of the fifth embodiment.
  • Modification of Embodiment 6 The configuration of the modification of Embodiment 6 is that, in the display part of the circuit board, the oxygen content of the oxide semiconductor layer of the semiconductor element is higher than that of the non-display part of the circuit board.
  • the configuration is the same as that of the sixth embodiment.
  • the present invention can be suitably applied to any of the above-described ES structure and CE structure, or all or half blurring.
  • FIG. 20 is a schematic plan view of a liquid crystal panel to which the circuit board according to each of the above embodiments can be applied.
  • the display unit (pixel electrode arrangement unit) 201 and the peripheral circuit unit (GDM unit) 202 are electrically connected to the connection terminal unit 203 via the wiring connection unit 204.
  • FIG. 21 is a layout diagram of wiring and terminals of a liquid crystal panel to which the circuit board according to each of the above embodiments can be applied.
  • the connection terminal portion 203 is electrically connected to the source bus line 105 via the interlayer insulating film opening 207 (opening of the non-display portion) in the wiring connection portion 204.
  • the auxiliary capacitance wiring 205 is connected to the wiring at the wiring connecting portion 204.
  • the source bus line 105 is connected to the drain electrode via the TFT element portion 206, and the drain electrode is connected to the pixel electrode 109 via the interlayer insulating film opening 207 that overlaps with the central portion of the pixel electrode 109. And are electrically connected.
  • a gate bus line extending from the TFT element unit 206 is electrically connected to the peripheral circuit unit (GDM unit) 202.
  • GDM unit peripheral circuit unit
  • a liquid crystal display panel is manufactured by bonding substrates facing each other and injecting liquid crystals. Moreover, it becomes a liquid crystal display device by providing this liquid crystal display panel with a polarizing plate and other members.
  • FIGS. 22 to 24 are schematic cross-sectional views in one manufacturing process (manufacturing steps (1) to (3)) of the counter substrate included in the liquid crystal display device according to each of the above embodiments. is there.
  • a black matrix and a color filter are formed (FIG. 22).
  • a black matrix and a color filter layer such as red, green, and blue are formed by photolithography using a photosensitive material.
  • a counter electrode is formed (FIG. 23).
  • an ITO film is deposited to a thickness of 50 to 200 nm by sputtering, and then patterned by photolithography and wet etching to form a counter electrode.
  • a photo spacer is formed (FIG. 24).
  • the photo spacer 25 is formed by photolithography using a photosensitive material.
  • the lower layer metal may be other than Ti.
  • Mo, MoN, TiN, W, Nb, Ta, MoTi, and MoW may be used.
  • oxide semiconductors may be used.
  • various known oxide semiconductors can be used.
  • the circuit board is preferably a circuit board for a display device as described above, but can be suitably applied to other uses.
  • the display device is preferably a liquid crystal display device.
  • other display devices For example, an organic electroluminescence display device, an inorganic electroluminescence display device, a display device using electrophoresis, or the like may be used.
  • the circuit board according to each embodiment is disassembled, and the shape of the circuit board and the like are obtained by microscopic observation such as an optical microscope, a STEM (Scanning Transmission Electron Microscope), and an SEM (Scanning Electron Microscope). Can be confirmed. Moreover, the material etc. of the member used for a circuit board can be confirmed in the material analysis generally used.
  • Each form in embodiment mentioned above may be combined suitably in the range which does not deviate from the summary of this invention.

Abstract

本発明は、ＴＦＴが有する酸化物半導体層を、その領域等に応じて作製することにより、信頼性が充分に優れる回路基板及び表示装置を提供する。本発明の回路基板は、透明基板上に、半導体素子が配置された回路基板であって、上記半導体素子は、酸化物半導体層を含み、上記回路基板は、該半導体素子の上層に配置された保護膜、及び、該保護膜の上層に配置された有機絶縁膜を備え、上記有機絶縁膜は、少なくとも一部の酸化物半導体層の上で、開口部が設けられている回路基板である。　

Description

回路基板及び表示装置
本発明は、回路基板及び表示装置に関する。より詳しくは、表示部周辺に駆動用回路を具備する酸化物半導体層をもつ表示装置に好適に用いることができる回路基板、及び、表示装置に関する。
回路基板は、電子回路を構成要素として有するものであり、例えば、薄膜トランジスタ（ＴＦＴ）等の素子を含む回路基板は、液晶表示装置、有機エレクトロルミネセンス表示装置、無機エレクトロルミネセンス表示装置、及び、電気泳動を用いる表示装置等の電子装置の構成部材として広く利用されている。
以下、ＴＦＴ駆動の液晶表示パネルを構成するＴＦＴアレイ基板の回路構成を例に挙げて説明する。ＴＦＴアレイ基板は、通常、ｍ行の走査線とｎ列の信号線とからなるｍ×ｎマトリクス配線の交点に、スイッチング素子であるＴＦＴが設けられた構造を含む画素回路を有する。なお、ＴＦＴのドレイン電極は、絵素電極と電気的に接続されている。また、走査ドライバＩＣ（ｉｎｔｅｇｒａｔｅｄ　ｃｉｒｃｕｉｔ）やデータドライバＩＣといった周辺回路が、それぞれＴＦＴから延びるゲート配線やソース配線と電気的に接続されている。
回路は、ＴＦＴ基板上に作り込まれるＴＦＴの性能に影響を受ける。すなわち、ＴＦＴ基板上に作り込まれるＴＦＴの性能は、その材質によって異なるので、回路基板上に作られるＴＦＴにより回路が動作可能であるか、回路規模が大きくならないか、歩留まりが低下しないか等が、ＴＦＴ基板上に作られる回路に影響する。従来の回路基板では、ＴＦＴを安価かつ容易に形成することができる点からａ－Ｓｉ（アモルファスシリコン）が多く採用されていた。
このような中で、近年、ＴＦＴのチャネル層に使用されるその他の半導体化合物として、酸化物半導体を用いたものが開示されている（例えば、特許文献１～４参照。）。
例えば、ホモロガス化合物ＩｎＭＯ３（ＺｎＯ）ｍ（Ｍ＝Ｉｎ，Ｆｅ，Ｇａ，又はＡｌ，ｍ＝１以上５０未満の整数）薄膜を活性層として用いる透明薄膜電界効果型トランジスタが開示されている（例えば、特許文献１参照。）。また、アクティブマトリックス型の画像表示装置であって、光制御素子と、該光制御素子を駆動するための電界効果型トランジスタと、を備え、該電界効果型トランジスタの活性層は、電子キャリア濃度が１０１８／ｃｍ３未満の非晶質酸化物である画像表示装置が開示され、非晶質酸化物が、Ｚｎ、Ｉｎ及びＳｎの少なくとも一つを含むものとすることが開示されている（例えば、特許文献２参照。）。更に、Ｉｎ－Ｍ－Ｚｎ－Ｏ（ＭはＧａ、Ａｌ、Ｆｅのうち少なくとも１種）を主たる構成元素とする酸化物半導体をチャネル層に用いる薄膜トランジスタにおいて、前記酸化物半導体チャネル層上を保護膜で覆う酸化物半導体チャネル薄膜トランジスタが開示され、保護膜をシリコンの窒化物、酸化物としたり、有機物膜としたりすることが開示されている（例えば、特許文献３参照。）。
そして、ゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上において、前記ゲート電極に対応してチャネル領域を形成する酸化物半導体薄膜層と、前記ゲート絶縁膜および前記酸化物半導体薄膜層上において少なくとも前記チャネル領域に対応する領域に形成され、下層側の第１のチャネル保護層と、上層側の第２のチャネル保護層とを含んで構成されたチャネル保護層と、前記チャネル保護層上に形成され、前記酸化物半導体薄膜層と電気的に接続されたソース・ドレイン電極とを備え、前記第１のチャネル保護層が、酸化物絶縁体により構成されると共に、前記第１および第２のチャネル保護層のうちの少なくとも一方が、低酸素透過性材料により構成されている薄膜トランジスタが開示されている（例えば、特許文献４参照。）。
特開２００４－１０３９５７号公報 特開２００６－１６５５２８号公報 特開２００７－７３７０５号公報 特開２０１０－１３５４６２号公報
酸化物半導体層をもつ半導体素子は、酸化物半導体の電子移動度が高いことから、半導体素子の小型化等が可能である。一方、当該半導体素子を有する回路基板は、駆動電圧、電流のオン／オフ比により信頼性の劣化の仕方（特性シフト）が異なる。例えば表示装置用の回路基板において、ＧＤＭ（ゲートドライバモノリシック）をパネル内に作製した場合、パネル表示部とＧＤＭ部で駆動電圧、電流のオン／オフ比が異なるため、両方の部において信頼性を確保することが難しい。
一般的には、回路基板の駆動時には、絵素電極（表示部）に比べて、ＧＤＭ部等の駆動回路部には電圧が高く、大電流が流れ、オン／オフ比も大きいため、表示部と周辺回路部とで信頼性の劣化の仕方（特性シフト）が異なる。
一方、モバイル用途の表示装置用の回路基板において、消費電力を抑制する観点等から、マイナスのバイアス電圧で周辺回路を駆動することが不適切であり、望ましくない場合もあった。
本発明者らは、従来の酸化物半導体層をもつ半導体素子を有する回路基板は、例えば表示部の酸化物半導体とＧＤＭ部等の周辺回路領域の酸化物半導体とで、各領域の信頼性の劣化に好適に対応できるものとするうえで工夫の余地があったことを見出した。
なお、上述した特許文献に記載の発明は、ＴＦＴが有する酸化物半導体層を、その領域等に応じて好適なものとすること（例えば、酸化物半導体層を、領域毎に作り分けること）ができる構造ではなかった。この点で、回路基板の信頼性を優れたものとするうえで工夫の余地があった。
本発明は、上記現状に鑑みてなされたものであり、ＴＦＴが有する酸化物半導体層を、その信頼性の劣化の仕方に応じて適切なものとすることにより、信頼性が充分に優れる回路基板及び表示装置を提供することを目的とするものである。
本発明者らは、酸化物半導体層を含む半導体素子が配置された回路基板において信頼性を向上できる構成について種々検討したところ、酸化物半導体層を、その領域における回路基板の信頼性の劣化の仕方に応じて適切となるように作製することに着目した。そして、回路基板は、該半導体素子の上層に配置された保護膜、及び、該保護膜の上層に配置された有機絶縁膜を備え、該有機絶縁膜は、少なくとも一部の酸化物半導体層の上で、開口部が設けられているものとすることを見出した。これにより、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。
すなわち、本発明の一態様によれば、透明基板上に、半導体素子が配置された回路基板であって、上記半導体素子は、酸化物半導体層を含み、上記回路基板は、該半導体素子の上層に配置された保護膜、及び、該保護膜の上層に配置された有機絶縁膜を備え、上記有機絶縁膜は、少なくとも一部の酸化物半導体層の上で、開口部が設けられている回路基板であってもよい。
以下に本発明を詳述する。
上記開口部は、回路基板の外側部の半導体素子上に設けられ、かつ回路基板の内側部の半導体素子上に設けられていないか、又は、回路基板の内側部の半導体素子上に設けられ、かつ回路基板の外側部の半導体素子上に設けられていないことが好ましい。
上記外側部における酸化物半導体層の酸素含有量は、前記内側部における酸化物半導体層の酸素含有量と異なることが好ましい。
上記外側部における酸化物半導体層の酸素含有量は、前記内側部における酸化物半導体層の酸素含有量よりも多いことが好ましい。
上記内側部における酸化物半導体層の酸素含有量は、前記外側部における酸化物半導体層の酸素含有量よりも多いこともまた好ましい。
上記酸化物半導体層は、インジウム、ガリウム、亜鉛、及び、酸素から構成されることが好ましい。
上記半導体素子は、酸化物半導体層の中央部の上に、エッチングストッパ層を備えることが好ましい。
上記回路基板は、ソース電極と、酸化物半導体層とが接するコンタクト部を有し、上記コンタクト部は、基板主面を平面視したときに、ゲート電極の外縁と重畳することが好ましい。
上記回路基板は、ソース電極と、酸化物半導体層とが接するコンタクト部を有し、上記コンタクト部は、基板主面を平面視したときに、ゲート電極の外縁と重畳しないこともまた好ましい。
上記ソース電極は、銅層、銅合金層、アルミニウム層及びアルミニウム合金層からなる群より選択される少なくとも１つの層と、第４族元素～第６族元素からなる群より選択される少なくとも１つの元素を含む１つの層とを含む２層以上の積層体であり、該銅層、銅合金層、アルミニウム層及びアルミニウム合金層からなる群より選択される少なくとも１つの層がその表層側に配置されていることが好ましい。
上記第４族元素～第６族元素からなる群より選択される少なくとも１つの元素は、チタン、ニオブ、タンタル、モリブデン及びタングステンからなる群より選択される少なくとも１つの元素であることが好ましい。
上記第４族元素～第６族元素からなる群より選択される少なくとも１つの元素は、チタンであることが好ましい。
上記半導体素子は、薄膜トランジスタであることが好ましい。
上記回路基板は、表示装置用の回路基板であり、上記回路基板の内側部は、表示装置の表示部に対応し、上記回路基板の外側部は、表示装置の非表示部に対応することが好ましい。
本発明の一態様によれば、上記回路基板、該回路基板と対向する対向基板、及び、両基板に挟持される表示素子を備える表示装置であってもよい。
本発明によれば、ＴＦＴが有する酸化物半導体層を、その領域等に応じて適切となるように作製することにより、信頼性が充分に優れる回路基板及び表示装置を得ることができる。
実施形態１に係る回路基板の内側部のＴＦＴの構成を示す断面模式図である。 実施形態１に係る回路基板の内側部のＴＦＴ部の構成を示す平面模式図である。 実施形態１に係る回路基板の外側部のＴＦＴの構成を示す断面模式図である。 ＴＦＴにおける酸化物半導体層の酸素含有量と、バイアス電圧での閾値電圧のシフトとの関係を示す模式図である。 実施形態２に係る回路基板の内側部のＴＦＴの構成を示す断面模式図である。 実施形態２に係る回路基板の内側部のＴＦＴ部の構成を示す平面模式図である。 実施形態２に係る回路基板の外側部のＴＦＴの構成を示す断面模式図である。 実施形態３に係る回路基板の内側部のＴＦＴの構成を示す断面模式図である。 実施形態３に係る回路基板の内側部のＴＦＴ部の構成を示す平面模式図である。 実施形態３に係る回路基板の外側部のＴＦＴの構成を示す断面模式図である。 実施形態４に係る回路基板の内側部のＴＦＴの構成を示す断面模式図である。 実施形態４に係る回路基板の内側部のＴＦＴ部の構成を示す平面模式図である。 実施形態４に係る回路基板の外側部のＴＦＴの構成を示す断面模式図である。 実施形態５に係る回路基板の内側部のＴＦＴの構成を示す断面模式図である。 実施形態５に係る回路基板の内側部のＴＦＴ部の構成を示す平面模式図である。 実施形態５に係る回路基板の外側部のＴＦＴの構成を示す断面模式図である。 実施形態６に係る回路基板の内側部のＴＦＴの構成を示す断面模式図である。 実施形態６に係る回路基板の内側部のＴＦＴ部の構成を示す平面模式図である。 実施形態６に係る回路基板の外側部のＴＦＴの構成を示す断面模式図である。 上記各実施形態に係る回路基板を適用できる液晶パネルの平面模式図である。 上記各実施形態に係る回路基板を適用できる液晶パネルの配線及び端子のレイアウト図である。 上記各実施形態に係る液晶表示装置が備える対向基板の一作製工程における断面模式図である。 上記各実施形態に係る液晶表示装置が備える対向基板の一作製工程における断面模式図である。 上記各実施形態に係る液晶表示装置が備える対向基板の一作製工程における断面模式図である。
以下に実施例を掲げ、本発明を図面を参照して更に詳細に説明するが、本発明はこれらの実施例のみに限定されるものではない。
本明細書中、ある部材の上層に配置されたとは、当該部材の表示素子側に、少なくともその一部が設けられていることを言う。
回路基板の一部の酸化物半導体層上の有機絶縁膜に開口部を設けるとは、例えば、半導体素子上の開口部について、回路基板の外側部の半導体素子上に開口部が有るときは内側部に無いことを、もしくは、回路基板の内側部の半導体素子上に開口部が有るときは外側部に無いことを言う。なお、本明細書中、回路基板の内側部は、表示装置の表示部に対応し、回路基板の外側部は、表示装置の非表示部に対応する。対応するとは、基板主面を平面視したときに、互いに重畳するものであればよい。
負の電圧印加が繰り返されると、表示部のＴＦＴの閾値電圧Ｖｔｈはマイナス方向にシフトする。これがいわゆる負方向のＶｔｈシフト（マイナスシフト）である。なお、正の電圧印加が繰り返されると、ＴＦＴのＶｔｈはプラス方向にシフトする。これがいわゆる正方向のＶｔｈシフト（プラスシフト）である。これらのＶｔｈシフトの仕方については、印加電圧及びその時の電流値とオン／オフ比、また半導体層と配線の形状によっても異なる。
実施形態１
実施形態１は、ＧＤＭ部の特性（例えば、ＴＦＴの閾値電圧）がマイナスシフトすると表示不良を引き起こすため、マイナスシフトしないように、ＧＤＭ部におけるＴＦＴの酸化物半導体層の酸素量をより多くするものである。また、モバイル用途の表示装置用の回路基板において、消費電力を抑制する観点等から、マイナスのバイアス電圧で周辺回路を駆動することが望ましくない場合もあり、このような場合に実施形態１の構成を好適に適用することができる。実施形態１は、ＣＥ構造（チャネルエッチ構造）の場合を示し、回路基板は、ソース電極（ソースメタルの下層１５ｓ及びソースメタルの上層１６ｓから構成される。）と、酸化物半導体層ＩＧとが接するコンタクト部を有し、該コンタクト部は、基板主面を平面視したときに、ゲート電極（ゲートメタルの下層１２及びゲートメタルの上層１３から構成される。）の外縁と重畳しない。
図１は、実施形態１に係る回路基板の内側部のＴＦＴの構成を示す断面模式図である。図２は、実施形態１に係る回路基板の内側部のＴＦＴ部の構成を示す平面模式図である。図３は、実施形態１に係る回路基板の外側部のＴＦＴの構成を示す断面模式図である。実施形態１では、ＴＦＴ上に有機絶縁膜の開口部が有るものと無いものとを作り、回路基板の内側部の酸化物半導体層の上では、有機絶縁膜の開口部が設けられておらず、回路基板の外側部の半導体素子の上では、有機絶縁膜の開口部が設けられている。
このように回路基板の外側部（ＧＤＭ部等の非表示部）におけるＴＦＴの酸化物半導体（チャネル部）上の有機絶縁膜に開口部を設けた状態で、以下の処理を行う。酸素供給を行う場合は、その方法として、Ｏ２アッシング、及び／又は、Ｏ２アニールを行う。これにより、有機絶縁膜の開口部が設けられている回路基板の外側部において、半導体素子の酸化物半導体層（例えば、インジウムガリウム亜鉛酸化物膜）に酸素が供給される。
一方、酸素脱離を行う場合は、表示装置用回路基板においては、例えば、上記図１、図３で示したのとは逆に、表示部等の内側部のＴＦＴの酸化物半導体（チャネル部）上の有機絶縁膜に開口部を設ける。そのうえで、Ｎ２アニール、及び／又は、Ｈ２プラズマにより、チャネル部から酸素を脱離する。この時、酸化物半導体層の成膜時及び成膜時のＯ２アニール等で回路基板全体の酸化物半導体層を予めＯ２過多にしておく。Ｏ２過多にしておくことにより、回路基板の外側部で半導体素子の閾値電圧をマイナスシフトし難くするとともに、表示部の酸化物半導体から酸素を脱離して、該酸化物半導体の酸素濃度を好適に調整することができる。
なお、酸素脱離は酸素供給の逆の作用があり、これによりＴＦＴの閾値電圧Ｖｔｈはマイナスシフトし易くなる（プラスシフトし難くなる）。
上記いずれかの処理にて、酸化物半導体層（例えば、インジウムガリウム亜鉛酸化物膜）中の酸素量を制御し、それによってＴＦＴの特性及び回路基板の信頼性を制御する。具体的には、実施形態１においては、非表示部等の外側部における酸化物半導体層の酸素含有量は、表示部等の内側部における酸化物半導体層の酸素含有量よりも多くなる。なお、外側部、内側部それぞれにおける酸素含有量は、機種（駆動電圧、オン／オフ比、パターン形状）等に応じて適宜設定することができる。
実施形態１においては、モバイル用途の表示装置用の回路基板において、消費電力を抑制する観点等から、マイナスのバイアス電圧で周辺回路を駆動することが望ましくない場合に、回路基板の外側部（例えば、非表示部）における半導体素子の酸化物半導体層の酸素含有量をより多くし、回路基板の内側部（例えば、表示部）における半導体素子の酸化物半導体層の酸素含有量をより少なくする。これにより、表示部のＴＦＴの閾値電圧Ｖｔｈは相対的にマイナスシフトし易くなるものの、非表示部のＴＦＴの閾値電圧Ｖｔｈを充分にマイナスシフトし難くすることができる。
実施形態１の変形例
表示部等の内側部の閾値電圧Ｖｔｈが非表示部等の外側部に比べてマイナスシフトし易いことが問題である場合、これを防ぐ観点からは、回路基板の内側部（例えば、表示部）において、半導体素子の酸化物半導体層（例えば、インジウムガリウム亜鉛酸化物膜）の酸素含有量をより多くする（例えば、表示部における酸化物半導体層上の有機絶縁膜に開口部を設けて酸素を供給したり、非表示部における酸化物半導体層上の有機絶縁膜に開口部を設けて酸素を脱離したりするとともに、酸化物半導体層の成膜時及び成膜時のＯ２アニール等で回路基板全体の酸化物半導体層を予めＯ２過多にしたりする）ことで、表示部のＴＦＴの閾値電圧Ｖｔｈをマイナスシフトし難くすることができる。なお、外側部、内側部それぞれにおける酸素含有量は、機種（駆動電圧、オン／オフ比、パターン形状）等に応じて適宜設定することができる。なお、酸素供給により、閾値電圧Ｖｔｈはプラスシフトし易くなる。
図４は、ＴＦＴにおける酸化物半導体層の酸素含有量と、バイアス電圧での閾値電圧のシフトとの関係を示す模式図である。酸化物半導体層の酸素含有量がより多いと、正（プラス）のバイアス電圧を回路に印加したときに閾値電圧が正（プラス）側にシフトしやすい。一方、酸化物半導体層の酸素含有量がより少ないと、負（マイナス）のバイアス電圧を回路に印加したときに閾値電圧が負（マイナス）側にシフトしやすい。
実施形態１の変形例においては、回路基板の内側部（例えば、表示部）における半導体素子の酸化物半導体層の酸素含有量をより多くし、回路基板の外側部（例えば、非表示部）における半導体素子の酸化物半導体層の酸素含有量をより少なくする。これにより、表示部のＴＦＴの閾値電圧Ｖｔｈをマイナスシフトし難くすることができる。このように酸素含有量を調整するための構成以外は、実施形態１の変形例の構成は、実施形態１で上述した構成と同様である。
なお、実施形態１及びその変形例の回路基板は、透明基板上に半導体素子が配置された回路基板である。半導体素子は、インジウムガリウム亜鉛酸化物（Ｉｎ、Ｇａ、Ｚｎの酸化物）等の酸化物半導体層を含む。回路基板は、該半導体素子上にその一部が配置された、ソース電極、ソース配線及びドレイン電極から構成される導電体層を備える。なお、導電体層は、Ｃｕ／Ｔｉ積層構造（Ｃｕが上層で、Ｔｉが下層の積層構造）である。
以下、実施形態１に係る回路基板を実際に作製した実施条件は、以下の通りである。
実施条件
（酸素供給方法）
Ｏ２プラズマ：Ｏ２流量は、３６００ｓｃｃｍであり、ソース／バイアスパワーは、２５ｋＷ／２０ｋＷであり、圧力は、２６ｍＴであり、時間は、６０ｓｅｃである。
Ｏ２アニール：Ｏ２雰囲気下、温度は、２２０℃であり、時間は、６０分である。
（酸素脱離方法）
Ｎ２アニール：Ｎ２雰囲気下、温度は、２２０℃であり、時間は、６０分である。
Ｈ２プラズマ：Ｈ２流量は、３６００ｓｃｃｍであり、ソース／バイアスパワーは、２５ｋＷ／２０ｋＷであり、圧力は、２６ｍＴであり、時間は、６０ｓｅｃである。
なお、プラズマ処理のソース／バイアスパワーについては、Ｇ８サイズの装置を想定している。
実施形態１の回路基板のその他の製造プロセスについて、図１～図３を参照して以下に詳しく説明する。
先ず、ガラス基板等の透明基板１１上にゲート配線（例えば、図１におけるゲートメタルの下層１２及びゲートメタルの上層１３から構成される配線。）を形成する。ゲート配線を形成する工程は、例えば、配線層を形成し、その後、フォトリソグラフィ法により所望の形状にパターニングすることによって形成することができる。具体的には、マスクプロセスによりレジストを形成し、配線層に対してエッチングを行って、ゲート配線を形成する。次いで、レジストを除去する。
次いで、ゲート絶縁膜１４を形成する。ゲート絶縁膜１４は、例えば、窒化ケイ素（ＳｉＮｘ）膜等であり、プラズマ誘起化学気相成長（ＰＥＣＶＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法等により形成することができる。ゲート絶縁膜については、上述したようにＳｉＮｘ単層でも良いし、ＳｉＯ２／ＳｉＮｘの積層構造、ＳｉＯ２の単層構造でも良い。
次いで、インジウムガリウム亜鉛酸化物等の、島状の酸化物半導体層ＩＧを形成する。島状の酸化物半導体層は、例えば、スパッタ法を用いて膜厚１０ｎｍ～３００ｎｍの酸化物半導体層ＩＧの材料を堆積させ、膜を形成した後、フォトリソグラフィ法を用いて所望の形状にパターニングすることにより、形成することができる。
酸化物半導体層上に導電体（ソースメタルの下層１５ｓ、１５ｄ及びソースメタルの上層１６ｓ、１６ｄ）を堆積する。マスクプロセスによりレジストを形成し、導電体Ｓをパターニングしてソース電極、ソース配線及びドレイン電極から構成される導電体層を形成する。次いで、基板上のレジストを除去する。
導電体層の形成工程は、ドライエッチング、又は、ウェットエッチングとドライエッチングとを組み合わせて行うことが好ましい。酸化物半導体は酸に弱く、導電体層をウェットエッチングした場合、同時に酸化物半導体がエッチングされ、もしくは、ダメージを受けるため、導電体層の全部、もしくは積層である場合の下層の導電体層についてはドライエッチングにてエッチングすることとなる。
保護膜１７を形成する。保護膜１７は、例えば、酸化ケイ素（ＳｉＯ２）膜等であり、プラズマ誘起化学気相成長（ＰＥＣＶＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法等により形成することができる。保護膜１７としては上述したようにＳｉＯ２単層でも良いし、ＳｉＮｘ／ＳｉＯ２の積層構造、ＳｉＮｘ単層構造でも良い。膜厚としては、１０ｎｍ～３００ｎｍ堆積する。なお、有機絶縁膜の開口部から酸素供給（もしくは酸素脱離）する場合、保護膜１７は薄い方が良い。
次いで、有機絶縁膜ＯＩを形成する。有機絶縁膜ＯＩは、例えば、アクリル樹脂であり、スリットコート法、又は、スピンコート法等により形成することができる。なお、有機絶縁膜ＯＩを形成することにより、図１、図３にも示されるように、基板上を平坦化することができる。
次いで、有機絶縁膜ＯＩ上の全面に絵素電極１８を形成する。絵素電極１８は、ＩＴＯ（インジウム錫酸化物）からなるものとすることができるが、ＩＴＯの代わりに、ＩＺＯ（インジウム亜鉛酸化物）等のその他の透明電極からなるものとしてもよい。
上述した実施形態１の回路基板の製造プロセスにおいて説明した部材等について、以下に詳しく説明する。
上記導電体層は、ソースメタルから構成される。ソースメタルは、ソース配線、並びに、ソース配線と同一プロセスで形成された部材（ソース電極、ドレイン電極等）を指している。
上記導電体層としては、Ｃｕ／Ｔｉの積層体を示したが、この他、アルミニウム層、アルミニウム合金層、銅層、銅合金層を含むものを好適に用いることができる。
上記アルミニウム層は、実質的にアルミニウム金属のみで構成されている層である。アルミウニム層を含む配線の製造においては、アルミニウム層と接触する他の金属材料や層間絶縁膜等から元素が拡散することもあるため、アルミウニム層に微量の不純物元素が含まれている場合もある。また、アルミニウム合金層は、アルミニウムを必須として含み、他の金属元素や、ケイ素等の非金属元素を含んで構成されるものであってもよい。アルミニウム合金に添加される金属元素としては、例えば、ニッケル、鉄、コバルト等が挙げられる。アルミニウム合金に、更に、ボロン、ネオジウム、ランタン等を追加元素として添加したものがより好ましい。
上記銅層は、実質的に銅のみで構成されている層である。銅層は、銅層と接触する他の金属材料や層間絶縁膜等から元素が拡散することもあるため、微量の不純物元素が含まれている場合もある。上記銅合金層は、銅を必須として含み、更に他の金属元素や、炭素、ケイ素等の非金属元素を含んで構成されるものであってもよい。銅合金に添加される金属元素としては、例えば、マグネシウム、マンガン等が挙げられる。
上記導電体層としては、この他の金属元素を適宜用いることができる。
上記配線は、電気信号を伝達する信号配線、電源を供給するための電源配線、回路を構成する配線、電界を印加する（例えば、ＴＦＴのゲートに電界を印加する）ための配線等である。また、本発明の回路基板を液晶表示装置に適用する場合は、本発明の回路基板は、液晶に印加した電圧を保持するために用いられる補助容量を形成する補助容量配線を更に備えるものであってもよい。
上記半導体素子は、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）であることが好ましい。例えば、表示装置用のアクティブマトリクス基板に、上記ＴＦＴを用いた場合、ＴＦＴを構成するソース電極、ドレイン電極を介して、ソース配線は、表示画素を構成する絵素電極と電気的に接続される。
上記透明基板は、特に限定されるものではなく、種々の基板を用いることができる。例えば、単結晶半導体基板、酸化物単結晶基板、金属基板、ガラス基板、石英基板、樹脂基板等の基板を用いることができる。例えば、単結晶半導体基板や、金属基板等の導電性基板である場合には、その上に絶縁膜等を設けることによって用いることが好ましい。
上述したゲート絶縁膜、保護膜、有機絶縁膜等は、１層でもよいし、２層以上でもよい。
上記絵素電極は、透明導電膜であることが好ましい。通常、透明導電膜としては、酸化インジウム錫、酸化インジウム亜鉛等が用いられるため、本発明の回路基板に好適に使用することができる。
実施形態２
図５は、実施形態２に係る回路基板の内側部のＴＦＴの構成を示す断面模式図である。図６は、実施形態２に係る回路基板の内側部のＴＦＴ部の構成を示す平面模式図である。図７は、実施形態２に係る回路基板の外側部のＴＦＴの構成を示す断面模式図である。
実施形態２は、実施形態１と同様にＣＥ構造（チャネルエッチ構造）の場合を示す。実施形態２に係る回路基板は、ソース電極（ソースメタルの下層１１５ｓ及びソースメタルの上層１１６ｓから構成される。）と、酸化物半導体層ＩＧとが接するコンタクト部を有し、該コンタクト部は、基板主面を平面視したときに、ゲート電極（ゲートメタルの下層１１２及びゲートメタルの上層１１３から構成される。）の外縁と重畳する。その他の構成は、実施形態１の構成と同様である。
実施形態２の変形例
実施形態２の変形例の構成は、回路基板の表示部において、回路基板の非表示部よりも、半導体素子の酸化物半導体層の酸素含有量をより多くした以外は、実施形態２の構成と同様である。
実施形態３
図８は、実施形態３に係る回路基板の内側部のＴＦＴの構成を示す断面模式図である。図９は、実施形態３に係る回路基板の内側部のＴＦＴ部の構成を示す平面模式図である。図１０は、実施形態３に係る回路基板の外側部のＴＦＴの構成を示す断面模式図である。
実施形態３は、エッチングストッパ層が設けられた構造（ＥＳ構造とも言う。）の場合を示し、酸化物半導体層のチャネル部上にのみエッチングストッパ層ＥＳが配置されている。また、実施形態３に係る回路基板は、ソース電極（ソースメタルの下層２１５ｓ及びソースメタルの上層２１６ｓから構成される。）と、酸化物半導体層ＩＧとが接するコンタクト部を有し、該コンタクト部は、基板主面を平面視したときに、ゲート電極（ゲートメタルの下層２１２及びゲートメタルの上層２１３から構成される。）の外縁と重畳しない。
実施形態３に係る回路基板は、酸化物半導体層の中央部分（チャネル部）を覆うように、絶縁材料から構成されるエッチングストッパ層ＥＳが配置される。また、回路基板は、該エッチングストッパ層ＥＳ上にその少なくとも一部が配置された、ソース電極、ソース配線及びドレイン電極から構成される導電体層（ソースメタルの下層２１５ｓ、２１５ｄ及びソースメタルの上層２１６ｓ、２１６ｄから構成される。）を備える。
実施形態３の回路基板の製造プロセスは、酸化物半導体層形成プロセスと、導電体層形成プロセスとの間に、エッチングストッパ層ＥＳを形成する構成を含む以外は、実施形態１と同様である。
酸化物半導体層ＩＧを形成した後に、エッチングストッパ層ＥＳを形成する。エッチングストッパ層ＥＳは、例えば、シリコンを含む絶縁材料（例えば、酸化シリコン膜〔ＳｉＯ２〕、窒化シリコン膜〔ＳｉＮｘ〕、窒化酸化シリコン膜〔ＳｉＮＯ〕）等の絶縁材料を用いたプラズマＣＶＤ（化学気相成長）法又はスパッタ法によって膜厚１０ｎｍ～３００ｎｍの絶縁膜を形成した後、マスクプロセスによりレジストを形成し、絶縁膜に対してエッチングを行って、エッチングストッパ層ＥＳを形成する。また、エッチングストッパ層ＥＳは、島状の酸化物半導体層ＩＧの中央部分を覆うように形成される。次いで、レジストを除去する。酸化物半導体層ＩＧを作製した回路基板の信頼性を良好なものとするために、このようにエッチングストッパ層ＥＳを追加している。
次いで、実施形態１と同様に、導電体層（ソースメタルの下層２１５ｓ、２１５ｄ及びソースメタルの上層２１６ｓ、２１６ｄから構成される。）を形成する。
上述したエッチングストッパ層は、１層でもよいし、２層以上でもよい。
上述したようにエッチングストッパ層が設けられる以外の実施形態３の構成は、実施形態１の構成と同様である。
実施形態３の変形例
実施形態３の変形例の構成は、回路基板の表示部において、回路基板の非表示部よりも、半導体素子の酸化物半導体層の酸素含有量をより多くした以外は、実施形態３の構成と同様である。
実施形態４
図１１は、実施形態４に係る回路基板の内側部のＴＦＴの構成を示す断面模式図である。図１２は、実施形態４に係る回路基板の内側部のＴＦＴ部の構成を示す平面模式図である。図１３は、実施形態４に係る回路基板の外側部のＴＦＴの構成を示す断面模式図である。実施形態４に係る回路基板は、ソース電極（ソースメタルの下層３１５ｓ及びソースメタルの上層３１６ｓから構成される。）と、酸化物半導体層とが接するコンタクト部を有し、該コンタクト部は、基板主面を平面視したときに、ゲート電極（ゲートメタルの下層３１２及びゲートメタルの上層３１３から構成される。）の外縁と重畳する。その他の構成は、実施形態３の構成と同様である。
実施形態４の変形例
実施形態４の変形例の構成は、回路基板の表示部において、回路基板の非表示部よりも、半導体素子の酸化物半導体層の酸素含有量をより多くした以外は、実施形態４の構成と同様である。
実施形態５
図１４は、実施形態５に係る回路基板の内側部のＴＦＴの構成を示す断面模式図である。図１５は、実施形態５に係る回路基板の内側部のＴＦＴ部の構成を示す平面模式図である。図１６は、実施形態５に係る回路基板の外側部のＴＦＴの構成を示す断面模式図である。実施形態５は、エッチングストッパ層が設けられた構造（ＥＳ構造とも言う。）の場合を示し、基板主面を平面視したときに、ソース電極と、酸化物半導体層とが接するコンタクト部以外にエッチングストッパ層ＥＳが配置されている。その他の構成は、実施形態１の構成と同様である。
実施形態５の変形例
実施形態５の変形例の構成は、回路基板の表示部において、回路基板の非表示部よりも、半導体素子の酸化物半導体層の酸素含有量をより多くした以外は、実施形態５の構成と同様である。
実施形態６
図１７は、実施形態６に係る回路基板の内側部のＴＦＴの構成を示す断面模式図である。図１８は、実施形態６に係る回路基板の内側部のＴＦＴ部の構成を示す平面模式図である。図１９は、実施形態６に係る回路基板の外側部のＴＦＴの構成を示す断面模式図である。実施形態６に係る回路基板は、ソース電極と、酸化物半導体層とが接するコンタクト部を有し、該コンタクト部は、基板主面を平面視したときに、ゲート電極の外縁と重畳する。その他の構成は、実施形態５の構成と同様である。
実施形態６の変形例
実施形態６の変形例の構成は、回路基板の表示部において、回路基板の非表示部よりも、半導体素子の酸化物半導体層の酸素含有量をより多くした以外は、実施形態６の構成と同様である。
本発明は、上述した、ＥＳ構造とＣＥ構造、全ガケと半ガケについてどの構造についても好適に適用することができる。
図２０は、上記各実施形態に係る回路基板を適用できる液晶パネルの平面模式図である。表示部（画素電極配置部）２０１及び周辺回路部（ＧＤＭ部）２０２が、配線接続部２０４を介して、接続端子部２０３と電気的に接続されている。
図２１は、上記各実施形態に係る回路基板を適用できる液晶パネルの配線及び端子のレイアウト図である。接続端子部２０３が、配線接続部２０４における層間絶縁膜開口部２０７（非表示部の開口部）を介して、ソースバスライン１０５と電気的に接続されている。また、補助容量配線２０５が、配線接続部２０４において、配線と接続されている。なお、ソースバスライン１０５は、ＴＦＴ素子部２０６を介して、ドレイン電極と接続され、ドレイン電極は、絵素電極１０９の中央部と重畳する層間絶縁膜開口部２０７を介して、絵素電極１０９と電気的に接続されている。更に、ＴＦＴ素子部２０６から延びるゲートバスラインが、周辺回路部（ＧＤＭ部）２０２と電気的に接続されている。なお、ＧＤＭ部としては、本発明の技術分野において一般的な構成のものを適宜用いることができる。
上記各実施形態の回路基板は、これに対向する基板を貼り合わせ、液晶を注入することによって液晶表示用パネルが製造される。また、この液晶表示用パネルに偏光板や、その他の部材を備えることで液晶表示装置となる。
対向基板（カラーフィルター基板）の製造方法
図２２～図２４は、上記各実施形態に係る液晶表示装置が備える対向基板の一作製工程（作製工程（１）～（３））における断面模式図である。
（１）ブラックマトリクス及びカラーフィルタを形成する（図２２）。
上記各実施形態において、感光性材料を用いフォトリソグラフィによりブラックマトリクス、及び、赤、緑、青等のカラーフィルタ層を形成する。
（２）対向電極を形成する（図２３）。
上記各実施形態において、スパッタ法によりＩＴＯ膜を５０～２００ｎｍ堆積した後、これをフォトリソグラフィ及びウェットエッチングによりパターニングすることで対向電極を形成する。
（３）フォトスペーサを形成する（図２４）。　
上記各実施形態において、感光性材料を用いフォトリソグラフィによりフォトスペーサ２５を形成する。
以下、液晶表示装置を作製する工程（工程（１）～（３））について説明する。
貼り合せ・液晶工程
（１）配向膜の形成
上記工程により作製したアクティブマトリクス基板及び対向基板に、配向膜としてポリイミドを印刷法により形成する。
（２）液晶滴下・貼り合せ
上記工程により作製したアクティブマトリクス基板及び対向基板を、シール剤印刷及び液晶滴下した後、貼り合せる。
（３）ガラス分断
上記貼り合せた基板を、ダイシングにより分断する。
その他の実施形態
実施形態の導電体層として、Ｃｕ／Ｔｉ積層構造を主に述べたが、下層メタルとしてはＴｉ以外でもよい。例えば、Ｍｏ、ＭｏＮ、ＴｉＮ、Ｗ、Ｎｂ、Ｔａ、ＭｏＴｉ、ＭｏＷであってもよい。
実施形態の酸化物半導体としてインジウムガリウム亜鉛酸化物を主に述べたが、その他の酸化物半導体であってもよい。例えば、Ｉｎ、Ｓｉ、Ｚｎ及びＯから構成される酸化物半導体、Ｉｎ、Ａｌ、Ｚｎ及びＯから構成される酸化物半導体、Ｓｎ、Ｓｉ、Ｚｎ及びＯから構成される酸化物半導体、Ｓｎ、Ａｌ、Ｚｎ及びＯから構成される酸化物半導体、Ｓｎ、Ｇａ、Ｚｎ及びＯから構成される酸化物半導体、Ｇａ、Ｓｉ、Ｚｎ及びＯから構成される酸化物半導体、Ｇａ、Ａｌ、Ｚｎ及びＯから構成される酸化物半導体、Ｉｎ、Ｃｕ、Ｚｎ及びＯから構成される酸化物半導体、Ｓｎ、Ｃｕ、Ｚｎ及びＯから構成される酸化物半導体、Ｚｎ及びＯから構成される酸化物半導体、Ｉｎ及びＯから構成される酸化物半導体等を用いてもよい。その他にも種々の公知の酸化物半導体を用いることができる。
回路基板は、上述したように表示装置用回路基板であることが好ましいが、その他の用途にも好適に適用することができる。
また、表示装置は、液晶表示装置であることが好ましいが、回路基板、該回路基板と対向する対向基板、及び、両基板に挟持される表示素子を備えるものである限り、その他の表示装置（例えば、有機エレクトロルミネッセンス表示装置、無機エレクトロルミネッセンス表示装置、電気泳動を用いた表示装置等）であってもよい。
各実施形態に係る回路基板を分解し、光学顕微鏡、ＳＴＥＭ（Ｓｃａｎｎｉｎｇ　Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ：走査型透過電子顕微鏡）、ＳＥＭ（Ｓｃａｎｎｉｎｇ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ：走査型電子顕微鏡）等の顕微鏡観察により、回路基板の形状等を確認することができる。
また、一般的に用いられる材料分析にて、回路基板に用いられる部材の材料等を確認することができる。
上述した実施形態における各形態は、本発明の要旨を逸脱しない範囲において適宜組み合わされてもよい。
１１、１１１、２１１、３１１、４１１、５１１：透明基板
１２、１１２、２１２、３１２、４１２、５１２：ゲートメタルの下層
１３、１１３、２１３、３１３、４１３、５１３：ゲートメタルの上層
１４、１１４、２１４、３１４、４１４、５１４：ゲート絶縁膜
１５ｓ、１１５ｓ、２１５ｓ、３１５ｓ、４１５ｓ、５１５ｓ：ソースメタルの下層
１６ｓ、１１６ｓ、２１６ｓ、３１６ｓ、４１６ｓ、５１６ｓ：ソースメタルの上層
１５ｄ、１１５ｄ、２１５ｄ、３１５ｄ、４１５ｄ、５１５ｄ：ソースメタル（ドレイン電極）の下層
１６ｄ、１１６ｄ、２１６ｄ、３１６ｄ、４１６ｄ、５１６ｄ：ソースメタル（ドレイン電極）の上層
１７、１１７、２１７、３１７、４１７、５１７：保護膜
１８、１１８、２１８、３１８、４１８、５１８：絵素電極
２１：ガラス
２２：ブラックマトリクス
２３：カラーフィルタ
２４：対向電極
２５：フォトスペーサ
１０５：ソースバスライン
１０９：絵素電極
２０１：表示部（画素電極配置部）
２０２：周辺回路部（ＧＤＭ部）
２０３：接続端子部
２０４：配線接続部
２０５：補助容量配線
２０６：ＴＦＴ素子部
２０７：層間絶縁膜開口部
Ｃ：コンタクトホール
ＥＳ：エッチングストッパ層
Ｈ：開口部
ＩＧ：酸化物半導体層
ＯＩ：有機絶縁膜
　

Claims (14)

  1. 透明基板上に、半導体素子が配置された回路基板であって、
    該半導体素子は、酸化物半導体層を含み、
    該回路基板は、該半導体素子の上層に配置された保護膜、及び、
    該保護膜の上層に配置された有機絶縁膜を備え、
    該有機絶縁膜は、少なくとも一部の酸化物半導体層の上で、開口部が設けられている
    ことを特徴とする回路基板。
  2. 前記開口部は、回路基板の外側部の半導体素子上に設けられ、かつ回路基板の内側部の半導体素子上に設けられていないか、又は、回路基板の内側部の半導体素子上に設けられ、かつ回路基板の外側部の半導体素子上に設けられていない
    ことを特徴とする請求項１に記載の回路基板。
  3. 前記外側部における酸化物半導体層の酸素含有量は、前記内側部における酸化物半導体層の酸素含有量と異なる
    ことを特徴とする請求項１又は２に記載の回路基板。
  4. 前記外側部における酸化物半導体層の酸素含有量は、前記内側部における酸化物半導体層の酸素含有量よりも多い
    ことを特徴とする請求項３に記載の回路基板。
  5. 前記内側部における酸化物半導体層の酸素含有量は、前記外側部における酸化物半導体層の酸素含有量よりも多い
    ことを特徴とする請求項３に記載の回路基板。
  6. 前記酸化物半導体層は、インジウム、ガリウム、亜鉛、及び、酸素から構成される
    ことを特徴とする請求項１～５のいずれかに記載の回路基板。
  7. 前記半導体素子は、酸化物半導体層の中央部の上に、エッチングストッパ層を備える
    ことを特徴とする請求項１～６のいずれかに記載の回路基板。
  8. 前記回路基板は、ソース電極と、酸化物半導体層とが接するコンタクト部を有し、
    該コンタクト部は、基板主面を平面視したときに、ゲート電極の外縁と重畳する
    ことを特徴とする請求項１～７のいずれかに記載の回路基板。
  9. 前記回路基板は、ソース電極と、酸化物半導体層とが接するコンタクト部を有し、
    該コンタクト部は、基板主面を平面視したときに、ゲート電極の外縁と重畳しない
    ことを特徴とする請求項１～７のいずれかに記載の回路基板。
  10. 前記ソース電極は、銅層、銅合金層、アルミニウム層及びアルミニウム合金層からなる群より選択される少なくとも１つの層と、第４族元素～第６族元素からなる群より選択される少なくとも１つの元素を含む１つの層とを含む２層以上の積層体であり、該銅層、銅合金層、アルミニウム層及びアルミニウム合金層からなる群より選択される少なくとも１つの層がその表層側に配置されている
    ことを特徴とする請求項１～９のいずれかに記載の回路基板。
  11. 前記第４族元素～第６族元素からなる群より選択される少なくとも１つの元素は、チタン、ニオブ、タンタル、モリブデン及びタングステンからなる群より選択される少なくとも１つの元素である
    ことを特徴とする請求項１０に記載の回路基板。
  12. 前記半導体素子は、薄膜トランジスタである
    ことを特徴とする請求項１～１１のいずれかに記載の回路基板。
  13. 前記回路基板は、表示装置用の回路基板であり、
    前記回路基板の内側部は、表示装置の表示部に対応し、
    前記回路基板の外側部は、表示装置の非表示部に対応する
    ことを特徴とする請求項２、３、４又は５に記載の回路基板。
  14. 請求項１～１３のいずれかに記載の回路基板、該回路基板と対向する対向基板、及び、両基板に挟持される表示素子を備えることを特徴とする表示装置。
    　
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