KR102433524B1 - 표시 장치 및 전자 기기 - Google Patents

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KR102433524B1
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게이 다카하시
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

슬림 베젤의 표시 장치를 제공한다. 또는 인식성이 높은 표시 장치를 제공한다. 또는 소비전력이 낮은 표시 장치를 제공한다. 또는 신규 표시 장치를 제공한다.
제 1 트랜지스터를 가지는 게이트 드라이버와 채널 형성 영역에 금속 산화물을 포함하는 제 2 트랜지스터를 가지는 공통 드라이버를 적층한 적층 구조를 가지는 구성을 고안하였다. 게이트 드라이버는 공통 드라이버보다 점유 면적이 넓기 때문에, 게이트 드라이버의 일부를 공통 드라이버와 같은 평면에 형성하여도 좋다.

Description

표시 장치 및 전자 기기
본 발명은, 물건, 방법, 또는 제조 방법에 관한 것이다. 특히, 본 발명의 일 형태는, 반도체 장치, 발광 장치, 표시 장치, 전자 기기, 조명 장치, 이들의 구동 방법, 또는 이들의 제작 방법에 관한 것이다. 또는, 표시 장치를 구비하는 전자 기기, 발광 장치, 조명 장치, 또는 이들의 제작 방법에 관한 것이다.
또한, 본 명세서 등에서 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 트랜지스터, 반도체 회로, 연산 장치, 기억 장치 등은 반도체 장치의 일 형태이다. 또한, 발광 장치, 표시 장치, 전자 기기, 조명 장치, 및 전자 기기는 반도체 장치를 가지는 경우가 있다.
하이앤드 스마트폰 등에 사용되는 고선명 패널은, 외견의 인상을 좋게 하기 관위하여 슬림 베젤인 것이 요구되어 있다. 예를 들어, LTPS(Low Temperature Poly-Silicon)를 백 플레인에 사용한 고선명 인셀 터치 패널 내장형 액정 표시 장치(LCD)에 있어서, 터치 센서용 공통 드라이버 회로와 게이트 드라이버 회로를, 패널의 긴 변 측의 양쪽에 배치하여 베젤 폭을 좁히는 방법이 검토되어 있다(특허문헌 1).
그러나, 인셀 터치 패널 내장 LCD에 있어서 고선명화가 더욱 진행되면, 게이트선의 개수가 증가하고 이에 따라 게이트 드라이버 내부의 시프트 레지스터나 버퍼의 개수가 증가하기 때문에, 게이트 드라이버의 동작 주파수가 높아진다는 문제가 생긴다. 또한, 게이트 드라이버의 레이아웃 면적이 커져, 슬림 베젤의 실현이 어려워진다.
일본 공개특허공보 특개2003-152191
그래서, 본 발명의 일 형태는, 슬림 베젤의 표시 장치를 제공하는 것을 목적의 하나로 한다. 또는, 인식성이 높은 표시 장치를 제공하는 것을 목적의 하나로 한다. 또는, 소비전력이 낮은 표시 장치를 제공하는 것을 목적의 하나로 한다. 또는, 신규 표시 장치를 제공하는 것을 목적의 하나로 한다. 또는 상기 표시 장치(표시 패널)를 구비한 전자 기기를 제공하는 것을 목적의 하나로 한다. 또는, 신규 전자 기기를 제공하는 것을 목적의 하나로 한다.
또한, 이들의 과제의 기재는, 다른 과제의 존재를 방해하는 것은 아니다. 본 발명의 일 형태는, 이들의 과제의 모두를 해결할 필요는 없는 것으로 한다. 또한, 상기 이외의 과제는, 명세서 등의 기재로부터 저절로 명백해지는 것으로, 명세서 등의 기재로부터 상기 이외의 과제를 추출할 수 있다.
본 발명의 일 형태는, 제 1 기판 위의 제 1 구동 회로 및 제 1 배선과, 제 1 구동 회로 위의 절연막과, 절연막 위의 제 2 구동 회로 및 제 2 배선을 가지고, 제 1 구동 회로는 제 1 트랜지스터를 가지고, 제 2 구동 회로는 제 2 트랜지스터를 가지고, 제 1 트랜지스터의 소스 및 드레인 중 하나는 제 1 배선에 전기적으로 접속되고, 제 2 트랜지스터의 소스 및 드레인 중 하나는 제 2 배선에 전기적으로 접속되고, 제 2 트랜지스터는 채널 형성 영역에 금속 산화물을 포함하고, 제 1 기판의 표면에 수직인 방향에서 제 1 구동 회로와 제 2 구동 회로의 적어도 일부가 중첩되고, 제 1 구동 회로는 게이트 드라이버를 구성하고, 제 2 구동 회로는 공통 드라이버를 구성하는, 표시 장치이다.
제 1 트랜지스터는, 채널 형성 영역에 금속 산화물을 포함하여도 좋다.
또한, 본 발명의 다른 일 형태는, 제 1 기판 위의 제 1 구동 회로 및 제 1 배선과, 제 1 구동 회로 위의 절연막과, 절연막 위의 제 2 구동 회로, 제 3 구동 회로, 및 제 2 배선을 가지고, 제 1 구동 회로는 제 1 트랜지스터를 가지고, 제 2 구동 회로는 제 2 트랜지스터를 가지고, 제 3 구동 회로는 제 3 트랜지스터를 가지고, 제 1 트랜지스터의 소스 및 드레인 중 하나는 제 1 배선에 전기적으로 접속되고, 제 2 트랜지스터의 소스 및 드레인 중 하나는 제 2 배선에 전기적으로 접속되고, 제 2 트랜지스터는 채널 형성 영역에 금속 산화물을 포함하고, 제 1 기판의 표면에 수직인 방향에서, 제 1 구동 회로와 제 2 구동 회로의 적어도 일부가 중첩되고, 제 1 구동 회로와 제 3 구동 회로의 적어도 일부가 중첩되고, 제 1 구동 회로와 제 3 구동 회로는 게이트 드라이버를 구성하고, 제 2 구동 회로는 공통 드라이버를 구성하는, 표시 장치이다.
제 1 트랜지스터 및 제 3 트랜지스터는 각각, 채널 형성 영역에 금속 산화물을 포함하여도 좋다.
제 1 구동 회로는, 제 2 구동 회로 및 제 3 구동 회로보다 넓은 면적을 가진다.
또한, 본 발명의 다른 일 형태는, 제 1 기판 위의 제 1 구동 회로 및 제 1 배선과, 제 1 구동 회로 위의 절연막과, 절연막 위의 제 2 구동 회로 및 제 2 배선을 가지고, 제 1 구동 회로는 제 1 트랜지스터를 가지고, 제 2 구동 회로는 제 2 트랜지스터를 가지고, 제 1 트랜지스터의 소스 및 드레인 중 하나는 제 2 배선에 전기적으로 접속되고, 제 2 트랜지스터의 소스 및 드레인 중 하나는 제 1 배선에 전기적으로 접속되고, 제 1 트랜지스터는 채널 형성 영역에 금속 산화물을 포함하고, 제 1 기판의 표면에 수직인 방향에서 제 1 구동 회로와 제 2 구동 회로의 적어도 일부가 중첩되고, 제 1 구동 회로는 공통 드라이버를 구성하고, 제 2 구동 회로는 게이트 드라이버를 구성하는, 표시 장치이다.
제 2 트랜지스터는, 채널 형성 영역에 금속 산화물을 포함하여도 좋다.
또한, 본 발명의 다른 일 형태는, 제 1 기판 위의 제 1 구동 회로, 제 3 구동 회로, 및 제 1 배선과, 제 1 구동 회로 및 제 3 구동 회로 위의 절연막과, 절연막 위의 제 2 구동 회로 및 제 2 배선을 가지고, 제 1 구동 회로는 제 1 트랜지스터를 가지고, 제 2 구동 회로는 제 2 트랜지스터를 가지고, 제 3 구동 회로는 제 3 트랜지스터를 가지고, 제 1 트랜지스터의 소스 및 드레인 중 하나는 제 2 배선에 전기적으로 접속되고, 제 2 트랜지스터의 소스 및 드레인 중 하나는 제 1 배선에 전기적으로 접속되고, 제 1 트랜지스터는 채널 형성 영역에 금속 산화물을 포함하고, 제 1 기판의 표면에 수직인 방향에서, 제 1 구동 회로와 제 2 구동 회로의 적어도 일부가 중첩되고, 제 2 구동 회로와 제 3 구동 회로의 적어도 일부가 중첩되고, 제 1 구동 회로는 공통 드라이버를 구성하고, 제 2 구동 회로 및 제 3 구동 회로는 게이트 드라이버를 구성하는, 표시 장치이다.
제 2 트랜지스터 및 제 3 트랜지스터는 각각, 채널 형성 영역에 금속 산화물을 포함하여도 좋다.
제 2 구동 회로는, 제 1 구동 회로 및 제 3 구동 회로보다 넓은 면적을 가진다.
제 1 트랜지스터와 제 2 트랜지스터는 제 1 기판의 표면에 수직인 방향에서 적어도 일부가 중첩되어 있어도 좋다.
제 1 배선은 게이트선이고, 제 2 배선은 공통선이다.
제 1 트랜지스터는, 제 1 게이트 전극과, 제 1 게이트 전극 위의 제 1 게이트 절연층과, 제 1 게이트 절연층 위의 반도체층과, 반도체층에 전기적으로 접속되는 소스 및 드레인과, 소스 및 드레인 위의 제 2 게이트 절연층과, 제 2 게이트 절연층 위의 제 2 게이트 전극을 가지고, 소스 및 드레인 중 한쪽의 하면은 게이트선의 상면과 접한다.
제 2 트랜지스터는, 제 1 게이트 전극과, 제 1 게이트 전극 위의 제 1 게이트 절연층과, 제 1 게이트 절연층 위의 반도체층과, 반도체층에 전기적으로 접속되는 소스 및 드레인과, 소스 및 드레인 위의 제 2 게이트 절연층과, 제 2 게이트 절연층 위의 제 2 게이트 전극을 가지고, 소스 및 드레인 중 한쪽의 상면은, 공통선의 하면과 접한다.
또한, 본 명세서 중에서, 표시 장치(표시 패널)에 커넥터, 예를 들어 FPC(Flexible printed circuit) 또는 TCP(Tape Carrier Package)가 장착된 모듈, TCP의 끝에 프린트 배선판이 제공된 모듈, 또는 표시 소자가 형성된 기판에 COG(Chip On Glass) 방식에 의하여 IC(집적 회로)가 직접 실장된 모듈은, 표시 장치를 포함하는 경우가 있다.
본 발명의 일 형태를 사용함으로써, 슬림 베젤의 표시 장치를 제공할 수 있다. 또는, 적층 구조의 구동 회로를 가지는 표시 장치를 제공할 수 있다. 또는, 게이트 드라이버와 공통 드라이버를 적층한 표시 장치를 제공할 수 있다. 또는, 인식성이 높은 표시 장치를 제공할 수 있다. 또는, 소비전력이 낮은 표시 장치를 제공할 수 있다. 또는, 신규 표시 장치를 제공할 수 있다. 또는 상기 표시 장치(표시 패널)를 구비한 전자 기기를 제공할 수 있다. 또는, 신규 전자 기기를 제공할 수 있다.
또한, 이들 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 반드시 이들 효과 모두를 가질 필요는 없다. 또한, 이들 이외의 효과는, 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터 이들 이외의 효과를 추출할 수 있다.
도 1은 표시 장치를 설명하는 도면.
도 2는 구동 회로부를 설명하는 모식도 및 단면 모식도.
도 3은 표시 장치 및 검지 소자를 설명하는 도면.
도 4는 표시 장치를 설명하는 상면도 및 단면도.
도 5는 검지 소자의 구성을 설명하는 도면.
도 6은 표시 장치를 설명하는 도면.
도 7은 표시 장치를 설명하는 단면도.
도 8은 표시 장치를 설명하는 단면도.
도 9는 구동 회로부를 설명하는 모식도 및 단면 모식도.
도 10은 구동 회로부를 설명하는 모식도 및 단면 모식도.
도 11은 구동 회로부를 설명하는 모식도 및 단면 모식도.
도 12는 트랜지스터의 상면도 및 단면도.
도 13은 표시 장치를 설명하는 단면도.
도 14는 전자 기기를 설명하는 도면.
이하에서 실시형태에 대하여 도면을 참조하면서 설명한다. 단, 실시형태는 많은 상이한 형태로 실시할 수 있으며, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, 도면에 있어서, 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되지 않는다. 또한 도면은 이상적인 예를 모식적으로 도시한 것이며, 도면에 도시된 형상 또는 값 등에 한정되지 않는다.
또한, 본 명세서에서 사용되는 "제 1", "제 2", "제 3"이라는 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이고, 수적으로 한정하는 것이 아님을 부기한다.
또한, 본 명세서에서 "위에", "아래에" 등의 배치를 나타내는 용어는 구성끼리의 위치 관계를 도면을 참조하여 설명하기 위하여, 편의상 사용되는 것이다. 또한, 구성끼리의 위치 관계는 각 구성을 묘사하는 방향에 따라 적절히 변화된다. 따라서, 명세서에서 설명된 용어에 한정되지 않고, 상황에 따라 적절히 환언할 수 있다.
또한, 본 명세서 등에서 트랜지스터란, 게이트와 드레인과 소스를 포함하는 적어도 3개의 단자를 가지는 소자이다. 그리고, 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널 형성 영역을 가지고, 드레인과 채널 형성 영역과 소스를 통하여 전류를 흘릴 수 있는 것이다. 또한, 본 명세서 등에서 채널 형성 영역이란, 전류가 주로 흐르는 영역을 말한다.
또한, 소스나 드레인의 기능은 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화하는 경우 등에는 바뀌는 경우가 있다. 그러므로, 본 명세서 등에서는 소스나 드레인이라는 용어를 바꾸어 사용할 수 있는 것으로 한다.
또한, 본 명세서 등에서 "전기적으로 접속"에는 "어떠한 전기적 작용을 가지는 것"을 통하여 접속되어 있는 경우가 포함된다. 여기서, "어떠한 전기적 작용을 가지는 것"은, 접속 대상 간에서 전기 신호를 주고받을 수 있기만 하면, 특히 제한을 받지 않는다. 예를 들어, "어떠한 전기적 작용을 가지는 것"으로서는, 전극이나 배선을 비롯하여, 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 용량 소자, 그 외의 각종 기능을 가지는 소자 등이 포함된다.
또한, 본 명세서 등에서 "평행"이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 포함된다. 또한, "수직"이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 포함된다.
또한, 본 명세서 등에서 "막"이라는 용어와 "층"이라는 용어는, 서로 바꿀 수 있다. 예를 들어, "도전층"이라는 용어를 "도전막"이라는 용어로 변경할 수 있는 경우가 있다. 또는, 예를 들어, "절연막"이라는 용어를 "절연층"이라는 용어로 변경할 수 있는 경우가 있다.
또한, 본 명세서 등에서, 특히 언급이 없는 경우, 오프 전류란 트랜지스터가 오프 상태(비도통 상태, 차단 상태라고도 함)에 있을 때의 드레인 전류를 말한다. 오프 상태란, 특히 언급이 없는 경우, n채널형 트랜지스터에서는 게이트와 소스 사이의 전압(Vgs)이 문턱 전압(Vth)보다 낮은 상태, p채널형 트랜지스터에서는 게이트와 소스 사이의 전압(Vgs)이 문턱 전압(Vth)보다 높은 상태를 말한다. 예를 들어, n채널형 트랜지스터의 오프 전류란, 게이트와 소스 사이의 전압(Vgs)이 문턱 전압(Vth)보다 낮을 때의 드레인 전류를 말하는 경우가 있다.
또한, 본 명세서 등에서는 채널 폭(W)을 가지는 트랜지스터의 오프 전류를 채널 폭(W)당을 흐르는 전류값으로 나타내는 경우가 있다. 또한, 소정의 채널 폭(예를 들어 1μm)당을 흐르는 전류값으로 나타내는 경우가 있다. 후자의 경우, 오프 전류의 단위는 전류/길이의 차원을 가지는 단위(예를 들어, A/μm)로 나타내어지는 경우가 있다.
본 명세서 등에서 금속 산화물(metal oxide)이란, 넓은 의미로의 금속의 산화물이다. 금속 산화물은 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 산화물 반도체(Oxide Semiconductor 또는 단순히 OS라고도 함) 등으로 분류된다. 예를 들어, 트랜지스터의 반도체층에 금속 산화물을 사용한 경우, 상기 금속 산화물을 산화물 반도체라고 부르는 경우가 있다. 즉, 금속 산화물이 증폭 작용, 정류 작용, 및 스위칭 작용 중 적어도 하나를 가지는 경우, 상기 금속 산화물을 금속 산화물 반도체(metal oxide semiconductor), 줄여서 OS라고 부를 수 있다. 또한, OS FET라고 기재하는 경우에는 금속 산화물 또는 산화물 반도체를 가지는 트랜지스터로 환언할 수 있다.
또한, 본 명세서 등에서 질소를 가지는 금속 산화물도 금속 산화물(metal oxide)이라고 총칭하는 경우가 있다. 또한, 질소를 가지는 금속 산화물을 금속 산질화물(metal oxynitride)이라고 불러도 좋다.
또한, 본 명세서 등에서 CAAC(c-axis aligned crystal), 및 CAC(cloud aligned complementary)라고 기재하는 경우가 있다. 또한, CAAC는 결정 구조의 일례를 나타내고, CAC는 기능 또는 재료의 구성의 일례를 나타낸다.
또한, 본 명세서 등에서 CAC-OS 또는 CAC-metal oxide란, 재료의 일부에서는 도전성의 기능을, 재료의 일부에서는 절연성의 기능을 가지고, 재료의 전체에서는 반도체로서의 기능을 가진다. 또한, CAC-OS 또는 CAC-metal oxide를 트랜지스터의 반도체층에 사용하는 경우, 도전성의 기능은 캐리어가 되는 전자(또는 정공)를 흘리는 기능이고, 절연성의 기능은 캐리어가 되는 전자를 흘리지 않는 기능이다. 도전성의 기능과 절연성의 기능을 각각 상보적으로 작용시킴으로써, 스위칭시키는 기능(On/Off시키는 기능)을 CAC-OS 또는 CAC-metal oxide에 부여할 수 있다. CAC-OS 또는 CAC-metal oxide에 있어서, 각각의 기능을 분리시킴으로써, 양쪽의 기능을 최대한 높일 수 있다.
또한, 본 명세서 등에서 CAC-OS 또는 CAC-metal oxide는, 도전성 영역 및 절연성 영역을 가진다. 도전성 영역은 상술한 도전성의 기능을 가지고, 절연성 영역은 상술한 절연성의 기능을 가진다. 또한, 재료 중에서 도전성 영역과 절연성 영역은 나노 입자 레벨로 분리되어 있는 경우가 있다. 또한, 도전성 영역과 절연성 영역은 각각 재료 중에 편재(偏在)하는 경우가 있다. 또한, 도전성 영역은 주변이 흐릿해져 클라우드상으로 연결되어 관찰되는 경우가 있다.
또한, CAC-OS 또는 CAC-metal oxide에서, 도전성 영역과 절연성 영역은 각각 0.5nm 이상 10nm 이하, 바람직하게는 0.5nm 이상 3nm 이하의 크기로 재료 중에 분산되어 있는 경우가 있다.
또한, CAC-OS 또는 CAC-metal oxide는 상이한 밴드 갭을 가지는 성분으로 구성된다. 예를 들어, CAC-OS 또는 CAC-metal oxide는, 절연성 영역에 기인하는 와이드 갭을 가지는 성분과, 도전성 영역에 기인하는 내로 갭을 가지는 성분으로 구성된다. 상기 구성의 경우, 캐리어를 흘릴 때 내로 갭을 가지는 성분에서 주로 캐리어가 흘린다. 또한, 내로 갭을 가지는 성분이 와이드 갭을 가지는 성분에 상보적으로 작용하고, 내로 갭을 가지는 성분에 연동하여 와이드 갭을 가지는 성분에서도 캐리어가 흘린다. 그러므로, 상기 CAC-OS 또는 CAC-metal oxide를 트랜지스터의 채널 형성 영역에 사용하는 경우, 트랜지스터의 온 상태에서 높은 전류 구동력, 즉 큰 온 전류 및 높은 전계 효과 이동도를 얻을 수 있다.
즉, CAC-OS 또는 CAC-metal oxide는 매트릭스 복합재(matrix composite) 또는 금속 매트릭스 복합재(metal matrix composite)라고 부를 수도 있다.
또한, 본 명세서 등에서 게이트선이란 도전막이고, 예를 들어 표시 장치를 비롯한 전자 기기가 가지는 복수의 트랜지스터의 게이트에 전기적으로 접속된다. 또한, 공통선이란 도전막이고, 예를 들어 표시 장치를 비롯한 전자 기기가 가지는 복수의 표시 소자의 한쪽 전극에 전기적으로 접속된다. 또한 게이트 드라이버란, 게이트선에 전압을 공급하는 기능을 가지는 회로이다. 공통 드라이버란, 공통선에 전압을 공급하는 기능을 가지는 회로이다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태의 표시 장치의 구성에 대하여, 도 1 내지 도 10을 참조하면서 설명한다.
도 1의 (A)는, 표시 장치(700)를 위에서 보았을 때의 모식도이다. 표시 장치(700)는 기판(710) 위에 표시 영역(305)을 가지고, 표시 영역의 주변에 게이트 드라이버(301), 소스 드라이버(302), 및 공통 드라이버(303)가 배치되어 있다.
또한, 게이트 드라이버(301)와 공통 드라이버(303)는 적층되어 배치되어 있고, 게이트 드라이버(301)에는 공통 드라이버(303)의 적어도 일부가 중첩된다. 도 1의 (A)에서는 게이트 드라이버(301)가 공통 드라이버(303)보다 기판(710)에 가까운 측으로 형성되어 있는 예를 도시하였다.
도 1의 (B)는 도 1의 (A)를 위에서 비스듬히 본 모식도이다. 도 1의 (A)와 마찬가지로, 게이트 드라이버(301)가 공통 드라이버(303)보다 기판(710)에 가까운 측에 형성되어 있다.
도 1의 (A) 및 (B)에 도시된 바와 같이 게이트 드라이버(301)와 공통 드라이버(303)를 적층하여 형성함으로써, 표시 장치(700)에서의 구동 회로가 차지하는 면적을 저감할 수 있고, 슬림 베젤화를 달성할 수 있다.
도 2의 (A)는, 게이트 드라이버(301)와 공통 드라이버(303)의 위치 관계를 도시한 모식도이다. 게이트 드라이버(301)는 제 1 배선(G(1) 내지 G(m))에 전기적으로 접속되고, 공통 드라이버(303)는 제 1 도전막(C1(1) 내지 C1(p))에 전기적으로 접속된다.
도 1의 (A) 및 (B)와 마찬가지로, 게이트 드라이버(301)와 공통 드라이버(303)는 적층되고, 또한 제 1 배선(G(1) 내지 G(m))과 제 1 도전막(C1(1) 내지 C1(p))도 적층되어 있다.
도 2의 (B)는, 게이트 드라이버(301)와 공통 드라이버(303)의 위치 관계를 도시한 단면 모식도이다. 게이트 드라이버(301)는 제 1 트랜지스터(780)를 가지고, 공통 드라이버(303)는 제 2 트랜지스터(880)를 가진다.
제 1 트랜지스터(780)는 기판(710) 위의 도전막(704)과, 도전막(704) 위의 절연막(706)과, 절연막(706) 위의 반도체막(718)과, 반도체막(718) 위의 도전막(712A) 및 도전막(712B)과, 도전막(712A) 및 도전막(712B) 위의 절연막(721A)과, 절연막(721A) 위의 도전막(724B)을 가진다.
여기서, 도전막(704)은 제 1 게이트 전극으로서 기능하고, 절연막(706)은 제 1 게이트 절연층으로서 기능하고, 반도체막(718)은 채널을 형성할 수 있는 반도체층으로서 기능하고, 도전막(712A)은 소스 전극 및 드레인 전극 중 한쪽으로서 기능하고, 도전막(712B)은 소스 전극 및 드레인 전극 중 다른 한쪽으로서 기능하고, 절연막(721A)은 제 2 게이트 절연층으로서 기능하고, 도전막(724B)은 제 2 게이트 전극으로서 기능한다.
제 1 트랜지스터(780)의 도전막(712B)은 제 1 배선(G(i))에 전기적으로 접속된다. 또한, 제 1 배선(G(i))은 도전막(704)과 같은 공정으로 형성되어 있다. 또한, 제 1 배선(G(i))은 게이트선으로서 기능한다.
제 2 트랜지스터(880)는 절연막(728) 위의 도전막(804)과, 도전막(804) 위의 절연막(806)과, 절연막(806) 위의 반도체막(818)과, 반도체막(818) 위의 도전막(812A) 및 도전막(812B)과, 도전막(812A) 및 도전막(812B) 위의 절연막(821A)과, 절연막(821A) 위의 도전막(824B)을 가진다.
여기서, 도전막(804)은 제 1 게이트 전극으로서 기능하고, 절연막(806)은 제 1 게이트 절연층으로서 기능하고, 반도체막(818)은 채널을 형성할 수 있는 반도체층으로서 기능하고, 도전막(812A)은 소스 전극 및 드레인 전극 중 한쪽으로서 기능하고, 도전막(812B)은 소스 전극 및 드레인 전극 중 다른 한쪽으로서 기능하고, 절연막(821A)은 제 2 게이트 절연층으로서 기능하고, 도전막(824B)은 제 2 게이트 전극으로서 기능한다.
제 2 트랜지스터(880)의 도전막(812B)은 제 1 도전막(C1(g))에 전기적으로 접속한다. 또한, 도 2의 (B)에서는 제 1 도전막(C1(g))이 도전막(812B)과 직접 접하는 구조가 되어 있지만, 다른 도전체를 통하여 전기적으로 접속하는 구성으로 할 수도 있다.
또한, 도 2의 (B)에서는 제 1 트랜지스터(780)와 제 2 트랜지스터(880)가 완전히 중첩된 구조가 되어 있지만, 반드시 이와 같은 구조일 필요는 없고, 예를 들어, 제 1 트랜지스터(780)와 제 2 트랜지스터(880)의 일부가 중첩되는 구조이면 좋다.
또한, 게이트 드라이버(301)는 제 1 트랜지스터(780)와 직렬로 접속되는 제 3 트랜지스터(790)를 가져도 좋다. 또한, 공통 드라이버(303)는 제 2 트랜지스터(880)와 직렬로 접속되는 제 4 트랜지스터(890)를 가져도 좋다.
또한, 제 1 트랜지스터(780), 제 2 트랜지스터(880), 제 3 트랜지스터(790), 및 제 4 트랜지스터(890)는, 도 2의 (B)에 기재된 구조에 한정되지 않는다. 예를 들어, 제 1 내지 제 4 트랜지스터의 구조로서, 후술하는 트랜지스터(100)의 구조나 트랜지스터(MD1)의 구조를 적용할 수 있다.
상술한 바와 같이, 게이트 드라이버(301)와 공통 드라이버(303)를 적층하여 형성함으로써, 표시 장치(700)에서의 구동 회로가 차지하는 면적을 저감할 수 있고, 슬림 베젤화를 달성할 수 있다.
도 3은 본 발명의 일 형태의 표시 장치(700)의 구성을 설명하는 도면이다. 도 3의 (A)는 본 발명의 일 형태의 표시 장치(700)의 구성을 설명하는 블록도이고, 도 3의 (B)는 도 3의 (A)에 도시된 검지 소자(C(g, h)) 및 검지 소자(C(g, h))와 중첩되는 화소(702(i, j))의 배치를 설명하는 모식도이다.
도 4는 도 3에 도시된 본 발명의 일 형태의 표시 장치(700)의 검지 소자(C(g, h))의 구성을 설명하는 도면이다. 도 4의 (A)는 본 발명의 일 형태의 검지 소자(C(g, h))의 상면도이고, 도 4의 (B)는 도 4의 (A)에 도시된 절단선 W1-W2에서의 검지 소자(C(g, h)) 및 화소(702(i, j))의 단면도이다.
도 5는 본 발명의 일 형태의 표시 장치(700)의 검지 소자(C(g, h))의 구성을 설명하는 도면이다. 도 5의 (A)는 검지 소자(C(g, h))의 제 2 도전막(C2(h))의 상면도이고, 도 5의 (B)는 검지 소자(C(g, h))의 제 1 도전막(C1(g))의 상면도이고, 도 5의 (C)는 본 발명의 일 형태의 표시 장치(700)의 제 3 도전막(751)의 상면도이다.
도 6은 본 발명의 일 형태의 표시 장치(700)의 구성을 설명하는 도면이다. 도 6의 (A)는 본 발명의 일 형태의 표시 장치(700)의 일부의 상면도이고, 도 6의 (B)는 본 발명의 일 형태의 표시 장치(700)의 화소(702(i, j))의 일부의 상면도이다.
도 7은 본 발명의 일 형태의 표시 장치(700)의 구성을 설명하는 도면이다. 도 7의 (A)는 도 6의 (A)에 도시된 절단선 X1-X2, X3-X4, X5-X6에서의 본 발명의 일 형태의 표시 장치(700)의 단면도이다. 또한, 도 7의 (B)는 도 7의 (A)에 도시된 트랜지스터(MD1)의 자세한 사항을 설명하는 단면도이고, 도 7의 (C)는 도 7의 (A)에 도시된 트랜지스터(MA)의 자세한 사항을 설명하는 단면도이다. 또한, 도 7의 (D)는 도 7의 (A)에 도시된 일부의 구성의 변형예를 설명하는 단면도이다.
또한, 본 명세서 중에서, 검지 소자, 도전막, 화소 등의 위치를 나타내기 위하여 사용되는 g 및 i는 1 이상 p 이하의 정수(整數)를 나타내고, h 및 j는 1 이상 q 이하의 정수를 나타낸다. 예를 들어, 화소(702(i, j))란, 행 방향으로 1 내지 p개, 열 방향으로 1 내지 q개 매트릭스상으로 배열된 화소(702) 중, i행 j열에 위치하는 화소를 나타낸다.
<표시 장치(700)의 구성예>
본 실시형태에서 설명되는 표시 장치(700)는, 기판(710)과, 화소(702(i, j))와, 표시 소자(750)와, 검지 소자(C(g, h))를 가진다(도 7 참조).
기판(710)은 투광성을 구비하고, 표시 소자(750)는 기판(710)과 중첩되는 영역을 구비하고, 검지 소자(C(g, h))는 표시 소자(750)와 기판(710) 사이에 배치된다.
화소(702(i, j))는 표시 소자(750)를 구비한다.
표시 소자(750)는 기판(710)이 있는 측으로 표시를 하는 기능을 가진다. 예를 들어, 기판(770)으로부터 기판(710)을 향하는 광(BL)이 사출되도록 기판(770) 측에 백라이트를 배치하고, 표시를 할 수 있다(도 4의 (B) 참조).
검지 소자(C(g, h))는, 기판(710)이 있는 측에 근접 또는 접촉하는 것을 검지하는 기능을 가진다(도 4의 (B) 참조).
검지 소자(C(g, h))는 제 1 도전막(C1(g))과, 제 1 도전막(C1(g)) 및 기판(710) 사이의 제 2 도전막(C2(h))과, 제 1 도전막(C1(g)) 및 제 2 도전막(C2(h)) 사이의 절연막(721B)을 구비한다.
또한, 표시 장치(700)의 표시 소자(750)는 액정 재료를 포함하는 층(753)과, 액정 재료를 포함하는 층(753)에 포함되는 액정 재료의 배향을 제어하는 전계를 제 1 도전막(C1(g))과의 사이에 인가할 수 있도록 배치된 제 3 도전막(751)을 구비한다.
본 실시형태에서 설명되는 표시 장치(700)는 제 1 도전막(C1(g)) 및 제 2 도전막(C2(h))을 구비하는 검지 소자(C(g, h))와, 액정 재료를 포함하는 층(753) 및 액정 재료를 포함하는 층(753)에 포함되는 액정 재료의 배향을 제어하는 전계를 제 1 도전막(C1(g))과의 사이에 인가할 수 있도록 배치된 제 3 도전막(751)을 구비하는 표시 소자(750)를 포함하여 구성된다. 이로써, 검지 소자가 구비하는 도전막을 표시 소자에 사용할 수 있다. 그 결과, 편의성 또는 신뢰성이 우수한 신규 표시 장치를 제공할 수 있다.
또한, 표시 장치(700)는 표시 소자(750)에 전기적으로 접속되는 트랜지스터(MA)를 가진다. 그리고, 제 3 도전막(751)은 트랜지스터(MA)의 소스 전극 또는 드레인 전극에 전기적으로 접속된다.
또한, 표시 장치(700)의 트랜지스터(MA)는 반도체막(718)을 구비한다. 그리고, 절연막(721B)은 액정 재료를 포함하는 층(753) 및 반도체막(718) 사이에 끼워지는 영역을 구비한다(도 7의 (C) 참조).
또한, 표시 장치(700)는 트랜지스터(MA)에 전기적으로 접속되는 게이트선(G(i))과, 트랜지스터(MA)에 전기적으로 접속되는 신호선(S(j))과, 게이트선(G(i))에 전기적으로 접속되는 복수의 트랜지스터와, 신호선(S(j))에 전기적으로 접속되는 복수의 트랜지스터를 가진다(도 4의 (A) 참조). 구체적으로는, 트랜지스터(MA)의 게이트 전극으로서 기능하는 도전막(704)은 게이트선(G(i))에 전기적으로 접속되고, 소스 전극 또는 드레인 전극으로서 기능하는 도전막(712B)은 신호선(S(j))에 전기적으로 접속된다(도 7의 (C) 참조).
제 1 도전막(C1(g)) 또는 제 2 도전막(C2(h))은, 게이트선(G(i)) 또는 신호선(S(j))과 중첩되는 개구부를 구비한다(도 5의 (A) 또는 (B) 참조).
본 실시형태에서 설명되는 표시 장치(700)는 트랜지스터(MA)에 전기적으로 접속되는 게이트선(G(i))과, 트랜지스터에 전기적으로 접속되는 신호선(S(j))을 가지고, 신호선(S(j)) 또는 게이트선(G(i))과 중첩되는 개구부를 구비하는 제 1 도전막(C1(g)) 또는 제 2 도전막(C2(h))을 포함하여 구성된다. 이로써, 제 1 도전막 또는 제 2 도전막의, 게이트선 또는 신호선이 중첩되는 영역의 면적을 줄이고, 게이트선 또는 신호선에 기생하는 용량을 줄일 수 있다. 그 결과, 편의성 또는 신뢰성이 우수한 신규 터치 패널을 제공할 수 있다.
또한, 표시 장치(700)의 반도체막(718)은 인듐, 갈륨, 아연, 및 산소를 포함한다.
또한, 표시 장치(700)의 제 2 도전막(C2(h))은 인듐, 갈륨, 아연, 및 산소를 포함한다.
본 실시형태에서 설명되는 표시 장치(700)는 인듐, 갈륨, 아연, 및 산소를 포함하는 반도체막(718)을 구비하는 트랜지스터(MA)와, 인듐, 갈륨, 아연, 및 산소를 포함하는 제 2 도전막(C2(h))을 구비하는 검지 소자(C(g, h))를 포함하여 구성된다. 이로써, 인듐, 갈륨, 아연, 및 산소를 포함하는 막을 동일한 공정으로 형성할 수 있다. 또한, 동일한 공정으로 형성된 인듐, 갈륨, 아연, 및 산소를 포함하는 막을 반도체막 또는 제 2 도전막에 사용할 수 있다. 그 결과, 편의성 또는 신뢰성이 우수한 신규 터치 패널을 제공할 수 있다.
상술한 구성 외에, 표시 장치(700)는 게이트 드라이버(301), 소스 드라이버(302), 공통 드라이버(303)를 가질 수 있다(도 3의 (A) 참조).
게이트 드라이버(301)는 게이트선(G(1) 내지 G(m))에 전기적으로 접속되고, 예를 들어 선택 신호를 공급하는 기능을 구비한다. 예를 들어, 트랜지스터(MD1)를 게이트 드라이버(301)에 사용할 수 있다(도 7의 (A) 참조).
소스 드라이버(302)는 신호선(S(1) 내지 S(n))에 전기적으로 접속되고, 예를 들어 화상 신호를 공급하는 기능을 구비한다. 또한, 소스 드라이버(302)는 제 2 도전막(C2(1) 내지 C2(q))에 전기적으로 접속되고, 예를 들어 구동용 신호 및 정전 용량에 따라 변화하는 제 2 도전막(C2(1) 내지 C2(q))의 전위를 검지하여 검지 신호를 공급하는 기능을 구비한다.
공통 드라이버(303)는 제 1 도전막(C1(1) 내지 C1(p))에 전기적으로 접속되고, 예를 들어 직사각형파 등을 포함하는 구동용 신호를 공급하는 기능을 구비한다. 예를 들어, 트랜지스터(MD2)를 공통 드라이버(303)에 사용할 수 있다(도 7의 (A) 참조).
도 3의 (A) 및 도 7의 (A)에 도시된 바와 같이, 공통 드라이버(303)와 게이트 드라이버(301)를 중첩시켜 형성함으로써, 구동 회로부의 면적을 저감할 수 있다.
또한, 도 3의 (A) 및 (B)에 있어서, m, n, p, 및 q는 2 이상의 정수이고, g는 1 이상 p 이하의 정수이고, h는 1 이상 q 이하의 정수이다.
또한, 표시 장치(700)는 p행 q열의 매트릭스상으로 검지 소자를 가질 수 있다. 또한, 검지 소자(C(g, h))는, g번째 행의 제 1 도전막(C1(g))과 h번째 열의 제 2 도전막(C2(h))을 포함한다.
또한, 표시 장치(700)는 m행 n열의 매트릭스상으로 표시 소자를 가질 수 있다. 또한, 화소(702(i, j))는 표시 소자(750)를 구비한다. 또한, 화소(702(i, j))는 i번째 행의 게이트선(G(i))에 전기적으로 접속되고, j번째 열의 신호선(S(j))에 전기적으로 접속된다.
또한, 표시 장치(700)는 검지 소자에 중첩되는 영역을 구비하는 단수 또는 복수의 화소를 가질 수 있다. 예를 들어, 검지 소자(C(g, h))에 중첩되는 화소(702(i, j)) 및 그 외에 화소를 가질 수 있다(도 3의 (B) 및 도 4의 (B) 참조).
또한, 표시 장치(700)는 제 1 도전막(C1(g))을 따라 배치되는 복수의 게이트선을 가질 수 있다. 예를 들어, 제 1 도전막(C1(g))을 따라 배치되는 게이트선(G(i-1)) 및 게이트선(G(i))을 가질 수 있다(도 4의 (A) 참조). 또한, 제 1 도전막(C1(g))에 다른 도전막이 전기적으로 접속되어도 좋다. 예를 들어, 제 1 도전막(C1(g))에 도전막(704S)을 접속하여도 좋다(도 7의 (D) 참조). 이로써, 전기 저항을 저감할 수 있다.
또한, 표시 장치(700)는 제 2 도전막을 따라 배치되는 복수의 신호선을 가질 수 있다. 예를 들어, 제 2 도전막(C2(h))을 따라 배치되는 신호선(S(j) 내지 S(j+9))을 가질 수 있다(도 4의 (A) 참조).
또한, 표시 장치(700)는 개구부를 구비하는 제 1 도전막(C1(g))을 가질 수 있다. 예를 들어, 게이트선(G(i-1))과 중첩되는 개구부 및 게이트선(G(i))과 중첩되는 개구부를 구비하는 도전막을 제 1 도전막(C1(g))에 사용할 수 있다(도 5의 (B) 참조).
또한, 표시 장치(700)는 개구부를 구비하는 제 2 도전막을 가질 수 있다. 예를 들어, 신호선(S(j))과 중첩되는 개구부 내지 신호선(j+9)과 중첩되는 개구부를 구비하는 도전막을 제 2 도전막(C2(h))에 사용할 수 있다(도 5의 (A) 참조).
또한, 표시 장치(700)는 액정 재료를 포함하는 층(753)의 두께 방향과 교차하는 방향을 향하는 전계(수평 전계라고도 함)가 인가되도록 배치된 제 3 도전막(751)을 사용할 수 있다. 예를 들어, 제 1 도전막(C1(g))과 중첩되는 영역을 구비하는 빗살 형상의 제 3 도전막(751)을 사용할 수 있다(도 4의 (B) 및 도 5의 (C) 참조). 또는, 액정 재료를 포함하는 층(753)의 두께 방향을 향하는 전계(수직 전계라고도 함)가 인가되도록 배치된 제 3 도전막(751)을 사용할 수 있다.
이하에서, 본 발명의 일 형태의 표시 장치를 구성하는 각 요소에 대하여 설명한다. 또한, 이들의 구성은 명확하게 분리되지 않고, 하나의 구성이 다른 구성을 겸하는 경우나 다른 구성의 일부를 포함하는 경우가 있다.
예를 들어, 제 1 도전막(C1(g))은, 검지 소자(C(g, h))의 일부이면서 표시 소자(750)의 일부이기도 하다.
또한, 표시 장치(700)는 기판(710)과 중첩되는 영역을 구비하는 기판(770)과, 기판(710) 및 기판(770)을 접합하는 기능을 구비하는 밀봉재(730)를 가질 수 있다. 이로써, 예를 들어, 기판(710), 기판(770), 및 밀봉재(730)로 둘러싸인 영역에 표시 소자(750)를 배치할 수 있다.
또한, 표시 장치(700)는 기판(710) 및 기판(770) 사이에 구조체(KB)를 가질 수 있다. 이로써, 소정의 간격을 기판(710) 및 기판(770) 사이에 제공할 수 있다.
또한, 표시 장치(700)는 표시 소자(750)와 중첩되는 영역을 구비하는 착색막(CF)을 가질 수 있다. 또한, 표시 소자(750)와 중첩되는 영역에 개구부를 구비하는 차광막(BM)을 가질 수 있다.
또한, 표시 장치(700)는 착색막(CF) 및 액정 재료를 포함하는 층(753) 사이에 절연막(771)을 가질 수 있다. 또한, 차광막(BM) 및 액정 재료를 포함하는 층(753) 사이에 절연막(771)을 가질 수 있다. 이로써, 착색막(CF)의 두께에 기인하여 생기는 요철을 평탄하게 하거나, 또는, 착색막(CF) 또는 차광막(BM)으로부터 액정 재료를 포함하는 층(753)으로의 불순물의 확산을 억제할 수 있다.
또한, 표시 장치(700)는 액정 재료를 포함하는 층(753) 및 기판(710) 사이에 배향막(AF1)을 가질 수 있다. 또한, 액정 재료를 포함하는 층(753) 및 기판(770) 사이에 배향막(AF2)을 가질 수 있다.
또한, 표시 장치(700)는 광학 필름(710P) 또는 광학 필름(770P)을 가질 수 있다. 예를 들어, 액정 재료를 포함하는 층(753)과의 사이에 기판(710)이 끼워지도록 광학 필름(710P)을 배치할 수 있다. 또는, 액정 재료를 포함하는 층(753)과의 사이에 기판(770)이 끼워지도록 광학 필름(770P)을 배치할 수 있다.
예를 들어 편광판을 광학 필름(710P) 및 광학 필름(770P)에 사용할 수 있다. 한쪽의 편광 방향에 대하여 다른 한쪽의 편광 방향이 소정의 방향이 되도록 편광판을 사용할 수 있다. 구체적으로는, 2개의 직선 편광판을 십자니콜의 관계가 되도록 배치하여 사용할 수 있다.
또한, 표시 장치(700)는 트랜지스터(MD1)의 반도체막(718)과 중첩되는 영역을 구비하는 도전막(724)을 가질 수 있다. 예를 들어, 제 1 도전막(C1(g))과 동일한 공정으로 형성할 수 있는 재료를 도전막(724)에 사용할 수 있다(도 7의 (B) 참조).
또한, 표시 장치(700)는 트랜지스터(MA) 및 기판(710) 사이에 절연막(701)을 가질 수 있다. 또한, 액정 재료를 포함하는 층(753) 및 반도체막(718) 사이에 절연막(721B) 또는 절연막(728)을 가질 수 있다. 또한, 절연막(721B) 및 반도체막(718) 사이에 절연막(721A)을 가질 수 있다.
예를 들어, 절연막(701)은 기판(710)으로부터 트랜지스터(MA)로의 불순물의 확산을 억제하는 기능을 구비하고, 절연막(721B) 또는 절연막(721A)은, 반도체막(718)으로의 불순물의 확산을 억제하는 기능을 구비한다.
예를 들어, 절연막(728)은 절연막(728)과 중첩되는 트랜지스터(MA) 등의 구조에 기인하는 단차를 평탄화하는 기능을 구비한다.
또한, 표시 장치(700)는 도전막(704) 및 반도체막(718) 사이에 절연막(706)을 가질 수 있다. 예를 들어, 절연막(706)은 게이트 절연막의 기능을 구비한다.
또한, 표시 장치(700)는 표시 소자(750) 또는 검지 소자(C(g, h))에 전기적으로 접속되는 배선(711)을 가질 수 있다.
또한, 표시 장치(700)는 배선(711)에 전기적으로 접속되는 단자(719)를 가질 수 있다. 예를 들어, 플렉시블 프린트 기판(FPC1)을, 도전부재(ACF1)를 사용하여 단자(719)에 전기적으로 접속할 수 있다.
≪구성≫
표시 장치(700)는 기판(710), 표시 소자(750), 또는 검지 소자(C(g, h))를 가진다.
또한, 표시 장치(700)는 제 1 도전막(C1(g)), 제 2 도전막(C2(h)), 절연막(721B), 액정 재료를 포함하는 층(753) 또는 제 3 도전막(751)을 구비한다.
또한, 표시 장치(700)는 트랜지스터(MA), 반도체막(718), 게이트선(G(i)) 또는 신호선(S(j))을 구비한다.
또한, 표시 장치(700)는 공통 드라이버, 게이트 드라이버, 및 소스 드라이버를 가질 수 있다.
≪기판(710)≫
기판(710)은 제작 공정 중의 열처리에 견딜 수 있는 내열성을 가지는 재료로 제작되어 있으면 좋고, 예를 들어 유리 기판을 사용할 수 있다.
구체적으로는, 무알칼리 유리, 소다 석회 유리, 칼리 유리, 크리스털 유리, 석영, 또는 사파이어 등을 기판(710)에 사용할 수 있다. 또한, SUS 또는 알루미늄 등의 금속 기판, 실리콘이나 탄소화 실리콘으로 이루어지는 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 저마늄 등의 화합물 반도체 기판, SOI 기판 등을 기판(710)에 사용할 수 있다.
그 외에, 폴리에스터, 폴리올레핀, 폴리아마이드, 폴리이미드, 폴리카보네이트, 또는 아크릴 등을 사용한 수지 필름 또는 수지판을 기판(710)에 사용하여도 좋다.
≪기판(770)≫
기판(770)은 기판(710)에 사용할 수 있는 재료를 사용할 수 있다.
≪도전막(704), 도전막(712A), 도전막(712B), 배선(711), 단자(719)≫
도전성을 구비하는 재료를 도전막(704), 도전막(712A), 도전막(712B), 배선(711), 또는 단자(719)에 사용할 수 있다.
예를 들어, 무기 도전성 재료, 유기 도전성 재료, 금속, 또는 도전성 세라믹 등을 도전막(704), 도전막(712A), 도전막(712B), 배선(711), 또는 단자(719)에 사용할 수 있다.
구체적으로는, 알루미늄, 금, 백금, 은, 구리, 크로뮴, 탄탈럼, 타이타늄, 몰리브데넘, 텅스텐, 니켈, 철, 코발트, 팔라듐, 또는 망가니즈로부터 선택된 금속 원소 등을 도전막(704), 도전막(712A), 도전막(712B), 배선(711), 또는 단자(719)에 사용할 수 있다. 또는, 상술한 금속 원소를 포함하는 합금 등을 도전막(704), 도전막(712A), 도전막(712B), 배선(711), 또는 단자(719)에 사용할 수 있다. 특히, 구리와 망가니즈의 합금이 웨트 에칭법을 사용한 미세 가공에 적합하다.
또한, 알루미늄막 위에 타이타늄막을 적층하는 2층 구조, 질화 타이타늄막 위에 타이타늄막을 적층하는 2층 구조, 질화 타이타늄막 위에 텅스텐막을 적층하는 2층 구조, 질화 탄탈럼막 또는 질화 텅스텐막 위에 텅스텐막을 적층하는 2층 구조, 타이타늄막과 그 타이타늄막 위에 알루미늄막을 적층하고, 또한 그 위에 타이타늄막을 형성하는 3층 구조 등을 도전막(704), 도전막(712A), 도전막(712B), 배선(711), 또는 단자(719)에 사용할 수 있다.
그 외에, 산화 인듐, 인듐 주석 산화물, 인듐 아연 산화물, 산화 아연, 갈륨을 첨가한 산화 아연 등의 도전성 산화물, 그래핀 또는 흑연을 포함하는 막 등을 도전막(704), 도전막(712A), 도전막(712B), 배선(711), 또는 단자(719)에 사용할 수 있다.
≪게이트선(G(i)), 신호선(S(j))≫
도전성을 구비하는 재료를 게이트선(G(i)) 또는 신호선(S(j))에 사용할 수 있다. 예를 들어, 배선(711)에 사용할 수 있는 재료를 게이트선(G(i)) 또는 신호선(S(j))에 사용할 수 있다.
≪검지 소자(C(g, h))≫
검지 소자(C(g, h))는 정전 용량, 조도, 자력, 전파, 또는 압력 등을 검지하여, 검지한 물리량에 기초하는 신호를 공급하는 기능을 구비한다.
예를 들어, 용량 소자, 광전 변환 소자, 자기 검지 소자, 압전 소자, 또는 공진기 등을 검지 소자(C(g, h))에 사용할 수 있다.
예를 들어, 정전 용량의 변화에 기초하여 변화하는 신호를 공급하는 기능을 구비하는 검지 소자를 검지 소자(C(g, h))에 사용할 수 있다. 구체적으로는, 상호 용량 방식 또는 자기 용량 방식을 사용할 수 있다.
예를 들어, 제 1 도전막(C1(g)) 및 제 2 도전막(C2(h))을 포함하는 용량 소자를 검지 소자(C(g, h))에 사용할 수 있다.
대기보다 큰 유전율을 구비하는 손가락 등의 것이, 대기 중에서 제 2 도전막(C2(h))에 근접하면, 손가락과 제 2 도전막(C2(h)) 사이의 정전 용량이 변화된다. 이 정전 용량의 변화에 기초하여 신호를 공급할 수 있다.
구체적으로는, 제 1 도전막(C1(g))에 구동용 신호를 공급하고, 구동용 신호 및 정전 용량에 기초하여 변화되는 제 2 도전막(C2(h))의 전위를 검지하여, 검지 신호에 사용할 수 있다.
≪제 1 도전막(C1(g))≫
도전성을 구비하는 재료를 제 1 도전막(C1(g))에 사용할 수 있다. 예를 들어, 배선(711)에 사용할 수 있는 재료를 제 1 도전막(C1(g))에 사용할 수 있다.
구체적으로는, 도전성 및 투광성을 가지는 재료를 제 1 도전막(C1(g))에 사용할 수 있다. 예를 들어, 산화 인듐, 인듐 주석 산화물, 인듐 아연 산화물, 산화 아연, 갈륨을 첨가한 산화 아연 등의 도전성 산화물을 사용할 수 있다. 이로써, 표시 소자(750)의 표시를 차단하지 않고, 균일한 전계를 공급할 수 있다.
≪제 2 도전막(C2(h))≫
도전성을 구비하는 재료를 제 2 도전막(C2(h))에 사용할 수 있다. 예를 들어, 도전성 및 투광성을 가지는 재료를 제 2 도전막(C2(h))에 사용할 수 있다. 구체적으로는, 도전성 산화물 또는 산화물 반도체를 사용할 수 있다. 예를 들어, 인듐, 갈륨, 아연, 및 산소를 포함하는 재료를 사용할 수 있다.
일례를 들면, 산화물 반도체의 저항률을 제어하는 방법을 사용하여 도전성이 높아진 반도체막(718)과 동일한 공정으로 형성된 산화물 반도체를 제 2 도전막(C2(h))에 사용할 수 있다. 이로써, 제 2 도전막(C2(h))을 간편한 공정을 사용하여 제작할 수 있다.
≪절연막(701), 절연막(706), 절연막(721A), 절연막(721B), 절연막(728), 절연막(771)≫
예를 들어, 절연성 무기 재료, 절연성 유기 재료, 또는 무기 재료와 유기 재료를 포함하는 절연성 복합 재료를 절연막(701), 절연막(706), 절연막(721A), 절연막(721B), 절연막(728), 또는 절연막(771)에 사용할 수 있다.
구체적으로는, 무기 산화물막, 무기 질화물막, 또는 무기 산화질화물막, 또는 이들로부터 선택된 복수를 적층한 적층 재료를 절연막(701), 절연막(706), 절연막(721A), 절연막(721B), 절연막(728), 또는 절연막(771)에 사용할 수 있다. 예를 들어, 산화 실리콘막, 질화 실리콘막, 또는 산화질화 실리콘막, 또는 이들로부터 선택된 복수를 적층한 적층 재료를 사용할 수 있다.
구체적으로는, 폴리에스터, 폴리올레핀, 폴리아마이드, 폴리이미드, 폴리카보네이트, 폴리실록산, 또는 아크릴 수지 등, 또는 이들로부터 선택된 복수의 수지의 적층 재료 또는 복합 재료 등을 절연막(721A), 절연막(721B), 절연막(728), 절연막(771)에 사용할 수 있다. 또한, 감광성을 가지는 재료를 사용하여 형성하여도 좋다. 예를 들어, 폴리이미드, 에폭시 수지, 아크릴 수지 등을 절연막(771)에 사용할 수 있다.
≪표시 소자(750)≫
예를 들어, 광의 반사 또는 투과를 제어하는 기능을 구비하는 표시 소자를 표시 소자(750)에 사용할 수 있다. 예를 들어, 액정 소자와 편광판을 조합한 구성 또는 셔터 방식의 MEMS 표시 소자 등을 사용할 수 있다.
구체적으로는, IPS(In-Plane-Switching) 모드, TN(Twisted Nematic) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optically Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등의 구동 방법을 사용하여 구동할 수 있는 액정 소자를 사용할 수 있다.
또한, 예를 들어 수직 배향(VA) 모드, 구체적으로는, MVA(Multi-Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASV 모드 등의 구동 방법을 사용하여 구동할 수 있는 액정 소자를 표시 소자(750)에 사용할 수 있다.
예를 들어, 액정 재료를 포함하는 층(753), 액정 재료의 배향을 제어하는 전계를 인가할 수 있도록 배치된 제 1 도전막(C1(g)) 및 제 3 도전막(751)을 표시 소자(750)에 사용할 수 있다.
≪액정 재료를 포함하는 층(753)≫
예를 들어, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 이들 액정 재료는 조건에 따라, 콜레스테릭상, 스멕틱상, 큐빅상, 키랄 네마틱상, 등방상 등을 나타내는 액정 재료를 사용할 수 있다. 또는, 블루상을 나타내는 액정 재료를, 액정 재료를 포함하는 층(753)에 사용할 수 있다.
≪제 3 도전막(751)≫
도전성을 구비하는 재료를 제 3 도전막(751)에 사용할 수 있다.
예를 들어, 배선(711)에 사용할 수 있는 재료를 제 3 도전막(751)에 사용할 수 있다. 구체적으로는, 투광성을 가지는 재료를 제 3 도전막(751)에 사용할 수 있다. 예를 들어, 빗살 형상을 제 3 도전막(751)에 사용할 수 있다.
≪트랜지스터(MA)≫
예를 들어, 보텀 게이트형 또는 톱 게이트형 등의 트랜지스터를 트랜지스터(MA)에 사용할 수 있다.
일례를 들면, 비정질 실리콘을 반도체막에 사용한 트랜지스터와 비교하여, 오프 상태에서의 누설 전류가 작은 트랜지스터를 트랜지스터(MA)에 사용할 수 있다. 구체적으로는, 산화물 반도체를 반도체막(718)에 사용한 트랜지스터를 트랜지스터(MA)에 사용할 수 있다.
이로써, 비정질 실리콘을 반도체막에 사용한 트랜지스터를 이용하는 화소 회로와 비교하여, 화소 회로가 화상 신호를 유지할 수 있는 시간을 길게 할 수 있다. 구체적으로는, 플리커의 발생을 억제하면서, 선택 신호를 30Hz 미만, 바람직하게는 1Hz 미만, 더 바람직하게는 1분에 1회 미만의 빈도로 공급할 수 있다. 그 결과, 정보 처리 장치의 사용자에게 축적되는 피로를 저감할 수 있다. 또한, 구동에 따른 소비전력을 저감할 수 있다.
트랜지스터(MA)는 반도체막(718) 및 반도체막(718)과 중첩되는 영역을 구비하는 도전막(704)을 구비한다(도 7의 (C) 참조). 또한, 트랜지스터(MA)는 도전막(712A) 및 도전막(712B)을 구비한다.
또한, 도전막(704)은 게이트 전극의 기능을 구비하고, 절연막(706)은 게이트 절연막의 기능을 구비한다. 또한, 도전막(712A)은 소스 전극의 기능 및 드레인 전극의 기능 중 한쪽을 구비하고, 도전막(712B)은 소스 전극의 기능 및 드레인 전극의 기능 중 다른 한쪽을 구비한다.
≪반도체막(718)≫
예를 들어, 산화물 반도체를 반도체막(718)에 사용할 수 있다. 구체적으로는, 인듐을 포함하는 산화물 반도체 또는 인듐과 갈륨과 아연을 포함하는 산화물 반도체를 반도체막에 사용할 수 있다.
≪게이트 드라이버(301)≫
시프트 레지스터 등의 다양한 순서 회로 등을 게이트 드라이버(301)에 사용할 수 있다. 예를 들어, 트랜지스터(MD1), 용량 소자 등을 게이트 드라이버(301)에 사용할 수 있다.
예를 들어, 제 1 게이트 전극의 기능을 구비하는 도전막(704)과 중첩되는 영역을 구비하는 도전막(724)을 가지는 트랜지스터를 트랜지스터(MD1)에 사용할 수 있다. 트랜지스터(MD1)는 절연막(721A) 및 절연막(721B)이 적층된 적층막을 도전막(724) 및 반도체막(718) 사이에 가진다. 또한, 도전막(704)에 공급되는 전위와 같은 전위가 공급되는 배선에 도전막(724)이 전기적으로 접속되어도 좋다.
게이트 드라이버(301)는 공통 드라이버(303)와 적층하여 배치할 수 있다. 예를 들어, 도 7의 (A)에 도시된 바와 같이, 게이트 드라이버(301)에 포함되는 트랜지스터(MD1) 위에, 공통 드라이버(303)에 포함되는 트랜지스터(MD2)를 형성하면 좋다.
≪소스 드라이버(302)≫
예를 들어, 집적 회로를 소스 드라이버에 사용할 수 있다. 구체적으로는, 실리콘 기판 위에 형성된 집적 회로를 사용할 수 있다.
예를 들어, COG(Chip on glass)법을 사용하여 소스 드라이버를 실장할 수 있다. 구체적으로는, 이방성 도전막을 사용하여, 신호선(S(j))에 전기적으로 접속된 패드에 실장할 수 있다.
소스 드라이버는 제 2 도전막(C2(1) 내지 C2(q))에 전기적으로 접속되고, 제 2 도전막(C2(1) 내지 C2(q))이 수신하는 신호를 분리하여 증폭하는 기능 등을 구비한다.
≪공통 드라이버(303)≫
공통 드라이버는 제 1 도전막(C1(1) 내지 C1(p))에 전기적으로 접속되고, 제 1 도전막(C1(1) 내지 C1(p))에 신호를 공급하는 기능 등을 구비한다(도 3의 (A) 참조).
≪밀봉재(730)≫
예를 들어, 무기 재료, 유기 재료, 또는 무기 재료와 유기 재료의 복합 재료 등을 밀봉재(730)에 사용할 수 있다.
예를 들어, 열 용융성 수지 또는 경화성 수지 등의 유기 재료, 반응 경화형 접착제, 광 경화형 접착제, 열 경화형 접착제 또는/및 혐기형 접착제 등의 유기 재료를 밀봉재(730)에 사용할 수 있다.
구체적으로는, 에폭시 수지, 아크릴 수지, 실리콘(silicone) 수지, 페놀 수지, 폴리이미드 수지, 이미드 수지, PVC(폴리바이닐클로라이드) 수지, PVB(폴리바이닐뷰티랄) 수지, EVA(에틸렌바이닐 아세테이트) 수지 등을 포함하는 접착제를 밀봉재(730)에 사용할 수 있다.
≪착색막(CF)≫
소정의 색의 광을 투과하는 재료를 착색막(CF)에 사용할 수 있다. 이로써, 예를 들어 착색막(CF)을 컬러 필터에 사용할 수 있다.
예를 들어, 청색의 광을 투과하는 재료, 녹색의 광을 투과하는 재료, 적색의 광을 투과하는 재료, 황색의 광을 투과하는 재료, 또는 백색의 광을 투과하는 재료 등을 착색막(CF)에 사용할 수 있다.
≪차광막(BM)≫
광의 투과를 방해하는 재료를 차광막(BM)에 사용할 수 있다. 이로써, 예를 들어 차광막(BM)을 블랙 매트릭스에 사용할 수 있다.
≪구조체(KB)≫
예를 들어, 유기 재료, 무기 재료, 또는 유기 재료와 무기 재료의 복합 재료를 구조체(KB)에 사용할 수 있다. 이로써, 구조체(KB)를 끼우는 구성 사이에 소정의 간격을 제공할 수 있다.
구체적으로는, 폴리에스터, 폴리올레핀, 폴리아마이드, 폴리이미드, 폴리카보네이트, 폴리실록산, 또는 아크릴 수지 등, 또는 이들로부터 선택된 복수의 수지의 복합 재료 등을 구조체(KB)에 사용할 수 있다. 또한, 감광성을 가지는 재료를 사용하여 형성하여도 좋다.
또한, 도 8에 도시된 바와 같이, 게이트 드라이버(301)와 공통 드라이버(303)를 적층시킨 영역에 있는 구조체(KB1)를 표시 영역에 있는 구조체(KB2)에 비하여 작게 하여도 좋다. 이와 같은 구조로 함으로써, 게이트 드라이버(301)와 공통 드라이버(303)의 적층과, 표시 장치(700) 전체의 두께 증가의 억제를 양립할 수 있다.
≪배향막(AF1), 배향막(AF2)≫
예를 들어, 폴리이미드 등을 배향막(AF1) 또는 배향막(AF2)에 사용할 수 있다. 구체적으로는, 소정의 방향으로 배향되도록 러빙 처리 또는 광 배향 기술을 사용하여 형성된 배향막을 사용할 수 있다.
≪광학 필름(710P), 광학 필름(770P)≫
예를 들어, 편광판, 위상차판, 확산 필름, 반사 방지막, 또는 집광 필름 등을 광학 필름(710P) 또는 광학 필름(770P)에 사용할 수 있다. 또는, 이색성 색소를 포함하는 편광판을 광학 필름(710P)에 사용할 수 있다.
또한, 먼지의 부착을 억제하는 대전 방지막, 오염이 부착되기 어렵게 하는 발수성의 막, 사용에 따른 손상의 발생을 억제하는 하드 코트막 등을 광학 필름(710P)에 사용할 수 있다.
<산화물 반도체의 저항률을 제어하는 방법>
산화물 반도체를 포함하는 막의 저항률을 제어하는 방법에 대하여 설명한다.
소정의 저항률을 구비하는 산화물 반도체를 포함하는 막을 제 2 도전막(C2(h))(도 7의 (A) 참조)에 사용할 수 있다.
예를 들어, 산화물 반도체막에 포함되는 수소, 물 등의 불순물의 농도 및/또는 막 중의 산소 결손을 제어하는 방법을 산화물 반도체의 저항률을 제어하는 방법으로 사용할 수 있다.
구체적으로는, 플라스마 처리를 수소, 물 등의 불순물 농도 및/또는 막 중의 산소 결손을 증가 또는 저감시키는 방법으로 사용할 수 있다.
구체적으로는, 희가스(He, Ne, Ar, Kr, Xe), 수소, 보론, 인, 및 질소 중에서 선택된 1종류 이상을 포함하는 가스를 사용하여 수행되는 플라스마 처리를 적용할 수 있다. 예를 들어, Ar 분위기하에서의 플라스마 처리, Ar와 수소의 혼합 가스 분위기하에서의 플라스마 처리, 암모니아 분위기하에서의 플라스마 처리, Ar와 암모니아의 혼합 가스 분위기하에서의 플라스마 처리, 또는 질소 분위기하에서의 플라스마 처리 등을 적용할 수 있다. 이로써, 캐리어 밀도가 높고, 저항률이 낮은 산화물 반도체막으로 할 수 있다.
또는, 이온 주입법, 이온 도핑법, 또는 플라스마 잠입 이온 주입법 등을 사용하여, 수소, 보론, 인, 또는 질소를 산화물 반도체막에 주입하여, 저항률이 낮은 산화물 반도체막으로 할 수 있다.
또는, 수소를 포함하는 절연막을 산화물 반도체막에 접하여 형성하고, 절연막으로부터 산화물 반도체막으로 수소를 확산시키는 방법을 사용할 수 있다. 이로써, 산화물 반도체막의 캐리어 밀도를 높여, 저항률을 낮출 수 있다.
예를 들어, 막 중의 함유 수소 농도가 1×1022atoms/cm3 이상의 절연막을 산화물 반도체막에 접하여 형성함으로써, 효과적으로 수소를 산화물 반도체막에 함유시킬 수 있다. 구체적으로는, 질화 실리콘막을 산화물 반도체막에 접하여 형성되는 절연막에 사용할 수 있다.
산화물 반도체막에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되면서 산소가 이탈된 격자(또는 산소가 이탈된 부분)에 산소 결손을 형성한다. 상기 산소 결손에 수소가 들어감으로써, 캐리어인 전자가 생성되는 경우가 있다. 또한, 수소의 일부가 금속 원자와 결합되는 산소와 결합됨으로써, 캐리어인 전자를 생성하는 경우가 있다. 이로써, 캐리어 밀도가 높고, 저항률이 낮은 산화물 반도체막으로 할 수 있다.
또한, 본 실시형태는 본 명세서에서 나타내는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 2)
본 실시형태에서는, 본 발명의 일 형태의 표시 장치에 사용할 수 있는 트랜지스터의 구성에 대하여, 도 12를 참조하면서 설명한다.
<반도체 장치의 구성예>
도 12의 (A)는 트랜지스터(100)의 상면도이고, 도 12의 (C)는 도 12의 (A)에 도시된 절단선 X1-X2 간에서의 절단면의 단면도에 상당하고, 도 12의 (D)는 도 12의 (A)에 도시된 절단선 Y1-Y2 간에서의 절단면의 단면도에 상당한다. 또한, 도 12의 (A)에서, 복잡화를 피하기 위하여 트랜지스터(100)의 구성 요소의 일부(게이트 절연막으로서 기능하는 절연막 등)를 생략하여 도시하였다. 또한, 절단선 X1-X2 방향을 채널 길이 방향, 절단선 Y1-Y2 방향을 채널 폭 방향이라고 부르는 경우가 있다. 또한, 트랜지스터의 상면도에서는 이후의 도면에서도 도 12의 (A)와 마찬가지로, 구성 요소의 일부를 생략하여 도시한 경우가 있다.
또한, 트랜지스터(100)를 실시형태 1에서 설명하는 표시 장치에 사용할 수 있다.
예를 들어, 트랜지스터(100)를 트랜지스터(MA)에 사용하는 경우에는, 기판(102)을 기판(710) 및 절연막(701)의 적층 재료로, 도전막(104)을 도전막(704)으로, 절연막(106) 및 절연막(107)의 적층막을 706으로, 산화물 반도체막(108)을 반도체막(718)으로, 도전막(112a)을 도전막(712A)으로, 도전막(112b)을 도전막(712B)으로, 절연막(114) 및 절연막(116)의 적층막을 절연막(721A)으로, 절연막(118)을 절연막(721B)으로, 각각 바꾸어 읽을 수 있다.
트랜지스터(100)는 기판(102) 위의 게이트 전극으로서 기능하는 도전막(104)과, 기판(102) 및 도전막(104) 위의 절연막(106)과, 절연막(106) 위의 절연막(107)과, 절연막(107) 위의 산화물 반도체막(108)과, 산화물 반도체막(108)에 전기적으로 접속되는 소스 전극으로서 기능하는 도전막(112a)과, 산화물 반도체막(108)에 전기적으로 접속되는 드레인 전극으로서 기능하는 도전막(112b)을 가진다. 또한, 트랜지스터(100) 위, 더 자세하게는 도전막(112a, 112b), 및 산화물 반도체막(108) 위에는, 절연막(114, 116) 및 절연막(118)이 제공된다. 절연막(114, 116, 118)은 트랜지스터(100)의 보호 절연막으로서의 기능을 가진다.
또한, 산화물 반도체막(108)은 게이트 전극으로서 기능하는 도전막(104) 측의 제 1 산화물 반도체막(108a)과, 제 1 산화물 반도체막(108a) 위의 제 2 산화물 반도체막(108b)을 가진다. 또한, 절연막(106) 및 절연막(107)은 트랜지스터(100)의 게이트 절연막으로서의 기능을 가진다.
산화물 반도체막(108)으로서는, In-M(M은 Ti, Ga, Sn, Y, Zr, La, Ce, Nd, 또는 Hf를 나타냄) 산화물, In-M-Zn 산화물을 사용할 수 있다. 특히, 산화물 반도체막(108)으로서는, In-M-Zn 산화물을 사용하면 바람직하다.
또한, 제 1 산화물 반도체막(108a)은 In의 원자수비가 M의 원자수비보다 많은 제 1 영역을 가진다. 또한, 제 2 산화물 반도체막(108b)은 제 1 산화물 반도체막(108a)보다 In의 원자수비가 적은 제 2 영역을 가진다. 또한, 제 2 영역은 제 1 영역보다 얇은 부분을 가진다.
제 1 산화물 반도체막(108a)에 In의 원자수비가 M의 원자수비보다 많은 제 1 영역을 가짐으로써, 트랜지스터(100)의 전계 효과 이동도(단순히 이동도 또는 μFE라고 하는 경우가 있음)를 높일 수 있다. 구체적으로는, 트랜지스터(100)의 전계 효과 이동도가 10cm2/Vs를 초과할 수 있다.
예를 들어, 상술한 전계 효과 이동도가 높은 트랜지스터를, 게이트 신호를 생성하는 게이트 드라이버(특히, 게이트 드라이버가 가지는 시프트 레지스터의 출력 단자에 접속되는 디멀티플렉서)에 사용함으로써, 베젤 폭이 좁은(슬림 베젤이라고도 함) 반도체 장치 또는 표시 장치를 제공할 수 있다.
한편, In의 원자수비가 M의 원자수비보다 많은 제 1 영역을 가지는 제 1 산화물 반도체막(108a)으로 함으로써, 광 조사 시에 트랜지스터(100)의 전기 특성이 변동되기 쉬워진다. 그러나, 본 발명의 일 형태의 반도체 장치에서는 제 1 산화물 반도체막(108a) 위에 제 2 산화물 반도체막(108b)이 형성되어 있다. 또한, 제 2 산화물 반도체막(108b)의 채널 형성 영역의 막 두께가 제 1 산화물 반도체막(108a)의 막 두께보다 작다.
또한, 제 2 산화물 반도체막(108b)은 제 1 산화물 반도체막(108a)보다 In의 원자수비가 적은 제 2 영역을 가지기 때문에, 제 1 산화물 반도체막(108a)보다 Eg가 커진다. 따라서, 제 1 산화물 반도체막(108a)과 제 2 산화물 반도체막(108b)의 적층 구조인 산화물 반도체막(108)은 광 네거티브 바이어스 스트레스 시험에서의 내성이 높아진다.
상기 구성의 산화물 반도체막으로 함으로써, 광 조사 시에서의 산화물 반도체막(108)의 광 흡수량을 저감시킬 수 있다. 따라서, 광 조사 시에서의 트랜지스터(100)의 전기 특성의 변동을 억제할 수 있다. 또한, 본 발명의 일 형태의 반도체 장치에서는 절연막(114) 또는 절연막(116) 중에 과잉 산소를 함유하는 구성이기 때문에, 광 조사에서의 트랜지스터(100)의 전기 특성의 변동을 더욱 억제할 수 있다.
여기서, 산화물 반도체막(108)에 대하여, 도 12의 (B)를 사용하여 자세히 설명한다.
도 12의 (B)는, 도 12의 (A)를 사용하여 도시된 트랜지스터(100)의 단면의 산화물 반도체막(108) 근방을 확대한 단면도이다.
도 12의 (B)에서, 제 1 산화물 반도체막(108a)의 막 두께를 t1로, 제 2 산화물 반도체막(108b)의 막 두께를 t2-1 및 t2-2로 각각 나타내고 있다. 제 1 산화물 반도체막(108a) 위에는 제 2 산화물 반도체막(108b)이 제공되어 있기 때문에, 도전막(112a, 112b)의 형성 시에 제 1 산화물 반도체막(108a)이 에칭 가스 또는 에칭 용액 등에 노출되지 않는다. 따라서, 제 1 산화물 반도체막(108a)에서는 두께가 감소되지 않거나, 또는 거의 감소되지 않는다. 한편, 제 2 산화물 반도체막(108b)에서는 도전막(112a, 112b)의 형성 시에 제 2 산화물 반도체막(108b)의 도전막(112a, 112b)과 중첩되지 않는 부분이 에칭되어 오목부가 형성된다. 즉, 제 2 산화물 반도체막(108b)의 도전막(112a, 112b)과 중첩되는 영역의 막 두께가 t2-1이 되고, 제 2 산화물 반도체막(108b)의 도전막(112a, 112b)과 중첩되지 않는 영역의 막 두께가 t2-2가 된다.
제 1 산화물 반도체막(108a)과 제 2 산화물 반도체막(108b)의 막 두께의 관계는, t2-1>t1>t2-2가 되면 바람직하다. 이와 같은 막 두께의 관계로 함으로써, 높은 전계 효과 이동도를 가지고, 또한 광 조사 시에서의 문턱 전압의 변동량이 적은 트랜지스터로 할 수 있다.
또한, 트랜지스터(100)가 가지는 산화물 반도체막(108)은 산소 결손이 형성되면 캐리어인 전자가 생겨, 노멀리 온 특성이 되기 쉽다. 따라서, 산화물 반도체막(108) 중의 산소 결손, 특히 제 1 산화물 반도체막(108a) 중의 산소 결손을 줄이는 것이 안정된 트랜지스터 특성을 얻는 데도 중요하다. 그래서, 본 발명의 일 형태의 트랜지스터의 구성에서는 산화물 반도체막(108) 위의 절연막, 여기서는 산화물 반도체막(108) 위의 절연막(114) 및/또는 절연막(116)에 과잉 산소를 도입함으로써, 절연막(114) 및/또는 절연막(116)으로부터 산화물 반도체막(108) 중으로 산소를 이동시켜, 산화물 반도체막(108) 중, 특히 제 1 산화물 반도체막(108a) 중의 산소 결손을 보충하는 것을 특징으로 한다.
또한, 절연막(114, 116)으로서는 화학량론적 조성보다 과잉으로 산소를 함유하는 영역(산소 과잉 영역)을 가지는 것이 더 바람직하다. 환언하면, 절연막(114, 116)은, 산소를 방출할 수 있는 절연막이다. 또한, 절연막(114, 116)에 산소 과잉 영역을 제공하기 위해서는, 예를 들어 성막 후의 절연막(114, 116)에 산소를 도입하여, 산소 과잉 영역을 형성한다. 산소의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법, 플라스마 처리 등을 사용할 수 있다.
또한, 제 1 산화물 반도체막(108a) 중의 산소 결손을 보충하기 위해서는, 제 2 산화물 반도체막(108b)의 채널 형성 영역 근방의 막 두께를 얇게 하는 것이 더 적합하다. 따라서, t2-2<t1의 관계를 만족시키면 좋다. 예를 들어, 제 2 산화물 반도체막(108b)의 채널 형성 영역 근방의 막 두께로서는, 바람직하게는 1nm 이상 20nm 이하, 더 바람직하게는 3nm 이상 10nm 이하이다.
이하에서, 본 실시형태의 반도체 장치에 포함되는 기타 구성 요소에 대하여 자세히 설명한다.
≪기판≫
기판(102)의 재질 등에 큰 제한은 없지만, 적어도 이후의 열처리에 견딜 수 있을 정도의 내열성을 가지고 있을 필요가 있다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 기판(102)으로서 사용하여도 좋다. 또한, 실리콘이나 탄소화 실리콘을 재료로 한 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 저마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수도 있고, 이들 기판 위에 반도체 소자가 제공된 것을 기판(102)으로서 사용하여도 좋다.
≪게이트 전극, 소스 전극, 및 드레인 전극으로서 기능하는 도전막≫
게이트 전극으로서 기능하는 도전막(104), 및 소스 전극으로서 기능하는 도전막(112a), 및 드레인 전극으로서 기능하는 도전막(112b)으로서는, 크로뮴(Cr), 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 아연(Zn), 몰리브데넘(Mo), 탄탈럼(Ta), 타이타늄(Ti), 텅스텐(W), 망가니즈(Mn), 니켈(Ni), 철(Fe), 코발트(Co)로부터 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금, 상술한 금속 원소를 조합한 합금 등을 사용하여 각각 형성할 수 있다.
또한, 도전막(104, 112a, 112b)은, 단층 구조이어도, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 타이타늄막을 적층하는 2층 구조, 질화 타이타늄막 위에 타이타늄막을 적층하는 2층 구조, 질화 타이타늄막 위에 텅스텐막을 적층하는 2층 구조, 질화 탄탈럼막 또는 질화 텅스텐막 위에 텅스텐막을 적층하는 2층 구조, 타이타늄막과 그 타이타늄막 위에 알루미늄막을 적층하고, 또한 그 위에 타이타늄막을 형성하는 3층 구조 등이 있다. 또한, 알루미늄에, 타이타늄, 탄탈럼, 텅스텐, 몰리브데넘, 크로뮴, 네오디뮴, 스칸듐으로부터 선택된 하나 또는 복수를 조합한 합금막, 또는 질화막을 사용하여도 좋다.
또한, 도전막(104, 112a, 112b)에는, 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 투광성을 가지는 도전성 재료를 적용할 수도 있다.
또한, 도전막(104, 112a, 112b)에는, Cu-X 합금막(X는 Mn, Ni, Cr, Fe, Co, Mo, Ta, 또는 Ti)을 적용하여도 좋다. Cu-X 합금막을 사용함으로써, 웨트 에칭 프로세스로 가공할 수 있기 때문에, 제조 비용을 억제할 수 있다.
≪게이트 절연막으로서 기능하는 절연막≫
트랜지스터(100)의 게이트 절연막으로서 기능하는 절연막(106, 107)으로서는, 플라스마 화학 기상 퇴적(PECVD:(Plasma Enhanced Chemical Vapor Deposition))법, 스퍼터링법 등에 의하여, 산화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 산화 하프늄막, 산화 이트륨막, 산화 지르코늄막, 산화 갈륨막, 산화 탄탈럼막, 산화 마그네슘막, 산화 란타넘막, 산화 세륨막, 및 산화 네오디뮴막을 1종류 이상 포함하는 절연막을 각각 사용할 수 있다. 또한, 절연막(106, 107)의 적층 구조로 하지 않고, 상술한 재료로부터 선택된 단층의 절연막, 또는 3층 이상의 절연막을 사용하여도 좋다.
또한, 절연막(106)은 산소의 투과를 억제하는 블로킹막으로서의 기능을 가진다. 예를 들어, 절연막(107, 114, 116) 및/또는 산화물 반도체막(108) 중에 과잉 산소를 공급하는 경우, 절연막(106)은 산소의 투과를 억제할 수 있다.
또한, 트랜지스터(100)의 채널 형성 영역으로서 기능하는 산화물 반도체막(108)과 접하는 절연막(107)은 산화물 절연막인 것이 바람직하고, 화학량론적 조성보다 과잉으로 산소를 함유하는 영역(산소 과잉 영역)을 가지는 것이 더 바람직하다. 환언하면, 절연막(107)은 산소를 방출할 수 있는 절연막이다. 또한, 절연막(107)에 산소 과잉 영역을 제공하기 위해서는, 예를 들어, 산소 분위기하에서 절연막(107)을 형성하면 좋다. 또는, 성막 후의 절연막(107)에 산소를 도입하여, 산소 과잉 영역을 형성하여도 좋다. 산소의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법, 플라스마 처리 등을 사용할 수 있다.
또한, 본 실시형태에서는, 절연막(106)으로서 질화 실리콘막을 형성하고, 절연막(107)으로서 산화 실리콘막을 형성한다. 질화 실리콘막은 산화 실리콘막과 비교하여 비유전율이 높고, 산화 실리콘막과 동등한 정전 용량을 얻기 위하여 필요한 막 두께가 크기 때문에, 트랜지스터(150)의 게이트 절연막으로서 질화 실리콘막을 포함함으로써 절연막을 물리적으로 두껍게 할 수 있다. 따라서, 트랜지스터(100)의 절연 내압의 저하를 억제하고, 또한 절연 내압을 향상시켜, 트랜지스터(100)의 정전 파괴를 억제할 수 있다.
≪산화물 반도체막≫
산화물 반도체막(108)으로서는 상술한 재료를 사용할 수 있다.
산화물 반도체막(108)이 In-M-Zn 산화물인 경우, In-M-Zn 산화물을 성막하기 위하여 사용되는 스퍼터링 타깃의 금속 원소의 원자수비는 In≥M, Zn≥M을 만족시키는 것이 바람직하다. 이러한 스퍼터링 타깃의 금속 원소의 원자수비로서, In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=2:1:3, In:M:Zn=3:1:2, In:M:Zn=4:2:4.1이 바람직하다.
또한, 산화물 반도체막(108)이 In-M-Zn 산화물인 경우, 스퍼터링 타깃으로서는, 다결정의 In-M-Zn 산화물을 포함하는 타깃을 사용하면 바람직하다. 다결정의 In-M-Zn 산화물을 포함하는 타깃을 사용함으로써, 결정성을 가지는 산화물 반도체막(108)을 형성하기 쉬워진다. 또한, 성막되는 산화물 반도체막(108)의 원자수비는 각각, 오차로서 상기 스퍼터링 타깃에 포함되는 금속 원소의 원자수비의 ±40%의 변동을 포함한다. 예를 들어, 스퍼터링 타깃으로서, 원자수비 In:Ga:Zn=4:2:4.1을 사용하는 경우, 성막되는 산화물 반도체막(108)의 원자수비는 In:Ga:Zn=4:2:3 근방이 되는 경우가 있다.
예를 들어, 제 1 산화물 반도체막(108a)으로서는, 상술한 In:M:Zn=2:1:3, In:M:Zn=3:1:2, In:M:Zn=4:2:4.1 등의 스퍼터링 타깃을 사용하여 형성하면 좋다. 또한, 제 2 산화물 반도체막(108b)으로서는, 상술한 In:M:Zn=1:1:1, In:M:Zn=1:1:1.2 등을 사용하여 형성하면 좋다. 또한, 제 2 산화물 반도체막(108b)에 사용되는 스퍼터링 타깃의 금속 원소의 원자수비로서는, In≥M, Zn≥M을 만족시킬 필요는 없고, In≥M, Zn<M을 만족시키는 조성이어도 좋다. 구체적으로는, In:M:Zn=1:3:2 등을 들 수 있다.
또한, 산화물 반도체막(108)은 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상이다. 이와 같이, 에너지 갭이 넓은 산화물 반도체를 사용함으로써, 트랜지스터(100)의 오프 전류를 저감할 수 있다. 특히, 제 1 산화물 반도체막(108a)에는 에너지 갭이 2eV 이상, 바람직하게는 2eV 이상 3.0eV 이하인 산화물 반도체막을 사용하고, 제 2 산화물 반도체막(108b)에는 에너지 갭이 2.5eV 이상 3.5eV 이하인 산화물 반도체막을 사용하면 적합하다. 또한, 제 1 산화물 반도체막(108a)보다 제 2 산화물 반도체막(108b)의 에너지 갭이 큰 것이 더 바람직하다.
또한, 제 1 산화물 반도체막(108a) 및 제 2 산화물 반도체막(108b)의 두께는 각각 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더 바람직하게는 3nm 이상 50nm 이하로 한다. 또한, 상술한 막 두께의 관계를 만족시키면 바람직하다.
또한, 제 2 산화물 반도체막(108b)으로서는, 캐리어 밀도가 낮은 산화물 반도체막을 사용한다. 예를 들어, 제 2 산화물 반도체막(108b)은 캐리어 밀도가 1×1017/cm3 이하, 바람직하게는 1×1015/cm3 이하, 더 바람직하게는 1×1013/cm3 이하, 더욱 바람직하게는 1×1011/cm3 이하로 한다.
산화물 반도체막에 포함되는 수소는 금속 원자와 결합되는 산소와 반응하여 물이 되면서, 산소가 이탈된 격자(또는 산소가 이탈된 부분)에 산소 결손을 형성한다. 상기 산소 결손에 수소가 들어감으로써, 캐리어인 전자가 생성되는 경우가 있다. 또한, 수소의 일부가 금속 원자와 결합되는 산소와 결합하여, 캐리어인 전자를 생성하는 경우가 있다. 따라서, 수소가 포함되어 있는 산화물 반도체막을 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 그러므로, 산화물 반도체막(108)은 수소가 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 산화물 반도체막(108)에서, SIMS 분석에 의하여 얻어지는 수소 농도를 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 5×1018atoms/cm3 이하, 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이하로 한다.
또한, 제 1 산화물 반도체막(108a)은, 제 2 산화물 반도체막(108b)보다 수소 농도가 적은 부분을 가지면 바람직하다. 제 1 산화물 반도체막(108a)이 제 2 산화물 반도체막(108b)보다 수소 농도가 적은 부분을 가짐으로써, 신뢰성이 높은 반도체 장치로 할 수 있다.
또한, 제 1 산화물 반도체막(108a)에서, 14족 원소의 하나인 실리콘이나 탄소가 포함되면, 제 1 산화물 반도체막(108a)에서 산소 결손이 증가되어 n형화된다. 그러므로, 제 1 산화물 반도체막(108a)에서의 실리콘이나 탄소의 농도와 제 1 산화물 반도체막(108a)의 계면 근방의 실리콘이나 탄소의 농도(SIMS 분석에 의하여 얻어지는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한, 제 1 산화물 반도체막(108a)에서 SIMS 분석에 의하여 얻어지는 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다. 알칼리 금속 및 알칼리 토금속은 산화물 반도체와 결합되면 캐리어를 생성하는 경우가 있고, 트랜지스터의 오프 전류가 증대되는 경우가 있다. 그러므로, 제 1 산화물 반도체막(108a)의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다.
또한, 제 1 산화물 반도체막(108a)에 질소가 포함되어 있으면, 캐리어인 전자가 생겨 캐리어 밀도가 증가하여, n형화되기 쉽다. 이 결과, 질소가 포함되어 있는 산화물 반도체막을 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 따라서, 상기 산화물 반도체막에서 질소는 가능한 한 저감되어 있는 것이 바람직하다. 예를 들어, SIMS 분석에 의하여 얻어지는 질소 농도는 5×1018atoms/cm3 이하로 하는 것이 바람직하다.
≪트랜지스터의 보호 절연막으로서 기능하는 절연막≫
절연막(114, 116)은, 산화물 반도체막(108)에 산소를 공급하는 기능을 가진다. 또한, 절연막(118)은 트랜지스터(100)의 보호 절연막으로서의 기능을 가진다. 또한, 절연막(114, 116)은 산소를 가진다. 또한, 절연막(114)은 산소를 투과할 수 있는 절연막이다. 또한, 절연막(114)은 이후에 형성되는 절연막(116)을 형성할 때, 산화물 반도체막(108)에 대한 대미지 완화막으로서도 기능한다.
절연막(114)으로서는, 두께가 5nm 이상 150nm 이하, 바람직하게는 5nm 이상 50nm 이하인 산화 실리콘, 산화질화 실리콘 등을 사용할 수 있다.
또한, 절연막(114)은 결함량이 적은 것이 바람직하고, 대표적으로는 ESR 측정에 의하여 실리콘의 댕글링 본드에 기인하는 g=2.001에 나타나는 신호의 스핀 밀도가 3×1017spins/cm3 이하인 것이 바람직하다. 이는, 절연막(114)에 포함되는 결함 밀도가 높으면, 상기 결함에 산소가 결합되어 절연막(114)에서의 산소의 투과량이 감소된다.
또한, 절연막(114)에서는 외부로부터 절연막(114)으로 들어간 산소가 모두 절연막(114)의 외부로 이동하지 않고, 절연막(114)에 머무르는 산소도 있다. 또한, 절연막(114)에 산소가 들어가면서 절연막(114)에 포함되는 산소가 절연막(114)의 외부로 이동함으로써, 절연막(114)에서 산소의 이동이 생기는 경우도 있다. 절연막(114)으로서 산소를 투과할 수 있는 산화물 절연막을 형성하면, 절연막(114) 위에 제공되는 절연막(116)으로부터 이탈되는 산소를 절연막(114)을 통하여 산화물 반도체막(108)으로 이동시킬 수 있다.
또한, 절연막(114)은 질소 산화물에 기인하는 준위 밀도가 낮은 산화물 절연막을 사용하여 형성할 수 있다. 또한, 상기 질소 산화물에 기인하는 준위 밀도는 산화물 반도체막의 가전자대의 상단의 에너지(Ev _os)와 산화물 반도체막의 전도대의 하단의 에너지(Ec _os) 사이에 형성될 수 있는 경우가 있다. 상기 산화물 절연막으로서, 질소 산화물의 방출량이 적은 산화질화 실리콘막 또는 질소 산화물의 방출량이 적은 산화질화 알루미늄막 등을 사용할 수 있다.
또한, 질소 산화물의 방출량이 적은 산화질화 실리콘막은 승온 이탈 가스 분석법에서 질소 산화물의 방출량보다 암모니아의 방출량이 많은 막이고, 대표적으로는 암모니아의 방출량이 1×1018개/cm3 이상 5×1019개/cm3 이하이다. 또한, 암모니아의 방출량은 막의 표면 온도가 50℃ 이상 650℃ 이하, 바람직하게는 50℃ 이상 550℃ 이하의 가열 처리에 의한 방출량으로 한다.
절연막(116)은 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막을 사용하여 형성한다. 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막은 가열에 의하여 산소의 일부가 이탈된다. 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막은 승온 이탈 가스 분석(TDS)에서, 산소 원자로 환산한 산소의 이탈량이 1.0×1019atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 산화물 절연막이다. 또한, 상기 TDS에서의 막의 표면 온도로서는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하의 범위가 바람직하다.
절연막(116)으로서는, 두께가 30nm 이상 500nm 이하, 바람직하게는 50nm 이상 400nm 이하인 산화 실리콘, 산화질화 실리콘 등을 사용할 수 있다.
또한, 절연막(114, 116)은 같은 종류의 재료의 절연막을 사용할 수 있기 때문에, 절연막(114)과 절연막(116)의 계면을 명확하게 확인할 수 없는 경우가 있다. 따라서, 본 실시형태에서는 절연막(114)과 절연막(116)의 계면은 파선으로 도시하였다. 또한, 본 실시형태에서는 절연막(114)과 절연막(116)의 2층 구조에 대하여 설명하였지만, 이에 한정되지 않고, 예를 들어 절연막(114)의 단층 구조로 하여도 좋다.
절연막(118)은 질소를 가진다. 또한, 절연막(118)은 질소 및 실리콘을 가진다. 또한, 절연막(118)은 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등을 블로킹할 수 있는 기능을 가진다. 절연막(118)을 제공함으로써, 산화물 반도체막(108)으로부터의 산소의 외부 확산과, 절연막(114, 116)에 포함되는 산소의 외부 확산과, 외부로부터 산화물 반도체막(108)으로의 수소, 물 등의 진입을 방지할 수 있다. 절연막(118)으로서는, 예를 들어, 질화물 절연막을 사용할 수 있다. 상기 질화물 절연막으로서는, 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등이 있다. 또한, 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등의 블로킹 효과를 가지는 질화물 절연막 대신에, 산소, 수소, 물 등의 블로킹 효과를 가지는 산화물 절연막을 제공하여도 좋다. 산소, 수소, 물 등의 블로킹 효과를 가지는 산화물 절연막으로서는, 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄 등이 있다.
또한, 상술한 도전막, 절연막, 산화물 반도체막 등의 다양한 막은 스퍼터링법이나 PECVD법에 의하여 형성할 수 있지만, 다른 방법, 예를 들어 열 CVD(Chemical Vapor Deposition)법에 의하여 형성하여도 좋다. 열 CVD법의 예로서 MOCVD(Metal Organic Chemical Vapor Deposition)법이나 ALD(Atomic Layer Deposition)법을 사용하여도 좋다.
열 CVD법은 원료 가스와 산화제를 동시에 체임버 내에 공급하고, 체임버 내를 대기압 또는 감압하로 하여, 기판 근방 또는 기판 위에서 반응시켜 기판 위에 퇴적시킴으로써 성막을 수행하여도 좋다.
또한, ALD법은 체임버 내를 대기압 또는 감압하로 하고, 반응을 위한 원료 가스가 순차적으로 체임버에 도입되고, 그 가스 도입의 순서를 반복함으로써 성막을 수행하여도 좋다. 예를 들어, 각각의 스위칭 밸브(고속 밸브라고도 함)를 전환하여 2종류 이상의 원료 가스를 순차적으로 체임버에 공급하고, 복수 종류의 원료 가스가 혼합되지 않도록 제 1 원료 가스와 동시에 또는 그 후에 불활성 가스(아르곤 또는 질소 등) 등을 도입하고, 제 2 원료 가스를 도입한다. 또한, 동시에 불활성 가스를 도입하는 경우에는 불활성 가스는 캐리어 가스가 되고, 또한, 제 2 원료 가스의 도입 시에도 동시에 불활성 가스를 도입하여도 좋다. 또한, 불활성 가스를 도입하는 대신에 진공 배기에 의하여 제 1 원료 가스를 배출한 후, 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판의 표면에 흡착됨으로써 제 1 층이 성막되고, 이후에 도입되는 제 2 원료 가스와 반응하여, 제 2 층이 제 1 층 위에 적층되어 박막이 형성된다. 이 가스 도입 순서를 제어하면서 원하는 두께가 될 때까지 복수회 반복함으로써 단차 피복성이 우수한 박막을 형성할 수 있다. 박막의 두께는 가스 도입 순서를 반복하는 횟수에 따라 조절할 수 있기 때문에, 정밀한 막 두께 조절이 가능하며, 미세한 FET를 제작하는 경우에 적합하다.
MOCVD법이나 ALD법 등의 열 CVD법은 상기 실시형태의 도전막, 절연막, 산화물 반도체막, 금속 산화막 등의 다양한 막을 형성할 수 있고, 예를 들어 In-Ga-ZnO막을 성막하는 경우에는, 트라이메틸인듐, 트라이메틸갈륨, 및 다이메틸아연을 사용한다. 또한, 트라이메틸인듐의 화학식은 In(CH3)3이다. 또한, 트라이메틸갈륨의 화학식은 Ga(CH3)3이다. 또한, 다이메틸아연의 화학식은 Zn(CH3)2이다. 또한, 이들 조합에 한정되지 않고, 트라이메틸갈륨 대신에 트라이에틸갈륨(화학식 Ga(C2H5)3)을 사용할 수도 있고, 다이메틸아연 대신에 다이에틸아연(화학식 Zn(C2H5)2)을 사용할 수도 있다.
예를 들어, ALD를 이용하는 성막 장치에 의하여 산화 알루미늄막을 형성하는 경우에는, 용매와 알루미늄 전구체 화합물을 포함하는 액체(트라이메틸알루미늄(TMA) 등)를 기화시킨 원료 가스와, 산화제로서 H2O의 2종류의 가스를 사용한다. 또한, 트라이메틸알루미늄의 화학식은 Al(CH3)3이다. 또한, 다른 재료액으로서는, 트리스(다이메틸아마이드)알루미늄, 트라이아이소뷰틸알루미늄, 알루미늄트리스(2,2,6,6-테트라메틸-3,5-헵테인다이오네이트) 등이 있다.
또한, 본 실시형태는 본 명세서에 나타내는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 3)
본 실시형태에서는, 본 발명의 일 형태의 표시 장치를 가지는 다른 구성에 대하여, 도 9를 사용하여 설명한다.
도 9의 (A)는, 게이트 드라이버(301), 게이트 드라이버(301(2)) 및 공통 드라이버(303)의 위치 관계를 도시한 모식도이다. 여기서, 게이트 드라이버(301(2))는 게이트 드라이버(301)의 기능의 일부를 분리한 것이다. 게이트 드라이버(301(2))와 공통 드라이버(303)는 게이트 드라이버(301) 위에 형성되고, 게이트 드라이버(301(2))의 적어도 일부와 공통 드라이버(303)의 적어도 일부는 게이트 드라이버(301)와 중첩된다.
게이트 드라이버(301)는 제 1 배선(G(1) 내지 G(m)) 및 게이트 드라이버(301(2))에 전기적으로 접속되고, 공통 드라이버(303)는 제 1 도전막(C1(1) 내지 C1(p))에 전기적으로 접속한다.
게이트 드라이버는 공통 드라이버에 비하여 점유 면적이 넓기 때문에, 게이트 드라이버 전체의 기능을 게이트 드라이버(301)와 게이트 드라이버(301(2))로 분리하고, 또한 적층시킴으로써, 점유 면적을 저감할 수 있다. 여기서, 게이트 드라이버(301(2))와 공통 드라이버(303)는 동일 평면 위에 형성되는 것이 바람직하다.
도 9의 (B)는, 게이트 드라이버(301), 게이트 드라이버(301(2)), 및 공통 드라이버(303)의 위치 관계를 도시한 단면 모식도이다. 도 9의 (B)의 오른쪽의 영역에서는 게이트 드라이버(301) 위에 공통 드라이버(303)가 형성되어 있고, 도 9의 (B)의 왼쪽의 영역에서는 게이트 드라이버(301) 위에 게이트 드라이버(301(2))가 형성되어 있다.
여기서, 게이트 드라이버(301)에 포함되는 트랜지스터(791)와 게이트 드라이버(301(2))에 포함되는 트랜지스터(891)는, 도전막(830)을 사용하여 전기적으로 접속되어 있어도 좋다.
또한, 도 9의 다른 부분의 설명에 대해서는, 상술한 실시형태의 설명, 예를 들어 도 2의 설명으로부터 이해할 수 있기 때문에 여기서는 설명을 생략한다.
(실시형태 4)
본 실시형태에서는, 본 발명의 일 형태의 표시 장치를 가지는 다른 구성에 대하여, 도 10을 사용하여 설명한다.
도 10의 (A)는, 게이트 드라이버(301)와 공통 드라이버(303)의 위치 관계를 도시한 모식도이다. 게이트 드라이버(301)는 공통 드라이버(303) 위에 형성되어 있다. 그리고, 게이트 드라이버(301)는 제 1 배선(G(1) 내지 G(m))에 전기적으로 접속되고, 공통 드라이버(303)는 제 1 도전막(C1(1) 내지 C1(p))에 전기적으로 접속된다.
도 10의 (B)는, 공통 드라이버(303)와 제 1 도전막(C1(1) 내지 C1(p))이 전기적으로 접속되는 위치에서의 단면 모식도이다. 도 10의 (C)는, 게이트 드라이버(301)와 제 1 배선(G(1) 내지 G(m))이 전기적으로 접속되는 위치에서의 단면 모식도이다.
도 10의 (A)에 도시된 바와 같이, 게이트 드라이버(301)와 공통 드라이버(303)의 적층 순서와, 제 1 배선(G(1) 내지 G(m))과 제 1 도전막(C1(1) 내지 C1(p))의 적층 순서가 반대가 되어 있다.
그래서, 공통 드라이버(303)와 제 1 도전막(C1(1) 내지 C1(p))을 전기적으로 접속하기 위하여, 게이트 드라이버(301)의 일부에 개구부를 제공할 필요가 있다. 예를 들어, 도 10의 (B)에 도시된 바와 같이, 절연막(828), 절연막(812B), 및 절연막(728)의 일부에 개구부를 제공하고 제 1 도전막(C1(g))을 형성함으로써, 도전막(712B)과 제 1 도전막(C1(g))을 전기적으로 접속할 수 있다.
마찬가지로, 게이트 드라이버(301)와 제 1 배선(G(1) 내지 G(m))을 전기적으로 접속하기 위하여, 공통 드라이버(303)의 일부에 개구부를 제공할 필요가 있다. 도 10의 (B)와 상이한 위치의 단면 모식도의 예를 도 10의 (C)에 도시하였다. 도 10의 (C)에 도시된 바와 같이, 절연막(806), 절연막(728), 절연막(721A), 및 절연막(706)의 일부에 개구부를 제공하고 도전막(812B)을 형성함으로써, 도전막(812B)과 제 1 배선(G(i))을 전기적으로 접속할 수 있다.
또한, 도 10의 다른 부분의 설명에 대해서는, 상술한 실시형태의 설명, 예를 들어 도 2의 설명으로부터 이해할 수 있기 때문에, 여기서는 설명을 생략한다.
(실시형태 5)
본 실시형태에서는, 본 발명의 일 형태의 표시 장치를 가지는 다른 구성에 대하여, 도 11을 사용하여 설명한다.
도 11의 (A)는, 게이트 드라이버(301), 게이트 드라이버(301(2)), 및 공통 드라이버(303)의 위치 관계를 도시한 모식도이다. 여기서, 게이트 드라이버(301(2))는 게이트 드라이버(301)의 기능의 일부를 분리한 것이다. 게이트 드라이버(301)는 게이트 드라이버(301(2)) 및 공통 드라이버(303) 위에 형성되고, 게이트 드라이버(301(2))의 적어도 일부와 공통 드라이버(303)의 적어도 일부는 게이트 드라이버(301)와 중첩된다.
게이트 드라이버(301)는 제 1 배선(G(1) 내지 G(m)) 및 게이트 드라이버(301(2))에 전기적으로 접속되고, 공통 드라이버(303)는 제 1 도전막(C1(1) 내지 C1(p))에 전기적으로 접속된다.
게이트 드라이버는 공통 드라이버에 비하여 점유 면적이 넓기 때문에, 게이트 드라이버 전체의 기능을 게이트 드라이버(301)와 게이트 드라이버(301(2))로 분리하고, 또한 적층시킴으로써, 점유 면적을 저감할 수 있다. 여기서, 게이트 드라이버(301(2))와 공통 드라이버(303)는 동일 평면 위에 형성하는 것이 바람직하다.
도 11의 (B)는, 공통 드라이버(303)와 제 1 도전막(C1(1) 내지 C1(p))이 전기적으로 접속되는 위치에서의 단면 모식도이다.
도 11의 (A)에 도시된 바와 같이, 게이트 드라이버(301)와 공통 드라이버(303)의 적층 순서와, 제 1 배선(G(1) 내지 G(m))과 제 1 도전막(C1(1) 내지 C1(p))의 적층 순서가 반대가 되어 있다.
그래서, 공통 드라이버(303)와 제 1 도전막(C1(1) 내지 C1(p))을 전기적으로 접속하기 위하여, 게이트 드라이버(301)의 일부에 개구부를 제공할 필요가 있다. 예를 들어, 도 11의 (B)에 도시된 바와 같은 구성으로 함으로써, 도전막(712B)과 제 1 도전막(C1(g))을 전기적으로 접속할 수 있다.
또한, 도 11의 다른 부분의 설명에 대해서는, 상술한 실시형태의 설명, 예를 들어 도 2, 도 9, 및 도 10의 설명으로부터 이해할 수 있기 때문에 여기서는 설명을 생략한다.
(실시형태 6)
본 실시형태에서는, 본 발명의 일 형태의 표시 장치를 가지는 다른 구성에 대하여, 도 13을 사용하여 설명한다. 또한, 실시형태 1 내지 실시형태 5와 같은 구성에 관해서는, 자세한 설명을 생략한다.
도 13은 본 발명의 일 형태의 표시 장치(600)의 구성을 설명하는 단면도이다. 표시 장치(600)는 표시 소자(757)와 표시 소자(757)에 전기적으로 접속되는 트랜지스터(MA), 트랜지스터(MD1), 및 트랜지스터(MD2)를 가진다. 또한, 표시 장치(600)는 표시 소자(615)와, 표시 소자(615)에 전기적으로 접속되는 트랜지스터(ME1), 트랜지스터(ME2), 및 트랜지스터(ME3)를 가진다.
표시 소자(757)에는 반사형 액정 소자를 사용할 수 있다.
표시 소자(615)는 광을 발하는 기능, 즉 발광하는 기능을 가진다. 따라서, 표시 소자(615)를 발광 소자로 바꾸어 읽어도 좋다. 예를 들어, 표시 소자(615)로서는, 일렉트로루미네선스 소자(EL 소자라고도 함)를 사용하는 구성, 또는 발광 다이오드를 사용하는 구성 등으로 하면 좋다.
이와 같이, 표시 소자(757) 및 표시 소자(615)에 상이한 기능을 가지는 표시 소자를 사용한다. 예를 들어, 표시 소자 중 한쪽을 반사형 액정 소자로 하고, 다른 한쪽을 투과형 EL 소자로 함으로써, 편의성이 우수한 표시 장치로 할 수 있다. 또한, 외광이 밝은 환경하에서는 반사형 액정 소자를 이용하고, 외광이 어두운 환경하에서는 투과형 EL 소자를 사용함으로써, 소비전력이 낮고, 표시 품질이 높은 표시 장치로 할 수 있다.
도 13에 도시된 표시 장치(600)는 기판(710)과 기판(770) 사이에 트랜지스터(MA), 트랜지스터(MD1), 트랜지스터(MD2), 트랜지스터(ME1), 트랜지스터(ME2), 트랜지스터(ME3), 표시 소자(757), 표시 소자(615), 절연막(701), 착색층(613), 및 착색층(CF) 등을 가진다. 기판(770)과 절연막(701)은 밀봉재(730)를 개재(介在)하여 접착되어 있다. 기판(710)과 절연막(701)은 접착층(619)을 개재하여 접착되어 있다.
표시 소자(757)는 전극으로서 기능하는 도전막(751), 액정 재료를 포함하는 층(753), 및 도전막(755)이 적층된 적층 구조를 가진다. 도전막(751)과 액정 재료를 포함하는 층(753) 사이에 배향막(AF1)이 제공되어 있다. 액정 재료를 포함하는 층(753)과 절연막(701) 사이에 배향막(AF2)이 제공되어 있다.
표시 소자(757)에서, 도전막(755)은 가시광을 반사하는 기능을 가진다. 기판(770) 측으로부터 입사한 광은 광학 필름(710P)에 의하여 편광되고, 액정 재료를 포함하는 층(753)을 투과하며, 도전막(755)에서 반사된다. 그리고 액정 재료를 포함하는 층(753) 및 착색층(CF)을 다시 투과하고, 광학 필름(710P)에 달한다. 이때, 전극(751)에 공급되는 전압에 의하여 액정의 배향을 제어하여, 광의 광학 변조를 제어할 수 있다. 즉, 광학 필름(710P)을 통하여 사출되는 광의 강도를 제어할 수 있다. 또한 광은 착색층(CF)에 의하여 특정의 파장 영역 이외의 광이 흡수됨으로써, 추출되는 광은 예를 들어 적색을 나타내는 광이 된다.
또한, 표시 소자(615)와 중첩되는 영역의 차광층(BM)에는 개구(761)가 제공된다.
표시 소자(615)와, 트랜지스터(ME1), 트랜지스터(ME2), 트랜지스터(ME3)는 전기적으로 접속된다. 트랜지스터(ME1)는 표시 소자(615)를 포함하는 화소의 선택, 비선택 상태를 제어하는 트랜지스터이고, 스위칭 트랜지스터 또는 선택 트랜지스터라고 불리는 경우가 있다. 트랜지스터(ME2)는 표시 소자(615)에 흐르는 전류를 제어하는 트랜지스터이고, 구동 트랜지스터라고 불리는 경우가 있다. 트랜지스터(ME3)는 게이트 드라이버의 기능을 가진다.
트랜지스터(ME3)가 가지는 도전막에 전기적으로 접속되는 단자(617)를 가질 수 있다. 예를 들어, 플렉시블 프린트 기판(FPC2)과 도전부재(ACF2)를 사용하여 단자(617)에 전기적으로 접속할 수 있다. 표시 소자(615)에, 접속된 FPC2로부터 입력되는 신호 또는 전위를 단자(617)를 통하여 공급할 수 있다.
또한, 트랜지스터(ME1)의 구조로서 상술한 트랜지스터(MA)의 구조를 적용할 수 있다. 예를 들어, 트랜지스터(ME2) 및 트랜지스터(ME3)의 구조로서 상술한 트랜지스터(MD1)의 구조를 적용할 수 있다.
표시 소자(615)는 톱 이미션형 발광 소자이다. 표시 소자(615)는 화소 전극으로서 기능하는 도전막(601), EL층(605), 및 공통 전극으로서 기능하는 도전막(607)의 순서대로 적층된 적층 구조를 가진다. 도전막(601)은 트랜지스터(ME2)가 가지는 도전막에 접속되어 있다. 트랜지스터(ME2)는 표시 소자(615)의 구동을 제어하는 기능을 가진다. 절연막(603)이 도전막(601)의 단부를 덮는다. 도전막(601)은 가시광을 반사하는 재료를 포함하고, 도전막(607)은 가시광을 투과하는 재료를 포함한다. 도전막(607)을 덮어 절연막(609)이 제공되어 있다.
절연막(609)을 덮어 절연막(611)이 제공되어 있다. 절연막(611)은 평탄화층으로서의 기능을 가진다. 또한, 절연막의 개수는 한정되지 않고, 단층이어도 2층 이상이어도 좋다. 절연층(611)에 접하여 착색층(613)이 제공되어 있다.
표시 소자(615)가 발하는 광은 착색층(613), 절연막(701), 개구(761) 등을 통하여 기판(770) 측에 사출된다.
표시 소자(757) 및 표시 소자(615)는 화소에 따라 착색층의 색을 변경함으로써, 다양한 색을 나타낼 수 있다. 표시 장치(600)는, 표시 소자(757)를 사용하여 컬러 표시를 수행할 수 있다. 표시 장치(600)는, 표시 소자(615)를 사용하여 컬러 표시를 수행할 수 있다.
표시 장치(600)는 표시 소자(757)를 구동하는 트랜지스터(MA)와 표시 소자(615)를 구동하는 트랜지스터(ME2)를 상이한 면 위에 형성하기 때문에, 각각의 표시 소자를 구동하기 위하여 적합한 구조, 재료를 사용하여 형성하는 것이 용이하다.
발광 소자, 트랜지스터, 절연층, 도전층, 접착층, 접속층 등에 사용할 수 있는 재료에 대해서는, 각각 실시형태 1 내지 실시형태 5의 설명을 참조할 수 있다.
(실시형태 7)
본 실시형태에서는, 본 발명의 일 형태의 표시 장치를 가지는 표시 모듈 및 전자 기기에 대하여, 도 14를 사용하여 설명한다.
도 14의 (A) 내지 (G)는, 전자 기기를 도시한 도면이다. 이들 전자 기기는 하우징(5000), 표시부(5001), 스피커(5003), LED 램프(5004), 조작 키(5005)(전원 스위치 또는 조작 스위치를 포함함), 접속 단자(5006), 센서(5007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정하는 기능을 포함하는 것), 마이크로폰(5008) 등을 가질 수 있다.
도 14의 (A)는 모바일 컴퓨터이며, 상술한 것 외에, 스위치(5009), 적외선 포트(5010) 등을 가질 수 있다. 도 14의 (B)는 기록 매체를 구비한 휴대용 화상 재생 장치(예를 들어 DVD 재생 장치)이며, 상술한 것 외에, 제 2 표시부(5002), 기록 매체 판독부(5011) 등을 가질 수 있다. 도 14의 (C)는 고글형 디스플레이이며, 상술한 것 외에, 제 2 표시부(5002), 지지부(5012), 이어폰(5013) 등을 가질 수 있다. 도 14의 (D)는 휴대용 게임기이며, 상술한 것 외에, 기록 매체 판독부(5011) 등을 가질 수 있다. 도 14의 (E)는 텔레비전 수상 기능을 가지는 디지털 카메라이며, 상술한 것 외에, 안테나(5014), 셔터 버튼(5015), 수상부(5016) 등을 가질 수 있다. 도 14의 (F)는 휴대용 게임기이며, 상술한 것 외에, 제 2 표시부(5002), 기록 매체 판독부(5011) 등을 가질 수 있다. 도 14의 (G)는 휴대용 텔레비전 수상기이며, 상술한 것 외에, 신호의 송수신이 가능한 충전기(5017) 등을 가질 수 있다.
도 14의 (A) 내지 (G)에 도시된 전자 기기는 다양한 기능을 가질 수 있다. 예를 들어, 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜, 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능, 무선 통신 기능, 무선 통신 기능을 사용하여 다양한 컴퓨터 네트워크에 접속하는 기능, 무선 통신 기능을 사용하여 다양한 데이터의 송신 또는 수신을 수행하는 기능, 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능 등을 가질 수 있다. 또한, 복수의 표시부를 가지는 전자 기기에서는 한쪽의 표시부에 주로 화상 정보를 표시하고, 다른 한쪽의 표시부에 주로 문자 정보를 표시하는 기능, 또는, 복수의 표시부에 시차(視差)를 고려한 화상을 표시함으로써 입체적인 화상을 표시하는 기능 등을 가질 수 있다. 또한, 수상부를 가지는 전자 기기에서는 정지 화상을 촬영하는 기능, 동영상을 촬영하는 기능, 촬영한 화상을 자동 또는 수동으로 보정하는 기능, 촬영한 화상을 기록 매체(외장 또는 카메라에 내장됨)에 저장하는 기능, 촬영한 화상을 표시부에 표시하는 기능 등을 가질 수 있다. 또한, 도 14의 (A) 내지 도 14의 (G)에 도시된 전자 기기가 가질 수 있는 기능은 이들에 한정되지 않고, 다양한 기능을 가질 수 있다.
도 14의 (H)는 스마트 워치이며, 하우징(7302), 표시 패널(7304), 조작 버튼(7311, 7312), 접속 단자(7313), 밴드(7321), 버클(7322) 등을 가진다.
베젤 부분을 겸하는 하우징(7302)에 탑재된 표시 패널(7304)은 비직사각형상의 표시 영역을 가진다. 또한, 표시 패널(7304)로서는, 직사각형상의 표시 영역으로 하여도 좋다. 표시 패널(7304)은 시각을 나타내는 아이콘(7305), 기타 아이콘(7306) 등을 표시할 수 있다.
또한, 도 14의 (H)에 도시된 스마트 워치는 다양한 기능을 가질 수 있다. 예를 들어, 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜, 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능, 무선 통신 기능, 무선 통신 기능을 사용하여 다양한 컴퓨터 네트워크에 접속하는 기능, 무선 통신 기능을 사용하여 다양한 데이터의 송신 또는 수신을 수행하는 기능, 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능 등을 가질 수 있다.
또한, 하우징(7302)의 내부에, 스피커, 센서(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정하는 기능을 포함하는 것), 마이크로폰 등을 가질 수 있다. 또한, 스마트 워치는, 발광 소자를 그 표시 패널(7304)에 사용함으로써 제작할 수 있다.
또한, 본 실시형태는 본 명세서에 나타내는 다른 실시형태와 적절히 조합할 수 있다.
AF1: 배향막
AF2: 배향막
BM: 차광막
C: 검지 소자
C1: 도전막
C2: 도전막
CF: 착색막
G: 게이트선
KB: 구조체
MA: 트랜지스터
ME: 트랜지스터
MD: 트랜지스터
S: 신호선
100: 트랜지스터
102: 기판
104: 도전막
106: 절연막
107: 절연막
108: 산화물 반도체막
112a: 도전막
112b: 도전막
114: 절연막
116: 절연막
118: 절연막
301: 게이트 드라이버
302: 소스 드라이버
303: 공통 드라이버
305: 표시 영역
600: 표시 장치
601: 도전막
603: 절연막
605: EL층
607: 도전막
609: 절연막
611: 절연막
613: 착색층
615: 표시 소자
617: 단자
619: 접착층
700: 표시 장치
701: 절연막
702: 화소
704: 도전막
706: 절연막
710: 기판
710P: 광학 필름
711: 배선
712: 도전막
718: 반도체막
719: 단자
721A: 절연막
721B: 절연막
724: 도전막
728: 절연막
730: 밀봉재
750: 표시 소자
751: 도전막
753: 액정 재료를 포함하는 층
755: 도전막
757: 표시 소자
761: 개구
770: 기판
770P: 광학 필름
771: 절연막
780: 트랜지스터
790: 트랜지스터
804: 도전막
806: 절연막
812: 도전막
818: 반도체막
821A: 절연막
821B: 절연막
824B: 도전막
828: 절연막
830: 도전막
880: 트랜지스터
890: 트랜지스터
891: 트랜지스터
5000: 하우징
5001: 표시부
5002: 표시부
5003: 스피커
5004: LED 램프
5005: 조작 키
5006: 접속 단자
5007: 센서
5008: 마이크로폰
5009: 스위치
5010: 적외선 포트
5011: 기록 매체 판독부
5012: 지지부
5013: 이어폰
5014: 안테나
5015: 셔터 버튼
5016: 수상부
5017: 충전기
7302: 하우징
7304: 표시 패널
7305: 아이콘
7306: 아이콘
7311: 조작 버튼
7312: 조작 버튼
7313: 접속 단자
7321: 밴드
7322: 버클

Claims (12)

  1. 표시 장치로서,
    제 1 기판 위의 제 1 구동 회로 및 제 1 배선과,
    상기 제 1 구동 회로 위의 절연막과,
    상기 절연막 위의 제 2 구동 회로 및 제 2 배선을 가지고,
    상기 제 1 구동 회로는 제 1 트랜지스터를 가지고,
    상기 제 2 구동 회로는 제 2 트랜지스터를 가지고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 하나는 상기 제 1 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 하나는 상기 제 2 배선에 전기적으로 접속되고,
    상기 제 1 기판의 표면에 수직인 방향에서 상기 제 1 구동 회로와 상기 제 2 구동 회로의 적어도 일부가 중첩되고,
    상기 제 1 구동 회로는 게이트 드라이버를 구성하고,
    상기 제 2 구동 회로는 공통 드라이버를 구성하고,
    상기 제 1 구동 회로와 상기 제 2 구동 회로는 표시 영역에 중첩되지 않되, 상기 표시 영역 주변에 제공되고,
    상기 표시 영역은 표시 소자와, 상기 표시 소자에 전기적으로 접속된 제3 트랜지스터와, 검지 소자를 가지고,
    상기 제 1 배선은 상기 제3 트랜지스터의 게이트에 전기적으로 접속되며,
    상기 제 2 배선은 상기 검지 소자의 하나의 도전막을 포함하는, 표시 장치.
  2. 표시 장치로서,
    제 1 기판 위의 제 1 구동 회로 및 제 1 배선과,
    상기 제 1 구동 회로 위의 절연막과,
    상기 절연막 위의 제 2 구동 회로 및 제 2 배선을 가지고,
    상기 제 1 구동 회로는 제 1 트랜지스터를 가지고,
    상기 제 2 구동 회로는 제 2 트랜지스터를 가지고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 하나는 상기 제 2 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 하나는 상기 제 1 배선에 전기적으로 접속되고,
    상기 제 1 기판의 표면에 수직인 방향에서 상기 제 1 구동 회로와 상기 제 2 구동 회로의 적어도 일부가 중첩되고,
    상기 제 1 구동 회로는 공통 드라이버를 구성하고,
    상기 제 2 구동 회로는 게이트 드라이버를 구성하고,
    상기 제 1 구동 회로와 상기 제 2 구동 회로는 표시 영역에 중첩되지 않되, 상기 표시 영역 주변에 제공되고,
    상기 표시 영역은 표시 소자와, 상기 표시 소자에 전기적으로 접속된 제3 트랜지스터와, 검지 소자를 가지고,
    상기 제 1 배선은 상기 제3 트랜지스터의 게이트에 전기적으로 접속되며,
    상기 제 2 배선은 상기 검지 소자의 하나의 도전막을 포함하는, 표시 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 3 트랜지스터는 각각 채널 형성 영역에 금속 산화물을 포함하는, 표시 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 트랜지스터는 채널 형성 영역에 금속 산화물을 포함하는, 표시 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 트랜지스터 및 상기 제 3 트랜지스터는 각각 채널 형성 영역에 금속 산화물을 포함하는, 표시 장치.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 구동 회로는 상기 제 2 구동 회로보다 넓은 면적을 가지는, 표시 장치.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 구동 회로는 상기 제 1 구동 회로보다 넓은 면적을 가지는, 표시 장치.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 상기 제 1 기판의 표면에 수직인 방향에서 적어도 일부가 중첩되는, 표시 장치.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 배선은 게이트선인, 표시 장치.
  10. 삭제
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