JP2015102642A - 回路基板、入力機能付電気光学装置、および電子機器 - Google Patents

Abstract

【課題】光入力による書込みを速やかに表示できる回路基板、入力機能付電気光学装置、および電子機器を提供する。
【解決手段】本発明の回路基板は、基板上に設けられた表示領域に複数配列された画素ごとに設けられる画素回路を備えた回路基板であって、画素回路は、画素選択トランジスタと、画素選択トランジスタのソースと接続されるデータ線と、画素選択トランジスタのゲートと接続される走査線と、画素電極と、画素電極および画素選択トランジスタに接続され、画素電極に対する電位の出力状態を切り替え可能なメモリー部と、光入力によりメモリー部に保持される画素電極に対する出力を書き換え可能な光センサーと、を備えることを特徴とする。
【選択図】図１

Description

本発明は、回路基板、入力機能付電気光学装置、および電子機器に関するものである。

従来、画素毎に表示回路および光入力型座標検出回路が個別に形成された表示装置が知られている（例えば、下記特許文献１参照）。

特開２００６−３８５７号公報

上記従来技術においては、光で座標指定した部分を書き換える場合、１行ずつ信号データを取り込み、そのデータを元に上位機器が表示部分を所定の駆動シーケンスで書き換えなくてはならない。そのため、例えば、光ペンでなぞった時の軌跡表示を速やかに表示させることができないといった問題があった。

本発明の一つの態様は、上記の課題を解決するためになされたものであって、光入力による書込みを速やかに表示できる回路基板、入力機能付電気光学装置、および電子機器を提供することを目的の一つとする。

本発明の第１態様に従えば、基板上に設けられた表示領域に複数配列された画素ごとに設けられる画素回路を備えた回路基板であって、前記画素回路は、画素選択トランジスタと、前記画素選択トランジスタのソースと接続されるデータ線と、前記画素選択トランジスタのゲートと接続される走査線と、画素電極と、前記画素電極および前記画素選択トランジスタに接続され、前記画素電極に対する電位の出力状態を切り替え可能なメモリー部と、光入力により前記メモリー部に保持される前記画素電極に対する出力を書き換え可能な光センサーと、を備えることを特徴とする回路基板が提供される。

第１態様に係る回路基板によれば、画素内に設けられた光センサーによって、光入力によりメモリー部に保持される画素電極に対する出力を直接書き換えることができる。したがって、例えば、画素電極と対向電極間に生じさせた電位差により電気光学物質層を駆動させる電気光学装置に適用すれば、光ペンなどを用いた手書きによる軌跡の表示を速やかに表示することができる。

上記第１態様において、前記画素電極と前記画素選択トランジスタとの間に配置され、前記画素電極に対する電位の入力状態を切り替え可能な駆動トランジスタを備え、前記光センサーおよび前記メモリーは、前記駆動トランジスタのゲートと前記画素選択トランジスタのドレインとを接続する配線間にそれぞれ設けられることが好ましい。
この構成によれば、メモリー部からの出力を切り替えることで駆動トランジスタの駆動状態を制御することができる。よって、光入力に基づいて、画素電極に対する電位の入力状態を制御することができる。

上記第１態様において、前記光センサーは、トランジスタをダイオード接続することで構成されてなることが好ましい。
この構成によれば、画素選択トランジスタおよび駆動トランジスタとともに光センサーを同一工程で製造することができる。よって、製造工程が簡便となり、コスト低減が図られる。

上記第１態様において、前記光センサーは、前記メモリー部を構成する複数のトランジスタの一部から構成されることが好ましい。
この構成によれば、光センサーがメモリー部を構成するトランジスタから構成されるので、部品点数を削減することができる。

上記第１態様において、前記メモリー部と前記画素電極との間に設けられたスイッチ回路と、前記スイッチ回路に接続される第１制御線および第２制御線と、を備え、前記メモリー部からの出力に基づいて選択された前記第１制御線および前記第２制御線の一方を介して前記画素電極に電位が入力されることが好ましい。
この構成によれば、光入力を用いて画素電極に入力される電位を切り替えることができる。

上記第１態様において、前記画素電極は、開口が形成されており、前記光センサーは平面視で前記開口と重なるように配置されていることが好ましい。
この構成によれば、画素電極に形成された開口を介して光センサーに光を良好に入力させることができる。

上記第１態様において、可視光域の光に対して遮光性を有し、平面視で前記開口に対応する位置に設けられるフィルターを備えることが好ましい。
この構成によれば、可視光による光センサーの誤作動を防止することができる。

上記第１態様において、前記データ線を介して前記メモリー部における電位の保持情報を読み出す読み出し部をさらに備えることが好ましい。
この構成によれば、メモリー部における電位の保持情報を読み出すことで取得することができる。よって、光入力による座標位置に関する情報を取得することができる。

本発明の第２態様に従えば、上記第１態様に係る回路基板と、前記回路基板の画素電極に対向配置される対向電極を有する対向基板と、前記回路基板と前記対向電極との間に挟持される電気光学物質層と、を備える入力機能付電気光学装置が提供される。

第２態様に係る入力機能付電気光学装置によれば、光ペンなどを用いた手書きによる軌跡の表示を行うことができる。

上記第２態様において、前記電気光学物質層が電気泳動層であることが好ましい。
この構成によれば、光ペンなどを用いた手書きによる軌跡を速やかに表示可能な電気泳動表示装置が提供される。

本発明の第３態様に従えば、上記第２態様に係る入力機能付電気泳動表示装置を備える電子機器が提供される。

第３態様に係る電子機器によれば、光ペン等を用いた手書き入力に対応した入力機能付電気光学装置を備えるので、電子機器自体も手書き入力機能を備えた付加価値の高いものとなる。

液晶表示装置の概略構成を示す断面図。 液晶表示装置の回路構成を示す図。 液晶表示装置の１つの画素回路を示す平面図。 画素回路の動作説明図。 光入力を行う動作を説明するための図。 電気泳動表示装置の概略構成を示す断面図。 電気泳動素子の動作説明図。 電気泳動表示装置における画像表示動作のフローを示す図。 電気泳動表示装置の画素の回路構成を示す図。 第２実施形態に係る画素回路の構成を示す平面図。 画素２０を駆動する際のタイミングチャート図。 軌跡補正動作のフローを示す図。 他の実施形態における画素回路の構成を示す回路図。 電子機器の一例に係る構成を示す図。

以下、本発明の一実施形態について、図面を参照しつつ説明する。本実施形態では、アクティブマトリクス方式により駆動される電気光学装置を例に挙げて説明する。なお、以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等を異ならせている。

（第１実施形態）
図１は、本発明の電気光学装置の第１の実施形態である液晶表示装置の概略構成を示す断面図である。
図１に示すように、液晶表示装置１００は、本発明の回路基板から構成される素子基板１と、対向基板２と、これら素子基板１と対向基板２との間に挟持される液晶層８０（電気光学物質層）と、を備えている。素子基板１は、対向基板２よりも大きく形成されている。表示部３は、複数の画素２０を含む。素子基板１と対向基板２とが平面視重なる領域に表示部３が形成されている。

素子基板１の一方面側には、複数の画素電極２１が形成されている。各画素電極２１は、画素２０に対向して形成されている。また、素子基板１には、後述の素子（画素選択トランジスタ、駆動トランジスタ、保持容量、光センサー等）が画素２０ごとに形成されているが、図１では省略している。

対向基板２の一方面側には、対向電極２２が形成されている。対向電極２２は、複数の画素２０に対して共通に設けられている。素子基板１および対向基板２は、例えば、ガラスやプラスチック等といった光透過性基板から構成されている。画素電極２１および対向電極２２は、例えばＩＴＯ等の透明電極から構成される。

本実施形態において、液晶表示装置１００は、光透過型のパネルから構成される。すなわち、液晶表示装置１００は、不図示のバックライトを備えている。なお、液晶表示装置１００は、光透過型のパネルに限定されず、光反射型のパネルから構成されていても良い。この場合、画素電極２１は、例えば、Ａｌ等の光反射性を有する金属材料から構成される。

本実施形態において、液晶層８０は、画素電極２１と対向電極２２との間に発生する液晶層厚方向の電界（縦電界）によって駆動されるものである。液晶の駆動方式としては、ＴＮ（Twisted Nematic）方式が代表的であるが、ＯＣＢ（Optically Compensated Birefringence）方式やＶＡ（Vertical Alignment）方式やＩＰＳ（In-Plane Switching）方式やＦＦＳ（Fringe Field Switching）方式などの他の方式でもよい。

図２（ａ）は、液晶表示装置の回路構成図であり、図２（ｂ）は、画素２０の回路構成を示す図である。
液晶表示装置１００は、図２（ａ）に示すように、複数の画素２０が配列された表示部３と、走査線駆動回路６０と、データ線駆動回路７０とを備えている。

表示部（表示領域）３には、走査線駆動回路６０から延びる複数の走査線４０（Ｙ１、Ｙ２、…、Ｙｍ）と、データ線駆動回路７０から延びる複数のデータ線５０（Ｘ１、Ｘ２、…、Ｘｎ）とが形成されている。画素２０は走査線４０とデータ線５０との交差部に対応して配置されており、各画素２０は走査線４０、データ線５０にそれぞれ接続されている。

なお、表示部３の周辺には、走査線駆動回路６０、データ線駆動回路７０、およびコントローラー２００が配置されている。コントローラー２００は、上位装置から供給される画像データや同期信号に基づき、前記各回路を総合的に制御する制御装置である。これら走査線駆動回路６０、データ線駆動回路７０、およびコントローラー２００は、素子基板１のうち対向基板２よりも張り出した領域に実装されている。

図２（ｂ）に示すように、各画素２０は素子基板１に設けられた画素回路２０Ａと、対向電極２２と、該対向電極２２と画素電極２１との間に挟持される液晶層８０と、を有する。画素回路２０Ａは、選択トランジスタ（画素選択トランジスタ）２４と、駆動トランジスタ２６と、画素電極２１と、光センサー３８と、メモリー（メモリー部）３９と、を含む。画素回路２０Ａは、素子基板１に形成される。

選択トランジスタ２４は、例えばＮＭＯＳ（Negative Metal Oxide Semiconductor）−ＴＦＴ（Thin Film Transistor）からなる画素スイッチング素子である。選択トランジスタ２４のゲートは走査線４０に接続され、ソースはデータ線５０に接続され、ドレイン端子はメモリー３９に接続されている。

すなわち、図１に示したように、画素２０を形成する選択トランジスタ２４のゲートは列毎の組単位で各走査線４０と接続し、走査線駆動回路６０と接続する。そして、画素２０を形成する選択トランジスタ２４のソースは行毎の組単位で各データ線５０と接続し、データ線駆動回路７０と接続する。

メモリー３９の一方の電極は選択トランジスタ２４に接続され、他方の電極は容量線Ｃに接続されている。すなわち、メモリー３９は、選択トランジスタ２４のドレインと駆動トランジスタ２６のゲートとの間に配置されている。

メモリー３９は、保持内容に応じた電位を画素電極２１に出力可能となっている。そのため、メモリー３９は、保持内容を書き換えることで画素電極２１に対する電位の出力状態を切り替え可能となっている。

光センサー３８は、例えば、フォトレジスタ、フォトダイオード、或いはフォトトランジスタ等から構成されるものである。本実施形態において、光センサー３８は、後述のようにフォトダイオードから構成される。光センサー３８は、選択トランジスタ２４と駆動トランジスタ２６との間に配置されている。本実施形態において、光センサー３８は、メモリー３９と駆動トランジスタ２６のゲートとの間に配置されている。光センサー３８の一方の電極は、メモリー３９および駆動トランジスタ２６に接続されており、他方の電極は信号線３６に接続される。光センサー３８は、信号線３６の電位をメモリー３９に書き込む。信号線３６には、例えば、駆動トランジスタ２６のゲートをオフにする電位が入力されている。すなわち、光センサー３８は、後述のように光入力によりメモリー３９に保持される画素電極２１に対する出力（出力電位）を書き換え可能となっている。

なお、本実施形態において、メモリー３９および光センサー３８は、選択トランジスタ２４および駆動トランジスタ２６間にこの順に配置される場合を例に挙げたが、本発明はこれに限定されず、光センサー３８の一方の電極と駆動トランジスタ２６のゲートとの間にメモリー３９が配置されていてもよい。

駆動トランジスタ２６は、例えばＮＭＯＳ（Negative Metal Oxide Semiconductor）−ＴＦＴ（Thin Film Transistor）からなるスイッチング素子である。駆動トランジスタ２６のゲートは光センサー３８に接続され、ソースは駆動電源線３７に接続され、ドレイン端子は画素電極２１に接続されている。駆動電源線３７は、画素電極２１に対して駆動電位を供給するためのものである。すなわち、駆動トランジスタ２６は、ゲートのスイッチング状態（オンオフ状態）に応じて、画素電極２１に対する電位の入力状態を切り替え可能である。本実施形態において、駆動電源線３７からの駆動電位Ｖｄｒｖは、例えば、対向電極２２に不図示の駆動電源から入力されている電位Ｖｃｏｍに対して電圧対称のＤｕｔｙ５０％の矩形電圧波である。

対向電極２２には、不図示の駆動電源から所定の電位Ｖｃｏｍが入力されている。液晶表示装置１００は、対向電極２２と画素電極２１との間に生じる電位差に基づいて液晶層８０の液晶分子を駆動させることで所望の画像を各画素２０で表示することができる。

本実施形態において、各データ線５０は、トランスファゲートＴＧによりオンオフが制御可能となっている。トランスファゲートＴＧの駆動は、コントローラー２００により行われる。

また、本実施形態において、データ線駆動回路７０は、データ線５０を介して各画素２０に所定の画像信号を供給する一方、データ線５０を介して各画素２０から所定の情報（メモリー３９の保持メモリー）がコントローラー（読み出し部）２００により取り出し可能となっている。なお、データ線駆動回路７０の駆動制御は、コントローラー２００により行われ、取り出した情報はコントローラー２００へと送信される。

図３は、本実施形態に係る液晶表示装置１００のうち１つの画素２０の構成を具体的に示す平面図である。
まず、画素２０の外周に設けられた配線について説明する。図３に示すように、画素２０の外周には走査線４０、データ線５０、駆動電源線３７、容量線Ｃ、及び信号線３６が設けられている。これらの配線は複数の画素２０に跨って形成されている。

次に、画素２０内に設けられた配線及び半導体層の構成を説明する。画素２０内の最下層には、半導体層１４１、２８が形成されている。これらの半導体層はいずれもシリコンなどの半導体材料から構成されている。なお、各半導体層を異なる材料によって構成しても勿論構わない。半導体層１４１は、選択トランジスタ２４およびフォトダイオード（光センサー３８）の一部を構成するものである。

半導体層１４１、２８の上層には、走査線４０、データ線５０、駆動電源線３７、容量線Ｃ、信号線３６、及び配線９１、９２、９３が形成されている。これらの配線等は例えば銅、アルミニウム、銀などの導電性の高い金属によって構成されている。

走査線４０には、選択トランジスタ２４のゲート電極を構成する延出部４０ａが形成されている。

データ線５０には、延出部５０ａが形成されている。延出部５０ａは、コンタクトホールを介して半導体層１４１と接続される。延出部５０ａは、選択トランジスタ２４のソース電極を構成する。

駆動電源線３７には、延出部３７ａが形成されている。延出部３７ａは、コンタクトホールを介して半導体層２８と接続される。延出部３７ａは、駆動トランジスタ２６のソース電極を構成する。上記配線９３は、半導体層２８とコンタクトホールを介して接続され、駆動トランジスタ２６のドレイン電極を構成する。画素電極２１は、コンタクトホールを介して配線９３に接続される。

容量線Ｃには、メモリー３９の一方の電極をなす拡幅部Ｃ１が形成されている。配線９１は、コンタクト部９１ａと容量形成部９１ｂとを含む。コンタクト部９１ａは、半導体層１４１に対してコンタクトホールを介して接続され、選択トランジスタ２４のドレイン電極を構成する。また、コンタクト部９１ａは、光センサー３８（フォトダイオード）の一方の端子を構成する。容量形成部９１ｂは、容量線Ｃの拡幅部Ｃ１と平面視で重なった状態に配置される。容量形成部９１ｂは、拡幅部Ｃ１と、該拡幅部Ｃ１との間に挟持する絶縁層との間でメモリー３９を構成する。上記配線９２は、コンタクトホールを介して配線９１（コンタクト部９１ａから延びる延出部）に接続され、半導体層２８と平面視で重なるように引き回されている。配線９２は、駆動トランジスタ２６のゲート電極を構成する。

信号線３６には、延出部３６ａが形成され、延出部３６ａは、平面視で半導体層１４１に重なっており、該半導体層１４１に対してコンタクトホールを介して接続される。延出部３６ａは、光センサー３８（フォトダイオード）の他方の端子を構成する。

本実施形態において、画素電極２１は画素回路２０Ａ上に配置されている。また、画素電極２１には、光センサー３８に対応する位置（平面視で光センサー３８に重なる位置）に開口２１ａが形成されており、光センサー３８の少なくとも一部は画素電極２１と重ならないように配置されている。これにより、光センサー３８は、画素電極２１の上面側から入射する光を良好に取り込むことができる。

続いて、本実施形態に係る液晶表示装置１００の動作について説明する。図４は、駆動時における駆動トランジスタ２６、メモリー３９、画素電極２１における電位の状態を示す図である。本実施形態においては、液晶層８０への実効電圧が０の時に画素２０が黒表示となり、実効電圧が０でない場合に画素２０が白表示となるノーマリブラック液晶を例に挙げて説明する。

（画像表示）
画像表示を行う際、コントローラー２００は、データ線駆動回路７０をバスに所定の信号を供給する方向に設定する。バス幅としては、例えば、１ｂｉｔ幅とする。
画像表示を行う際、コントローラー２００は、走査線駆動回路６０を駆動し、走査線４０を順次選択し、選択行の選択トランジスタ２４をオン状態にする。なお、列とは、複数のデータ線５０から構成され、行とは複数の走査線４０から構成される。

コントローラー２００は、この状態で、トランスファゲートＴＧを順次選択し、選択列のデータ線５０とデータ線駆動回路７０とをオン状態とする。これにより、コントローラー２００は、データ線駆動回路７０からデータ線５０を介して画像信号を出力可能となる。

ここで、所定の選択行および選択列部分の画素２０を黒表示する場合、データ線駆動回路７０は、駆動トランジスタ２６をオフにする信号電位（画像データ）Ｖｏｆｆをデータ線５０に供給する。一方、所定の画素２０を白表示する場合、データ線駆動回路７０は、駆動トランジスタ２６をオンにする信号電位（画像データ）Ｖｏｎをデータ線５０に供給する。

すると、データ線５０上の信号電位（Ｖｏｎ又はＶｏｆｆ）がメモリー３９に充電されることで保持される。図４において、メモリー３９のメモリー状態として、保持された電位がＶｏｆｆの時の状態を「０」、Ｖｏｎの時の状態を「１」と示す。

ここで、選択する列を変更すると、今までオン状態であったトランスファゲートＴＧはオフになるが、データ線５０の寄生容量等で該データ線５０の電位は一定期間だけ維持される。そのため、メモリー３９に保持されたメモリー状態は変化しない。
また、全列のデータ線５０を選択し終わると、次の行の走査線４０が選択される。この場合、今まで選択されていた前行の選択トランジスタ２４は全てオフ状態となるので、他の画素２０への電位入力に伴って、データ線５０への電位が今後変更した場合でもメモリー３９に保持された電位は変化しない。

以上の動作を繰り返すことで全ての画素２０についてのメモリー設定が完了する。そのため、図４の表に示すように、メモリー（ＭＥＭ）が「１」の画素２０は、選択トランジスタ２４（Ｔｒ２）はオン状態（Ｖｏｎ）となる。選択トランジスタ２４がオン状態となると、画素電極２１（Ｐｉｘ）には、駆動電源線３７の駆動電位Ｖｄｒｖが入力される。すなわち、画素電極２１には、駆動電位Ｖｄｒｖとして電位Ｖｃｏｍに対して電圧対称のＤｕｔｙ５０％の矩形電圧波が入力される。そのため、駆動電位Ｖｄｒｖが入力された画素２０の液晶層８０には０Ｖでない実効電圧が印加されることになり、ノーマリブラック液晶である液晶層８０は、白表示となる。

一方、メモリー（ＭＥＭ）が「０」の画素２０は、選択トランジスタ２４（Ｔｒ２）はオフ状態（Ｖｏｆｆ）となる。選択トランジスタ２４がオフ状態となると、画素電極２１（Ｐｉｘ）には、対向電極２２の電位Ｖｃｏｍと同電位となる。そのため、対向電極２２と画素電極２１との間で電位差が生じない画素２０の液晶層８０には０Ｖの実効電圧が印加されることになり、ノーマリブラック液晶である液晶層８０は黒表示となる。

ところで、本実施形態に係る液晶表示装置１００は、光入力を行う事で各画素２０に設けられた光センサー３８がメモリー３９に保持されるメモリーを書き換え可能となっている。これにより、光入力に応じた画素２０の表示状態を所定の状態に変更可能となっている。以下、光入力により画素２０の表示を変更する動作について説明する。

（光入力動作）
図５は、液晶表示装置１００の表示部３に対する光入力を行う動作を説明するための図である。図５に示すように、表示部３への光入力には光ペン９０が用いられる。図５では、光ペンを用いて表示部３にアルファベットのＡの文字を書き込んだ状態を示している。

光ペン９０は、先端部から所定の波長の光ＬＴを射出する。光ペン９０から射出する光ＬＴの波長としては、特に限定されず、可視光或いは赤外光であってもよい。また、光ペン９０から赤外光を射出する場合は、図３に示した画素電極２１の開口２１ａに対応する位置（平面視で光センサー３８に重なる位置）に可視光成分を選択的に遮光する可視光フィルター２３を配置するのが好ましい。これによれば、可視光が開口２１ａ内に入り込むことで光センサー３８が誤作動するのを防止でき、信頼性の高い光書込み動作を行う事ができる。

光ペン９０による手書き入力を行う際、選択トランジスタ２４はオフ状態とされており、駆動トランジスタ２６のゲートにはメモリー３９の保持メモリーに応じた電位が入力されている。以下では、説明を簡単にするため、光ペン９０による手書き入力を行う際、表示部３の全画素２０は白表示をしているものとする。すなわち、全ての画素２０のメモリー３９における保持メモリーは「１」である。

図５に示すように、光ペン９０を表示部３に接近させると、光ペン９０の光ＬＴが照射された画素２０の光センサー３８の抵抗が低くなる。これにより、メモリー３９には、信号線３６に入力されている駆動トランジスタ２６をオフする電位が書き込まれ、保持メモリーが「１」から「０」へと書き換わる。

ここで、メモリー３９の保持メモリーが「１」から「０」に変更された画素２０では、駆動トランジスタ２６がオン状態となる。その結果、光を照射された画素２０が選択的に白表示から黒表示に移行され、表示部３に黒色マークが記入される。このようにして、表示部３の表示状態を黒表示に変化させることで光ペン９０の軌跡を表示できる。

（座標データ読出動作）
また、本実施形態に係る液晶表示装置１００は、データ線５０を介してメモリー３９の保持メモリーを読み出し可能となっている。読み出したデータ（保持メモリー）は、コントローラー２００へと送信される。コントローラー２００は、送信されたデータを上位機器に送信する。上位機器は、上位装置から供給される画像データ（すなわち、光入力前の表示部３に表示されていた画像データ）と読み出した保持メモリーとを比較して、白から黒に変化した画素位置を検出し、光ペン９０による入力位置を検出することができる。

なお、上記説明では、表示部３を全白表示にしておき、光ペン９０でなぞった画素２０のみを黒表示とする場合を例に挙げたが、これに限定されない。例えば、表示部３に予め画像を表示しておき、表示した画像上に光ペン９０の軌跡を表示するようにしてもよい。ここで、もともと黒表示をしていた画素２０は、光ペン９０による光入力に伴って保持メモリーが変化しない。この場合、コントローラー２００は、白表示から黒表示に変化した他の画素２０の位置情報から内挿すればよい。

以下、コントローラー２００によるメモリー３９からの座標データの読み出し動作について説明する。
データ読み出しを行う際、コントローラー２００は、データ線駆動回路７０をバス上の信号を取り出す方向に設定する。バス幅としては、例えば、１ｂｉｔ幅とする。そして、コントローラー２００は、走査線４０を順次選択し、選択行の選択トランジスタ２４をオン状態にする。この状態で、コントローラー２００は、トランスファゲートＴＧを順次選択する。すると、コントローラー２００は、選択行および選択列部分の画素２０のメモリー３９のデータ（保持メモリー）をデータ線５０、およびデータ線駆動回路７０を介して読み出すことができる。コントローラー２００は、読み出したデータを上位機器に送信する。以上により、メモリー３９の保持メモリーが上位機器に取り込まれる。
コントローラー２００は、全ての列を選択し終わると、次の行を選択し同様の動作を繰り返すことで全画素２０のメモリー状態を取り出すことができる。

なお、本実施形態では、説明を簡単にするため、バスを１ｂｉｔ幅で説明したが、例えば、４、８、１６ｂｉｔ幅でも良い。

以上説明したように、本実施形態に係る液晶表示装置１００によれば、画素２０内に設けられた光センサー３８によって、メモリー３９の保持メモリーを直接書き換えることで駆動トランジスタ２６の駆動状態を制御することができる。よって、光入力により、画素電極２１に対する電位の入力状態を制御することで、光ペン９０などを用いた手書きによる軌跡を速やかに表示可能な液晶表示装置１００を提供できる。また、メモリー３９から座標データを読み出すことができる。

（第２実施形態）
続いて、第２実施形態に係る電気光学装置について説明する。本実施形態に係る電気光学装置は、第１実施形態と異なり、電気光学層として電気泳動層を備える点が大きく異なる。以下の説明では、第１実施形態と共通の部材および構成については同じ符号を付し、その説明については省略する。

図６（ａ）は、本発明の電気光学装置の第２の実施形態である電気泳動表示装置１０１の概略構成を示す断面図であり、図６（ｂ）はマイクロカプセルの構成図である。
図６（ａ）に示すように、電気泳動表示装置１０１は、素子基板１と、対向基板２と、該素子基板１及び対向基板２間に配置される電気泳動層（電気光学層）１８０と、を備えている。

素子基板１の一方面側には、複数の画素電極２１が形成されている。対向基板２の一方面側には、対向電極２２が形成されている。対向電極２２は、複数の画素２０に対して共通に設けられている。電気泳動層１８０は、複数のマイクロカプセル１８１により構成されている。電気泳動層１８０は、接着剤層３０を用いて両基板１、２の間で固定されている。すなわち、電気泳動層１８０と両基板１、２との間に接着剤層３０が形成されている。
なお、対向基板２側の接着剤層３０は画素電極２１面と接着するために必用なものであるが、対向基板２側の接着剤層３０については必須ではない。これは、あらかじめ対向基板２に対して対向電極２２と複数のマイクロカプセル１８１と対向基板２側の接着剤層３０とを一貫した製造工程で造り込んだあと電気泳動シートとして取り扱う場合においては、素子基板１側の接着剤層３０のみが必要となるためである。

図６（ｂ）に示すように、マイクロカプセル１８１は、例えば５０μｍ程度の粒径を有し、ポリメタクリル酸メチル、ポリメタクリル酸エチル等のアクリル樹脂、ユリア樹脂、アラビアゴム等の透光性を有する高分子樹脂によって形成されている。このマイクロカプセル１８１は、対向電極２２と上述の画素電極２１との間に挟持されており、一つの画素２０内に複数のマイクロカプセル１８１が縦横に配列された構成になっている。マイクロカプセル１８１の周囲を埋めるように、当該マイクロカプセル１８１を固定するバインダー（図示は省略）が設けられている。
マイクロカプセル１８１の内部には、分散媒８１と、電気泳動粒子として複数の白色粒子８２、複数の黒色粒子８３が封入されている。

白色粒子８２は、例えば、酸化チタン、亜鉛華、三酸化アンチモン等の白色顔料からなる粒子（高分子あるいはコロイド）であり、例えば負に帯電されて用いられる。黒色粒子８３は、例えば、アニリンブラック、カーボンブラック等の黒色顔料からなる粒子（高分子あるいはコロイド）であり、例えば正に帯電されて用いられる。これらの顔料には、必要に応じ、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンドなどの粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤などを添加することができる。

分散媒８１としては、水、アルコール系溶媒（メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブなど）、エステル類（酢酸エチル、酢酸ブチルなど）、ケトン類（アセトン、メチルエチルケトン、メチルイソブチルケトンなど）、脂肪族炭化水素（ぺンタン、ヘキサン、オクタンなど）、脂環式炭化水素（シクロへキサン、メチルシクロへキサンなど）、芳香族炭化水素（ベンゼン、トルエン、キシレン、長鎖アルキル基を有するベンゼン類（ヘキシルベンゼン、ヘプチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンなど））、ハロゲン化炭化水素（塩化メチレン、クロロホルム、四塩化炭素、１，２−ジクロロエタンなど）、シリコーンオイルなどを例示することができ、その他の油類であってもよい。これらの物質は単独又は混合物として用いることができ、さらに、カルボン酸塩のような界面活性剤などを配合してもよい。

このような構成に基づき、電気泳動表示装置１０１では、例えば、画素電極２１と対向電極２２との間に電圧を入力すると、これらの間に生じる電界にしたがって、後述のように電気泳動粒子（白色粒子８２及び黒色粒子８３）はいずれかの電極（画素電極２１、対向電極２２）に向かって電気泳動する。

図７は、電気泳動素子（白色粒子８２及び黒色粒子８３）の動作説明図である。図７（ａ）は、画素２０を白表示する場合、図７（ｂ）は、画素２０を黒表示する場合をそれぞれ示している。

図７（ａ）に示す白表示の場合には、対向電極２２が相対的に高電位（Ｈｉｇｈ）、画素電極２１が相対的に低電位（Ｌｏｗ）に保持される。これにより、負に帯電した白色粒子８２が対向電極２２に引き寄せられる一方、正に帯電した黒色粒子８３が画素電極２１に引き寄せられる。その結果、表示面側となる対向電極２２側からこの画素２０を見ると、白色（Ｗ）が認識される。

一方、図７（ｂ）に示す黒表示の場合、対向電極２２が相対的に低電位（Ｌｏｗ）、画素電極２１が相対的に高電位（Ｈｉｇｈ）に保持される。これにより、正に帯電した黒色粒子８３が対向電極２２に引き寄せられる一方、負に帯電した白色粒子８２が画素電極２１に引き寄せられる。その結果、対向電極２２側からこの画素を見ると黒色（Ｂ）が認識される。

本実施形態に係る電気泳動表示装置１０１においても、各画素２０に図２（ｂ）に示した画素回路２０Ａを備えている。

続いて、本実施形態に係る電気泳動表示装置１０１の動作について説明する。図８は、電気泳動表示装置１０１における画像表示動作のフローを示す図である。図８に示すように、電気泳動表示装置１０１は、全メモリー３９の保持メモリーを１にセットするステップＳＳ１と、駆動電位Ｖｄｒｖを低電位（Ｌｏｗ）とするステップＳＳ２と、全画素２０を白表示とするステップＳＳ３と、駆動電位ＶｄｒｖをＶｃｏｍとするステップＳＳ４と、各画素２０のメモリー３９に書込みデータを保持するステップＳＳ５と、駆動電位Ｖｄｒｖを高電位（Ｈｉｇｈ）とするステップＳＳ６と、メモリー３９に保持された保持メモリーに基づいた画像表示を行うステップＳＳ７と、を実行する。

まず、ステップＳＳ１において、コントローラー２００は、全ての画素２０のメモリー３９の保持メモリーを「１」に設定する。ここで、保持メモリーが「１」とは、駆動トランジスタ２６をオン状態にすることを意味する。
メモリー３９にデータを保持する動作については、第１実施形態と同様であることから説明については省略する。全メモリー３９の保持メモリーを「１」にした後、ステップＳＳ２に移行する。

ステップＳＳ２において、コントローラー２００は、駆動電源線３７に供給される電位を制御し、駆動電位Ｖｄｒｖとして対向電極２２の電位Ｖｃｏｍに対して負の電位、すなわち相対的に低電位（Ｌｏｗ）のものが駆動電源線３７を介して画素電極２１に入力されるようにする。これにより、全ての画素電極２１の電圧は対向電極２２の電位Ｖｃｏｍに対して負の電位となる。よって、全ての画素２０において、黒色粒子８３は画素電極２１側に移動し、白色粒子８２は対向電極２２側に移動することになる（図７（ａ）参照）。よって、全画素２０において白表示となる（ステップＳＳ３）。

全面白表示を行った後、ステップＳＳ４に移行する。
ステップＳＳ４において、コントローラー２００は、駆動電源線３７に供給される電位を制御し、駆動電位Ｖｄｒｖとして対向電極２２の電位Ｖｃｏｍと同電位が駆動電源線３７を介して画素電極２１に入力されるようにする。これにより、画素電極２１および対向電極２２間の電位差が０となるので、全ての画素２０において電気泳動粒子（白色粒子８２および黒色粒子８３）は移動しない。

続いて、ステップＳＳ５へ移行する。ステップＳＳ５において、コントローラー２００は、各画素２０のメモリー３９に書込みデータを保持する。具体的に、黒表示に変更する画素２０のメモリー３９の保持メモリーを「１」とし、白表示を保持したままとする画素２０のメモリー３９の保持メモリーを「０」とする。全画素２０のメモリー書込みが終了した後、ステップＳＳ６へ移行する。

ステップＳＳ６において、コントローラー２００は、駆動電源線３７に供給される電位を制御し、駆動電位Ｖｄｒｖとして対向電極２２の電位Ｖｃｏｍに対して正の電位、すなわち相対的に高電位（Ｈｉｇｈ）のものが駆動電源線３７を介して画素電極２１に入力されるようにする。

続いて、ステップＳＳ７へ移行する。ステップＳＳ７では、各メモリー３９に保持された保持メモリーに基づいた画像表示を行う。この場合、保持メモリーが「１」である黒表示する画素２０においては駆動トランジスタ２６がオンするため、対向電極２２の電位Ｖｃｏｍに対して正の電位が画素電極２１に入力されることとなる。これにより、白色粒子８２は画素電極２１側に移動し、黒色粒子８３は対向電極２２側に移動することで黒表示の画素２０となる（図７（ｂ）参照）。一方、保持メモリーが「０」である白表示する画素２０の画素電極２１においては駆動トランジスタ２６がオフするため、画素電極２１および対向電極２２間に電位差が生じないことから電気泳動粒子（白色粒子８２および黒色粒子８３）は移動せずに白表示のままとなる。

続いて、本実施形態に係る電気泳動表示装置１０１において、光入力を行う場合について説明する。以下では、説明を簡単にするため、光入力を行う際、表示部３の全画素２０は白表示をしているものとする。すなわち、全画素２０のメモリー３９における保持メモリーは「０」となっている。

本実施形態では、信号線３６に駆動トランジスタ２６をオンにする電位が供給されているものとする。また、光入力時において、選択トランジスタ２４はオフ状態とされており、駆動トランジスタ２６はメモリー３９の保持メモリーに応じた電位が入力されている。また、駆動電源線３７には、対向電極２２の電位Ｖｃｏｍに対して負の電位（低電位）となる駆動電位Ｖｄｒｖが入力されている。

光ペン９０（図５参照）を表示部３に接近させると、光ペン９０の光ＬＴ（図５参照）が照射された画素２０の光センサー３８の抵抗が低くなる。これにより、メモリー３９には、信号線３６に入力されている駆動トランジスタ２６をオンする電位が書き込まれ、保持メモリーが「０」から「１」へと書き換わる。その結果、光を照射された画素２０が選択的に白表示から黒表示に移行され、表示部３に黒色マークが記入される。このようにして、表示部３の表示状態を黒表示に変化させることで光ペン９０の軌跡を表示できる。

なお、本実施形態のように電気泳動表示装置１０１においては、電気泳動粒子の移動が完了した後は電圧を印加し続ける必要が無い。そのため、光ペン９０が表示部３に接触した時、その旨を伝える信号を光ペン９０または電気泳動表示装置１０１の一方が発することにより、これに同期して所定の時間だけ駆動電位Ｖｄｒｖとして、Ｖｃｏｍに対して正の電圧を供給し、その後はＶｃｏｍと同電位にしても良い。

なお、コントローラー２００によるメモリー３９からの座標データの読み出し動作については第１実施形態と同様であるため、説明を省略する。

以上説明したように、本実施形態に係る電気泳動表示装置１０１においても、光入力により、画素電極２１に対する電位の入力状態を制御することで、光ペン９０などを用いた手書きによる軌跡を速やかに表示できる。また、メモリー３９から座標データを読み出すことができる。

なお、上記実施形態では、電気泳動層として複数のマイクロカプセル１８１が配置された場合を例示しているが、これに限定されない。電気泳動層を隔壁によって複数のセルに分割し、複数のセルの各々に分散媒８１と、電気泳動粒子として複数の白色粒子８２、複数の黒色粒子８３を封入する構成であってもよい。

（第３実施形態）
続いて、第３実施形態に係る電気光学装置について説明する。本実施形態に係る電気光学装置は、第２実施形態の電気泳動表示装置１０１に対して画素回路が大きく異なっている。以下の説明では、第２実施形態と共通の部材および構成については同じ符号を付し、その説明については省略する。

図９は、本実施形態における電気泳動表示装置の画素２０の回路構成を示す図である。図９に示すように、画素２０には、選択トランジスタ２４と、ラッチ回路（メモリー部）２５と、電位制御用のスイッチ回路ＳＷと、画素電極２１と、対向電極２２と、電気泳動層１８０とを備えており、これらから対向電極２２および電気泳動層１８０を除いたものから画素回路１２０Ａが構成される。スイッチ回路ＳＷは、トランスファゲートＴＧ１、ＴＧ２を含む。

本実施形態において、選択トランジスタ２４のソース端子にはデータ線５０が接続され、ドレイン端子にはラッチ回路２５の入力端子Ｎ１が接続されている。選択トランジスタ２４は、走査線４０を介して選択信号が入力される期間中、データ線５０とラッチ回路２５とを接続させることによって、データ線５０を介して入力される画像信号をラッチ回路２５に入力させるために用いられる。

ラッチ回路２５は２つのＰ型トランジスタ３２、３４、及び２つのＮ型トランジスタ３１、３３によって構成されている。Ｐ型トランジスタ３２、３４のソース側にて高電位電源線７８が接続され、Ｎ型トランジスタ３１、３３のソース側には低電位電源線７７が接続されている。したがって、Ｐ型トランジスタ３２、３４のソース側が、ラッチ回路２５の高電位電源端子ＰＨであり、Ｎ型トランジスタ３１、３３のソース側がラッチ回路２５の低電位電源端子ＰＬである。

ラッチ回路２５は、選択トランジスタ２４のドレイン側と接続された入力端子Ｎ１と、スイッチ回路ＳＷと接続された第１の出力端子Ｎ２及び第２の出力端子Ｎ３とを備えている。
ラッチ回路２５のＰ型トランジスタ３４のドレイン側及びＮ型トランジスタ３３のドレイン側は、ラッチ回路２５の入力端子Ｎ１として機能する。入力端子Ｎ１は、選択トランジスタ２４のドレイン側と接続されるとともに、ラッチ回路２５の第２の出力端子Ｎ３（Ｐ型トランジスタ３２のゲート部及びＮ型トランジスタ３１のゲート部）と接続されている。
さらに、第２の出力端子Ｎ３は、トランスファゲートＴＧ１、ＴＧ２に接続されている。

ラッチ回路２５のＰ型トランジスタ３２のドレイン側及びＮ型トランジスタ３１のドレイン側は、ラッチ回路２５の第１の出力端子Ｎ２として機能する。
第１の出力端子Ｎ２は、Ｐ型トランジスタ３４のゲート部及びＮ型トランジスタ３３のゲート部と接続されるとともに、トランスファゲートＴＧ１、ＴＧ２に接続されている。

ラッチ回路２５は、ＳＲＡＭ（Static Random Access Memory）セルに相当する回路である。ラッチ回路２５は、選択トランジスタ２４から送られた画像信号を保持するとともに、スイッチ回路ＳＷに画像信号を入力するために用いられる。スイッチ回路ＳＷは、ラッチ回路２５から入力された画像信号に基づいて、第１制御線７５及び第２制御線７６の何れかを択一的に選択し、画素電極２１と接続させるセレクタとして機能する。このとき、トランスファゲートＴＧ１、ＴＧ２は、画像信号のレベルに応じて一方のみが動作する。

トランスファゲートＴＧ１は、電界効果型のＰ型トランジスタＴ１１と電界効果型のＮ型トランジスタＴ１２とを備えている。Ｐ型トランジスタＴ１１のソース端子とＮ型トランジスタＴ１２のソース端子とが接続されており、これらが第１制御線７５に接続されている。Ｐ型トランジスタＴ１１のドレイン端子とＮ型トランジスタＴ１２のドレイン端子とが接続されており、これらが画素電極２１に接続されている。Ｐ型トランジスタＴ１１のゲート端子はラッチ回路２５の入力端子Ｎ１に接続され、Ｎ型トランジスタＴ１２のゲート端子はラッチ回路２５の第１の出力端子Ｎ２に接続されている。

トランスファゲートＴＧ２は、電界効果型のＰ型トランジスタＴ２１と電界効果型のＮ型トランジスタＴ２２とを備えている。Ｐ型トランジスタＴ２１のソース端子とＮ型トランジスタＴ２２のソース端子とが接続されており、これらが第２制御線７６に接続されている。Ｐ型トランジスタＴ２１のドレイン端子とＮ型トランジスタＴ２２のドレイン端子とが接続されており、これらが画素電極２１に接続されている。

また、Ｐ型トランジスタＴ２１のゲート端子は、トランスファゲートＴＧ１のＮ型トランジスタＴ１２のゲート端子とともに、ラッチ回路２５の出力端子Ｎ２に接続されており、Ｎ型トランジスタＴ２２のゲート端子は、トランスファゲートＴＧ１のＰ型トランジスタＴ１１のゲート端子とともに、ラッチ回路２５の入力端子Ｎ１に接続されている。また、第１制御線７５と第２制御線７６とは各画素２０について平行に配置されている。

例えば、画像信号としてラッチ回路２５の入力端子Ｎ１にローレベル（Ｌ：低電位電源線７７の電位に近い電位）が入力されると、第１の出力端子Ｎ２からはハイレベル（Ｈ：高電位電源線７８の電位に近い電位）が出力されるので、第１の出力端子Ｎ２に接続されたＮ型トランジスタＴ１２が動作し、また第２の出力端子Ｎ３（入力端子Ｎ１）と接続されたＰ型トランジスタＴ１１が動作してトランスファゲートＴＧ１が駆動される。したがって、第１制御線７５と画素電極２１とが電気的に接続される。

一方、画像信号としてラッチ回路２５の入力端子Ｎ１にハイレベル（Ｈ）が入力されると、第１の出力端子Ｎ２からはローレベル（Ｌ）が出力されるので、第１の出力端子Ｎ２に接続されたＰ型トランジスタＴ２１が動作し、また第２の出力端子Ｎ３（入力端子Ｎ１）と接続されたＮ型トランジスタＴ２２が動作してトランスファゲートＴＧ２が駆動される。したがって、第２制御線７６と画素電極２１とが電気的に接続される。
そして、動作した方のトランスファゲートを介して、第１制御線７５又は第２制御線７６が画素電極２１と電気的に導通し、画素電極２１に電位が入力される。

本実施形態では、ラッチ回路２５を構成する複数のトランジスタの一部を光センサーとして用いている。具体的に、本実施形態では、Ｐ型トランジスタ３４およびＮ型トランジスタ３１を光センサー１３８として用いている。すなわち、光ペン９０（図５）から光が入射した時にＰ型トランジスタ３４およびＮ型トランジスタ３１に流れるリーク電流を利用することで後述のようにラッチ回路２５に保持されている保持メモリーを書き換えるようにしている。

図１０は、本実施形態に係る画素回路１２０Ａの構成を具体的に示す平面図である。
画素２０は積層構造になっている。図１０に示すように、最下層の第１層には半導体層が設けられている。また、当該第１層の上層である第２層および当該第２層の上層である第３層には、種々の配線が形成されている。また、第４層には、画素電極２１が形成されている。各層は図示しない絶縁層によって絶縁されている。

まず、画素２０の外周に設けられた配線について説明する。画素２０の外周には走査線４０、データ線５０、高電位電源線７８、低電位電源線７７、第１制御線７５及び第２制御線７６が設けられている。これらの配線は複数の画素２０に跨って形成されている。このうち、走査線４０とデータ線５０とは画素２０の図中右上角部で直交している。

また、高電位電源線７８と低電位電源線７７とは画素２０の図中上下で平行に配置されている。第１制御線７５と第２制御線７６とは画素２０の図中左右で対向配置されている。これらの配線のうち走査線４０、低電位電源線７７及び高電位電源線７８が同一層（第２層）に形成されており、データ線５０、第１制御線７５、および第２制御線７６が上記第２層よりも上層（第３層）に同一層で形成されている。

次に、画素２０内に設けられた配線及び半導体層の構成を説明する。画素２０内の最下層である第１層には、半導体層４１、５１、５２、６１、６２が形成されている。これらの半導体層はいずれもシリコンなどの半導体材料から構成されている。なお、各半導体層を異なる材料によって構成しても勿論構わない。

本実施形態において、半導体層５１は、第１半導体層５１ａおよび第２半導体層５１ｂを含む。半導体層５２は、第１半導体層５２ａおよび第２半導体層５２ｂを含む。半導体層６１は、第１半導体層６１ａおよび第２半導体層６１ｂを含む。半導体層６２は、第１半導体層６２ａおよび第２半導体層６２ｂを含む。半導体層４１、５１、５２、６１、６２は互いに分離した島状に形成されている。

この第１層の上層である第２層には、配線５６、５７、５８、及び６３が形成されている。これらの配線は例えば銅、アルミニウム、銀などの導電性の高い金属によって構成されている。

配線５６は、第１半導体層６１ａに平面視で重なるように設けられた分岐部分５６ａと、第２半導体層６１ｂに平面視で重なるように設けられた分岐部分５６ｂと、を含む。第１半導体層６１ａと、分岐部分５６ａと、これらの間に配置されたゲート絶縁層とでＰ型トランジスタＴ１１が構成され、第２半導体層６１ｂと、分岐部分５６ｂと、これらの間に配置されたゲート絶縁層とでＮ型トランジスタＴ２２が構成される。

配線５７は第１半導体層６２ａに平面視で重なるように設けられた分岐部分５７ａと、第２半導体層６２ｂに平面視で重なるように設けられた分岐部分５７ｂと、第１半導体層５２ａに平面視で重なるように設けられた分岐部分５７ｃと、第２半導体層５２ｂに平面視で重なるように設けられた分岐部分５７ｄと、を含む。第１半導体層６２ａと、分岐部分５７ａと、これらの間に配置されたゲート絶縁層とでＰ型トランジスタＴ２１が構成され、第２半導体層６２ｂと、分岐部分５７ｂと、これらの間に配置されたゲート絶縁層とでＮ型トランジスタＴ１２が構成される。

配線５８は第１半導体層５１ａに平面視で重なるように設けられた分岐部分５８ａと、第２半導体層５１ｂに平面視で重なるように設けられた分岐部分５８ｂとを含む。半導体層５１、５２、配線５７、５８によりラッチ回路２５が構成される。

配線６３は第１制御線７５とトランジスタＴ１１、Ｔ１２とを接続するための配線の一部を構成する。配線６３はコンタクトホールを介して第１制御線７５と接続されている。

第２層の上層である第３層には、配線４２、４３、５３、５４、５５、６４、６５、及び６６が形成されている。これらの配線は第２層に形成された配線と同様、例えば銅、アルミニウム、銀などの導電性の高い金属によって構成されている。

配線４２は、データ線５０から画素２０内へ向けて図中左方向に突出した部分であり、半導体層４１の一方の端部とはコンタクトホールを介して接続されている。

配線４３は、半導体層４１の他方の端部と配線５８の端部とをコンタクトホールを介して接続されている。また、半導体層４１の他方の端部と配線５６とをコンタクトホールを介して接続されている。

配線５３は、高電位電源線７８と第１半導体層５１ａとを接続する配線５３ａと、高電位電源線７８と第１半導体層５２ａを接続する配線５３ｂとを含む。配線５３はコンタクトホールを介して第１半導体層５１ａおよび５２ａに接続されている。

配線５４は、低電位電源線７７と、第２半導体層５２ｂと、第２半導体層５１ｂとを接続する配線である。配線５４は、第２半導体層５１ｂおよび５２ｂとはコンタクトホールを介して接続されている。

配線５５は、第１半導体層５１ａ、第２半導体層５１ｂ、および配線５７と、それぞれコンタクトホールを介して接続されている。

配線６４は、第１半導体層６１ａと、第２半導体層６２ｂと、配線６３とを接続する配線である。配線６４は、第１半導体層６１ａ、第２半導体層６２ｂ、配線６３とそれぞれコンタクトホールを介して接続されている。配線６５は第２制御線７６とトランジスタ（Ｎ型トランジスタ）Ｔ２２とを接続する配線６５ａと、第２制御線７６とトランジスタ（Ｐ型トランジスタ）Ｔ２１とを接続する配線６５ｂとを含む。配線６５ａ、６５ｂはそれぞれ、コンタクトホールを介して第２半導体層６１ｂ、第１半導体層６２ａと接続されている。

配線６６は、第１半導体層６１ａ、６２ａおよび第２半導体層６１ｂ、６２ｂとそれぞれコンタクトホールを介して接続されている。さらに配線６６は、コンタクトホールを介して上層（５層）に形成された画素電極２１に接続されている。

このように各層が構成されていることにより、半導体層６１、６２、配線５６、５７、６４、６６、及び第１層と第２層との間の図示しない絶縁層によってトランスファゲートＴＧ１，ＴＧ２が構成されることになる。

また、半導体層４１のうち平面視で走査線４０の一部に重なる部分はチャネル領域となり、配線４２を介してデータ線５０に接続されている部分がソース領域となり、配線４３に接続された部分がドレイン領域となる。走査線４０のうち半導体層４１に平面視で重なる部分（延在部分）は選択トランジスタ２４のゲート電極を構成することになる。

また、半導体層５１及び５２と、配線５３、５５、５７、５８、及び５７を主体としてラッチ回路２５が構成されることになる。図示しないが、半導体層５１によってラッチ回路２５のＮ型トランジスタ３１とＰ型トランジスタ３２とが構成されることになり、半導体層５２によってラッチ回路２５のＮ型トランジスタ３３とＰ型トランジスタ３４とが構成されることになる。

さらに、第１半導体層６１ａを主体として電界効果型のＰ型トランジスタＴ１１が構成され、第２半導体層６２ｂを主体として電界効果型のＮ型トランジスタＴ１２が構成される。第２半導体層６１ｂを主体として電界効果型のＮ型トランジスタＴ２２が構成され、第１半導体層６２ａを主体として電界効果型のＰ型トランジスタＴ２１が構成される。すなわち、第１半導体層６１ａ、第２半導体層６２ｂ、配線５６、５７、６４、６６によりトランスファゲートＴＧ１、ＴＧ２が構成される。

このような画素２０を形成する場合には、第１層から第４層までを順に積層すれば良いことになる。

本実施形態では、画素電極２１がラッチ回路２５と平面的に重なって形成されている。さらに画素電極２１には開口２１ａ、２１ｂが形成されており、光センサーとして用いるＰ型トランジスタ３４に開口２１ａが重なり、Ｎ型トランジスタ３１に対応する部分に開口２１ｂが重なるように画素電極が配置されている。これにより、Ｐ型トランジスタ３４およびＮ型トランジスタ３１は、画素電極２１の上面側から入射する光を良好に取り込むことができる。なお、光ペン９０（図５参照）から可視光を射出する場合、第１実施形態と同様、開口２１ａに可視光フィルター２３を設けるようにしてもよい。

続いて、本実施形態に係る画素回路を備えた電気泳動表示装置の動作について説明する。
図１１は、本実施形態において１つの画素２０を駆動する際のタイミングチャート図である。図１１に示すように、本実施形態において、各画素２０は、画像信号入力期間ＳＴ１、および画像書込期間ＳＴ２の順に移行することで画像を生成する。なお、図１１において、黒表示する画素２０の画素電極２１に入力される電位を「Ｂｌａｃｋ」とし、白表示する画素２０の画素電極２１に入力される電位を「Ｗｈｉｔｅ」とする。

画像信号入力期間ＳＴ１では、ラッチ回路２５にデータ線５０から画像データが入力される。ここで、画像信号入力期間ＳＴ１においては、第１制御線７５からの制御信号Ｓ１、第２制御線７６からの制御信号Ｓ２を対向電極２２の電位Ｖｃｏｍと同電位（０Ｖ）にしておく。

具体的に上記構成に有する画素２０において、データ線５０から選択トランジスタ２４を介してラッチ回路２５にローレベルの画像データが入力されると、上述のようにラッチ回路２５の入力端子Ｎ１がローレベル、第１の出力端子Ｎ２がハイレベルに保持される。

この場合、ラッチ回路２５には、画素２０を白表示する場合に対応したメモリー状態となる。このメモリー状態においては、トランスファゲートＴＧ１を構成するＰ型トランジスタＴ１１及びＮ型トランジスタＴ１２のみがオンされる。これにより、画素電極２１は第１制御線７５に電気的に接続される。そして、画素電極２１には、第１制御線７５に対応した電位（制御信号Ｓ１）が入力可能となる。

一方、データ線５０から選択トランジスタ２４を介してラッチ回路２５にハイレベルの画像データが入力されると、入力端子Ｎ１はハイレベル、第１の出力端子Ｎ２はローレベルに保持される。

この場合、ラッチ回路２５には、画素２０を黒表示する場合に対応したメモリー状態となる。このメモリー状態においては、トランスファゲートＴＧ２を構成するＰ型トランジスタＴ２１及びＮ型トランジスタＴ２２のみがオンされる。これにより、画素電極２１は第２制御線７６に電気的に接続される。そして、画素電極２１には、第２制御線７６に対応した電位（制御信号Ｓ２）が入力可能となる。

第１実施形態と同様、データ線５０および走査線４０を順次選択することで全ての画素２０のラッチ回路２５に画像データに対応したメモリー状態とすることができる。

全ての画素２０についてのメモリー設定が完了した後、画像書込期間ＳＴ２に移行する。図１１に示すように、画像書込期間ＳＴ２は、前半部ＳＴ２ａと、後半部ＳＴ２ｂとを含む。画像書込期間ＳＴ２の前半部ＳＴ２ａでは、第１制御線７５からの制御信号Ｓ１を例えば０Ｖの電位（Ｌ）とし、第２制御線７６からの制御信号Ｓ２および対向電極２２の電位Ｖｃｏｍをそれぞれ正の同電位、例えば１５Ｖの電位（Ｈ）とする。この場合、白表示したい画素２０の画素電極２１には制御信号Ｓ１に対応した０Ｖ、対向電極２２には１５Ｖが入力される。そのため、対向電極２２が画素電極２１に対して高電位となり、当該画素２０の白色粒子８２は対向電極２２側に移動し、黒色粒子８３は画素電極２１側に移動し、白表示を呈する（図７（ａ）参照）。

一方、黒表示したい画素２０の画素電極２１には制御信号Ｓ２に対応した１５Ｖが入力されるため、画素電極２１および対向電極２２はともに１５Ｖの電位が入力されている。そのため、電気泳動粒子（白色粒子８２および黒色粒子８３）は動かない。

画像書込期間ＳＴ２の後半部ＳＴ２ｂでは、対向電極２２にはローレベルの信号に対応した例えば０Ｖの電位Ｖｃｏｍが入力される。この場合、白表示したい画素２０の画素電極２１には制御信号Ｓ１に対応した０Ｖ、対向電極２２には０Ｖが入力される。そのため、電気泳動粒子（白色粒子８２および黒色粒子８３）は動かない。

一方、黒表示したい画素２０の画素電極２１には制御信号Ｓ２に対応した１５Ｖが入力されるため、対向電極２２が画素電極２１に対して低電位となり、当該画素２０の黒色粒子８３は対向電極２２側に移動し、白色粒子８２は画素電極２１側に移動し、黒表示を呈する（図７（ｂ）参照）。

以上のように、第１制御線７５から０Ｖの電位（Ｌ）が画素電極２１に入力された画素２０は白色となり、第２制御線７６から１５Ｖの電位（Ｈ）が画素電極２１に入力された画素２０は黒色となる。

本実施形態によれば、第２実施形態と比べ、表示を変化させない画素２０において画素電極２１および対向電極２２間の電位差を０Ｖとしているので、電気泳動粒子（白色粒子８２および黒色粒子８３）の移動を確実に防止でき、滲みの少ない高品質な表示を行う事ができる。

続いて、本実施形態に係る電気泳動表示装置において、光入力を行う場合について説明する。以下では、説明を簡単にするため、光入力を行う際、表示部３の全画素２０は白表示をしているものとする。すなわち、全画素２０のラッチ回路２５におけるメモリー状態は、ラッチ回路２５の入力端子Ｎ１がローレベル、第１の出力端子Ｎ２がハイレベルに保持される。

光ペン９０（図５参照）を表示部３に接近させると、光ペン９０の光ＬＴ（図５参照）が照射された画素２０のＰ型トランジスタ３４およびＮ型トランジスタ３１に入射する。このとき、Ｐ型トランジスタ３４およびＮ型トランジスタ３１は、光リーク電流が流れることでオン状態となる。Ｐ型トランジスタ３４およびＮ型トランジスタ３１がオンすると、Ｐ型トランジスタ３２およびＮ型トランジスタ３３がオフし、ラッチ回路２５の入力端子Ｎ１がハイレベル、第１の出力端子Ｎ２がローレベルに書き換わる。すなわち、ラッチ回路２５では、光ペン９０の光入力によって画素２０のメモリー状態が黒表示のものに書き換わる。その結果、光を照射された画素２０が選択的に白表示から黒表示に移行され、表示部３に黒色マークが記入される。このようにして、表示部３の表示状態を黒表示に変化させることで光ペン９０の軌跡を表示できる。

なお、本実施形態においては、電気泳動粒子の移動が完了した後は電圧を印加し続ける必要が無い。そのため、光ペン９０が表示部３に接触した時、その旨を伝える信号を光ペン９０または電気泳動表示装置１０１の一方が発することにより、これに同期して所定の時間だけ制御信号Ｓ２の電位を１５Ｖとすることで軌跡を自動的に黒表示するようにしてもよい。

なお、コントローラー２００によるメモリー３９からの座標データの読み出し動作については上記実施形態と同様であるため、説明を省略する。

以上説明したように、本実施形態に係る電気泳動表示装置においても、光入力により、画素電極２１に対する電位の入力状態を制御することで、光ペン９０などを用いた手書きによる軌跡を速やかに表示できる。また、ラッチ回路２５から座標データを読み出すことができる。

また、光センサーとしてラッチ回路２５を構成するトランジスタの一部を用いるため、部品点数を削減することができる。

また、本実施形態では、メモリーがデジタル回路としてのラッチ回路２５で構成しているため、小型でも誤作動せず、また高速に応答するので、高精細化や早いペン速度にも追従できる。

なお、光ペン９０から赤外光を射出するとともに、電気泳動素子を構成する分散媒、粒子の少なくとも一構成部材は赤外光を透過する特性を持つ部材とするのが好ましく、これによれば可視光による誤作動の発生を防止できる。例えば、黒色粒子８３としてアゾメチンアゾ系顔料粒子を用いると赤外線域での透過性が高くなる。また、白色粒子８２として、１次粒径が２０〜５０ｎｍ程度のチタニア、ルチン等の顔料の表面を合成樹脂で覆った粒子も赤外線域での透過性が高くなる。電気泳動粒子の一部に上記粒子を用いることで、表示状態によらず選択的に赤外線を透過し易くなる。よって、光ペンの光源の波長をこの選択的に透過しやすい波長にすることで、光源の強度、換言すれば、消費エネルギーを小さくしても書き込み動作を行う事ができる。

また、光ペンでなぞった際、即、軌跡表示する必要が無い場合、光ペン９０による書込みを行っている際、第１制御線７５および第２制御線７６を切断状態（ハイインピーダンス状態）とすればよい。そして、光入力が終了した後、ラッチ回路２５のメモリー状態を読み出すことで事後的に表示部３に軌跡を表示させるようにしても良い。

また、即、軌跡表示する必要が無い場合において、光ペンで入力した文字や形状を補正するようにしても良い。この場合、図１２に示すフローに示す処理を行えばよい。図１２は、電気泳動表示装置１０１における軌跡補正動作のフローを示す図である。まず、コントローラー２００は、光ペンで書き換えられた各画素２０のメモリー情報を読み出す（ステップＳＳ１０）。続いて、コントローラー２００は、読み出したメモリー情報を上位装置に送信する。上位装置は、読み出したメモリー情報を解析する（ステップＳＳ１１）。上位装置は、解析結果に基づいて、光ペンで入力された文字や形状を補正する（ステップＳＳ１２）。上位装置は、補正後の画像データをコントローラー２００に送信する。コントローラー２００は、光ペンによる入力によって書き換えられているメモリー情報をリセットする。その後、コントローラー２００は、補正画像データに基づいて、入力された文字や形状を表示部３の画素２０に書込む（ステップＳＳ１３）。このようなフローによれば、光ペンで入力された文字や形状を整形することで表示部３に表示させることができる。

なお、上記実施形態では、軌跡として黒表示の画素２０に切りかえる場合を例に挙げたが、これに限定されず、軌跡として白表示の画素２０を用いても良い。

また、上記実施形態では、光センサーとして、ラッチ回路２５を構成するＰ型トランジスタ３４およびＮ型トランジスタ３１を兼用する場合を例示しているが、感度を向上させる等の目的でこれらトランジスタに並列に別途光センサーを付加しても良い。

また、第１実施形態では、光センサー３８としてフォトダイオードから構成される場合を例に挙げたが、トランジスタをダイオード接続した構成（ソース端子とゲート端子とを短絡した構成）を採用してもよい。このような構成とすることで、アクティブマトリクス型の画素回路と同様の電極構造を用いることができるため、構造と簡素なものとすることができ、製造性に優れ、コスト面でも有利な構成である。

なお、画素回路の構成は、上記実施形態に係る構成に限定されない。例えば、図１３に示すような画素回路を備えた電気光学装置にも本発明は適用可能である。電気光学装置は、電気光学層として電気泳動層２８０を備えた電気泳動表示装置１０２である。なお、図１３においては、複数の画素２０のうち、例えば、１行１列目の画素２０における画素回路１１０を示している。各画素回路１１０の構成は同じであるため、ここでは代表して１行１列目の画素回路１１０について説明し、他の画素回路１１０については説明を省略する。

画素回路１１０は、ＴＦＴ１３１（第１トランジスタ）、ＴＦＴ１３２（第２トランジスタ）、ＴＦＴ１３３（第３トランジスタ）およびＴＦＴ１３４（第４トランジスタ）を備えている。ＴＦＴ１３３のゲートは、走査線４０に接続されており、ＴＦＴ１３３のソースは、第１データ線５０Ａに接続されている。ＴＦＴ１３４のゲートは、走査線４０に接続されており、ＴＦＴ１３４のソースは、第２データ線５０Ｂに接続されている。
ＴＦＴ１３１のゲートは、ＴＦＴ１３３のドレインに接続されており、ＴＦＴ１３１のソースには第１電位Ｖｅ１が第１制御線１７５により入力される。ＴＦＴ１３２のゲートは、ＴＦＴ１３４のドレインに接続されており、ＴＦＴ１３２のソースには第２電位Ｖｅ２が第２制御線１７６により入力される。また、ＴＦＴ１３１のドレインとＴＦＴ１３２のドレインは、画素電極２１に接続されている。
また、ＴＦＴ１３１のゲートとＴＦＴ１３３のドレインとの間と、ＴＦＴ１３２のゲートとＴＦＴ１３４のドレインとの間にメモリー１３９が設けられている。また、メモリー１３９とＴＦＴ１３１のゲートとの間と、メモリー１３９とＴＦＴ１３２のゲートとの間に光センサー１３８が設けられている。
ＴＦＴ１３１のゲートと一端が接続している光センサー１３８の他端には、信号線３６が接続されている。信号線３６にはＴＦＴ１３１をオフ状態にするオフ電位が供給されている。また、ＴＦＴ１３２のゲートと一端が接続している光センサー１３８の他端には信号線１３６が接続している。信号線１３６にはＴＦＴ１３２をオン状態にするオン電位が供給されている。

次に画素２０を黒表示にする場合の駆動方法と画素２０を白表示にする場合の駆動方法について説明する。画素２０に画像を表示させる際には、対向電極２２に電位Ｖｃｏｍが入力される。ここで、第１電位Ｖｅ１は電位Ｖｃｏｍより低位の電位であり、第２電位Ｖｅ２は電位Ｖｃｏｍより高位の電圧である。

例えば、１行１列目の画素２０を白にする場合、データ線駆動回路（不図示）は、Ｈレベルのデータ信号を１列目の第１データ線５０Ａに供給すると共にＬレベルのデータ信号を１列目の第２データ線５０Ｂに供給する。ＴＦＴ１３３がオンの状態で第１データ線５０ＡがＨレベルになると、ＴＦＴ１３１のゲートがＨレベルとなってＴＦＴ１３１がオンとなる。

また、ＴＦＴ１３４がオンの状態で第２データ線５０ＢがＬレベルになると、ＴＦＴ１３２のゲートがＬレベルとなってＴＦＴ１３２がオフとなる。

ＴＦＴ１３１がオンとなり、ＴＦＴ１３２がオフとなると、第１制御線１７５により第１電位Ｖｅ１が画素電極２１に入力される。ここで画素電極２１の電位は、対向電極２２に入力されている電位Ｖｃｏｍより低いため、電気泳動層２８０においては、例えば、負に帯電している白の電気泳動粒子が対向電極２２側に移動し、正に帯電している黒の電気泳動粒子が画素電極２１側に移動する。

一方、例えば１行１列目の画素２０を黒にする場合、データ線駆動回路（不図示）は、１行目の走査線４０がＨレベルの期間においてＬレベルのデータ信号を１列目の第１データ線５０Ａに供給すると共にＨレベルのデータ信号を１列目の第２データ線５０Ｂに供給する。走査線４０がＨレベルとなってＴＦＴ１３３がオンの状態で第１データ線５０ＡがＬレベルになると、ＴＦＴ１３１のゲートがＬレベルとなってＴＦＴ１３１がオフとなる。また、走査線４０がＨレベルとなってＴＦＴ１３４がオンの状態で第２データ線５０ＢがＨレベルになると、ＴＦＴ１３２のゲートがＨレベルとなってＴＦＴ１３２がオンとなる。ＴＦＴ１３１がオフとなり、ＴＦＴ１３２がオンとなると、第２制御線１７６により第２電位Ｖｅ２が画素電極２１に入力される。ここで、画素電極２１の電位は、対向電極２２に入力されている電位Ｖｃｏｍより高位の電圧となるため、電気泳動層２８０においては、例えば、正に帯電している黒の電気泳動粒子が対向電極２２側に移動し、負に帯電している白の電気泳動粒子が画素電極２１側に移動する。
すなわち、画素２０を白または黒表示するに際し、ＴＦＴ１３３とＴＦＴ１３１との間に設けられたメモリー１３９には、第１データ線５０Ａに供給される電位が保持される。すなわち、ＴＦＴ１３２とＴＦＴ１３４との間に設けられたメモリー１３９には、第２データ線５０Ｂに供給される電位が保持される。

図１３に示した画素回路１１０においても、光ペンによる光入力を行うことで、メモリー１３９の保持データを書き換えることができる。すなわち、光センサー１３８に光が照射されると当該画素のＴＦＴ１３１がオフ、ＴＦＴ１３２がオン状態となって、画素が黒表示になる。よって、光ペンで入力した軌跡を表示することができる。また、第１データ線５０Ａおよび第２データ線５０Ｂを介してメモリー１３９に保持されるデータを読み出すこともできる。

また、画素２０の表示を変更する際に画素電極２１への電圧の印加が一回で済むので消費電力を抑えることができる。また、画素２０毎に画素電極２１に印加する電圧を異ならせることができるため、一回の走査線４０の選択で、同じ行の画素２０について、ある画素については黒の表示に変更し、他の画素については白の表示に変更することができる。

また、上記実施形態では、電気光学装置として、電気泳動表示装置および液晶表示装置を例に挙げたが、これに限定されず、電気光学層として有機ＥＬ層を備えた有機ＥＬ表示装置に適用しても良い。

（変形例）
上記実施形態では、画素電極２１に設けた開口を通じて光ペンから出射された光を光センサーに照射する形態としたが、これに限定されない。画素電極２１に切欠きを設け、この切欠きを通して光ペンから出射された光が光センサーに照射されるようにしてもよい。
また、上記実施形態では、画素内に複数の光センサーを配置する場合、光センサーに対応した複数の開口を画素電極に設ける形態としたがこれに限定されない。平面視で複数の光センサーに重なるように開口を設けてもよい。

（電子機器）
次に、上記各実施形態の電気泳動表示装置を電子機器に適用した場合について説明する。
図１４は、本発明の電気泳動表示装置を適用した電子機器の具体例を説明する斜視図である。
図１４（ａ）は、電子機器の一例である電子ブックを示す斜視図である。この電子ブック（電子機器）４００は、ブック形状のフレーム４０１と、このフレーム４０１に対して回動自在に設けられた（開閉可能な）カバー４０２と、操作部４０３と、本発明の電気泳動表示装置によって構成された表示部４０４と、光ペン４０５と、を備えている。

図１４（ｂ）は、電子機器の一例である電子ペーパーを示す斜視図である。この電子ペーパー（電子機器）６００は、紙と同様の質感および柔軟性を有するリライタブルシートで構成される本体部６０１と、本発明の電気泳動表示装置によって構成された表示部６０２と、光ペン６０３と、を備えている。

例えば電子ブックや電子ペーパーなどは、白地の背景上に文字を繰り返し書き込む用途が想定される。本実施形態によれば、光ペン４０５、６０３による軌跡を表示することができる。
なお、本発明の電気泳動表示装置を適用可能な電子機器の範囲はこれに限定されず、帯電粒子の移動に伴う視覚上の色調の変化を利用した装置を広く含むものである。

以上の電子ブック４００、及び電子ペーパー６００によれば、本発明に係る電気泳動表示装置が採用されているので、手書き入力機能を備えた付加価値の高い高品位の電子機器となる。

なお、上記の電子機器は、本発明に係る電子機器を例示するものであって、本発明の技術範囲を限定するものではない。例えば、携帯電話、携帯用オーディオ機器などの電子機器の表示部や、マニュアル等の業務用シート、教科書、問題集、情報シート等にも、本発明に係る電気泳動表示装置は好適に用いることができる。

１…素子基板、２…対向基板、３…表示部、２０…画素、２１…画素電極、２１ａ…開口、２２…対向電極、２４…選択トランジスタ（画素選択トランジスタ）、２５…ラッチ回路（メモリー部）、２６…駆動トランジスタ、３８…光センサー、３９…メモリー（メモリー部）、４０…走査線、５０…データ線、７５…第１制御線、７６…第２制御線、８０…液晶層（電気光学層）、１００…液晶表示装置、１０１，１０２…電気泳動表示装置、１８０…電気泳動層（電気光学層）、２００…コントローラー（読み出し部）、４００…電子ブック（電子機器）、６００…電子ペーパー（電子機器）、ＳＷ…スイッチ回路。

Claims (11)

1. 基板上に設けられた表示領域に複数配列された画素ごとに設けられる画素回路を備えた回路基板であって、
   前記画素回路は、
   画素選択トランジスタと、
   前記画素選択トランジスタのソースと接続されるデータ線と、
   前記画素選択トランジスタのゲートと接続される走査線と、
   画素電極と、
   前記画素電極および前記画素選択トランジスタに接続され、前記画素電極に対する電位の出力状態を切り替え可能なメモリー部と、
   光入力により前記メモリー部に保持される前記画素電極に対する出力を書き換え可能な光センサーと、を備えることを特徴とする回路基板。
2. 前記画素電極と前記画素選択トランジスタとの間に配置され、前記画素電極に対する電位の入力状態を切り替え可能な駆動トランジスタを備え、
   前記光センサーおよび前記メモリーは、前記駆動トランジスタのゲートと前記画素選択トランジスタのドレインとを接続する配線間にそれぞれ設けられることを特徴とする請求項１に記載の回路基板。
3. 前記光センサーは、トランジスタをダイオード接続することで構成されてなることを特徴とする請求項２に記載の回路基板。
4. 前記光センサーは、前記メモリー部を構成する複数のトランジスタの一部から構成される
   ことを特徴とする請求項１に記載の回路基板。
5. 前記メモリー部と前記画素電極との間に設けられたスイッチ回路と、前記スイッチ回路に接続される第１制御線および第２制御線と、を備え、
   前記メモリー部からの出力に基づいて選択された前記第１制御線および前記第２制御線の一方を介して前記画素電極に電位が入力されることを特徴とする請求項４に記載の回路基板。
6. 前記画素電極は、開口が形成されており、前記光センサーは平面視で前記開口と重なるように配置されていることを特徴とする請求項１〜５のいずれか一項に記載の回路基板。
7. 可視光域の光に対して遮光性を有し、平面視で前記開口に対応する位置に設けられるフィルターを備えることを特徴とする請求項１〜６のいずれか一項に記載の回路基板。
8. 前記データ線を介して前記メモリー部における電位の保持情報を読み出す読み出し部をさらに備えることを特徴とする請求項１〜７のいずれか一項に記載の回路基板。
9. 請求項１〜８のいずれか一項に記載の回路基板と、
   前記回路基板の画素電極に対向配置される対向電極を有する対向基板と、
   前記回路基板と前記対向電極との間に挟持される電気光学物質層と、を備えることを特徴とする入力機能付電気光学装置。
10. 前記電気光学物質層が電気泳動層であることを特徴とする請求項９に記載の入力機能付電気光学装置。
11. 請求項９又は１０に記載の入力機能付電気光学装置を備えることを特徴とする電子機器。

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