KR102342628B1 - 반도체 장치 및 이를 갖는 표시 장치 - Google Patents

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준이치 고에즈카
마사미 진쵸
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 전기적 특성의 변동을 억제할 수 있고 산화물 반도체를 포함하는 반도체 장치의 신뢰성을 향상시킬 수 있다. 산화물 반도체막을 포함하는 반도체 장치는 제 1 절연막, 제 1 절연막 위의 산화물 반도체막, 산화물 반도체막 위의 제 2 절연막, 및 제 2 절연막 위의 제 3 절연막을 포함한다. 제 2 절연막은 산소 및 실리콘을 포함하고, 제 3 절연막은 질소 및 실리콘을 포함하고, 인듐이 제 2 절연막과 제 3 절연막 사이의 계면 근방에 포함된다.

Description

반도체 장치 및 이를 갖는 표시 장치{SEMICONDUCTOR DEVICE AND DISPLAY DEVICE HAVING THE SAME}
본 발명의 일 형태는, 산화물 반도체막을 포함하는 반도체 장치 및 상기 반도체 장치를 포함하는 표시 장치에 관한 것이다.
또한, 본 발명의 일 형태는 상술한 기술 분야에 한정되지 않는다. 본 명세서 등에 개시(開示)된 발명의 일 형태의 기술 분야는 물건, 방법, 또는 제작 방법에 관한 것이다. 또는, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 특히, 본 발명의 일 형태는 반도체 장치, 표시 장치, 발광 장치, 전력 저장 장치, 기억 장치, 이들의 구동 방법, 또는 이들의 제작 방법에 관한 것이다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용한 트랜지스터(전계 효과 트랜지스터(FET) 또는 박막 트랜지스터(TFT)라고도 함)를 형성하는 기술이 주목받고 있다. 이러한 트랜지스터는 집적 회로(IC) 및 화상 표시 장치(표시 장치)와 같은 전자 장치에 널리 응용되고 있다. 트랜지스터에 사용할 수 있는 반도체 박막에는 실리콘을 대표로 하는 반도체 재료가 널리 알려져 있다. 그 외의 재료로서, 산화물 반도체가 주목받고 있다(예를 들어, 특허문헌 1).
또한, 예를 들어 특허문헌 2에는, 채널이 형성되는 산화물 반도체층에서 산소 빈자리를 저감시키기 위하여, 가열에 의하여 산소를 방출하는 절연막이 산화물 반도체층의 하지 절연층으로서 사용되는 반도체 장치가 개시되어 있다.
일본국 특개 제2006-165529호 공보 일본국 특개 제2012-009836호 공보
산화물 반도체막을 채널 영역에 사용하여 트랜지스터를 제작하는 경우, 산화물 반도체막 내의 채널 영역에 형성되는 산소 빈자리는 트랜지스터 특성에 악영향을 주기 때문에, 그 산소 빈자리는 문제를 일으킨다. 예를 들어, 산화물 반도체막 내의 채널 영역에 형성된 산소 빈자리는 수소와 결합되어, 캐리어 공급원으로서 기능한다. 산화물 반도체막 내의 채널 영역에 생긴 캐리어 공급원은 산화물 반도체막을 포함하는 트랜지스터의 전기 특성의 변동, 대표적으로는 문턱 전압의 시프트를 일으킨다. 또한, 전기 특성이 트랜지스터들 사이에서 변동된다는 문제가 있다. 따라서, 산화물 반도체막의 채널 영역에서 산소 빈자리의 양이 가능한 한 적을수록 바람직하다.
상기 문제를 고려하여, 본 발명의 일 형태의 목적은 산화물 반도체를 포함하는 반도체 장치의 전기 특성의 변동을 억제하고 신뢰성을 향상시키는 것이다. 본 발명의 일 형태의 다른 목적은 소비전력이 낮은 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 목적은 신규 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 목적은 신규 표시 장치를 제공하는 것이다.
또한, 이들 목적의 설명은 다른 목적의 존재를 방해하지 않는다. 본 발명의 일 형태에서, 모든 목적을 달성할 필요는 없다. 상술한 목적 외의 목적은 명세서 등의 기재로부터 명확해지고 추출될 수 있다.
본 발명의 일 형태는 산화물 반도체막을 포함하는 반도체 장치이고, 반도체 장치는 제 1 절연막, 제 1 절연막 위의 산화물 반도체막, 산화물 반도체막 위의 제 2 절연막, 및 제 2 절연막 위의 제 3 절연막을 포함한다. 제 2 절연막은 산소 및 실리콘을 포함하고, 제 3 절연막은 질소 및 실리콘을 포함하고, 인듐이 제 2 절연막과 제 3 절연막 사이의 계면 근방에 포함된다.
본 발명의 다른 일 형태는 산화물 반도체막을 포함하는 반도체 장치이고, 반도체 장치는 게이트 전극, 게이트 전극 위의 제 1 절연막, 제 1 절연막 위의 산화물 반도체막, 산화물 반도체막과 전기적으로 접속되는 소스 전극, 산화물 반도체막과 전기적으로 접속되는 드레인 전극, 산화물 반도체막, 소스 전극, 및 드레인 전극 위의 제 2 절연막, 및 제 2 절연막 위의 제 3 절연막을 포함한다. 제 2 절연막은 산소 및 실리콘을 포함하고, 제 3 절연막은 질소 및 실리콘을 포함하고, 인듐이 제 2 절연막과 제 3 절연막 사이의 계면 근방에 포함된다.
상기 구조 중 어느 것에서, 인듐이 이차 이온 질량 분석에 의하여 검출되는 것이 바람직하다.
상기 구조 중 어느 것에서, 산화물 반도체막은 O, In, Zn, 및 M(M은 Ti, Ga, Sn, Y, Zr, La, Ce, Nd, 또는 Hf)을 포함하면 바람직하다. 상기 구조 중 어느 것에서, 산화물 반도체막은 결정부를 포함하고, 그 결정부는 c축이 산화물 반도체막이 형성되는 표면의 법선 벡터에 평행한 부분을 포함한다.
본 발명의 다른 일 형태는 상기 구조 중 어느 하나에 따른 반도체 장치, 및 표시 소자를 포함하는 표시 장치이다. 본 발명의 다른 일 형태는, 상기 표시 장치와 터치 센서를 포함하는 표시 모듈이다. 본 발명의 다른 일 형태는 상기 구조 중 어느 하나에 따른 반도체 장치, 표시 장치, 또는 표시 모듈; 및 조작 키 또는 배터리를 포함하는 전자 기기이다.
본 발명의 일 형태에 따라, 산화물 반도체를 포함하는 반도체 장치의 전기 특성의 변동을 억제할 수 있고 신뢰성을 향상시킬 수 있다. 또는, 본 발명의 일 형태에 따라, 소비전력이 낮은 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 따라, 신규 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 따라, 신규 표시 장치를 제공할 수 있다.
또한, 이들 효과의 설명은 다른 효과의 존재를 방해하지 않는다. 본 발명의 일 형태에서, 상술한 모든 효과를 달성할 필요는 없다. 다른 효과는 명세서, 도면, 청구항 등의 기재로부터 명확해지고 추출될 수 있다.
도 1의 (A) 내지 (C)는 반도체 장치의 일 형태를 도시한 상면도 및 단면도.
도 2의 (A) 내지 (D)는 반도체 장치의 일 형태를 도시한 단면도 및 반도체 장치의 제작 공정예.
도 3의 (A) 및 (B)는 SIMS 분석의 결과를 나타낸 것.
도 4의 (A) 내지 (C)는 반도체 장치의 일 형태를 도시한 상면도 및 단면도.
도 5의 (A) 내지 (C)는 반도체 장치의 일 형태를 도시한 상면도 및 단면도.
도 6의 (A) 내지 (C)는 반도체 장치의 일 형태를 도시한 상면도 및 단면도.
도 7의 (A) 내지 (D)는 반도체 장치의 일 형태를 도시한 단면도.
도 8의 (A) 및 (B)는 밴드 다이어그램.
도 9의 (A) 내지 (D)는 반도체 장치의 제작 공정예를 도시한 단면도.
도 10의 (A) 내지 (D)는 반도체 장치의 제작 공정예를 도시한 단면도.
도 11의 (A) 내지 (D)는 반도체 장치의 제작 공정예를 도시한 단면도.
도 12의 (A) 및 (B)는 반도체 장치의 제작 공정예를 도시한 단면도.
도 13의 (A) 내지 (D)는 반도체 장치의 제작 공정예를 도시한 단면도.
도 14의 (A) 내지 (D)는 반도체 장치의 제작 공정예를 도시한 단면도.
도 15는 표시 장치의 일 형태를 도시한 상면도.
도 16은 표시 장치의 일 형태를 도시한 단면도.
도 17은 표시 장치의 일 형태를 도시한 단면도.
도 18의 (A) 내지 (C)는 표시 장치를 도시한 블록도 및 회로도.
도 19는 표시 모듈을 도시한 것.
도 20의 (A) 내지 (G)는 전자 기기를 도시한 것.
도 21의 (A) 내지 (C)는 실시예에서 트랜지스터 구조 및 분석용 시료를 도시한 단면도.
도 22의 (A) 및 (B)는 실시예에서 SIMS 분석의 결과를 나타낸 것.
도 23의 (A) 및 (B)는 각각 실시예에서 트랜지스터의 전기 특성을 나타낸 것.
도면을 참조하여 실시형태에 대하여 이하에서 설명한다. 하지만, 실시형태는 다양한 형태로 시행할 수 있다. 본 발명의 취지 및 범위로부터 벗어남이 없이 형태 및 자세한 사항을 다양하게 변화시킬 수 있는 것은 당업자에 의하여 용이하게 인식된다. 따라서, 본 발명은 이하의 실시형태의 설명에 한정하여 해석되지 말아야 한다.
도면에서, 사이즈, 층 두께, 또는 영역은, 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 본 발명의 실시형태는 그 스케일에 한정되지 않는다. 또한, 도면은 이상적인 예를 나타내는 개략도이고, 본 발명의 실시형태는 도면에 나타낸 형상 또는 값에 한정되지 않는다.
또한, 본 명세서 등에서 "제 1" 및 "제 2" 등의 서수는 편의상 사용되는 것이고, 단계의 순서 또는 적층 순서를 나타내는 것은 아니다. 따라서, 예를 들어, "제 1"을 "제 2" 또는 "제 3"으로 적절히 대체하더라도 설명할 수 있다. 또한, 본 명세서 등에서의 서수는 본 발명의 일 형태를 특정하는 것과 동일할 필요는 없다.
또한, 본 명세서에서, "위", "상", "하", 및 "아래" 등의 배치를 설명하는 용어는 도면을 참조하여 구성 요소들 사이의 위치 관계를 설명하는 데 편의상 사용된다. 또한, 구성 요소들 사이의 위치 관계는 각각 구성 요소를 설명하는 방향에 따라 적절히 변화된다. 따라서, 본 명세서에서 사용하는 용어에 한정은 없고, 설명은 적절히 상황에 따를 수 있다.
본 명세서 등에 있어서, "반도체 장치"란, 반도체 특성을 이용함으로써 작동할 수 있는 장치 전반을 가리킨다. 트랜지스터 등의 반도체 소자, 반도체 회로, 연산 장치, 및 기억 장치는 각각 반도체 장치의 형태이다. 촬상 장치, 표시 장치, 액정 표시 장치, 발광 장치, 전기 광학 장치, 발전 장치(박막 태양 배터리 및 유기 박막 태양 배터리 등을 포함함), 및 전자 기기는 각각 반도체 장치를 포함하는 경우가 있다.
본 명세서 등에서, 트랜지스터는 적어도 게이트, 드레인, 및 소스의 3개의 단자를 갖는 소자이다. 또한, 상기 트랜지스터는 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널 영역을 갖고, 전류는 드레인, 채널 영역, 및 소스를 통하여 흐를 수 있다. 또한, 본 명세서 등에서, 채널 영역은 전류가 주로 흐르는 영역을 말한다.
또한, 예를 들어, 상이한 극성을 갖는 트랜지스터가 채용되거나 또는 전류의 방향이 회로 동작에서 변화될 때, 소스 및 드레인의 기능이 전환될 수 있다. 따라서, "소스" 및 "드레인"이란 용어는 본 명세서 등에서 전환될 수 있다.
또한, 본 명세서 등에서 "전기적으로 접속"이라는 표현은 구성 요소들이 "어떤 전기적 작용을 갖는 물체"를 통하여 접속되어 있는 경우를 포함한다. "어떤 전기적 작용을 갖는 물체"에는, 물체를 통하여 접속되는 구성 요소들 사이에서 전기 신호가 송수신될 수 있는 한 특별한 한정은 없다. "어떤 전기적 작용을 갖는 물체"의 예는 전극 및 배선에 더하여 트랜지스터 등의 스위칭 소자, 레지스터, 인덕터, 커패시터, 및 다양한 기능을 갖는 소자이다.
또한, 본 명세서 등에서, "산화질화 실리콘막"이란 질소보다 산소를 높은 비율로 포함하는 막을 말하고, "질화산화 실리콘막"이란 산소보다 질소를 높은 비율로 포함하는 막을 말한다.
본 명세서 등에 있어서, "막"이라는 용어와 "층"이라는 용어는, 경우 또는 상황에 따라 서로 교체할 수 있다. 예를 들어, "도전층"이라는 용어를 "도전막"이라는 용어로 바꿀 수 있는 경우가 있다. 또한 "절연막"이라는 용어를 "절연층"이라는 용어로 바꿀 수 있는 경우가 있다.
본 명세서에서, "평행"이라는 용어는, 두 개의 직선 사이에서 형성되는 각도가 -10° 이상 10° 이하임을 나타내기 때문에, 각도가 -5° 이상 5° 이하인 경우도 포함한다. "실질적으로 평행"이라는 용어는, 두 개의 직선 사이에서 형성되는 각도가 -30° 이상 30° 이하임을 나타낸다. 또한, "수직"이라는 용어는, 두 개의 직선 사이에서 형성되는 각도가 80° 이상 100° 이하임을 나타내기 때문에, 각도가 85° 이상 95° 이하인 경우를 포함한다. "실질적으로 수직"이라는 용어는, 두 개의 직선 사이에서 형성되는 각도가 60° 이상 120° 이하임을 나타낸다.
또한, 본 명세서 등에서, 계면 근방이란, 계면의 각각 ±5nm의 범위 내의 상하의 영역을 뜻한다. 수평 방향으로 다른 막들이 적층되는 상태에서, 다른 막들이 서로 접촉되는 계면 근방에서 화합물이 형성되는 경우가 있다. 이 경우의 계면 근방은 화합물, 이 화합물의 5nm 위의 영역, 및 이 화합물의 5nm 아래의 영역을 포함하는 범위 내이다.
(실시형태 1)
본 실시형태에서, 본 발명의 일 형태의 반도체 장치에 대하여 도 1의 (A) 내지 (C), 도 2의 (A) 내지 (D), 도 3의 (A) 및 (B), 도 4의 (A) 내지 (C), 도 5의 (A) 내지 (C), 도 6의 (A) 내지 (C), 도 7의 (A) 내지 (D), 도 8의 (A) 및 (B), 도 9의 (A) 내지 (D), 도 10의 (A) 내지 (D), 도 11의 (A) 내지 (D), 도 12의 (A) 및 (B), 도 13의 (A) 내지 (D), 및 도 14의 (A) 내지 (D)를 참조하여 설명한다.
<반도체 장치의 구조예 1>
도 1의 (A)는 본 발명의 일 형태의 반도체 장치인 트랜지스터(100)의 상면도이다. 도 1의 (B)는 도 1의 (A)의 일점 쇄선 X1-X2를 따르는 단면도이고, 도 1의 (C)는 도 1의 (A)의 일점 쇄선 Y1-Y2를 따르는 단면도이다. 또한, 도 1의 (A)에서, 복잡성을 피하기 위하여, 트랜지스터(100)의 구성 요소의 일부(예를 들어 게이트 절연막으로서 기능하는 절연막)를 도시하지 않았다. 또한, 일점 쇄선 X1-X2 방향을 채널 길이 방향, 일점 쇄선 Y1-Y2 방향을 채널 폭 방향이라고 부르는 경우가 있다. 도 1의 (A)와 같이, 이하에서 설명하는 트랜지스터의 상면도에서 구성 요소의 일부를 도시하지 않은 경우가 있다.
트랜지스터(100)는 기판(102) 위의 제 1 게이트 전극으로서 기능하는 도전막(104), 기판(102) 및 도전막(104) 위의 절연막(106), 절연막(106) 위의 절연막(107), 절연막(107) 위의 산화물 반도체막(108), 산화물 반도체막(108)과 전기적으로 접속되는 소스 전극으로서 기능하는 도전막(112a), 및 산화물 반도체막(108)과 전기적으로 접속되는 드레인 전극으로서 기능하는 도전막(112b)을 포함한다. 도전막(112a) 및 도전막(112b) 및 산화물 반도체막(108) 위에, 절연막(114) 및 절연막(116) 및 절연막(118)이 제공된다. 절연막(114), 절연막(116), 및 절연막(118)은 트랜지스터(100)의 보호 절연막으로서 기능한다.
트랜지스터(100)는 절연막(116)과 절연막(118) 사이의 계면 근방에 인듐을 포함한다. 바꿔 말하면, 인듐은 절연막(116)과 절연막(118) 사이의 계면 근방에서 검출된다. 인듐이 검출되는 이유에 대해서는 나중에 설명한다.
절연막(106) 및 절연막(107) 각각은 트랜지스터(100)의 게이트 절연막으로서 기능한다. 절연막(106) 및 절연막(107)을 총칭하여 제 1 절연막이라고 하고, 절연막(114) 및 절연막(116)을 총칭하여 제 2 절연막이라고 하고, 절연막(118)을 제 3 절연막이라고 하는 경우가 있다.
트랜지스터(100)에 포함되는 산화물 반도체막(108)에 산소 빈자리가 형성되면, 캐리어로서 기능하는 전자가 발생되고, 이 결과 트랜지스터(100)는 노멀리-온(normally-on)이 되기 쉽다. 따라서, 안정된 트랜지스터 특성을 위하여 산화물 반도체막(108) 내의 산소 빈자리를 줄이는 것이 중요하다. 본 발명의 일 형태의 트랜지스터의 구조에서는 산화물 반도체막(108) 위의 절연막, 여기서는 산화물 반도체막(108) 위의 절연막(114)에 과잉 산소를 도입함으로써, 절연막(114)으로부터 산화물 반도체막(108)으로 산소를 이동시켜, 산화물 반도체막(108) 내의 산소 빈자리를 채운다. 또는, 산화물 반도체막(108) 위의 절연막(116)에 과잉 산소를 도입함으로써, 절연막(114)을 통하여 절연막(116)으로부터 산화물 반도체막(108)으로 산소를 이동시켜, 산화물 반도체막(108) 내의 산소 빈자리를 채운다. 또는, 산화물 반도체막(108) 위의 절연막(114) 및 절연막(116)에 과잉 산소를 도입함으로써, 절연막(114) 및 절연막(116) 양쪽 모두로부터 산화물 반도체막(108)으로 산소를 이동시켜 산화물 반도체막(108) 내의 산소 빈자리를 채운다.
따라서 절연막(114) 및 절연막(116)은 산소를 포함한다. 절연막(114) 및 절연막(116)은 산소 및 실리콘을 포함하는 것이 바람직하다. 구체적으로는, 절연막(114) 및 절연막(116) 각각은 화학량론적 조성보다 과잉으로 산소를 포함하는 영역(산소 과잉 영역)을 포함한다. 바꿔 말하면, 절연막(114) 및 절연막(116)은 각각 산소를 방출하는 것이 가능한 절연막이다. 또한, 예를 들어, 퇴적 후의 절연막(114) 및 절연막(116)에 산소를 도입하는 식으로, 절연막(114) 및 절연막(116) 각각에 산소 과잉 영역을 형성한다. 산소의 도입 방법으로서는 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법, 플라스마 처리 등을 채용할 수 있다. 또한, 이 플라스마 처리에는, 산소 가스를 고주파 전력에 의하여 플라스마화시키는 장치(플라스마 에칭 장치 또는 플라스마 애싱 장치라고도 함)를 이용하는 것이 바람직하다.
산소를 방출할 수 있는 절연막으로부터 방출된 산소 분자의 양은 TDS(thermal desorption spectroscopy)에 의하여 측정될 수 있다. 예를 들어, 절연막(114) 및 절연막(116) 각각으로부터 방출된 산소 분자의 양은 TDS에 의하여 측정될 때 1×1019/cm3 이상인 것이 바람직하다. 또한, TDS 분석에서의 기판 온도는 100℃ 이상 700℃ 이하 또는 100℃ 이상 500℃ 이하인 것이 바람직하다.
본 발명의 일 형태에 따라, 산소의 방출을 억제하는 기능을 갖는 막이 절연막(116) 위에 형성되고 산소가 산소의 방출을 억제하는 기능을 갖는 막을 통하여 절연막(114) 및 절연막(116)에 도입되어, 산소 과잉 영역이 절연막(114) 및 절연막(116)에 형성된다. 산소의 방출을 억제하는 기능을 갖는 막은 인듐을 포함하는 도전막 또는 인듐을 포함하는 반도체막인 것이 바람직하다. 또한, 산소의 방출을 억제하는 기능을 갖는 막은 산소 도입 후에 제거되는 것이 바람직하다.
산소의 방출을 억제하는 기능을 갖는 막에는, 예를 들어, 아연(Zn), 주석(Sn), 텅스텐(W), 타이타늄(Ti), 및 실리콘(Si) 중 하나를 포함하는 재료 및 인듐(In)을 사용할 수 있다. 특히, 산소의 방출을 억제하는 기능을 갖는 막에, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 인듐 주석 산화물(ITO), 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘을 포함하는 인듐 주석 산화물(indium tin SiO2 doped oxide; ITSO) 등의 투광성 도전 재료를 사용할 수 있다.
산소의 방출을 억제하는 기능을 갖는 막이 절연막(116) 위에 형성되고 산소가 산소의 방출을 억제하는 기능을 갖는 막을 통하여 절연막(114) 및 절연막(116)에 도입되는 경우, 인듐이 절연막(116)의 표면 근방, 즉, 절연막(116)과 절연막(118) 사이의 계면 근방에서 검출된다. 이것은 인듐이 포함되며 산소의 방출을 억제하는 기능을 갖는 막을 통하여 절연막(114) 및 절연막(116)에 산소가 도입될 때, 인듐이 절연막(116)의 표면 근방의 영역에 도입되기 때문이다.
절연막(116)의 표면 근방에서 검출되는 인듐에 대해서는, 도 2의 (A) 내지 (D) 및 도 3의 (A) 및 (B)를 참조하여 아래에서 설명한다.
도 2의 (A)는 반도체 장치(200)의 단면도이고, 도 2의 (B) 내지 (D)는 도 2의 (A)에 도시된 반도체 장치(200)의 제작 공정의 예를 도시한 단면도이다.
도 2의 (A)의 반도체 장치(200)는 기판(202) 위의 절연막(204) 및 절연막(204) 위의 절연막(206)을 포함한다.
또한, 도 2의 (A)의 반도체 장치(200)는 도 1의 (A) 내지 (C)의 절연막(116)의 표면 근방에서 검출되는 인듐을 검사하기 위하여 제작된 분석용 시료이다. 또한, 절연막(204)은 도 1의 (A) 내지 (C)의 절연막(116)에 상당한다.
유리 기판을 기판(202)으로서 사용하고, 두께 400nm의 산화질화 실리콘막을 절연막(204)으로서 사용하고, 두께 200nm의 산화질화 실리콘막을 절연막(206)으로서 사용하였다.
도 2의 (A)의 반도체 장치(200)로서, 본 발명의 일 형태인 시료(A1) 및 비교용 시료(A2)를 제작하고, 절연막(204)과 절연막(206) 사이의 계면 근방의 인듐의 검출량을 검사하였다. 이하에서 시료(A1) 및 시료(A2)의 제작 방법을 설명한다.
<시료(A1)>
우선, 절연막(204)을 기판(202) 위에 형성하고, 산소의 방출을 억제하는 기능을 갖는 막(230)을 절연막(204) 위에 형성하였다(도 2의 (B) 참조).
절연막(204)은, 기판 온도가 220℃이고, 유량 160sccm의 실레인 가스 및 유량 4000sccm의 일산화이질소 가스가 체임버 내에 도입되고, 압력이 200Pa이고, 1500W의 RF 전력이 PECVD 장치에 제공된 평행판 전극들 사이에 공급되는 조건하에서 퇴적하였다. 산소의 방출을 억제하는 기능을 갖는 막(230)으로서, 두께 5nm의 ITSO막을 스퍼터링 장치로 형성하였다. ITSO막의 형성에 사용된 타깃의 조성은 In2O3:SnO2:SiO2=85:10:5[wt%]였다.
다음에, 산소의 방출을 억제하는 기능을 갖는 막(230)을 통하여 산소(239)를 첨가하였다(도 2의 (C) 참조).
산소(239)는, 유량 250sccm의 산소 가스가 체임버 내에 도입되고, 압력이 15Pa이고, 및 4500W의 RF 전력이 애싱 장치에 제공된 평행판 전극들 사이에 공급됨으로써 기판 측에 바이어스가 인가되는 조건하에서, 애싱 장치를 사용하여 첨가되었다.
다음에, 산소의 방출을 억제하는 기능을 갖는 막(230)을, 부식제(242)를 사용하여 제거하였다(도 2의 (D) 참조).
부식제(242)로서, 농도 5%의 옥살산 용액을 300sec. 동안 사용하고 그 후에 농도 0.5%의 플루오린화 수소산을 15sec. 동안 사용하여, 산소의 방출을 억제하는 기능을 갖는 막(230)을 가공하였다.
다음에, 절연막(206)을 절연막(204) 위에 형성하였다. 따라서, 도 2의 (A)의 반도체 장치(200)를 제작하였다. 기판 온도가 330℃이고, 유량 75sccm의 실레인 가스 및 유량 1200sccm의 일산화이질소 가스를 체임버에 도입하고, 압력이 70Pa이고, 120W의 RF 전력이 PECVD 장치에 제공된 평행판 전극들 사이에 공급되는 조건하에서 절연막(206)을 퇴적하였다.
<시료(A2)>
상술한 시료(A1)와 비교하여, 시료(A2)에는 도 2의 (C)에서의 산소 첨가 처리를 수행하지 않았다. 즉, 시료(A2)에서, 산소 방출을 억제하는 기능을 갖는 막(230)을 절연막(204) 위에 형성하고 산소 첨가 처리가 수행되지 않는 상태에서 제거하고, 절연막(206)을 형성하였다.
다음에, 상술한 바와 같이 제작된 시료(A1) 및 시료(A2)에서 절연막(204) 및 절연막(206) 내의 인듐의 농도를 측정하기 위하여, SIMS(secondary ion mass spectrometry)로 분석을 수행하였다. 도 3의 (A)는 시료(A1)의 분석 결과를 나타낸 것이고, 도 3의 (B)는 시료(A2)의 분석 결과를 나타낸 것이다. 도 3의 (A) 및 (B)에서, 가로축 및 세로축은 각각 깊이(nm) 및 인듐의 농도(atoms/cm3)를 나타낸다.
도 3의 (A) 및 (B)에 나타낸 결과에 따르면, 시료(A1)에서, 절연막(204)과 절연막(206) 사이의 계면 근방의 인듐의 농도는 5×1016atoms/cm3 이상이고, 한편 시료(A2)에서는, 절연막(204)과 절연막(206) 사이의 계면 근방의 인듐의 농도는 5×1016atoms/cm3 미만이었다. 또한, SIMS 분석에서의 인듐의 최저 검출 한계는 1×1015atoms/cm3이다.
측정 원리상, 적층된 막들 사이의 계면 근방에서 또는 시료 표면 근방에서 SIMS 분석에 의하여 정확한 데이터를 얻기 어렵다. 그러나, 시료(A1)와 시료(A2)를 비교할 때, 시료(A1)의 절연막(204)과 절연막(206) 사이의 계면 근방의 인듐의 검출량은 시료(A2)보다 많다.
도 3의 (A) 및 (B)에 나타낸 결과에 따르면, 시료(A1)에서, 산소 방출을 억제하는 기능을 갖는 막으로서 사용되는 ITSO막 내의 인듐이 산소 첨가 처리 시에 절연막(204)에 도입되는 한편, 시료(A2)에서는, 산소 방출을 억제하는 기능을 갖는 막이 절연막(204) 위에 형성된 후에 산소 첨가 처리가 수행되지 않기 때문에 인듐이 절연막(204)에 도입되지 않거나 미량의 인듐이 도입된다.
상술한 바와 같이, 산소 방출을 억제하는 기능을 갖는 막을 절연막 위에 형성하고 산소가 산소 방출을 억제하는 기능을 갖는 막을 통하여 절연막에 도입되는 경우, 산소 방출을 억제하는 기능을 갖는 막의 구성 원소인 인듐을 절연막에 도입한다.
본 발명의 일 형태의 반도체 장치에서, 산화물 반도체막(108) 위에 절연막(114) 및 절연막(116)을 형성한다. 그 후, 산소 방출을 억제하는 기능을 갖는 막을 절연막(116) 위에 형성하고, 산소 방출을 억제하는 기능을 갖는 막을 통하여 절연막(114) 및 절연막(116)에 산소를 공급함으로써, 절연막(114) 및 절연막(116)에 과잉 산소가 포함된다. 절연막(114) 및 절연막(116)에 포함된 과잉 산소는 산화물 반도체막(108)에 형성된 산소 빈자리를 채운다. 산화물 반도체막(108) 내의 산소 빈자리를 채워, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
본 실시형태의 반도체 장치의 다른 구성 요소에 대하여 이하에서 자세히 설명한다.
<기판>
재료가 적어도 이후에 수행되는 가열 처리를 견디기에 충분한 내열성을 갖는 한, 기판(102)의 재료의 특성 등에는 특별한 제한이 없다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등이 기판(102)으로서 사용되어도 좋다. 또는, 실리콘, 탄소화 실리콘 등으로 이루어진 단결정 반도체 기판 또는 다결정 반도체 기판, 실리콘 저마늄 등으로 이루어진 화합물 반도체 기판, SOI 기판 등이 기판(102)으로서 사용되어도 좋다. 또는, 반도체 소자가 제공된 이들 기판 중 어느 기판이 기판(102)으로서 사용되어도 좋다. 기판(102)으로서 유리 기판이 사용되는 경우, 다음의 사이즈 중 어느 것을 갖는 유리 기판을 사용할 수 있다: 제 6 세대(1500mm×1850mm), 제 7 세대(1870mm×2200mm), 제 8 세대(2200mm×2400mm), 제 9 세대(2400mm×2800mm), 및 제 10 세대(2950mm×3400mm). 이로써, 대형 표시 장치를 제작할 수 있다.
또는, 기판(102)으로서 플렉시블 기판을 사용하여도 좋고, 플렉시블 기판에 직접 트랜지스터(100)를 제공하여도 좋다. 또는, 기판(102)과 트랜지스터(100) 사이에 분리층을 제공하여도 좋다. 분리층은, 분리층 위에 형성된 반도체 장치의 일부 또는 전부를 기판(102)으로부터 분리하여 다른 기판으로 옮길 때 사용될 수 있다. 이러한 경우, 트랜지스터(100)를 내열성이 낮은 기판 또는 플렉시블 기판에도 옮길 수 있다.
<도전막>
제 1 게이트 전극으로서 기능하는 도전막(104) 및 소스 전극 및 드레인 전극으로서 기능하는 도전막(112a) 및 도전막(112b) 각각은, 크로뮴(Cr), 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 아연(Zn), 몰리브데넘(Mo), 탄탈럼(Ta), 타이타늄(Ti), 텅스텐(W), 망가니즈(Mn), 니켈(Ni), 철(Fe), 및 코발트(Co)로부터 선택된 금속 원소; 그 성분으로서 이들 금속 원소 중 어느 것을 포함하는 합금; 이들 금속 원소 중 어느 것을 조합하여 포함하는 합금 등을 사용하여 형성될 수 있다.
또한, 도전막(104), 도전막(112a), 및 도전막(112b)은, 단층 구조, 또는 2층 이상의 적층 구조를 가져도 좋다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 타이타늄막이 적층된 2층 구조, 질화 타이타늄막 위에 타이타늄막이 적층된 2층 구조, 질화 타이타늄막 위에 텅스텐막이 적층된 2층 구조, 질화 탄탈럼막 또는 질화 텅스텐막 위에 텅스텐막이 적층된 2층 구조, 및 타이타늄막, 알루미늄막, 및 타이타늄막이 이 순서대로 적층된 3층 구조 등을 들 수 있다. 또는, 타이타늄, 탄탈럼, 텅스텐, 몰리브데넘, 크로뮴, 네오디뮴, 및 스칸듐으로부터 선택된 하나 이상의 원소와 알루미늄을 조합하는 합금막 또는 질화물막이 사용되어도 좋다.
도전막(104), 도전막(112a), 및 도전막(112b)은, 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘이 첨가된 인듐 주석 산화물 등의 투광성 도전 재료를 사용하여 형성할 수 있다.
Cu-X 합금막(X는 Mn, Ni, Cr, Fe, Co, Mo, Ta, 또는 Ti)이 도전막(104), 도전막(112a), 및 도전막(112b)에 사용되어도 좋다. Cu-X 합금막의 사용은, 가공 시에 웨트 에칭 가공이 이용될 수 있기 때문에 제조 비용을 저감시킬 수 있다.
<게이트 절연막>
트랜지스터(100)의 제 1 게이트 절연막으로서 기능하는 절연막(106) 및 절연막(107) 각각으로서, PECVD(plasma enhanced chemical vapor deposition)법, 스퍼터링법 등에 의하여 형성된 다음 막 중 적어도 하나를 포함하는 절연층을 사용할 수 있다: 산화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 산화 하프늄막, 산화 이트륨막, 산화 지르코늄막, 산화 갈륨막, 산화 탄탈럼막, 산화 마그네슘막, 산화 란타넘막, 산화 세륨막, 및 산화 네오디뮴막. 또한, 절연막(106) 및 절연막(107)의 적층 구조 대신에 상기에서 선택된 재료를 사용하여 형성된 단층의 절연막 또는 3층 이상의 절연막을 사용하여도 좋다.
또한, 트랜지스터(100)의 채널 영역으로서 기능하는 산화물 반도체막(108)과 접촉되는 절연막(107)은 산화물 절연막인 것이 바람직하고, 화학량론적 조성보다 과잉으로 산소를 포함하는 영역(산소 과잉 영역)을 포함하는 것이 바람직하다. 바꿔 말하면, 절연막(107)은 산소를 방출하는 것이 가능한 절연막이다. 절연막(107)에 산소 과잉 영역을 제공하기 위하여, 예를 들어, 산소 분위기에서 절연막(107)을 형성한다. 또는, 퇴적 후에 절연막(107)에 산소를 도입함으로써 산소 과잉 영역을 형성하여도 좋다. 산소의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법, 플라스마 처리 등을 채용하여도 좋다.
산화 하프늄이 절연막(107)에 사용되는 경우, 다음 효과를 이룰 수 있다. 산화 하프늄은 산화 실리콘 및 산화질화 실리콘보다 유전율이 높다. 따라서, 산화 하프늄을 사용함으로써, 절연막(107)의 두께는 산화 실리콘이 사용되는 경우에 비하여 커질 수 있다. 따라서, 터널 전류로 인한 누설 전류를 낮게 할 수 있다. 즉, 오프 상태 전류가 낮은 트랜지스터를 제공할 수 있다. 또한, 결정 구조를 갖는 산화 하프늄은 비정질 구조를 갖는 산화 하프늄보다 유전율이 높다. 따라서, 오프 상태 전류가 낮은 트랜지스터를 제공하기 위해서는 결정 구조를 갖는 산화 하프늄을 사용하는 것이 바람직하다. 결정 구조의 예로서는 단사정 결정 구조 및 입방 결정 구조를 포함한다. 또한, 본 발명의 일 형태는 이들에 한정되지 않는다.
본 실시형태에서, 질화 실리콘막이 절연막(106)으로서 형성되고, 산화 실리콘막이 절연막(107)으로서 형성된다. 질화 실리콘막은 산화 실리콘막보다 유전율이 높고, 산화 실리콘막과 동등한 정전 용량을 위하여 더 큰 두께가 필요하다. 따라서, 트랜지스터(100)의 게이트 절연막에 질화 실리콘막이 포함되는 경우, 절연막의 두께가 증가될 수 있다. 이것은 트랜지스터(100)의 내전압의 저하를 저감시키고, 게다가 내전압을 향상시켜, 트랜지스터(100)에 대한 정전 방전 대미지를 저감시킬 수 있다.
<산화물 반도체막>
산화물 반도체막(108)은 O, In, Zn, 및 M(M은 Ti, Ga, Sn, Y, Zr, La, Ce, Nd, 또는 Hf)을 포함한다. 구체적으로는, In-Ga 산화물, In-Zn 산화물, 또는 In-M-Zn 산화물이 산화물 반도체막(108)에 사용될 수 있다. 특히, 산화물 반도체막(108)에는 In-M-Zn 산화물이 사용되는 것이 바람직하다.
산화물 반도체막(108)이 In-M-Zn 산화물로 형성되는 경우, In-M-Zn 산화물을 형성하기 위하여 사용되는 스퍼터링 타깃의 금속 원소의 원자비가 In≥M 및 Zn≥M을 만족시키는 것이 바람직하다. 이러한 스퍼터링 타깃의 금속 원소의 원자비로서, In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=2:1:3, In:M:Zn=3:1:2, 및 In:M:Zn=4:2:4.1이 바람직하다. 또한, 형성된 산화물 반도체막(108) 내의 금속 원소의 원자비는, 상술한 스퍼터링 타깃의 금속 원소의 원자비로부터 오차(error)로서 ±40%의 범위 내에서 변동된다. 예를 들어, 원자비가 In:Ga:Zn=4:2:4.1인 스퍼터링 타깃이 사용되는 경우, 산화물 반도체막(108)의 원자비 In:Ga:Zn은 4:2:3 또는 4:2:3 근방일 수 있다.
또한, 산화물 반도체막(108)이 In-M-Zn 산화물인 경우, Zn 및 O를 고려하지 않으면서, In의 비율 및 M의 비율은 각각 25atomic%보다 크고 75atomic% 미만인 것이 바람직하고, 각각 34atomic%보다 크고 66atomic% 미만인 것이 더 바람직하다.
산화물 반도체막(108)의 에너지 갭은 2eV 이상이고, 2.5eV 이상인 것이 바람직하고, 3eV 이상인 것이 더 바람직하다. 이러한 넓은 에너지 갭을 갖는 산화물 반도체를 사용함으로써, 트랜지스터(100)의 오프 상태 전류를 저감시킬 수 있다.
산화물 반도체막(108)의 두께는 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더 바람직하게는 3nm 이상 50nm 이하이다.
산화물 반도체막(108)으로서, 캐리어 밀도가 낮은 산화물 반도체막을 사용한다. 예를 들어, 캐리어 밀도가 1×1017/cm3 이하, 바람직하게는 1×1015/cm3 이하, 더 바람직하게는 1×1013/cm3 이하, 더욱 바람직하게는 1×1011/cm3 이하인 산화물 반도체막이 산화물 반도체막(108)으로서 사용된다.
또한, 상술한 조성 및 재료에 한정됨 없이, 적절한 조성을 갖는 재료를, 요구되는 트랜지스터의 반도체 특성 및 전기 특성(예를 들어 전계 효과 이동도 및 문턱 전압)에 따라 사용하면 좋다. 또한, 요구되는 트랜지스터의 반도체 특성을 얻기 위하여, 산화물 반도체막(108)의 캐리어 밀도, 불순물 농도, 결함 밀도, 산소에 대한 금속 원소의 원자비, 원자간 거리, 및 밀도 등을 적절하게 하는 것이 바람직하다.
또한, 산화물 반도체막(108)으로서, 불순물 농도가 낮고 결함 상태의 밀도가 낮은 산화물 반도체막을 사용하면, 트랜지스터는 더 우수한 전기 특성을 가질 수 있어 바람직하다. 불순물 농도가 낮고 결함 상태의 밀도가 낮은(산소 빈자리의 양이 적은) 상태를 "고순도화 진성" 또는 "실질적으로 고순도화된 진성"이라고 한다. 고순도화 진성 또는 실질적으로 고순도화된 진성의 산화물 반도체막은 캐리어 발생원이 적기 때문에 낮은 캐리어 밀도를 가질 수 있다. 따라서, 상기 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 음의 문턱 전압을 좀처럼 갖지 않는다(노멀리-온이 좀처럼 되지 않는다). 고순도화 진성 또는 실질적으로 고순도화된 진성인 산화물 반도체막은 결함 상태의 밀도가 낮으며, 따라서 캐리어 트랩도 적어지는 경우가 있다. 또한, 고순도화 진성 또는 실질적으로 고순도화된 진성인 산화물 반도체막은 오프 상태 전류가 매우 낮고; 소자가 1×106μm의 채널 폭 W 및 10μm의 채널 길이 L을 가지더라도, 소스 전극과 드레인 전극 사이의 전압(드레인 전압)이 1V 내지 10V일 때, 오프 상태 전류가 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13A 이하일 수 있다.
따라서, 채널 영역이 고순도화 진성 또는 실질적으로 고순도화된 진성인 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 전기 특성의 변동이 작고 신뢰성이 높다. 산화물 반도체막의 트랩 상태에 의하여 포획된 전하는 방출될 때까지 걸리는 시간이 길고 고정 전하처럼 작용할 수 있다. 따라서, 트랩 상태의 밀도가 높은 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 불안정한 전기 특성을 갖는 경우가 있다. 불순물의 예로서, 수소, 질소, 알칼리 금속, 및 알칼리 토금속 등을 들 수 있다.
산화물 반도체막(108)에 포함되는 수소는 금속 원자에 결합된 산소와 반응하여 물이 되고, 또한 산소가 방출된 격자(또는 산소가 방출된 부분)에 산소 빈자리가 생긴다. 산소 빈자리에 수소가 들어감으로 인하여, 캐리어로서 기능하는 전자가 발생되는 경우가 있다. 또한, 금속 원소에 결합된 산소에 수소의 일부가 결합되어, 캐리어로서 기능하는 전자가 발생되는 경우가 있다. 따라서, 수소를 포함하는 산화물 반도체막을 포함하는 트랜지스터는 노멀리-온이 되기 쉽다. 따라서, 산화물 반도체막(108)에서 수소가 가능한 한 저감되는 것이 바람직하다. 구체적으로는, 산화물 반도체막(108)에서, SIMS에 의하여 측정되는 수소의 농도는 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하, 및 더 바람직하게는 1×1016atoms/cm3 이하이다.
14족에 속하는 원소 중 하나인 실리콘 또는 탄소가 산화물 반도체막(108)에 포함되면, 산소 빈자리가 산화물 반도체막(108)에서 증가되고, 산화물 반도체막(108)은 n형의 막이 된다. 따라서, 산화물 반도체막(108)의 실리콘 또는 탄소의 농도(이 농도는 SIMS에 의하여 측정됨) 또는 산화물 반도체막(108)의 계면 근방에서의 실리콘 또는 탄소의 농도(이 농도는 SIMS에 의하여 측정됨)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하가 되도록 설정한다.
또한, SIMS에 의하여 측정된 산화물 반도체막(108)의 알칼리 금속 또는 알칼리 토금속 농도는 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하이다. 알칼리 금속 및 알칼리 토금속은 산화물 반도체에 결합될 때 캐리어를 생성할 수 있고, 이 경우, 트랜지스터의 오프 상태 전류가 증가될 수 있다. 따라서, 산화물 반도체막(108)의 알칼리 금속 또는 알칼리 토금속 농도를 저감시키는 것이 바람직하다.
또한, 질소를 포함하면, 산화물 반도체막(108)은 캐리어로서 기능하는 전자의 생성 및 캐리어 밀도의 증가에 의하여 n형화되기 쉽다. 따라서, 질소를 포함하는 산화물 반도체막을 포함하는 트랜지스터는 노멀리-온 특성을 갖기 쉽다. 이 때문에, 산화물 반도체막에서의 질소는 가능한 한 많이 저감되는 것이 바람직하고; 예를 들어 SIMS에 의하여 측정되는 질소 농도는 5×1018atoms/cm3 이하가 되도록 설정되는 것이 바람직하다.
산화물 반도체막(108)은 예를 들어 비단결정 구조를 가져도 좋다. 비단결정 구조는 예를 들어 나중에 설명하는 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 구조, 나중에 설명하는 미결정 구조, 또는 비정질 구조를 포함한다. 비단결정 구조 중에서, 비정질 구조는 결함 상태의 밀도가 가장 높은 한편, CAAC-OS는 결함 상태의 밀도가 가장 낮다.
산화물 반도체막(108)은 예를 들어 비정질 구조를 가져도 좋다. 비정질 구조를 갖는 산화물 반도체막은 각각 예를 들어 무질서한 원자 배열을 갖고, 결정 성분을 갖지 않는다. 또는, 예를 들어 비정질 구조를 갖는 산화물막은 완전히 비정질 구조를 갖고, 결정부를 갖고 있지 않다.
또한, 산화물 반도체막(108)은 다음의 2 이상을 포함하는 혼합막이어도 좋다: 비정질 구조를 갖는 영역, 미결정 구조를 갖는 영역, 다결정 구조를 갖는 영역, CAAC-OS의 영역, 및 단결정 구조를 갖는 영역. 혼합막은, 예를 들어 비정질 구조를 갖는 영역, 미결정 구조를 갖는 영역, 다결정 구조를 갖는 영역, CAAC-OS 영역, 및 단결정 구조를 갖는 영역 중 2 이상을 포함하는 단층 구조를 갖는 경우가 있다. 또한, 혼합막은 비정질 구조를 갖는 영역, 미결정 구조를 갖는 영역, 다결정 구조를 갖는 영역, CAAC-OS 영역, 및 단결정 구조를 갖는 영역 중 2 이상의 적층 구조를 갖는 경우가 있다.
<보호 절연막>
절연막(114), 절연막(116), 및 절연막(118)은 보호 절연막으로서 기능한다. 절연막(114) 및 절연막(116)은 산소를 포함한다. 또한, 절연막(114)은 산소를 투과시킬 수 있는 절연막이다. 또한, 절연막(114)은 이후의 단계에 절연막(116)을 형성할 때에 산화물 반도체막(108)에 대한 대미지를 완화시키는 막으로서도 기능한다.
절연막(114)으로서, 두께가 5nm 이상 150nm 이하, 바람직하게는 5nm 이상 50nm 이하인 산화 실리콘막, 산화질화 실리콘막 등을 사용할 수 있다.
또한, 절연막(114) 내의 결함 수가 적으며, 대표적으로는, ESR(electron spin resonance) 측정에 의하여, 실리콘의 댕글링 본드에서 유래하는 g=2.001에 나타나는 신호에 대응하는 스핀 밀도가 3×1017spins/cm3 이하인 것이 바람직하다. 이것은 만약에 절연막(114)의 결함 밀도가 높으면 산소가 그 결함에 결합되고 절연막(114)을 투과하는 산소의 양이 저감되기 때문이다.
또한, 외부로부터 절연막(114)에 들어간 산소는 모두 절연막(114)의 외부로 이동하지 않고, 절연막(114)에 잔존하는 산소도 있다. 또한, 절연막(114)으로 산소가 들어가고 절연막(114)에 포함되는 산소가 절연막(114)의 외부로 이동하는 식으로 절연막(114)에서 산소의 이동이 일어나는 경우가 있다. 절연막(114)으로서 산소를 투과시킬 수 있는 산화물 절연막을 형성하면, 절연막(114) 위에 제공된 절연막(116)으로부터 방출된 산소를, 절연막(114)을 통하여 산화물 반도체막(108)으로 이동시킬 수 있다.
또한, 절연막(114)은 질소 산화물에 기인하는 상태 밀도가 낮은 산화물 절연막을 사용하여 형성할 수 있다. 또한, 질소 산화물에 기인하는 상태 밀도는 산화물 반도체막의 가전자대 상단의 에너지(Ev_os)와 전도대 하단의 에너지(Ec_os) 사이에 형성될 수 있다. 질소 산화물의 방출이 적은 산화질화 실리콘막, 및 질소 산화물의 방출이 적은 산화질화 알루미늄막 등을 상기 산화물 절연막으로서 사용할 수 있다.
또한, 질소 산화물의 방출이 적은 산화질화 실리콘막은, TDS 분석에서, 방출된 암모니아의 양이 방출된 질소 산화물의 양보다 큰 막이고; 방출된 암모니아의 양은 대표적으로는 1×1018/cm3 이상 5×1019/cm3 이하이다. 또한, 방출된 암모니아의 양은, 막의 표면 온도가 50℃ 이상 650℃ 이하, 바람직하게는 50℃ 이상 550℃ 이하에서의 가열 처리에 의하여 방출되는 암모니아의 양이다.
질소 산화물(NO x ; x는 0 이상 2 이하, 바람직하게는 1 이상 2 이하), 대표적으로 NO2 또는 NO는 예를 들어 절연막(114)에 준위를 형성한다. 그 준위는 산화물 반도체막(108)의 에너지 갭에 위치한다. 따라서, 질소 산화물이 절연막(114)과 산화물 반도체막(108) 사이의 계면 근방으로 확산될 때, 전자는 절연막(114) 측의 준위에 의하여 포획되는 경우가 있다. 결과적으로, 포획된 전자가 절연막(114)과 산화물 반도체막(108) 사이의 계면 근방에 잔존하기 때문에, 트랜지스터의 문턱 전압은 양의 방향으로 시프트된다.
질소 산화물은 가열 처리에서 암모니아 및 산소와 반응한다. 절연막(114)에 포함된 질소 산화물은 가열 처리에서 절연막(116)에 포함된 암모니아와 반응하고, 절연막(114)에 포함된 질소 산화물이 저감된다. 따라서, 절연막(114)과 산화물 반도체막(108) 사이의 계면 근방에서 전자가 포획되기 어렵다.
이러한 산화물 절연막을 사용함으로써, 절연막(114)은 트랜지스터의 문턱 전압의 시프트를 저감시킬 수 있고, 이에 의하여 트랜지스터의 전기 특성의 변동을 저감시킬 수 있다.
또한, 절연막(114)의 100K 이하의 ESR 스펙트럼에서, 트랜지스터의 제작 공정의 가열 처리, 대표적으로는 300℃ 이상 기판의 변형점 미만의 온도에서의 가열 처리에 의하여, g인자 2.037 이상 2.039 이하에서 나타나는 제 1 신호, g인자 2.001 이상 2.003 이하에서 나타나는 제 2 신호, 및 g인자 1.964 이상 1.966 이하에서 나타나는 제 3 신호가 관찰된다. X 밴드를 사용한 ESR 측정에 의하여 얻어지는 제 1 신호 및 제 2 신호의 스플릿 폭 및 제 2 신호 및 제 3 신호의 스플릿 폭은, 각각 약 5mT이다. g인자 2.037 이상 2.039 이하에서 나타나는 제 1 신호, g인자 2.001 이상 2.003 이하에서 나타나는 제 2 신호, 및 g인자 1.964 이상 1.966 이하에서 나타나는 제 3 신호의 스핀 밀도의 합계는 1×1018spins/cm3 미만이며, 대표적으로는 1×1017spins/cm3 이상 1×1018spins/cm3 미만이다.
100K 이하의 ESR 스펙트럼에서, g인자 2.037 이상 2.039 이하에서 나타나는 제 1 신호, g인자 2.001 이상 2.003 이하에서 나타나는 제 2 신호, 및 g인자 1.964 이상 1.966 이하에서 나타나는 제 3 신호는, 질소 산화물(NO x ; x는 0 이상 2 이하, 바람직하게는 1 이상 2 이하)에 기인하는 신호에 대응한다. 질소 산화물의 대표적인 예로서는, 일산화질소 및 이산화질소를 포함한다. 바꿔 말하면, g인자 2.037 이상 2.039 이하에서 나타나는 제 1 신호, g인자 2.001 이상 2.003 이하에서 나타나는 제 2 신호, 및 g인자 1.964 이상 1.966 이하에서 나타나는 제 3 신호의 스핀 밀도의 합계가 낮을수록, 산화물 절연막 내의 질소 산화물 포함량이 적다.
SIMS에 의하여 측정된 상술한 산화물 절연막에서의 질소의 농도는 6×1020atoms/cm3 이하이다.
상술한 산화물 절연막이 실레인 및 일산화이질소를 사용하여 기판 온도 220℃ 이상, 280℃ 이상, 또는 350℃ 이상에서 PECVD법으로 형성됨으로써, 치밀하고 단단한 막이 형성될 수 있다.
절연막(116)은 화학량론적 조성보다 산소를 과잉으로 포함한 산화물 절연막을 사용하여 형성한다. 화학량론적 조성보다 산소를 과잉으로 포함하는 산화물 절연막으로부터 가열에 의하여 산소의 일부를 방출시킨다. 화학량론적 조성보다 과잉으로 산소를 포함하는 산화물 절연막은 TDS 분석에서 산소 원자로 환산된 방출되는 산소의 양이 1.0×1019atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상의 산화물 절연막이다. 또한, TDS 분석에서의 막 표면의 온도는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하인 것이 바람직하다.
절연막(116)으로서, 두께가 30nm 이상 500nm 이하, 바람직하게는 50nm 이상 400nm 이하인 산화 실리콘막, 산화질화 실리콘막 등을 사용할 수 있다.
절연막(116)의 결함 수가 적은 것이 바람직하고, 대표적으로는, ESR 측정에 의하여, 실리콘의 댕글링 본드에서 유래하는 g=2.001에서 나타나는 신호에 대응하는 스핀 밀도가 1.5×1018spins/cm3 미만이고, 바람직하게는 1×1018spins/cm3 이하이다. 또한, 절연막(116)은 절연막(114)보다 산화물 반도체막(108)으로부터 더 떨어져 제공되며, 따라서 절연막(116)은 절연막(114)보다 결함 밀도가 더 높아도 좋다.
또한, 인듐이 절연막(116)의 표면 근방에서 검출된다.
또한, 절연막(114) 및 절연막(116)은 동일한 종류의 재료로 형성되는 절연막을 사용하여 형성될 수 있기 때문에, 절연막(114)과 절연막(116) 사이의 경계가 명확히 관찰될 수 없는 경우가 있다. 따라서, 본 실시형태에서는 절연막(114)과 절연막(116) 사이의 경계를 파선으로 나타내었다. 본 실시형태에서는, 절연막(114) 및 절연막(116)의 2층 구조에 대하여 설명하지만, 본 발명은 이에 한정되지 않는다. 예를 들어 절연막(114)의 단층 구조를 채용하여도 좋다.
절연막(118)은 질소를 포함한다. 또는, 절연막(118)은 질소 및 실리콘을 포함한다. 절연막(118)은 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등을 블로킹하는 기능을 갖는다. 절연막(118)을 제공함으로써, 산화물 반도체막(108)으로부터의 산소의 외부 확산, 절연막(114) 및 절연막(116)에 포함된 산소의 외부 확산, 및 외부로부터 산화물 반도체막(108)으로 수소, 물 등이 들어가는 것을 방지할 수 있다. 질화물 절연막이 예를 들어 절연막(118)으로서 사용될 수 있다. 질화물 절연막은 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등을 사용하여 형성된다. 또한, 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등에 대한 블로킹 효과를 갖는 질화물 절연막 대신에, 산소, 수소, 물 등에 대한 블로킹 효과를 갖는 산화물 절연막을 제공하여도 좋다. 산소, 수소, 물 등에 대한 블로킹 효과를 갖는 산화물 절연막으로서는 산화 알루미늄막, 산화질화 알루미늄막, 산화 갈륨막, 산화질화 갈륨막, 산화 이트륨막, 산화질화 이트륨막, 산화 하프늄막, 산화질화 하프늄막 등을 들 수 있다.
상기에서 설명하는 도전막, 절연막, 및 산화물 반도체막 등의 다양한 막은 스퍼터링법 또는 PECVD법에 의하여 형성될 수 있지만, 이러한 막은 또 다른 방법, 예컨대 열 CVD법에 의하여 형성되어도 좋다. 열 CVD법의 예로서는, MOCVD(metal organic chemical vapor deposition)법이 있다.
열 CVD법은, 플라스마를 막 형성에 사용하지 않기 때문에, 플라스마 대미지에 의한 결함이 생성되지 않는다는 이점을 갖는다.
열 CVD법에 의한 퇴적은, 원료 가스와 산화제를 동시에 체임버에 공급함으로써 체임버 내의 압력을 대기압 또는 감압으로 설정하고, 기판 근방 또는 기판 위에서 서로 반응시키는 방식으로 수행하여도 좋다.
ALD법에 의한 퇴적은, 체임버 내의 압력을 대기압 또는 감압으로 설정하고, 반응을 위한 원료 가스를 체임버에 순차적으로 도입하고, 그리고 가스 도입의 절차가 반복되는 식으로 수행하여도 좋다. 예를 들어, 각각의 스위칭 밸브(고속 밸브라고도 함)를 전환함으로써 2가지 이상의 원료 가스를 순차적으로 체임버에 공급한다. 예를 들어, 원료 가스가 혼합되지 않도록 제 1 원료 가스를 도입하고, 불활성 가스(예를 들어, 아르곤 또는 질소) 등을 제 1 가스의 도입과 동시에 또는 제 1 가스의 도입 후에 도입하고 나서, 제 2 원료 가스를 도입한다. 또한, 제 1 원료 가스와 불활성 가스를 동시에 도입하는 경우에는, 불활성 가스는 캐리어 가스로서 기능하고, 제 2 원료 가스의 도입과 동시에 불활성 가스를 도입하여도 좋다. 또는, 불활성 가스의 도입 대신에 진공 배기에 의하여 제 1 원료 가스를 배출하고 나서, 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판의 표면에 흡착되어 제 1 층이 형성되고 나서, 제 2 원료 가스가 도입되어 제 1 층과 반응하여; 결과적으로 제 2 층이 제 1 층 위에 적층되어 박막이 형성된다. 이 가스 도입 절차를 원하는 두께가 얻어질 때까지 복수회 반복함으로써, 단차 피복성이 우수한 박막을 형성할 수 있다. 박막의 두께는 가스 도입 절차의 반복 횟수에 의하여 조절될 수 있기 때문에, ALD법은 두께를 정밀하게 조절할 수 있어 미세한 FET를 제작하는 데 적합하다.
본 실시형태에서의 도전막, 절연막, 산화물 반도체막, 및 금속 산화물막 등의 다양한 막은 MOCVD법 등의 열 CVD법에 의하여 형성될 수 있다. 예를 들어, In-Ga-Zn-O막이 형성되는 경우에, 트라이메틸인듐, 트라이메틸갈륨, 및 다이메틸아연을 사용한다. 또한, 트라이메틸인듐의 화학식은 In(CH3)3이다. 트라이메틸갈륨의 화학식은 Ga(CH3)3이다. 다이메틸아연의 화학식은 Zn(CH3)2이다. 상술한 조합에 한정되지 않고, 트라이메틸갈륨 대신에 트라이에틸갈륨(화학식: Ga(C2H5)3)을 사용할 수 있고, 다이메틸아연 대신에 다이에틸아연(화학식: Zn(C2H5)2)을 사용할 수 있다.
예를 들어, 산화 하프늄막이 ALD법을 이용한 퇴적 장치에 의하여 형성되는 경우에, 2종류의 가스, 즉, 용매와 하프늄 전구체 화합물을 포함하는 액체(예를 들어 하프늄 알콕사이드, 또는 테트라키스(다이메틸아마이드)하프늄(TDMAH) 등의 하프늄아마이드)를 기화시킴으로써 얻어진 원료 가스와 산화제로서의 오존(O3)을 사용한다. 테트라키스(다이메틸아마이드)하프늄의 화학식은 Hf[N(CH3)2]4이다. 다른 재료 액체의 예는 테트라키스(에틸메틸아마이드)하프늄을 포함한다.
예를 들어, 산화 알루미늄막을 ALD법을 이용한 퇴적 장치에 의하여 형성하는 경우에, 2종류의 가스, 예를 들어 용매와 알루미늄 전구체 화합물을 포함하는 액체(예컨대 트라이메틸알루미늄(TMA))를 증발시킴으로써 얻어지는 원료 가스와, 산화제로서의 H2O를 사용한다. 또한, 트라이메틸알루미늄의 화학식은 Al(CH3)3이다. 또 다른 재료 액체의 예에는 트리스(다이메틸아마이드)알루미늄, 트라이아이소뷰틸알루미늄, 및 알루미늄트리스(2,2,6,6-테트라메틸-3,5-헵테인다이오네이트)가 포함된다.
예를 들어, 산화 실리콘막을 ALD법을 이용한 퇴적 장치로 형성하는 경우에, 헥사클로로다이실레인을 막이 형성되는 표면에 흡착시키고, 흡착질에 포함되는 염소를 제거하고, 산화성 가스(예를 들어 O2 또는 일산화이질소)의 라디칼을 공급하여 흡착질과 반응시킨다.
예를 들어, ALD법을 이용하는 퇴적 장치를 사용하여 텅스텐막을 형성하는 경우에, WF6 가스와 B2H6 가스를 순차적으로 복수회 도입하여 초기 텅스텐막을 형성하고 나서, WF6 가스와 H2 가스를 한번에 도입하여 텅스텐막을 형성한다. 또한, B2H6 가스 대신에 SiH4 가스를 사용하여도 좋다.
예를 들어, ALD법을 이용하는 퇴적 장치를 사용하여 산화물 반도체막, 예를 들어 In-Ga-Zn-O막을 형성하는 경우에, In(CH3)3 가스와 O3 가스를 순차적으로 복수회 도입하여 InO층을 형성하고, Ga(CH3)3 가스 및 O3 가스를 순차적으로 복수회 도입하여 GaO층을 형성하고, 그리고 Zn(CH3)2 가스와 O3 가스를 순차적으로 복수회 도입하여 ZnO층을 형성한다. 또한, 이들 층의 순서는 이 예에 한정하지 않는다. 이들 가스를 혼합함으로써 In-Ga-O층, In-Zn-O층, 또는 Ga-Zn-O층 등의 혼합 화합물층을 형성하여도 좋다. 또한, O3 가스 대신에 Ar 등의 불활성 가스로 버블링됨으로써 얻어진 H2O 가스를 사용하여도 좋지만, H를 포함하지 않는 O3 가스를 사용하는 것이 바람직하다. 또한, In(CH3)3 가스 대신에, In(C2H5)3 가스를 사용하여도 좋다. Ga(CH3)3 가스 대신에, Ga(C2H5)3 가스를 사용하여도 좋다. 또한, Zn(CH3)2 가스를 사용하여도 좋다.
<반도체 장치의 구조예 2>
도 1의 (A) 내지 (C)에서의 트랜지스터(100)와 상이한 구조예는 도 4의 (A) 내지 (C)를 참조하여 설명한다. 또한, 어느 부분이 상기에서 설명한 기능과 같은 기능을 갖는 경우에는 그 부분에 같은 해치 패턴을 붙이고, 그 부분에 특별히 부호를 제시하지 않는 경우가 있다.
도 4의 (A)는 본 발명의 일 형태의 반도체 장치인 트랜지스터(150)의 상면도이다. 도 4의 (B)는 도 4의 (A)에 도시된 일점 쇄선 X1-X2를 따르는 단면도이고, 도 4의 (C)는 도 4의 (A)에 도시된 일점 쇄선 Y1-Y2를 따르는 단면도이다.
트랜지스터(150)는 기판(102) 위의 제 1 게이트 전극으로서 기능하는 도전막(104), 기판(102) 및 도전막(104) 위의 절연막(106), 절연막(106) 위의 절연막(107), 절연막(107) 위의 산화물 반도체막(108), 산화물 반도체막(108) 위의 절연막(114), 절연막(114) 위의 절연막(116), 절연막(114) 및 절연막(116)에 제공된 개구(141a)를 통하여 산화물 반도체막(108)에 전기적으로 접속되는 소스 전극으로서 기능하는 도전막(112a), 및 절연막(114) 및 절연막(116)에 제공된 개구(141b)를 통하여 산화물 반도체막(108)에 전기적으로 접속되는 드레인 전극으로서 기능하는 도전막(112b)을 포함한다. 트랜지스터(150) 위, 구체적으로는, 도전막(112a) 및 도전막(112b) 및 절연막(116) 위에, 절연막(118)이 제공된다. 절연막(114) 및 절연막(116)은 산화물 반도체막(108)의 보호 절연막으로서 기능한다. 절연막(118)은 트랜지스터(150)의 보호 절연막으로서 기능한다.
트랜지스터(150)는 절연막(116)과 절연막(118) 사이의 계면 근방에 인듐을 포함한다.
트랜지스터(100)는 채널 에치 구조를 가지지만, 도 4의 (A) 내지 (C)에서의 트랜지스터(150)는 채널 보호 구조를 갖는다. 따라서, 본 발명의 일 형태의 반도체 장치에는 채널 에치 구조 또는 채널 보호 구조 중 어느 한쪽을 적용할 수 있다.
트랜지스터(100)와 같이, 트랜지스터(150)는 산화물 반도체막(108) 위에 절연막(114) 및 절연막(116)이 제공된다; 그러므로, 절연막(114) 및 절연막(116)에 포함되는 산소가 산화물 반도체막(108)에서의 산소 빈자리를 채울 수 있다.
<반도체 장치의 구조예 3>
도 4의 (A) 내지 (C)에서의 트랜지스터(150)와 상이한 구조예에 대하여 도 5의 (A) 내지 (C)를 참조하여 설명한다. 또한, 어느 부분이 상술한 기능과 같은 기능을 갖는 경우에는 그 부분에 같은 해치 패턴을 붙이고, 그 부분에 특별히 부호를 붙이지 않는 경우가 있다.
도 5의 (A)는 본 발명의 일 형태의 반도체 장치인 트랜지스터(160)의 상면도이다. 도 5의 (B)는 도 5의 (A)에서의 일점 쇄선 X1-X2를 따르는 단면도이고, 도 5의 (C)는 도 5의 (A)의 일점 쇄선 Y1-Y2를 따르는 단면도이다.
트랜지스터(160)는, 기판(102) 위의 게이트 전극으로서 기능하는 도전막(104), 기판(102) 및 도전막(104) 위의 절연막(106), 절연막(106) 위의 절연막(107), 절연막(107) 위의 산화물 반도체막(108), 산화물 반도체막(108) 위의 절연막(114), 절연막(114) 위의 절연막(116), 산화물 반도체막(108)에 전기적으로 접속되는 소스 전극으로서 기능하는 도전막(112a), 및 산화물 반도체막(108)에 전기적으로 접속되는 드레인 전극으로서 기능하는 도전막(112b)을 포함한다. 트랜지스터(160) 위, 구체적으로는, 도전막(112a) 및 도전막(112b) 및 절연막(116) 위에, 절연막(118)이 제공된다. 절연막(114) 및 절연막(116)은 산화물 반도체막(108)의 보호 절연막으로서 기능한다. 절연막(118)은 트랜지스터(160)의 보호 절연막으로서 기능한다.
트랜지스터(160)는 절연막(116)과 절연막(118) 사이의 계면 근방에 인듐을 포함한다.
트랜지스터(160)는, 절연막(114) 및 절연막(116)의 형상에 있어서 도 4의 (A) 내지 (C)의 트랜지스터(150)와 다르다. 구체적으로는, 트랜지스터(160)의 절연막(114) 및 절연막(116)은 섬 형상이며 산화물 반도체막(108)의 채널 영역 위에 제공된다. 그 외의 구성 요소는 트랜지스터(150)와 동일하며, 트랜지스터(150)의 경우와 같은 효과가 얻어진다.
<반도체 장치의 구조예 4>
도 1의 (A) 내지 (C)에서의 트랜지스터(100)와 상이한 구조예에 대하여 도 6의 (A) 내지 (C)를 참조하여 설명한다. 또한, 어느 부분이 상술한 기능과 같은 기능을 갖는 경우에는 그 부분에 같은 해치 패턴을 붙이고, 그 부분에 특별히 부호를 붙이지 않는 경우가 있다.
도 6의 (A)는 본 발명의 일 형태의 반도체 장치인 트랜지스터(170)의 상면도이다. 도 6의 (B)는 도 6의 (A)의 일점 쇄선 X1-X2를 따르는 단면도이고, 도 6의 (C)는 도 6의 (A)의 일점 쇄선 Y1-Y2를 따르는 단면도이다.
트랜지스터(170)는 기판(102) 위의 제 1 게이트 전극으로서 기능하는 도전막(104), 기판(102) 및 도전막(104) 위의 절연막(106), 절연막(106) 위의 절연막(107), 절연막(107) 위의 산화물 반도체막(108), 산화물 반도체막(108) 위의 절연막(114), 절연막(114) 위의 절연막(116), 산화물 반도체막(108)에 전기적으로 접속되는 소스 전극으로서 기능하는 도전막(112a), 및 산화물 반도체막(108)에 전기적으로 접속되는 드레인 전극으로서 기능하는 도전막(112b), 도전막(112a) 및 도전막(112b) 및 절연막(116) 위의 절연막(118), 및 절연막(118) 위의 도전막(120a) 및 도전막(120b)을 포함한다.
트랜지스터(170)는 절연막(116)과 절연막(118) 사이의 계면 근방에 인듐을 포함한다.
트랜지스터(170)에서의 절연막(114), 절연막(116), 및 절연막(118)은 트랜지스터(170)의 제 2 게이트 절연막으로서 기능한다. 트랜지스터(170)에 있어서, 도전막(120a)은 예를 들어 표시 장치에 사용되는 화소 전극으로서 기능한다. 도전막(120a)은, 절연막(114), 절연막(116), 및 절연막(118)에 제공된 개구(142c)를 통하여 도전막(112b)에 접속된다. 트랜지스터(170)에 있어서, 도전막(120b)은 제 2 게이트 전극(백 게이트 전극이라고도 함)으로서 기능한다.
도 6의 (C)에 도시된 바와 같이, 도전막(120b)은, 절연막(106, 107, 114, 116, 및 118)에 제공된 개구(142a) 및 개구(142b)를 통하여 제 1 게이트 전극으로서 기능하는 도전막(104)에 접속된다. 따라서, 도전막(120b) 및 도전막(104)에는 같은 전위가 공급된다.
또한 본 실시형태에 있어서는, 개구(142a) 및 개구(142b)가 제공됨으로써 도전막(120b)과 도전막(104)이 서로 접속되는 구조에 대하여 설명하지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어 개구(142a) 및 개구(142b) 중 어느 한쪽만을 제공함으로써 도전막(120b)과 도전막(104)을 서로 접속시키는 구조, 또는 개구(142a) 및 개구(142b)를 제공하지 않고 도전막(120b)과 도전막(104)을 서로 접속시키지 않는 구조를 채용하여도 좋다. 또한, 도전막(120b)과 도전막(104)을 서로 접속시키지 않는 경우, 도전막(120b)과 도전막(104)에는 상이한 전위를 인가할 수 있다.
도 6의 (B)에 도시된 바와 같이, 산화물 반도체막(108)은 제 1 게이트 전극으로서 기능하는 도전막(104)과 제 2 게이트 전극으로서 기능하는 도전막(120b) 각각과 대향하도록 위치하고, 게이트 전극으로서 기능하는 두 개의 도전막들 사이에 개재(介在)한다. 제 2 게이트 전극으로서 기능하는 도전막(120b)의 채널 폭 방향 및 채널 길이 방향의 길이는 산화물 반도체막(108)의 채널 폭 방향 및 채널 길이 방향의 길이보다 길다. 산화물 반도체막(108) 전체는 절연막(114), 절연막(116), 및 절연막(118)을 개재하여 도전막(120b)에 의하여 덮인다. 제 2 게이트 전극으로서 기능하는 도전막(120b)이 절연막(106, 107, 114, 116, 및 118)에 제공된 개구(142a) 및 개구(142b)를 통하여 제 1 게이트 전극으로서 기능하는 도전막(104)에 접속되기 때문에, 채널 폭 방향에서 산화물 반도체막(108)의 측면은 절연막(114, 116, 및 118)을 개재하여 제 2 게이트 전극으로서 기능하는 도전막(120b)과 대향한다.
바꿔 말하면, 트랜지스터(170)의 채널 폭 방향에서, 제 1 게이트 전극으로서 기능하는 도전막(104)과 제 2 게이트 전극으로서 기능하는 도전막(120b)은, 제 1 게이트 절연막으로서 기능하는 절연막(106) 및 절연막(107), 및 제 2 게이트 절연막으로서 기능하는 절연막(114, 116, 및 118)에 제공된 개구를 통하여 서로 접속되고; 도전막(104) 및 도전막(120b)은 제 1 게이트 절연막으로서 기능하는 절연막(106) 및 절연막(107), 및 제 2 게이트 절연막으로서 기능하는 절연막(114, 116, 및 118)을 개재하여 산화물 반도체막(108)을 둘러싼다.
이러한 구조는, 트랜지스터(170)에 포함된 산화물 반도체막(108)이 제 1 게이트 전극으로서 기능하는 도전막(104) 및 제 2 게이트 전극으로서 기능하는 도전막(120b)의 전계에 의하여 전기적으로 둘러싸이는 것을 가능하게 한다. 트랜지스터(170)와 같이, 제 1 게이트 전극 및 제 2 게이트 전극의 전계가, 채널 영역이 형성되는 산화물 반도체막을 전기적으로 둘러싸는 트랜지스터의 디바이스 구조를 surrounded channel(s-channel) 구조라고 부를 수 있다.
트랜지스터(170)는 s-channel 구조를 갖기 때문에, 제 1 게이트 전극으로서 기능하는 도전막(104)에 의하여, 채널을 유기(誘起)시키기 위한 전계를 산화물 반도체막(108)에 효과적으로 인가할 수 있으므로, 트랜지스터(170)의 전류 구동 능력이 향상되어, 높은 온 상태 전류 특성을 얻을 수 있다. 온 상태 전류를 향상시킬 수 있기 때문에, 트랜지스터(170)의 크기를 줄이는 것이 가능해진다. 또한, 트랜지스터(170)가 제 1 게이트 전극으로서 기능하는 도전막(104) 및 제 2 게이트 전극으로서 기능하는 도전막(120b)에 의하여 둘러싸이기 때문에, 트랜지스터(170)의 기계적 강도를 향상시킬 수 있다.
<반도체 장치의 구조예 5>
도 1의 (A) 내지 (C)에서의 트랜지스터(100)와 상이한 구조예에 대하여 도 7의 (A) 내지 (D)를 참조하여 설명한다. 또한, 어느 부분이 상술한 기능과 같은 기능을 갖는 경우에는 그 부분에 같은 해치 패턴을 붙이고, 그 부분에 특별히 부호를 붙이지 않는 경우가 있다.
도 7의 (A) 및 (B)는 각각 도 1의 (B) 및 (C)의 트랜지스터(100)의 변형예의 단면도를 도시한 것이다. 도 7의 (C) 및 (D)는 각각 도 1의 (B) 및 (C)의 트랜지스터(100)의 다른 변형예의 단면도를 도시한 것이다.
산화물 반도체막(108)이 3층 구조를 갖는 점을 제외하면, 도 7의 (A) 및 (B)의 트랜지스터(100A)는 도 1의 (B) 및 (C)의 트랜지스터(100)와 같은 구조를 갖는다. 구체적으로는, 트랜지스터(100A)의 산화물 반도체막(108)은 산화물 반도체막(108a), 산화물 반도체막(108b), 및 산화물 반도체막(108c)을 포함한다.
산화물 반도체막(108)이 2층 구조를 갖는 점을 제외하면, 도 7의 (C) 및 (D)의 트랜지스터(100B)는 도 1의 (B) 및 (C)의 트랜지스터(100)와 같은 구조를 갖는다. 구체적으로는, 트랜지스터(100B)의 산화물 반도체막(108)은 산화물 반도체막(108a) 및 산화물 반도체막(108b)을 포함한다.
여기서, 산화물 반도체막(108a, 108b, 및 108c), 및 산화물 반도체막(108b 및 108c)과 접촉되는 절연막을 포함하는 밴드 구조에 대하여 도 8의 (A) 및 (B)를 참조하여 설명한다.
도 8의 (A)는 절연막(107), 산화물 반도체막(108a, 108b, 및 108c), 및 절연막(114)을 포함하는 적층의 두께 방향의 밴드 구조의 예를 나타낸 것이다. 도 8의 (B)는 절연막(107), 산화물 반도체막(108b 및 108c), 및 절연막(114)을 포함하는 적층의 두께 방향의 밴드 구조의 예를 나타낸 것이다. 이해하기 쉽게 하기 위하여, 절연막(107), 산화물 반도체막(108a, 108b, 및 108c), 및 절연막(114) 각각의 전도대 하단의 에너지 준위(Ec)를 밴드 구조에 나타낸다.
도 8의 (A)의 밴드 구조에서, 절연막(107) 및 절연막(114) 각각으로서 산화 실리콘막을 사용하고, 산화물 반도체막(108a)으로서 In:Ga:Zn=1:3:2의 금속 원소의 원자비를 갖는 금속 산화물 타깃을 사용하여 형성된 산화물 반도체막을 사용하고, 산화물 반도체막(108b)으로서 In:Ga:Zn=1:1:1의 금속 원소의 원자비를 갖는 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하고, 산화물 반도체막(108c)으로서 In:Ga:Zn=1:3:2의 금속 원소의 원자비를 갖는 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용한다.
도 8의 (B)의 밴드 구조에서, 절연막(107) 및 절연막(114) 각각으로서 산화 실리콘막을 사용하고, 산화물 반도체막(108b)으로서 In:Ga:Zn=1:1:1의 금속 원소의 원자비를 갖는 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하고, 산화물 반도체막(108c)으로서 In:Ga:Zn=1:3:2의 금속 원소의 원자비를 갖는 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용한다.
도 8의 (A) 및 (B)에 도시된 바와 같이, 산화물 반도체막(108a)과 산화물 반도체막(108b) 사이 및 산화물 반도체막(108b)과 산화물 반도체막(108c) 사이에서 전도대 하단의 에너지 준위가 서서히 변화된다. 바꿔 말하면, 전도대 하단의 에너지 준위가 연속적으로 변화 또는 연속적으로 접속된다. 이러한 밴드 구조를 얻기 위하여, 산화물 반도체막(108a)과 산화물 반도체막(108b) 사이의 계면 또는 산화물 반도체막(108b)과 산화물 반도체막(108c) 사이의 계면에, 트랩 중심 또는 재결합 중심 등 결함 상태를 형성하는 불순물이 존재하지 않는다.
산화물 반도체막(108a)과 산화물 반도체막(108b) 사이 및 산화물 반도체막(108b)과 산화물 반도체막(108c) 사이의 연속 접합을 형성하기 위해서는 로드록 체임버가 제공된 멀티 체임버 퇴적 장치(스퍼터링 장치)를 사용하여 막들을 대기에 노출시키지 않고 연속하여 형성할 필요가 있다.
도 8의 (A) 또는 (B)의 밴드 구조에서, 산화물 반도체막(108b)이 웰(well)로서 기능하고, 이 적층 구조를 갖는 트랜지스터에서 산화물 반도체막(108b)에 채널 영역이 형성된다.
또한, 산화물 반도체막과 절연막 사이의 계면에서 또는 그 계면 근방에, 불순물 또는 결함으로 인한 트랩 상태가 형성될 수 있다. 산화물 반도체막(108a) 및/또는 산화물 반도체막(108c)을 제공함으로써, 채널 영역이 형성되는 산화물 반도체막(108b)으로부터 트랩 상태가 멀리 떨어질 수 있다.
또한, 트랩 상태의 에너지 준위가 산화물 반도체막(108b)의 전도대 하단의 에너지 준위(Ec)보다 낮은 경우, 트랩 상태에 전자가 축적되기 쉽다. 트랩 상태에 전자가 축적될 때, 전자는 음의 고정 전하가 되어, 트랜지스터의 문턱 전압은 양의 방향으로 시프트된다. 따라서, 트랩 상태의 에너지 준위가 산화물 반도체막(108b)의 전도대 하단의 에너지 준위(Ec)보다 높은 것이 바람직하다. 이러한 구조는, 트랩 상태에 전자가 축적되는 것을 억제한다. 결과적으로, 트랜지스터의 온 상태 전류 및 전계 효과 이동도를 향상시킬 수 있다.
도 8의 (A) 및 (B)에서, 산화물 반도체막(108a) 및 산화물 반도체막(108c) 각각의 전도대 하단의 에너지 준위는 산화물 반도체막(108b)보다 진공 준위에 가깝다. 대표적으로는, 산화물 반도체막(108b)의 전도대 하단과 산화물 반도체막(108a) 및 산화물 반도체막(108c) 각각의 전도대 하단 사이의 에너지 준위의 차이는 0.15eV 이상 또는 0.5eV 이상 및 2eV 이하 또는 1eV 이하이다. 즉, 산화물 반도체막(108b)의 전자 친화력과 산화물 반도체막(108a) 및 산화물 반도체막(108c) 각각의 전자 친화력 사이의 차이는 0.15eV 이상 또는 0.5eV 이상 및 2eV 이하 또는 1eV 이하이다.
이러한 구조에서, 산화물 반도체막(108b)은 전류의 주된 경로로서 기능하며 채널 영역으로서 기능한다. 또한, 산화물 반도체막(108a) 및 산화물 반도체막(108c)은 각각 채널 영역이 형성되는 산화물 반도체막(108b)에 포함되는 금속 원소 중 하나 이상을 포함하기 때문에, 산화물 반도체막(108a)과 산화물 반도체막(108b) 사이의 계면 또는 산화물 반도체막(108b)과 산화물 반도체막(108c) 사이의 계면에서 계면 산란이 일어나기 어렵다. 따라서, 그 계면에서는 캐리어의 이동이 저해되지 않기 때문에, 트랜지스터의 전계 효과 이동도가 높아질 수 있다.
산화물 반도체막(108a) 및 산화물 반도체막(108c) 각각이 채널 영역의 일부로서 기능하는 것을 방지하기 위해서는, 산화물 반도체막(108a) 및 산화물 반도체막(108c)에 도전율이 충분히 낮은 재료를 사용한다. 또는, 산화물 반도체막(108a) 및 산화물 반도체막(108c)에는 전자 친화력(진공 준위와 전도대 하단의 에너지 준위의 차이)이 산화물 반도체막(108b)보다 작고, 전도대 하단의 에너지 준위가 산화물 반도체막(108b)의 전도대 하단 에너지 준위와 차분(밴드 오프셋)을 갖는 재료를 사용한다. 또한, 드레인 전압의 값에 기인하는 문턱 전압들 사이의 차이가 생기는 것을 억제하기 위해서는 전도대 하단의 에너지 준위가 산화물 반도체막(108b)의 전도대 하단의 에너지 준위보다 0.2eV 이상, 바람직하게는 0.5eV 이상 진공 준위에 가까운 재료를 사용하여 산화물 반도체막(108a) 및 산화물 반도체막(108c)을 형성하는 것이 바람직하다.
산화물 반도체막(108a) 및 산화물 반도체막(108c)은 스피넬 결정 구조를 갖지 않는 것이 바람직하다. 이것은 산화물 반도체막(108a) 및 산화물 반도체막(108c)이 스피넬 결정 구조를 가지면, 스피넬 결정 구조와 또 다른 영역 사이의 계면에서 산화물 반도체막(108b)으로 도전막(112a) 및 도전막(112b)의 구성 원소가 확산될 수 있기 때문이다. 또한, 산화물 반도체막(108a) 및 산화물 반도체막(108c) 각각이 후술하는 CAAC-OS인 것이 바람직하고, 이 경우 도전막(112a) 및 도전막(112b)의 구성 원소, 예를 들어, 구리 원소에 대한 높은 블로킹성이 얻어진다.
산화물 반도체막(108a) 및 산화물 반도체막(108c) 각각의 두께는, 도전막(112a) 및 도전막(112b)의 구성 원소가 산화물 반도체막(108b)으로 확산되는 것을 억제할 수 있는 두께 이상이고, 절연막(114)으로부터 산화물 반도체막(108b)으로의 산소의 공급을 억제하는 두께 미만이다. 예를 들어, 산화물 반도체막(108a) 및 산화물 반도체막(108c) 각각의 두께가 10nm 이상이면 도전막(112a) 및 도전막(112b)의 구성 원소의 산화물 반도체막(108b)으로의 확산이 억제될 수 있다. 산화물 반도체막(108a) 및 산화물 반도체막(108c) 각각의 두께를 100nm 이하로 하면, 절연막(114) 및 절연막(116)으로부터 산화물 반도체막(108b)에 효과적으로 산소를 공급할 수 있다.
산화물 반도체막(108a) 및 산화물 반도체막(108c)이 각각 원소 M(M은 Ti, Ga, Sn, Y, Zr, La, Ce, Nd, 또는 Hf)의 원자비가 In보다 높은 In-M-Zn 산화물일 때, 산화물 반도체막(108a) 및 산화물 반도체막(108c) 각각의 에너지 갭을 크게, 전자 친화력을 작게 할 수 있다. 따라서, 산화물 반도체막(108a) 및 산화물 반도체막(108c) 각각과 산화물 반도체막(108b) 사이의 전자 친화력의 차이를 원소 M의 비율에 의하여 제어하여도 좋다. 또한, Ti, Ga, Sn, Y, Zr, La, Ce, Nd, 또는 Hf 각각이 산소와의 결합이 강한 금속 원소이기 때문에 Ti, Ga, Sn, Y, Zr, La, Ce, Nd, 또는 Hf의 원자비가 In보다 높은 산화물 반도체막에서 산소 빈자리가 생기기 어려워진다.
산화물 반도체막(108a) 및 산화물 반도체막(108c)에 In-M-Zn 산화물이 사용될 때, Zn 및 O를 고려하지 않는 In 및 M의 비율은 이하와 같다: In의 원자비가 50atomic% 미만 및 M의 원자비가 50atomic%보다 큰 것이 바람직하고, In의 원자 비율이 25atomic% 미만 및 M의 원자 비율이 75atomic%보다 큰 것이 더 바람직하다. 또는, 산화물 반도체막(108a) 및 산화물 반도체막(108c) 각각으로서 산화 갈륨막을 사용하여도 좋다.
또한, 산화물 반도체막(108a, 108b, 및 108c) 각각이 In-M-Zn 산화물인 경우, 산화물 반도체막(108a) 및 산화물 반도체막(108c) 각각의 M의 원자의 비율이 산화물 반도체막(108b)보다 높다. 대표적으로, 산화물 반도체막(108a) 및 산화물 반도체막(108c) 각각의 M 원자의 비율은, 산화물 반도체막(108b)의 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상 높다.
또한, 산화물 반도체막(108a, 108b, 및 108c)이 각각 In-M-Zn 산화물인 경우, 산화물 반도체막(108b)이 원자비 In:M:Zn=x 1:y 1:z 1을 갖고 산화물 반도체막(108a) 및 산화물 반도체막(108c)이 각각 원자비 In:M:Zn=x 2:y 2:z 2을 가지면, y 2/x 2가 y 1/x 1보다 크고, 바람직하게는 y 2/x 2가 y 1/x 1의 1.5배 이상 크고, 더 바람직하게는 y 2/x 2가 y 1/x 1의 2배 이상 크고, 더 바람직하게는 y 2/x 2가 y 1/x 1의 3배 이상 또는 4배 이상 크다. 이때, 산화물 반도체막(108b)을 포함하는 트랜지스터의 안정된 전기 특성을 달성할 수 있기 때문에, 산화물 반도체막(108b)에서 y 1이 x 1 이상인 것이 바람직하다. 그러나, y 1이 x 1의 3배 이상일 때, 산화물 반도체막(108b)을 포함하는 트랜지스터의 전계 효과 이동도가 저하된다. 따라서, y 1은 x 1의 3배 미만이면 바람직하다.
산화물 반도체막(108b)이 In-M-Zn 산화물이고 금속 원소의 원자비 In:M:Zn=x 1:y 1:z 1의 타깃이 산화물 반도체막(108b)을 퇴적하기 위하여 사용되는 경우, x 1/y 1은 바람직하게는 1/3 이상 6 이하, 더 바람직하게는 1 이상 6 이하이고, z 1/y 1은 바람직하게는 1/3 이상 6 이하, 더 바람직하게는 1 이상 6 이하이다. 또한, z 1/y 1이 1 이상 6 이하일 때, 산화물 반도체막(108b)으로서 후술하는 CAAC-OS가 형성되기 쉽다. 타깃의 금속 원소의 원자비의 대표적인 예로서는, In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, 및 In:M:Zn=3:1:2이다.
산화물 반도체막(108a) 및 산화물 반도체막(108c)이 각각 In-M-Zn 산화물이고 금속 원소의 원자비 In:M:Zn=x 2:y 2:z 2의 타깃이 산화물 반도체막(108a) 및 산화물 반도체막(108c)을 퇴적하기 위하여 사용되는 경우, x 2/y 2는 x 1/y 1 미만이 바람직하고, z 2/y 2는 바람직하게는 1/3 이상 6 이하, 더 바람직하게는 1 이상 6 이하이다. 인듐에 대한 M의 원자비가 높으면, 산화물 반도체막(108a) 및 산화물 반도체막(108c)의 에너지 갭을 크게 할 수 있고 전자 친화력을 작게 할 수 있기 때문에, y 2/x 2를 3 이상 또는 4 이상으로 하는 것이 바람직하다. 타깃의 금속 원소의 원자비의 대표적인 예는 In:M:Zn=1:3:2, In:M:Zn=1:3:4, In:M:Zn=1:3:5, In:M:Zn=1:3:6, In:M:Zn=1:4:2, In:M:Zn=1:4:4, In:M:Zn=1:4:5, 및 In:M:Zn=1:5:5를 포함한다.
또한, 산화물 반도체막(108a) 및 산화물 반도체막(108c)이 각각 In-M 산화물인 경우, M으로서 2가의 금속 원소(예를 들어, 아연)를 포함하지 않으면, 스피넬 결정 구조를 포함하지 않는 산화물 반도체막(108a) 및 산화물 반도체막(108c)을 형성할 수 있다. 또한, 산화물 반도체막(108a) 및 산화물 반도체막(108c)으로서는, 예를 들어, In-Ga 산화물막을 사용할 수 있다. 예를 들어, In-Ga 금속 산화물 타깃(In:Ga=7:93)을 사용하여 스퍼터링법에 의하여 In-Ga 산화물막을 형성할 수 있다. DC 방전을 이용한 스퍼터링법으로 산화물 반도체막(108a) 및 산화물 반도체막(108c)을 퇴적하기 위해서는, In:M의 원자비를 x:y로 가정하면, y/(x+y)는 바람직하게는 0.96 이하, 더 바람직하게는 0.95 이하, 예를 들어 0.93이다.
산화물 반도체막(108a, 108b, 및 108c) 각각에서, 상기 원자 비율에서의 원자의 비율은 오차로서 ±40% 범위 내에서 변동된다.
본 실시형태의 트랜지스터의 구조들을 서로 자유롭게 조합하는 것이 가능하다.
<반도체 장치의 제작 방법 1>
다음에, 본 발명의 일 형태의 반도체 장치인 도 1의 (A) 내지 (C)에서의 트랜지스터(100)를 제작하기 위한 방법에 대하여 도 9의 (A) 내지 (D) 및 도 10의 (A) 내지 (D)를 참조하여 이하에서 자세히 설명한다.
트랜지스터(100)에 포함된 막(즉, 절연막, 산화물 반도체막, 및 도전막 등)은 스퍼터링법, 화학 증착(CVD)법, 진공 증착법, 및 펄스 레이저 증착(PLD)법 중의 어느 것을 이용하여 형성될 수 있다. 또는, 도포법 또는 인쇄법을 이용할 수 있다. 스퍼터링법 및 PECVD법이 막 형성 방법의 대표적인 예이지만, 열 CVD법을 이용하여도 좋다. 열 CVD법으로서 예를 들어 MOCVD법을 이용하여도 좋다.
열 CVD법에 의한 퇴적은 체임버 내의 압력을 대기압 또는 감압으로 설정하고, 원료 가스와 산화제를 동시에 체임버에 공급하고, 기판 근방 또는 기판 위에서 서로 반응시키는 식으로 수행하여도 좋다. 따라서, 퇴적에서 플라스마가 발생되지 않으므로, 열 CVD법은 플라스마 대미지로 인한 결함이 생기지 않는다는 이점을 갖는다.
ALD 방법에 의한 퇴적은, 퇴적 체임버 내의 압력을 대기압 또는 감압으로 설정하고, 반응을 위한 원료 가스를 퇴적 체임버에 순차적으로 도입하고, 그리고 가스 도입의 순서를 반복함으로써 수행할 수 있다. 예를 들어, 각 스위칭 밸브(고속 밸브라고도 함)에 의하여 전환함으로써 2종류 이상의 원료 가스를 순차적으로 체임버에 공급한다. 예를 들어, 제 1 원료 가스를 도입하고, 원료 가스가 혼합되지 않도록 제 1 원료 가스의 도입과 동시에 또는 그 후에 불활성 가스(예를 들어, 아르곤 또는 질소) 등을 도입하고 나서, 제 2 원료 가스를 도입한다. 또한, 제 1 원료 가스와 불활성 가스를 동시에 도입하는 경우에는, 불활성 가스는 캐리어 가스로서 기능하고, 제 2 원료 가스의 도입과 동시에 불활성 가스를 도입하여도 좋다. 또는, 불활성 가스를 도입하는 것 대신에 진공 배기에 의하여 제 1 원료 가스를 배출하고 나서, 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판의 표면에 흡착되어 제 1 단원자층을 형성하고 나서; 제 2 원료 가스를 도입하여 제 1 단원자층과 반응시키고; 그 결과, 제 2 단원자층이 제 1 단원자층 위에 적층되어 박막이 형성된다.
가스 도입 절차를 원하는 두께가 얻어질 때까지 복수회 반복함으로써, 단차 피복성이 우수한 박막을 형성할 수 있다. 박막의 두께는 가스 도입 절차의 반복 횟수에 의하여 조절될 수 있기 때문에, ALD법은 막 두께를 정밀하게 조절할 수 있어 미세한 트랜지스터를 제작하는 데 적합하다.
우선, 기판(102) 위에 도전막을 형성하고 리소그래피 공정 및 에칭 공정을 통하여 가공하여, 제 1 게이트 전극으로서 기능하는 도전막(104)을 형성한다. 그리고, 도전막(104) 위에 제 1 게이트 절연막으로서 기능하는 절연막(106) 및 절연막(107)을 형성한다(도 9의 (A) 참조).
제 1 게이트 전극으로서 기능하는 도전막(104)은 스퍼터링법, CVD법, 진공 증착법, 또는 PLD법으로 형성할 수 있다. 또는 도포법 또는 인쇄법을 이용할 수 있다. 대표적인 퇴적 방법은 스퍼터링법 및 PECVD법이지만, 상술한 MOCVD법 등의 열 CVD법, 또는 ALD법을 이용하여도 좋다.
본 실시형태에서는, 기판(102)으로서 유리 기판을 사용하고, 제 1 게이트 전극으로서 기능하는 도전막(104)으로서 두께 100nm의 텅스텐막을 스퍼터링법으로 형성한다.
제 1 게이트 절연막으로서 기능하는 절연막(106) 및 절연막(107)은 스퍼터링법, PECVD법, 열 CVD법, 진공 증착법, PLD법 등에 의하여 형성될 수 있다. 본 실시형태에서, PECVD법에 의하여, 두께 400nm의 질화 실리콘막이 절연막(106)으로서 형성되고, 두께 50nm의 산화질화 실리콘막이 절연막(107)으로서 형성된다.
또한, 절연막(106)은 질화 실리콘막의 적층 구조를 가질 수 있다. 구체적으로는, 절연막(106)은 제 1 질화 실리콘막, 제 2 질화 실리콘막, 및 제 3 질화 실리콘막의 3층 구조를 가질 수 있다. 이 3층 구조의 예로서는 이하와 같다.
예를 들어 제 1 질화 실리콘막은, 유량 200sccm의 실레인, 유량 2000sccm의 질소, 및 유량 100sccm의 암모니아 가스를 원료 가스로서 PECVD 장치의 반응 체임버에 공급하고, 반응 체임버 내의 압력을 100Pa로 제어하고, 27.12MHz의 고주파 전원을 이용하여 2000W의 전력을 공급하는 조건하에서, 두께 50nm를 갖도록 형성될 수 있다.
제 2 질화 실리콘막은 유량 200sccm의 실레인, 유량 2000sccm의 질소, 및 유량 2000sccm의 암모니아 가스를 원료 가스로서 PECVD 장치의 반응실에 공급하고, 반응실 내의 압력을 100Pa로 제어하고, 27.12MHz의 고주파 전원을 이용하여 2000W의 전력을 공급하는 조건하에서 두께 300nm를 갖도록 형성할 수 있다.
제 3 질화 실리콘막은 유량 200sccm의 실레인 및 유량 5000sccm의 질소를 원료 가스로서 PECVD 장치의 반응 체임버에 공급하고, 반응 체임버 내의 압력을 100Pa로 제어하고, 27.12MHz의 고주파 전원을 이용하여 2000W의 전력을 공급하는 조건하에서 두께 50nm를 갖도록 형성하였다.
또한, 제 1 질화 실리콘막, 제 2 질화 실리콘막, 및 제 3 질화 실리콘막은 각각 350℃의 기판 온도에서 형성되었다.
절연막(106)을 질화 실리콘막의 3층 구조를 가질 때, 예를 들어, 도전막(104)으로서 구리(Cu)를 포함하는 도전막을 사용하는 경우에, 이하의 효과를 얻을 수 있다.
제 1 질화 실리콘막은, 도전막(104)으로부터의 구리(Cu) 원소의 확산을 억제할 수 있다. 제 2 질화 실리콘막은 수소를 방출하는 기능을 갖고, 게이트 절연막으로서 기능하는 절연막의 내전압을 향상시킬 수 있다. 제 3 질화 실리콘막은 소량의 수소를 방출하고 제 2 질화 실리콘막으로부터 방출되는 수소의 확산을 억제할 수 있다.
절연막(107)은 나중에 형성되는 산화물 반도체막(108)과의 계면 특성을 향상시키기 위하여 산소를 포함한 절연막인 것이 바람직하다.
다음에, 절연막(107) 위에 산화물 반도체막(108)을 형성한다(도 9의 (B) 참조).
본 실시형태에서는, In-Ga-Zn 금속 산화물 타깃(In:Ga:Zn=1:1:1.2의 원자비를 가짐)을 사용하여 스퍼터링법으로 산화물 반도체막을 형성하고, 이 산화물 반도체막 위에 리소그래피 공정에 의하여 마스크를 형성하고, 산화물 반도체막을 원하는 형상으로 가공함으로써 섬 형상의 산화물 반도체막(108)을 형성한다.
산화물 반도체막(108)의 형성 후, 가열 처리는 150℃ 이상 기판의 변형점 미만의 온도, 바람직하게는 200℃ 이상 450℃ 이하, 더 바람직하게는 300℃ 이상 450℃ 이하의 온도에서 수행하여도 좋다. 여기서 수행된 가열 처리는 산화물 반도체막의 순도를 향상시키는 처리의 일종으로서 기능하고, 산화물 반도체막(108)에 포함되는 수소, 물 등을 저감시킬 수 있다. 또한, 수소, 물 등의 저감을 목적으로 한 가열 처리는 산화물 반도체막(108)을 섬 형상으로 가공하기 전에 수행하여도 좋다.
산화물 반도체막(108)에 수행되는 가열 처리에는 전기로, RTA 장치 등을 사용할 수 있다. RTA 장치를 사용하여, 가열 시간이 짧다면 기판의 변형점 이상의 온도에서 가열 처리를 수행할 수 있다. 따라서, 가열 처리 시간은 단축할 수 있다.
또한, 산화물 반도체막(108)에 수행되는 가열 처리는, 질소, 산소, 초건조 공기(물 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하인 공기), 또는 희가스(아르곤 또는 헬륨 등)의 분위기하에서 수행하여도 좋다. 질소, 산소, 초건조 공기, 또는 희가스의 분위기는 수소, 및 물 등을 포함하지 않는 것이 바람직하다. 또한, 질소 분위기 또는 희가스 분위기에서 가열 처리가 수행된 후, 산소 분위기 또는 초건조 공기 분위기에서 가열 처리를 추가로 수행하여도 좋다. 이 결과, 산화물 반도체막으로부터 수소, 및 물 등이 방출될 수 있고, 동시에 산화물 반도체막에 산소를 공급할 수 있다. 그 결과, 산화물 반도체막 내의 산소 빈자리량을 저감시킬 수 있다.
스퍼터링법으로 산화물 반도체막(108)을 형성하는 경우, 스퍼터링 가스로서, 희가스(대표적으로는 아르곤), 산소, 또는 희가스와 산소의 혼합 가스를 적절히 사용한다. 희가스와 산소의 혼합 가스를 사용하는 경우, 희가스에 대한 산소의 비율을 높이는 것이 바람직하다. 또한, 스퍼터링 가스의 순도를 향상시키는 것도 필요하다. 예를 들어, 스퍼터링 가스로서 사용되는 산소 가스 또는 아르곤 가스로서, 이슬점이 -40℃ 이하, 바람직하게는 -80℃ 이하, 더 바람직하게는 -100℃ 이하, 더 바람직하게는 -120℃ 이하이도록 고순도화된 가스를 사용함으로써, 산화물 반도체막(108)에 수분 등이 들어가는 것을 최소한으로 할 수 있다.
스퍼터링법으로 산화물 반도체막(108)을 형성하는 경우, 스퍼터링 장치에서의 체임버는 산화물 반도체막(108)에 있어 불순물로서 기능하는 물 등을 가능한 한 제거하기 위하여 크라이오펌프(cryopump)와 같은 흡착 진공 배기 펌프로 고진공 상태(5×10-7Pa 내지 1×10-4Pa 정도까지)로 배출하는 것이 바람직하다. 또는, 터보 분자 펌프 및 콜드 트랩을 조합하여 가스, 특히 탄소 또는 수소를 포함하는 가스가 배기 시스템으로부터 체임버 내로 역류하는 것을 방지하는 것이 바람직하다.
다음에, 절연막(107) 및 산화물 반도체막(108) 위에 소스 전극 및 드레인 전극으로서 기능하는 도전막(112a) 및 도전막(112b)을 형성한다(도 9의 (C) 참조).
본 실시형태에서는, 도전막(112a) 및 도전막(112b)이 다음과 같이 형성된다: 두께 50nm의 텅스텐막과 두께 400nm의 알루미늄막의 적층을 스퍼터링법으로 형성하고, 이 적층 위에 리소그래피 공정을 통하여 마스크를 형성하고, 이 적층을 원하는 형상으로 가공한다. 본 실시형태에서 도전막(112a) 및 도전막(112b) 각각이 2층 구조를 가지지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 도전막(112a) 및 도전막(112b) 각각은 두께 50nm의 텅스텐막, 두께 400nm의 알루미늄막, 두께 100nm의 타이타늄막의 3층 구조를 가져도 좋다.
도전막(112a) 및 도전막(112b)을 형성한 후에, 산화물 반도체막(108)의 표면(백 채널 측)을 세정하여도 좋다. 이 세정은 예를 들어, 인산 등의 약액을 사용하여 수행되어도 좋다. 인산 등의 약액을 사용한 세정에 의하여, 산화물 반도체막(108)의 표면에 부착된 불순물(예를 들어, 도전막(112a) 및 도전막(112b)에 포함되는 원소)을 제거할 수 있다.
또한, 도전막(112a) 및 도전막(112b)의 형성 단계 및/또는 세정 단계에서, 산화물 반도체막(108)의 일부에 오목부가 형성되는 경우가 있다.
이상의 공정을 거쳐 트랜지스터(100)가 제작된다.
다음에, 트랜지스터(100) 위, 구체적으로는 트랜지스터(100)의 산화물 반도체막(108) 및 도전막(112a) 및 도전막(112b) 위에 트랜지스터(100)의 보호 절연막으로서 기능하는 절연막(114) 및 절연막(116)을 형성한다(도 9의 (D) 참조).
또한, 절연막(114)을 형성한 후, 대기에 노출시키지 않으면서 연속적으로 절연막(116)을 형성하는 것이 바람직하다. 절연막(114)이 형성된 후에는, 절연막(116)이 대기에 노출되지 않고 원료 가스의 유량, 압력, 고주파 전력, 및 기판 온도 중 적어도 하나를 조절함으로써 연속적으로 형성되어, 절연막(114)과 절연막(116) 사이의 계면에서 대기 성분에 기인하는 불순물의 농도가 감소될 수 있고, 절연막(114)과 절연막(116)에서의 산소가 산화물 반도체막(108)으로 이동될 수 있고, 따라서 산화물 반도체막(108)에서의 산소 빈자리의 양이 감소될 수 있다.
예를 들어, 절연막(114)으로서, PECVD법을 이용하여 산화질화 실리콘막을 형성할 수 있다. 이 경우, 원료 가스로서는, 실리콘을 포함한 퇴적성 가스, 및 산화성 가스를 사용하는 것이 바람직하다. 실리콘을 포함한 퇴적성 가스의 대표적인 예로서는, 실레인, 다이실레인, 트라이실레인, 및 플루오린화 실레인이 포함된다. 산화성 가스의 예로서는 일산화이질소 및 이산화질소를 포함한다. 질소를 포함하며 결함 수가 적은 절연막을, 퇴적성 가스에 대한 산화성 가스의 비율이 20배보다 크고 100배 미만, 바람직하게는 40배 이상 80배 이하이고, 처리 체임버 내의 압력이 100Pa 미만, 바람직하게는 50Pa 이하인 조건하에서 PECVD법에 의하여 절연막(114)으로서 형성할 수 있다.
본 실시형태에서, 절연막(114)으로서 산화질화 실리콘막이, 기판(102)을 온도 220℃로 유지하고, 유량 50sccm의 실레인 및 유량 2000sccm의 일산화이질소를 원료 가스로서 사용하고, 처리 체임버 내의 압력이 20Pa이고, 13.56MHz에서 100W의 고주파 전력(전력 밀도로서는 1.6×10-2W/cm2)이 평행판 전극에 공급되는 조건하에서 PECVD법으로 형성된다.
절연막(116)으로서는 산화 실리콘막 또는 산화질화 실리콘막이, PECVD 장치의 진공 배기된 처리 체임버 내에 배치된 기판을 180℃ 이상 280℃ 이하, 바람직하게는 200℃ 이상 240℃ 이하의 온도로 유지하고, 처리 체임버에 원료 가스를 도입하여 압력이 100Pa 이상 250Pa 이하, 바람직하게는 100Pa 이상 200Pa 이하이고, 처리 체임버에 제공되는 전극에 0.17W/cm2 이상 0.5W/cm2 이하, 바람직하게는 0.25W/cm2 이상 0.35W/cm2 이하의 고주파 전력을 공급하는 조건하에서 형성된다.
절연막(116)의 퇴적 조건으로서, 상기 압력의 처리 체임버에 상기 전력 밀도의 고주파 전력을 공급하여, 플라스마 내의 원료 가스의 분해 효율이 높아지고, 산소 라디칼이 증가하고, 원료 가스의 산화가 촉진되며, 따라서 절연막(116)의 산소 함유량이 화학량론적 조성보다 높아진다. 한편, 상기 온도 범위 내의 기판 온도에서 형성되는 막에서, 실리콘과 산소 사이의 결합이 약하고, 그에 따라, 이후의 단계에서의 가열 처리에 의하여 막 내의 산소의 일부가 방출된다. 따라서, 화학량론적 조성보다 산소를 과잉으로 포함하고 가열에 의하여 산소의 일부가 방출되는 산화물 절연막을 형성할 수 있다.
또한, 절연막(116)의 형성 단계에서, 절연막(114)이 산화물 반도체막(108)의 보호막으로서 기능한다. 따라서, 산화물 반도체막(108)에 대한 대미지를 저감하면서, 전력 밀도가 높은 고주파 전력을 사용하여 절연막(116)을 형성할 수 있다.
또한, 절연막(116)의 퇴적 조건에서, 산화성 가스에 대한 실리콘을 포함한 퇴적성 가스의 유량이 증가될 때, 절연막(116)의 결함 수를 저감시킬 수 있다. 대표적으로는, 결함 수가 적은, 즉, ESR 측정에 의하여, 실리콘의 댕글링 본드에서 유래하는 g=2.001에 나타나는 신호의 스핀 밀도가 6×1017spins/cm3 미만, 바람직하게는 3×1017spins/cm3 이하이고, 더 바람직하게는 1.5×1017spins/cm3 이하인 산화물 절연층을 형성하는 것이 가능하다. 이 결과 트랜지스터의 신뢰성을 향상시킬 수 있다.
또한, 절연막(114) 및 절연막(116)을 형성한 후에 가열 처리를 수행하여도 좋다. 이 가열 처리에 의하여, 절연막(114) 및 절연막(116)에 포함되는 질소 산화물을 저감할 수 있다. 상기 가열 처리에 의하여, 절연막(114) 및 절연막(116)에 포함된 산소의 일부를 산화물 반도체막(108)으로 이동시킬 수 있어, 산화물 반도체막(108)에 포함된 산소 빈자리량을 저감할 수 있다.
절연막(114) 및 절연막(116)에 수행되는 가열 처리의 온도는 대표적으로 150℃ 이상 400℃ 이하, 바람직하게는 300℃ 이상 400℃ 이하, 더 바람직하게는 320℃ 이상 370℃ 이하이다. 가열 처리는, 질소, 산소, 초건조 공기(물 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하인 공기), 또는 희가스(아르곤, 및 헬륨 등)의 분위기하에서 수행하여도 좋다. 또한, 질소, 산소, 초건조 공기, 또는 희가스에 수소, 및 물 등이 포함되지 않는 것이 바람직한 이 가열 처리에는 전기로, RTA 장치 등을 사용할 수 있다.
본 실시형태에서는, 질소 및 산소 분위기에서, 350℃, 1시간 동안 가열 처리를 수행한다.
다음, 산소의 방출을 억제하는 기능을 갖는 막(130)은 절연막(116) 위에 형성한다(도 10의 (A) 참조).
산소의 방출을 억제하는 기능을 갖는 막(130)은 인듐을 포함하는 도전막 또는 인듐을 포함하는 반도체막을 사용하여 형성될 수 있다.
본 실시형태에서, 산소의 방출을 억제하는 기능을 갖는 막(130)으로서, 두께 5nm의 ITSO막을 스퍼터링 장치로 형성한다. 또한, 막(130)의 두께는, 1nm 이상 20nm 이하, 또는 2nm 이상 10nm 이하로 하면, 산소를 적합하게 투과시키고, 산소의 방출을 억제할 수 있어, 바람직하다.
이어서, 막(130)을 통하여 절연막(114) 및 절연막(116) 및 산화물 반도체막(108)에 산소(139)를 첨가한다(도 10의 (B) 참조).
막(130)을 통하여 절연막(114) 및 절연막(116) 및 산화물 반도체막(108)에 산소(139)를 첨가하는 방법으로서는, 이온 도핑법, 이온 주입법, 플라스마 처리 등을 들 수 있다.
산소(139)를 첨가할 때 기판 측에 바이어스 전압을 인가함으로써, 산소(139)를 절연막(114) 및 절연막(116) 및 산화물 반도체막(108)에 효과적으로 첨가할 수 있다. 애싱 장치를 사용하고, 예를 들어, 애싱 장치의 기판 측에 인가된 바이어스 전압의 전력 밀도를 바이어스 전압으로서 1W/cm2 이상 5W/cm2 이하로 할 수 있다. 산소(139)를 첨가할 때의 기판 온도는, 실온 이상 300℃ 이하, 바람직하게는 100℃ 이상 250℃ 이하이며, 절연막(114) 및 절연막(116)에 산소를 효율적으로 첨가할 수 있다.
절연막(116) 위에 막(130)을 제공하여 산소를 첨가할 때, 막(130)은 절연막(116)으로부터 산소가 방출되는 것을 억제하는 보호막으로서 기능한다. 따라서, 절연막(114) 및 절연막(116) 및 산화물 반도체막(108)에 다량의 산소를 첨가할 수 있다.
플라스마 처리에 의하여 산소를 도입하는 경우, 마이크로파로 산소를 여기하여 고밀도 산소 플라스마를 발생시킴으로써, 절연막(116)으로의 산소 도입량을 증가시킬 수 있다.
다음에, 산소의 방출을 억제하는 기능을 갖는 막(130)은 부식제(142)를 사용하여 제거한다(도 10의 (C) 참조).
부식제(142)로서, 산소 방출을 억제하는 기능을 갖는 막(130)을 제거할 수 있는 약액 또는 에칭 가스가 사용된다. 본 실시형태에 있어서는, 부식제(142)로서, 농도가 5%인 옥살산 용액을 사용한다. 또한, 부식제(142)로서는, 농도가 5%인 옥살산 용액을 사용한 후, 농도가 0.5%인 플루오르화 수소산을 사용하여도 좋다. 농도가 0.5%인 플루오르화 수소산을 사용함으로써, 산소의 방출을 억제하는 기능을 갖는 막을 적합하게 제거할 수 있다.
다음에, 절연막(118)을 절연막(116) 위에 형성하여, 도 1의 (A) 내지 (C)의 트랜지스터(100)를 형성한다(도 10의 (D) 참조).
절연막(118)을 PECVD법으로 형성하는 경우, 기판 온도는 300℃ 이상 400℃ 이하로, 바람직하게는 320℃ 이상 370℃ 이하로 설정함으로써, 치밀한 막을 형성할 수 있다.
예를 들어, 절연막(118)으로서 PECVD법에 의하여 질화 실리콘막을 형성하는 경우, 실리콘을 포함한 퇴적성 가스, 질소, 및 암모니아를 원료 가스로서 사용하는 것이 바람직하다. 질소의 양과 비교하여 소량의 암모니아를 사용함으로써, 플라스마에서 암모니아가 분리되어, 활성종이 발생된다. 상기 활성종이, 실리콘을 포함하는 퇴적성 가스에 포함되는 실리콘과 수소 사이의 결합, 및 질소 분자들 사이의 삼중 결합을 절단한다. 그 결과, 실리콘과 질소 사이의 결합이 촉진되고 실리콘과 수소 사이의 결합이 적으며 결함이 적은 치밀한 질화 실리콘막을 형성할 수 있다. 한편, 질소에 대한 암모니아의 양이 많으면, 실리콘을 포함하는 퇴적성 가스의 분해 및 질소의 분해가 촉진되지 않아 실리콘과 수소 사이의 결합이 잔존하고 결함이 증가된 희박한 질화 실리콘막이 형성된다. 따라서, 원료 가스에서, 암모니아에 대한 질소의 유량비는 5 이상 50 이하, 바람직하게는 10 이상 50 이하로 설정된다.
본 실시형태에서는 PECVD 장치로, 실레인, 질소, 및 암모니아를 원료 가스로서 사용하여 절연막(118)으로서 두께 50nm의 질화 실리콘막을 형성한다. 실레인의 유량이 50sccm, 질소의 유량이 5000sccm, 암모니아의 유량이 100sccm이다. 처리 체임버의 압력은 100Pa이고, 기판 온도는 350℃이고, 27.12MHz의 고주파 전원을 이용하여 1000W의 고주파 전력이 평행판 전극에 공급된다. 또한, PECVD 장치는 전극 면적이 6000cm2인 평행 평판 PECVD 장치이고, 공급된 전력을 단위 면적당 전력(전력 밀도)으로 환산하면 1.7×10-1W/cm2이다.
또한, 절연막(118)의 형성 전 또는 절연막(118)의 형성 후에 가열 처리를 수행하여, 절연막(114) 및 절연막(116)에 포함되는 과잉 산소를 산화물 반도체막(108)으로 확산시켜, 산화물 반도체막(108) 내의 산소 빈자리를 채울 수 있다. 또는, 절연막(118)을 가열하여 퇴적시켜, 절연막(114) 및 절연막(116)에 포함되는 과잉 산소를 산화물 반도체막(108)으로 확산시켜, 산화물 반도체막(108) 내의 산소 빈자리를 채울 수 있다. 절연막(118)의 형성 전 또는 형성 후에 수행될 수 있는 가열 처리의 온도는 대표적으로, 150℃ 이상 400℃ 이하, 바람직하게는 300℃ 이상 400℃ 이하, 더 바람직하게는 320℃ 이상 370℃ 이하이다.
상술한 공정을 거쳐, 도 1의 (A) 내지 (C)의 트랜지스터(100)를 제작할 수 있다.
<반도체 장치의 제작 방법 2>
다음에, 본 발명의 일 형태의 반도체 장치인 도 4의 (A) 내지 (C)에서의 트랜지스터(150)를 제작하기 위한 방법에 대하여 도 11의 (A) 내지 (D) 및 도 12의 (A) 및 (B)를 참조하여 이하에서 자세히 설명한다.
먼저, 도 9의 (B)의 단계까지 수행하고, 그 후에는 절연막(107) 및 산화물 반도체막(108) 위에 절연막(114) 및 절연막(116) 및 산소의 방출을 억제하는 기능을 갖는 막(130)을 형성한다(도 11의 (A) 참조).
이어서, 산소의 방출을 억제하는 기능을 갖는 막(130)을 통하여 절연막(114) 및 절연막(116) 및 산화물 반도체막(108)에 산소(139)를 첨가한다(도 11의 (B) 참조).
다음에, 산소의 방출을 억제하는 기능을 갖는 막(130)을, 부식제(142)를 사용하여 제거한다(도 11의 (C) 참조).
다음에, 절연막(116) 위에 리소그래피 공정에 의하여 마스크를 형성하고, 절연막(114) 및 절연막(116)의 원하는 영역에 개구(141a) 및 개구(141b)를 형성한다. 또한, 개구(141a) 및 개구(141b)는 산화물 반도체막(108)에 도달한다(도 11의 (D) 참조).
다음에, 개구(141a) 및 개구(141b)를 덮도록 산화물 반도체막(108) 및 절연막(116) 위에 도전막을 형성하고, 도전막 위에 리소그래피 공정에 의하여 마스크를 형성하고, 도전막을 원하는 형상으로 가공함으로써 도전막(112a) 및 도전막(112b)을 형성한다(도 12의 (A) 참조).
다음에, 절연막(116) 및 도전막(112a) 및 도전막(112b) 위에 절연막(118)을 형성한다(도 12의 (B) 참조).
상술한 공정을 거쳐 도 4의 (A) 내지 (C)의 트랜지스터(150)를 제작할 수 있다.
또한, 도 5의 (A) 내지 (C)의 트랜지스터(160)는, 개구(141a) 및 개구(141b)의 형성에서 산화물 반도체막(108)의 채널 영역 위에 절연막(114) 및 절연막(116)을 남기는 식으로 제작할 수 있다.
<반도체 장치의 제작 방법 3>
다음에, 본 발명의 일 형태의 반도체 장치인 도 6의 (A) 내지 (C)에서의 트랜지스터(170)의 제작 방법에 대하여 도 13의 (A) 내지 (D) 및 도 14의 (A) 내지 (D)를 참조하여 이하에서 자세히 설명한다.
또한 도 13의 (A) 내지 (C) 및 도 14의 (A) 내지 (C)는 각각 제작 공정에서 트랜지스터(170)의 채널 길이 방향의 단면도이고, 도 13의 (B) 및 (D) 및 도 14의 (B) 및 (D)는 각각 제작 공정에서의 트랜지스터(170)의 채널 폭 방향의 단면도이다.
먼저, 도 10의 (D)의 단계까지를 수행한다(도 13의 (A) 및 (B) 참조).
다음에, 절연막(118) 위에 리소그래피 공정에 의하여 마스크를 형성하고, 절연막(114, 116, 및 118)에서 원하는 영역에 개구(142c)를 형성한다. 또한, 절연막(118) 위에 리소그래피 공정에 의하여 마스크를 형성하고, 절연막(106, 107, 114, 116, 및 118)의 원하는 영역에 개구(142a) 및 개구(142b)를 형성한다. 또한, 개구(142c)는 도전막(112b)에 도달한다. 개구(142a) 및 개구(142b)는 도전막(104)에 도달한다(도 13의 (C) 및 (D) 참조).
또한 개구(142a) 및 개구(142b) 및 개구(142c)를 동시에 형성하여도 좋고 또는 상이한 단계로 형성하여도 좋다. 개구(142a) 및 개구(142b) 및 개구(142c)가 동시에 형성되는 경우, 예를 들어, 그레이톤 마스크 또는 하프톤 마스크를 사용할 수 있다.
다음에, 개구(142a) 및 개구(142b) 및 개구(142c)를 덮도록 절연막(118) 위에 도전막(120)을 형성한다(도 14의 (A) 및 (B) 참조).
도전막(120)에는, 예를 들어, 인듐(In), 아연(Zn), 및 주석(Sn) 중 하나를 포함하는 재료를 사용할 수 있다. 특히, 도전막(120)에, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐주석 산화물, 인듐주석 산화물, 인듐아연 산화물, 또는 산화 실리콘을 포함하는 인듐주석 산화물 등의 투광성 도전 재료를 사용할 수 있다. 또한, 도전막(120)을 산소의 방출을 억제하는 기능을 갖는 막(130)과 같은 재료를 사용하여 형성하는 것이 바람직하며, 이 경우 제작 비용을 저감시킬 수 있다.
도전막(120)은 예를 들어, 스퍼터링법으로 형성될 수 있다. 본 실시형태에서, 두께 110nm의 ITSO막이 스퍼터링법으로 형성된다.
다음에, 도전막(120) 위에 리소그래피 공정에 의하여 마스크를 형성하고, 원하는 형상으로 도전막(120)을 가공하여 도전막(120a) 및 도전막(120b)을 형성한다(도 14의 (C) 및 (D) 참조).
상기 공정을 통하여, 도 6의 (A) 내지 (C)의 트랜지스터(170)를 제작할 수 있다.
본 실시형태에서 설명한 구조 및 방법은 다른 실시형태에서 설명한 구조 및 방법 중 어느 것과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 2)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치에 포함되는 산화물 반도체막의 구조에 대하여 이하에서 상세히 설명한다.
산화물 반도체막은 단결정 산화물 반도체막과 비단결정 산화물 반도체막으로 실질적으로 분류된다. 비단결정 산화물 반도체막은 CAAC-OS(c-axis aligned crystalline oxide semiconductor)막, 다결정 산화물 반도체막, 미결정 산화물 반도체막, 및 비정질 산화물 반도체막 등 중 어느 것을 포함한다.
먼저, CAAC-OS막에 대하여 설명한다.
CAAC-OS막은 복수의 c축 배향된 결정부를 갖는 산화물 반도체막 중 하나이다.
투과 전자 현미경(TEM)을 이용하여, CAAC-OS막의 명시야상과 회절 패턴의 복합 분석 이미지(고분해능 TEM 이미지라고도 함)를 관찰한다. 그 결과, 복수의 결정부가 명확하게 관찰된다. 그러나, 고분해능 TEM 이미지에서도 결정부들 사이의 경계, 즉 결정립계는 명확히 관찰되지 않는다. 그러므로, CAAC-OS막에서 결정립계로 인한 전자 이동도의 저하는 일어나기 어렵다.
시료 표면에 실질적으로 평행한 방향으로 관찰된 CAAC-OS막의 고분해능 단면 TEM 이미지에 따르면, 금속 원자가 결정부에서 층상으로 배열되어 있다. 각 금속 원자층은 CAAC-OS막이 형성되는 표면(이하, CAAC-OS막이 형성되는 표면을 형성 표면이라고 함) 또는 CAAC-OS막의 상면을 반영한 형태를 가지며 형성 표면 또는 CAAC-OS막의 상면에 평행하게 배열된다.
한편, 시료 표면에 실질적으로 수직인 방향으로 관찰된 CAAC-OS막의 고분해능 평면 TEM 이미지에 따르면, 금속 원자가 결정부에서 삼각형 또는 육각형의 구성으로 배열되어 있다. 그러나, 상이한 결정부들 사이에서 금속 원자의 배열의 규칙성이 없다.
XRD(X-ray diffraction) 장치를 사용하여 CAAC-OS막의 구조 분석을 수행한다. 예를 들어 InGaZnO4 결정을 포함하는 CAAC-OS막을 out-of-plane법으로 분석하면, 회절각(2θ)이 31° 부근일 때 피크가 자주 나타난다. 이 피크는, InGaZnO4 결정의 (009)면에서 유래하며, CAAC-OS막의 결정이 c축 배향을 가지고, CAAC-OS막의 상면 또는 형성 표면에 실질적으로 수직인 방향으로 c축이 배열되어 있는 것을 가리킨다.
또한, InGaZnO4 결정을 포함하는 CAAC-OS막을 out-of-plane법으로 분석하면, 31° 부근의 2θ의 피크에 더하여, 36° 부근에서도 2θ의 피크가 관찰될 수 있다. 36° 부근의 2θ의 피크는, CAAC-OS막의 일부에 c축 배향을 가지지 않는 결정이 포함되는 것을 가리킨다. CAAC-OS막에서는 31° 부근에 2θ의 피크가 나타나고, 36° 부근에 2θ의 피크가 나타나지 않는 것이 바람직하다.
CAAC-OS막은 불순물 농도가 낮은 산화물 반도체막이다. 불순물은 수소, 탄소, 실리콘, 또는 전이 금속 원소 등, 산화물 반도체막의 주성분 이외의 원소이다. 특히 산화물 반도체막에 포함되는 금속 원소보다 산소에 대한 결합력이 높은 실리콘 등의 원소는, 산화물 반도체막으로부터 산소를 빼앗음으로써 산화물 반도체막의 원자 배열을 흐트러지게 하여 결정성의 저하를 초래한다. 또한, 철 또는 니켈 등의 중금속, 아르곤, 또는 이산화탄소 등은 원자 반경(분자 반경)이 크기 때문에 산화물 반도체막에 포함되면 산화물 반도체막의 원자 배열을 흐트러지게 하여 결정성의 저하를 초래한다. 또한, 산화물 반도체막에 포함되는 불순물은 캐리어 트랩 또는 캐리어 발생원으로서 기능할 수 있다.
CAAC-OS막은 결함 상태의 밀도가 낮은 산화물 반도체막이다. 산화물 반도체막의 산소 빈자리는 캐리어 트랩으로서 기능하거나, 또는 수소가 포획되면 캐리어 발생원으로서 기능하는 경우가 있다.
불순물 농도가 낮고 결함 상태의 밀도가 낮은(산소 빈자리 수가 적은) 상태를 "고순도화된 진성" 또는 "실질적으로 고순도화된 진성"의 상태라고 한다. 고순도화된 진성 또는 실질적으로 고순도화된 진성의 산화물 반도체막은 캐리어 발생원이 적기 때문에 낮은 캐리어 밀도를 가질 수 있다. 따라서, 산화물 반도체막을 사용한 트랜지스터는 좀처럼 음의 문턱 전압을 가지지 않는다(좀처럼 노멀리-온이 되지 않는다). 고순도화된 진성 또는 실질적으로 고순도화된 진성의 산화물 반도체막은 캐리어 트랩이 적다. 그러므로, 산화물 반도체막을 사용한 트랜지스터는 전기적 특성의 변동이 작고 신뢰성이 높다. 산화물 반도체막의 캐리어 트랩에 의하여 포획된 전하는 방출되는 데 긴 시간이 걸려, 고정 전하처럼 작용할 수 있다. 따라서, 불순물 농도가 높고 결함 상태의 밀도가 높은 산화물 반도체막을 포함하는 트랜지스터는 불안정한 전기적 특성을 갖는 경우가 있다.
CAAC-OS막을 트랜지스터에 사용하면, 가시광 또는 자외광의 조사로 인한 트랜지스터의 전기적 특성의 변동이 작다.
다음에, 미결정 산화물 반도체막에 대하여 설명한다.
미결정 산화물 반도체막은, 고분해능 TEM 이미지에서 결정부가 관찰되는 영역과, 고분해능 TEM 이미지에서 결정부가 명확히 관찰되지 않는 영역을 갖는다. 대부분의 경우, 미결정 산화물 반도체막의 결정부는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하이다. 크기가 1nm 이상 10nm 이하, 또는 크기가 1nm 이상 3nm 이하인 미결정을 구체적으로 나노 결정(nc)이라고 한다. 나노 결정을 포함하는 산화물 반도체막을 nc-OS(nanocrystalline oxide semiconductor)막이라고 한다. 고분해능 TEM 이미지에서 관찰된 nc-OS막의 이미지에서, 예를 들어, 결정립계가 쉽게 그리고 명확히 관찰되지 않는 경우가 있다.
nc-OS막에서, 미세한 영역(예를 들어 크기가 1nm 이상 10nm 이하인 영역, 특히 크기가 1nm 이상 3nm 이하인 영역)은 주기적인 원자 배열을 갖는다. 또한, nc-OS막의 상이한 결정부들 사이에서 결정 배향에 규칙성은 없다. 따라서, 막 전체에서 배향이 관찰되지 않는다. 따라서, nc-OS막은 분석 방법에 따라서는 비정질 산화물 반도체막과 구별될 수 없는 경우가 있다. 예를 들어 결정부보다 직경이 큰 X선을 사용하는 XRD 장치로 out-of-plane법에 의하여 nc-OS막의 구조 분석을 수행하면, 결정면을 나타내는 피크가 나타나지 않는다. 또한, 결정부의 직경보다 프로브 직경이 큰(예를 들어 50nm 이상) 전자 빔을 사용하여 얻은 nc-OS막의 제한 시야 전자 회절 패턴에서는 헤일로(halo) 패턴이 나타난다. 한편, 프로브 직경이 결정부의 직경에 가깝거나 또는 결정부의 직경보다 작은 전자 빔을 사용하여 얻어지는 nc-OS막의 나노빔 전자 회절 패턴에서는 스폿이 나타난다. 또한, nc-OS막의 나노빔 전자 회절 패턴에서는, 원형(고리형) 패턴의 휘도가 높은 영역이 관찰되는 경우가 있다. 또한, nc-OS막의 나노빔 전자 회절 패턴에서, 고리형 영역에 복수의 스폿이 나타나는 경우가 있다.
nc-OS막은 비정질 산화물 반도체막과 비교하여 규칙성이 높은 산화물 반도체막이다. 따라서, nc-OS막은 비정질 산화물 반도체막보다 결함 상태의 밀도가 낮다. 그러나, nc-OS막에서 상이한 결정부들 사이에서 결정 배향에 규칙성이 없으므로, nc-OS막은 CAAC-OS막보다 결함 상태의 밀도가 높다.
다음에, 비정질 산화물 반도체막에 대하여 설명한다.
비정질 산화물 반도체막은 불규칙한 원자 배열을 갖고 결정부를 갖지 않는다. 예를 들어, 비정질 산화물 반도체막은 석영과 같이 명확한 상태를 갖지 않는다.
비정질 산화물 반도체막의 고분해능 TEM 이미지에서 결정부는 보이지 못한다.
XRD 장치를 사용하여 out-of-plane법으로 비정질 산화물 반도체막의 구조 분석을 수행하면, 결정면을 나타내는 피크가 나타나지 않는다. 비정질 산화물 반도체막의 전자 회절 패턴에는 헤일로 패턴이 나타난다. 또한, 비정질 산화물 반도체막의 나노빔 전자 회절 패턴에는 헤일로 패턴이 나타나지만 스폿이 나타나지 않는다.
또한, 산화물 반도체막은 nc-OS막과 비정질 산화물 반도체막 사이의 물리적 특성을 갖는 구조를 가질 수 있다. 이러한 구조를 갖는 산화물 반도체막을, 특히 a-like OS(amorphous-like oxide semiconductor)막이라고 한다.
a-like OS막의 고분해능 TEM 이미지에서, 보이드(void)가 관찰되는 경우가 있다. 또한, 고분해능 TEM 이미지에서는 결정부가 명확히 관찰되는 영역과 결정부가 관찰되지 않는 영역이 있다. a-like OS막에서는, TEM 관찰에 사용되는 미량의 전자 빔에 의한 결정화가 일어나 결정부의 성장이 보이는 경우가 있다. 한편, 양질의 nc-OS막에서는, TEM 관찰에 사용되는 미량의 전자 빔에 의한 결정화가 관찰되는 경우는 적다.
또한, a-like OS막 및 nc-OS막의 결정부의 크기는 고분해능 TEM 이미지를 사용하여 측정될 수 있다. 예를 들어, InGaZnO4 결정은 In-O층들 사이에 2개의 Ga-Zn-O층이 포함되는 층상 구조를 갖는다. InGaZnO4 결정의 단위 격자는 3개의 In-O층과 6개의 Ga-Zn-O층의 9층이 c축 방향으로 쌓인 구조를 갖는다. 따라서, 이들 인접한 층들 사이의 간격은 (009)면의 격자간 거리(d값이라고도 함)와 동등하다. 그 값은 결정 구조 분석으로부터 0.29nm로 계산된다. 그러므로, 고분해능 TEM 이미지에서 격자 줄무늬(lattice fringe)에 착안할 때 그들 사이의 거리가 0.28nm 내지 0.30nm인 격자 줄무늬는 각각 InGaZnO4 결정의 a-b면에 대응한다.
산화물 반도체막의 밀도는 구조에 따라 다른 경우가 있다. 예를 들어, 산화물 반도체막의 조성이 결정되면, 이 산화물 반도체막의 구조를, 산화물 반도체막의 밀도와 산화물 반도체막과 동일한 조성을 갖는 단결정 산화물 반도체막의 밀도를 비교함으로써 추산할 수 있다. 예를 들어, a-like OS막의 밀도는 동일한 조성을 갖는 단결정 산화물 반도체막의 밀도의 78.6% 이상 92.3% 미만이다. 예를 들어, nc-OS막 및 CAAC-OS막 각각의 밀도는 동일한 조성을 갖는 단결정 산화물 반도체막의 밀도의 92.3% 이상 100% 미만이다. 또한, 단결정 산화물 반도체막의 밀도의 78% 미만의 밀도를 갖는 산화물 반도체막의 퇴적이 어렵다.
상술한 설명의 구체적인 예를 들 수 있다. 예를 들어, In:Ga:Zn=1:1:1의 원자비를 갖는 산화물 반도체막의 경우, 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도가 6.357g/cm3이다. 따라서, 예를 들어, In:Ga:Zn=1:1:1의 원자비를 갖는 산화물 반도체막의 경우, a-like OS막의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이다. 또한, 예를 들어, In:Ga:Zn=1:1:1의 원자비를 갖는 산화물 반도체막의 경우, nc-OS막 또는 CAAC-OS막의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이다.
또한, 같은 조성을 갖는 단결정이 존재하지 않는 경우가 있다. 이 경우, 조성이 상이한 단결정을 정해진 비율로 조합함으로써, 원하는 조성을 갖는 단결정의 밀도에 대응하는 밀도를 계산할 수 있다. 원하는 조성을 갖는 단결정의 밀도는, 조성이 상이한 단결정의 조합비에 대한 가중 평균을 사용하여 계산할 수 있다. 또한, 밀도를 계산하기 위해서는 가능한 한 적은 종류의 단결정을 조합하는 것이 바람직하다.
또한, 산화물 반도체막은 예를 들어, 비정질 산화물 반도체막, a-like OS막, 미결정 산화물 반도체막, 및 CAAC-OS막 중 2개 이상의 막을 포함하는 적층막이어도 좋다.
본 실시형태에 설명된 구조는 다른 실시형태 중 어느 것에 설명된 구조와 적절히 조합되어 사용될 수 있다.
(실시형태 3)
본 실시형태에서는, 앞의 실시형태에서 설명한 트랜지스터 중 어느 것을 포함하는 표시 장치의 예에 대하여, 도 15, 도 16, 및 도 17을 참조하여 이하에서 설명한다.
도 15는 표시 장치의 예의 상면도이다. 도 15에 도시된 표시 장치(700)는, 제 1 기판(701) 위에 제공된 화소부(702)와, 제 1 기판(701) 위에 제공된 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706)와, 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)를 둘러싸도록 제공되는 밀봉재(712)와, 제 1 기판(701)에 대향하도록 제공되는 제 2 기판(705)을 포함한다. 제 1 기판(701)과 제 2 기판(705)은 밀봉재(712)에 의하여 밀봉된다. 즉, 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)는 제 1 기판(701), 밀봉재(712), 및 제 2 기판(705)에 의하여 밀봉된다. 도 15에 도시되지 않았지만, 제 1 기판(701)과 제 2 기판(705) 사이에 표시 소자가 제공된다.
표시 장치(700)에서, 제 1 기판(701) 위에 위치하고 밀봉재(712)에 의하여 둘러싸이는 영역과는 다른 영역에, 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)에 각각 전기적으로 접속되는 FPC(flexible printed circuit) 단자부(708)가 제공된다. 또한, FPC 단자부(708)에는 FPC(716)가 접속되고, 다양한 신호 등이 FPC(716)를 통하여 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)에 공급된다. 또한, 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706), 및 FPC 단자부(708)에는 신호선(710)이 접속되어 있다. FPC(716)로부터 신호선(710)을 통하여 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706), 및 FPC 단자부(708)에 다양한 신호 등이 인가된다.
표시 장치(700)에 게이트 드라이버 회로부(706)를 복수 제공하여도 좋다. 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706)를 화소부(702)도 형성되는 제 1 기판(701) 위에 형성하는 표시 장치(700)의 예를 설명하였지만; 구조는 이에 한정되지 않는다. 예를 들어, 게이트 드라이버 회로부(706)만 제 1 기판(701) 위에 형성하여도 좋고, 또는 소스 드라이버 회로부(704)만 제 1 기판(701) 위에 형성하여도 좋다. 이 경우, 소스 드라이버 회로 또는 게이트 드라이버 회로 등이 형성된 기판(예를 들어, 단결정 반도체막 또는 다결정 반도체막을 사용하여 형성된 구동 회로 기판)을, 제 1 기판(701)에 실장하여도 좋다. 또한, 별도 준비된 구동 회로 기판의 접속 방법에 특별히 한정은 없고, COG(chip on glass) 방법, 와이어 본딩 방법 등을 이용할 수 있다.
표시 장치(700)에 포함되는 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)는 복수의 트랜지스터를 포함한다. 이 복수의 트랜지스터로서, 본 발명의 형태의 반도체 장치인 트랜지스터 중 어느 것을 사용할 수 있다.
표시 장치(700)는 다양한 소자 중 어느 것을 포함할 수 있다. 그 소자로서는, 예를 들어 액정 소자, EL(electroluminescence) 소자(예를 들어 유기 및 무기 재료를 포함하는 EL 소자, 유기 EL 소자, 또는 무기 EL 소자), LED(예를 들어 백색 LED, 적색 LED, 녹색 LED, 또는 청색 LED), 트랜지스터(전류에 따라 광을 발하는 트랜지스터), 전자 방출체, 전자 잉크, 전기 영동 소자, GLV(grating light valve), PDP(plasma display panel), MEMS(micro electro mechanical system)를 사용하는 표시 소자, DMD(digital micromirror device), DMS(digital micro shutter), MIRASOL(등록 상표), IMOD(interferometric modulator display) 소자, MEMS 셔터 표시 소자, 광 간섭형 MEMS 표시 소자, 전기습윤 소자, 압전 세라믹 디스플레이, 및 카본 나노튜브를 포함하는 표시 소자가 포함된다. 상기 소자 외에, 전기적 또는 자석 효과에 의하여 콘트라스트, 휘도, 반사율, 투과율 등이 변화되는 표시 매체가 포함되어도 좋다. EL 소자를 갖는 표시 장치의 예에는 EL 디스플레이가 포함된다. 전자 방출체를 포함하는 표시 장치의 예는 FED(field emission display) 및 SED형 평판 디스플레이(SED: surface-conduction electron-emitter display)를 포함한다. 액정 소자를 포함하는 표시 장치의 예로서는 액정 디스플레이(예를 들어 투과형 액정 디스플레이, 반투과형(transflective) 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 또는 투사형 액정 디스플레이)가 포함된다. 전자 잉크 또는 전기 영동 소자를 포함하는 표시 장치의 예에는 전자 페이퍼가 있다. 반투과형 액정 디스플레이 또는 반사형 액정 디스플레이의 경우, 화소 전극의 일부 또는 모두는 반사 전극으로서 기능한다. 예를 들어, 화소 전극의 일부 또는 모두는 알루미늄, 또는 은 등을 포함하도록 형성된다. 이와 같은 경우, 반사 전극 아래에 SRAM 등의 기억 회로를 제공할 수 있고, 이에 따라 소비전력이 더 저감된다.
표시 장치(700)의 표시 모드로서, 프로그레시브 방식, 또는 인터레이스 방식 등을 채용할 수 있다. 또한, 컬러 표시할 때에 화소에서 제어하는 색 요소로서는, R, G, 및 B(R은 빨간색, G는 녹색, B는 파란색을 나타냄)의 3색에 한정되지 않는다. 예를 들어, R의 화소, G의 화소, B의 화소, 및 W(흰색)의 화소의 4화소가 포함되어도 좋다. 또는, 색 요소를, 색 펜타일 레이아웃(PenTile layout)과 같이 R, G, 및 B 중 2색으로 구성하여도 좋다. 색 요소에서 2색은 달라도 좋다. 또는, RGB에, 황색, 시안, 및 마젠타 등을 하나 이상 추가하여도 좋다. 또한, 표시 영역의 크기는 색 요소의 각 도트마다 달라도 좋다. 개시된 발명의 형태는 컬러 표시의 표시 장치에 한정되지 않고, 흑백 표시의 표시 장치에 적용할 수도 있다.
백 라이트(예를 들어 유기 EL 소자, 무기 EL 소자, LED, 또는 형광등)에 백색광(W)을 이용하는 풀 컬러 표시 장치를 얻기 위하여, 착색층(컬러 필터라고도 함)을 사용하여도 좋다. 착색층으로서는, 예를 들어, 빨간색(R), 녹색(G), 파란색(B), 또는 황색(Y) 등을 적절히 조합할 수 있다. 착색층을 사용함으로써, 착색층이 없는 경우보다 색의 재현성을 높게 할 수 있다. 이 경우, 착색층을 갖는 영역과 착색층을 갖지 않는 영역을 제공함으로써, 착색층을 갖지 않는 영역에서의 흰색광을 직접 표시에 이용하여도 좋다. 착색층을 갖지 않는 영역을 부분적으로 제공함으로써, 화상을 밝게 표시할 때 착색층에 의한 휘도의 저하를 억제할 수 있고 소비전력을 20% 내지 30% 저감할 수 있는 경우가 있다. 또한, 유기 EL 소자 또는 무기 EL 소자 등의 자기 발광 소자를 사용하여 풀 컬러 표시를 수행하는 경우, 소자는 각각 색 R, G, B, Y, 및 W의 광을 발하여도 좋다. 자기 발광 소자를 사용함으로써, 착색층을 사용한 경우와 비교하여 소비전력을 더 저감시킬 수 있는 경우가 있다.
본 실시형태에서는, 표시 소자로서 액정 소자 및 EL 소자를 포함하는 구조에 대하여, 도 16 및 도 17을 참조하여 설명한다. 또한, 도 16은 도 15에 나타낸 일점 쇄선 Q-R을 따르는 단면도이고 표시 소자로서 액정 소자를 포함하는 구조를 나타낸 것이고, 한편 도 17은 도 15에 나타낸 일점 쇄선 Q-R을 따르는 단면도이고 표시 소자로서 EL 소자를 포함하는 구조를 나타낸 것이다.
도 16 및 도 17 사이의 공통 부분에 대하여 먼저 설명한 다음, 상이한 부분에 대하여 설명한다.
<표시 장치의 공통 부분>
도 16 및 도 17에 도시된 표시 장치(700)는 리드 배선부(711), 화소부(702), 소스 드라이버 회로부(704), 및 FPC 단자부(708)를 포함한다. 또한, 리드 배선부(711)는 신호선(710)을 포함한다. 화소부(702)는 트랜지스터(750) 및 커패시터(790)를 포함한다. 또한, 소스 드라이버 회로부(704)는 트랜지스터(752)를 포함한다.
트랜지스터(750) 및 트랜지스터(752)로서 상기에서 설명한 트랜지스터 중 어느 것을 사용할 수 있다.
본 실시형태에 사용되는 트랜지스터의 각각은, 고순도화되며 산소 빈자리의 형성이 억제되는 산화물 반도체막을 포함한다. 이 트랜지스터에서는, 오프 상태 시의 전류(오프 상태 전류)를 낮게 할 수 있다. 따라서, 화상 신호 등 전기 신호가 오랫동안 유지될 수 있고, 기록 간격이 온 상태에서 길게 설정될 수 있다. 따라서, 리프레시 동작의 빈도를 줄일 수 있기 때문에, 소비전력을 억제하는 효과를 얻는다.
또한, 본 실시형태에서 사용하는 트랜지스터는, 비교적 높은 전계 효과 이동도를 가질 수 있기 때문에, 고속 구동이 가능하다. 예를 들어, 액정 표시 장치에 이용된 고속 구동 가능한 이러한 트랜지스터를 사용함으로써, 화소부의 스위칭 트랜지스터와 구동 회로부에서의 드라이버 트랜지스터를 하나의 기판 위에 형성할 수 있다. 즉, 구동 회로로서, 실리콘 웨이퍼 등을 사용하여 형성된 반도체 장치는 추가로 불필요하기 때문에, 반도체 장치의 부품 수를 저감시킬 수 있다. 또한, 화소부에 있어서도 고속 구동이 가능한 트랜지스터를 사용할 수 있으므로, 고품질의 화상을 제공할 수 있다.
커패시터(790)는 한 쌍의 전극 사이에 유전체를 포함한다. 구체적으로는, 커패시터(790)의 한쪽의 전극으로서는 트랜지스터(750)의 게이트 전극으로서 기능하는 도전막과 같은 공정으로 형성된 도전막을 사용하고, 커패시터(790)의 다른 쪽의 전극으로서는 트랜지스터(750)의 소스 전극 및 드레인 전극으로서 기능하는 도전막을 사용한다. 또한, 한 쌍의 전극 사이의 유전체로서는 트랜지스터(750)의 게이트 절연막으로서 기능하는 절연막을 사용한다.
도 16 및 도 17에서, 트랜지스터(750), 트랜지스터(752), 및 커패시터(790) 위에, 절연막(764, 766, 및 768), 산화물 반도체막(767), 및 평탄화 절연막(770)이 형성된다.
절연막(764, 766, 및 768)은 각각, 앞의 실시형태에서 설명한 절연막(114, 116, 및 118)과 같은 재료 및 방법을 사용하여 형성될 수 있다. 산화물 반도체막(767)은 앞의 실시형태에서 설명한 산화물 반도체막(117)과 같은 재료 및 방법을 사용하여 형성될 수 있다. 평탄화 절연막(770)은 폴리이미드 수지, 아크릴 수지, 폴리이미드아마이드 수지, 벤조사이클로뷰텐 수지, 폴리아마이드 수지, 또는 에폭시 수지 등의 내열성 유기 재료를 사용하여 형성될 수 있다. 또한, 이들 재료로 형성되는 복수의 절연막을 적층시킴으로써, 평탄화 절연막(770)을 형성하여도 좋다. 또는, 평탄화 절연막(770)이 없는 구조를 채용하여도 좋다.
신호선(710)은 트랜지스터(750) 또는 트랜지스터(752)의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 같은 단계로 형성된다. 또한, 신호선(710)은 트랜지스터(750) 또는 트랜지스터(752)의 소스 전극 및 드레인 전극과 다른 단계로 형성된 도전막이 채용되어도 좋고, 예를 들어 게이트 전극으로서 기능하는 도전막을 사용하여도 좋다. 신호선(710)이 구리 원소를 포함한 재료를 사용하여 형성되는 경우, 배선 저항에 기인한 신호 지연 등이 적고, 대화면에서의 표시가 가능해진다.
FPC 단자부(708)는 접속 전극(760), 이방성 도전막(780), 및 FPC(716)를 포함한다. 또한, 접속 전극(760)은 트랜지스터(750) 또는 트랜지스터(752)의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 같은 단계로 형성된다. 접속 전극(760)은 이방성 도전막(780)을 통하여, FPC(716)에 포함된 단자와 전기적으로 접속된다.
예를 들어, 제 1 기판(701) 및 제 2 기판(705)으로서는, 유리 기판을 사용할 수 있다. 제 1 기판(701) 및 제 2 기판(705)으로서 가요성 기판을 사용하여도 좋다. 가요성 기판의 예로서는 플라스틱 기판을 포함한다.
제 1 기판(701)과 제 2 기판(705) 사이에는 구조체(778)가 제공된다. 구조체(778)는 절연막을 선택적으로 에칭함으로써 얻어지는 원주형 스페이서이며, 제 1 기판(701)과 제 2 기판(705) 사이의 거리(셀 갭)를 제어하기 위하여 제공된다. 또한, 구조체(778)로서는 구형 스페이서를 사용하여도 좋다. 본 실시형태에서는 구조체(778)를 제 1 기판(701) 측에 제공하는 구조에 대하여 설명하지만, 본 발명의 일 형태는 이에 한정되지 않는다. 또한, 제 2 기판(705) 측에 구조체(778)를 제공하는 구조, 또는 제 1 기판(701) 및 제 2 기판(705) 양쪽에 구조체(778)가 제공되는 구조를 채용하여도 좋다.
또한, 제 2 기판(705) 측에는, 블랙 매트릭스로서 기능하는 차광막(738), 컬러 필터로서 기능하는 착색막(736), 및 차광막(738) 및 착색막(736)에 접촉되는 절연막(734)이 제공된다.
<표시 소자로서 액정 소자를 사용하는 표시 장치의 구조예>
도 16에서의 표시 장치(700)는 액정 소자(775)를 포함한다. 액정 소자(775)는 도전막(772), 도전막(774), 및 액정층(776)을 포함한다. 도전막(774)은 제 2 기판(705) 측에 제공되고, 대향 전극으로서 기능한다. 도 16에서의 표시 장치(700)는, 도전막(772)과 도전막(774)에 인가되는 전압에 따라 액정층(776)의 배향 상태가 변화됨으로써 투과 또는 비투과가 제어되는 식으로 화상을 표시할 수 있다.
도전막(772)은, 트랜지스터(750)에 포함되는 소스 및 드레인 전극으로서 기능하는 도전막에 접속된다. 도전막(772)은, 평탄화 절연막(770) 위에 형성되어, 화소 전극, 즉 표시 소자의 한쪽의 전극으로서 기능한다. 도전막(772)은 반사 전극으로서 기능한다. 도 16에서의 표시 장치(700)는, 도전막(772)에 의하여 외광을 반사시켜 착색막(736)을 통하여 화상을 표시하는, 소위 반사형 컬러 액정 표시 장치이다.
가시광을 투과시키는 도전막 또는 가시광을 반사시키는 도전막을, 도전막(772)으로서 사용할 수 있다. 예들 들어, 인듐(In), 아연(Zn), 및 주석(Sn) 중 하나를 포함하는 재료를, 가시광을 투과시키는 도전막에 사용하는 것이 바람직하다. 예를 들어, 알루미늄 또는 은을 포함하는 재료를, 가시광을 반사시키는 도전막에 사용하여도 좋다. 본 실시형태에 있어서, 가시광을 반사시키는 도전막을, 도전막(772)으로서 사용한다.
가시광을 반사시키는 도전막을 도전막(772)으로서 사용하는 경우, 도전막이 적층 구조를 가져도 좋다. 예를 들어, 두께 100nm의 알루미늄막을 아래층으로서 형성하고, 두께 30nm의 은합금막(예를 들어, 은, 팔라듐, 및 구리를 포함하는 합금막)을 위층으로서 형성한다. 이러한 구조에 의하여 다음 효과를 얻을 수 있다.
(1) 베이스막과 도전막(772)의 접착성이 향상될 수 있다.
(2) 약액에 따라 알루미늄막과 은합금막을 일괄적으로 에칭할 수 있다.
(3) 도전막(772)은 양호한 단면 형상(예를 들어, 테이퍼 형상)을 가질 수 있다.
(3)의 이유는 다음과 같다: 약액을 이용한 알루미늄막의 에칭 레이트가 은합금막보다 낮거나, 또는 위층인 은합금막의 에칭 후에 아래층인 알루미늄막이 노출될 때, 은합금막보다 천한 금속, 즉 이온화 경향이 높은 금속인 알루미늄으로부터 전자가 추출되어 은합금막의 에칭이 억제되기 때문에, 아래층인 알루미늄막의 에칭이 은합금막보다 빨리 진행된다.
또한, 도 16에서의 표시 장치(700)에서, 화소부(702)의 평탄화 절연막(770)의 일부에 볼록과 오목이 제공된다. 볼록과 오목은, 평탄화 절연막(770)을 유기 수지막 등을 사용하여 형성하고, 유기 수지막 표면에 볼록과 오목을 형성하는 식으로, 형성할 수 있다. 반사 전극으로서 기능하는 도전막(772)은, 볼록과 오목을 따라 형성된다. 따라서, 외광이 도전막(772)에 입사될 때에 도전막(772) 표면에서 광이 산만하게 반사됨으로써, 시인성이 향상될 수 있다.
또한, 도 16에서의 표시 장치(700)는 예로서 반사형 컬러 액정 표시 장치이지만, 표시 방식은 이에 한정되지 않는다. 예를 들어, 도전막(772)으로서 가시광을 투과시키는 도전막인 투과형 컬러 액정 표시 장치를 사용하여도 좋다. 투과형 컬러 액정 표시 장치의 경우, 평탄화 절연막(770)에 볼록과 오목을 반드시 제공할 필요는 없다.
도 16에 도시되지 않았지만, 도전막(772) 중 액정층(776)과 접촉하는 측 및 도전막(774) 중 액정층(776)과 접촉하는 측에 배향막이 제공되어도 좋다. 도 16에 도시되지 않았지만, 편광 부재, 위상차 부재, 또는 반사 방지 부재 등의 광학 부재(광학 기판) 등을 적절히 제공하여도 좋다. 예를 들어, 편광 기판 및 위상차 기판을 사용함으로써, 원형 편광을 채용하여도 좋다. 또한, 광원으로서 백 라이트 또는 사이드 라이트 등을 사용하여도 좋다.
표시 소자로서 액정 소자를 사용하는 경우, 서모트로픽(thermotropic) 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 또는 반(anti)강유전성 액정 등을 사용할 수 있다. 이러한 액정 재료는, 조건에 따라 콜레스테릭상, 스멕틱상, 큐빅상, 키랄네마틱상, 또는 등방상(isotropic phase) 등을 나타낸다.
또는, 수평 전계 모드를 채용하는 경우, 배향막이 불필요한 블루상(blue phase)을 나타내는 액정을 사용하여도 좋다. 블루상은, 콜레스테릭 액정의 온도가 상승되면서 콜레스테릭상이 등방상으로 변화되기 직전에 생기는, 액정상 중 하나이다. 블루상은 좁은 온도 범위에서만 나타나기 때문에, 온도 범위를 향상시키기 위하여, 수 중량% 이상의 키랄제를 혼합한 액정 조성물을 액정층에 사용한다. 블루상을 나타내는 액정 및 키랄제를 포함하는 액정 조성물은 응답 시간이 짧고, 광학적 등방성을 갖고, 이에 의하여 배향 처리가 불필요하게 된다. 또한, 블루상을 나타내는 액정 및 키랄제를 포함하는 액정 조성물은 시야각 의존성이 작다. 배향막을 제공할 필요가 없고 러빙 처리가 필요하지 않기 때문에, 러빙 처리에 기인하는 정전 방전 대미지를 방지할 수 있고, 제작 공정에서의 액정 표시 장치의 불량 및 대미지를 감소할 수 있다.
표시 소자로서 액정 소자를 사용하는 경우, TN(twisted nematic) 모드, IPS(in-plane-switching) 모드, FFS(fringe field switching) 모드, ASM(axially symmetric aligned micro-cell) 모드, OCB(optical compensated birefringence) 모드, FLC(ferroelectric liquid crystal) 모드, 또는 AFLC(antiferroelectric liquid crystal) 모드 등을 사용할 수 있다.
또한, VA(vertical alignment) 모드를 이용한 투과형 액정 표시 장치 등의 노멀리 블랙 액정 표시 장치를 사용하여도 좋다. 수직 배향 모드에는 몇 가지 예가 있다; 예를 들어 MVA(multi-domain vertical alignment) 모드, PVA(patterned vertical alignment) 모드, 또는 ASV 모드 등을 채용할 수 있다.
<표시 소자로서 발광 소자를 사용한 표시 장치>
도 17에 도시된 표시 장치(700)는 발광 소자(782)를 포함한다. 발광 소자(782)는, 도전막(784), EL층(786), 및 도전막(788)을 포함한다. 도 17에서의 표시 장치(700)는, 발광 소자(782)에 포함되는 EL층(786)으로부터의 발광에 의하여, 화상을 표시할 수 있다.
도전막(784)은, 트랜지스터(750)에 포함되는 소스 및 드레인 전극으로서 기능하는 도전막에 접속된다. 도전막(784)은 평탄화 절연막(770) 위에 형성되어, 화소 전극, 즉 표시 소자의 한쪽의 전극으로서 기능한다. 가시광을 투과시키는 도전막 또는 가시광을 반사시키는 도전막을, 도전막(784)으로서 사용할 수 있다. 가시광을 투과시키는 도전막은, 예를 들어 인듐(In), 아연(Zn), 및 주석(Sn) 중 하나를 포함하는 재료를 사용하여 형성할 수 있다. 가시광을 반사시키는 도전막은, 예를 들어 알루미늄 또는 은을 포함하는 재료를 사용하여 형성할 수 있다.
도 17에서의 표시 장치(700)에서는, 평탄화 절연막(770) 및 도전막(784) 위에 절연막(730)이 제공된다. 절연막(730)은 도전막(784)의 일부를 덮는다. 또한, 발광 소자(782)는 톱 이미션 구조(top emission structure)를 갖는다. 따라서, 도전막(788)은 투광성을 가지며, EL층(786)으로부터 발하는 광을 투과시킨다. 본 실시형태에서는 톱 이미션 구조를 예시하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 광이 도전막(784) 측으로 방출되는 보텀 이미션 구조(bottom-emission structure), 또는 광이 도전막(784) 측과 도전막(788) 측의 양쪽으로 방출되는 듀얼 이미션 구조(dual-emission structure)를 채용하여도 좋다.
착색막(736)은 발광 소자(782)와 중첩되도록 제공되고, 차광막(738)은 절연막(730)과 중첩되고 리드 배선부(711) 및 소스 드라이버 회로부(704)에 포함되도록 제공된다. 착색막(736) 및 차광막(738)은 절연막(734)으로 덮인다. 발광 소자(782)와 절연막(734) 사이의 공간은 밀봉막(732)으로 채워진다. 도 17에서의 표시 장치(700)로서 착색막(736)을 갖는 구조를 설명하였지만, 구조는 이에 한정되지 않는다. 구분 착색 방법(separate coloring method)에 의하여 EL층(786)을 형성하는 경우, 착색막(736)을 반드시 제공할 필요는 없다.
본 실시형태에 제시된 구조는, 다른 실시형태 중 어느 것에 제시된 구조와 적절히 조합하여 사용될 수 있다.
(실시형태 4)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치를 포함하는 표시 장치에 대하여 도 18의 (A) 내지 (C)를 참조하여 설명한다.
도 18의 (A)에 도시된 표시 장치는, 표시 소자의 화소를 포함하는 영역(이하, 이 영역을 화소부(502)라고 함), 화소부(502) 외측에 제공되며 화소를 구동시키기 위한 회로를 포함하는 회로부(이하, 이 부분을 구동 회로부(504)라고 함), 각각 소자를 보호하는 기능을 갖는 회로들(이하, 이 회로들을 보호 회로(506)들이라고 함), 및 단자부(507)를 포함한다. 또한, 보호 회로(506)를 반드시 제공할 필요는 없다.
구동 회로부(504)의 일부 또는 전체를, 화소부(502)가 형성되는 기판 위에 형성하는 것이 바람직하고, 이 경우 부품 수와 단자 수를 줄일 수 있다. 구동 회로부(504)의 일부 또는 전체를, 화소부(502)가 형성되는 기판 위에 형성하지 않는 경우, 구동 회로부(504)의 일부 또는 전체를 COG 또는 TAB(tape automated bonding)에 의하여 실장할 수 있다.
화소부(502)는, X행(X는 2 이상의 자연수) Y열(Y는 2 이상의 자연수)로 배치된 표시 소자들을 구동하기 위한 복수의 회로(이하, 이러한 회로들을 화소 회로(501)들이라고 함)를 포함한다. 구동 회로부(504)는, 화소를 선택하기 위하여 신호(주사 신호)를 공급하기 위한 회로(이하, 이 회로를 게이트 드라이버(504a)라고 함) 및 화소의 표시 소자를 구동하기 위하여 신호(데이터 신호)를 공급하기 위한 회로(이하, 이 회로를 소스 드라이버(504b)라고 함) 등의 구동 회로들을 포함한다.
게이트 드라이버(504a)는 시프트 레지스터 등을 포함한다. 게이트 드라이버(504a)는, 단자부(507)를 통하여 시프트 레지스터를 구동하기 위한 신호를 받고, 신호를 출력한다. 예를 들어, 게이트 드라이버(504a)는, 스타트 펄스 신호, 또는 클럭 신호 등을 받고, 펄스 신호를 출력한다. 게이트 드라이버(504a)는, 주사 신호가 공급되는 복수의 배선(이하, 이러한 배선들을 주사선(GL_1) 내지 주사선(GL_X)이라고 함)의 전위를 제어하는 기능을 갖는다. 또한, 주사선(GL_1) 내지 주사선(GL_X)을 개별적으로 제어하기 위하여 복수의 게이트 드라이버(504a)를 제공하여도 좋다. 또는, 게이트 드라이버(504a)는, 초기화 신호를 공급하는 기능을 갖는다. 이에 한정되지 않고, 게이트 드라이버(504a)는 다른 신호를 공급할 수 있다.
소스 드라이버(504b)는, 시프트 레지스터 등을 포함한다. 소스 드라이버(504b)는, 단자부(507)를 통하여, 시프트 레지스터를 구동하기 위한 신호에 더하여, 데이터 신호의 바탕이 되는 신호(비디오 신호)를 받는다. 소스 드라이버(504b)는, 화소 회로(501)에 기록될, 비디오 신호에 기초한 데이터 신호를 생성하는 기능을 갖는다. 또한, 소스 드라이버(504b)는, 스타트 펄스 신호 또는 클럭 신호 등의 입력에 의하여 생성되는 펄스 신호에 대응하여 데이터 신호의 출력을 제어하는 기능을 갖는다. 또한, 소스 드라이버(504b)는, 데이터 신호가 공급되는 배선들(이하, 이러한 배선들을 데이터선(DL_1) 내지 데이터선(DL_Y)이라고 함)의 전위를 제어하는 기능을 갖는다. 또는, 소스 드라이버(504b)는, 초기화 신호를 공급하는 기능을 갖는다. 이에 한정되지 않고, 소스 드라이버(504b)는 다른 신호를 공급할 수 있다.
소스 드라이버(504b)는 예를 들어, 복수의 아날로그 스위치를 포함한다. 소스 드라이버(504b)는, 복수의 아날로그 스위치를 순차적으로 온으로 함으로써, 비디오 신호를 시분할하여 얻어지는 신호를, 데이터 신호로서 출력할 수 있다.
펄스 신호 및 데이터 신호는 각각, 주사 신호가 공급되는 복수의 주사선(GL) 중 하나, 및 데이터 신호가 공급되는 복수의 데이터선(DL) 중 하나를 통하여 복수의 화소 회로(501) 각각에 입력된다. 복수의 화소 회로(501) 각각에 있어서 복수의 화소 회로(501) 각각에 데이터 신호를 기록 및 유지하는 것은, 게이트 드라이버(504a)에 의하여 제어된다. 예를 들어, m행 n열째(m은 X 이하의 자연수이고, n은 Y 이하의 자연수임)의 화소 회로(501)에는, 주사선(GL_m)을 통하여 게이트 드라이버(504a)로부터 펄스 신호가 입력되고, 주사선(GL_m)의 전위에 따라 데이터선(DL_n)을 통하여 소스 드라이버(504b)로부터 데이터 신호가 입력된다.
도 18의 (A)에 도시된 보호 회로(506)는, 예를 들어 게이트 드라이버(504a)와 화소 회로(501) 사이의 주사선(GL)과 접속된다. 또는, 보호 회로(506)는, 소스 드라이버(504b)와 화소 회로(501) 사이의 데이터선(DL)과 접속된다. 또는, 보호 회로(506)는, 게이트 드라이버(504a)와 단자부(507) 사이의 배선에 접속될 수 있다. 또는, 보호 회로(506)는, 소스 드라이버(504b)와 단자부(507) 사이의 배선과 접속될 수 있다. 또한, 단자부(507)는, 외부 회로로부터 표시 장치에 전력, 제어 신호, 및 비디오 신호를 입력하기 위한 단자를 갖는 부분을 의미한다.
보호 회로(506)는, 이 보호 회로에 접속된 배선에 일정 범위 외의 전위가 인가될 때에, 이 보호 회로에 접속된 배선을 다른 배선에 전기적으로 접속시키는 회로이다.
도 18의 (A)에 도시된 바와 같이, 화소부(502) 및 구동 회로부(504)에 보호 회로(506)를 제공함으로써, ESD(electrostatic discharge) 등에 의하여 발생되는 과전류에 대한 표시 장치의 내성을 향상시킬 수 있다. 또한, 보호 회로(506)의 구성은 이에 한정되지 않고, 예를 들어 보호 회로(506)는 게이트 드라이버(504a)와 접속되어도 좋고, 또는 보호 회로(506)는 소스 드라이버(504b)와 접속되어도 좋다. 또는, 보호 회로(506)는 단자부(507)와 접속되어도 좋다.
도 18의 (A)에서는 구동 회로부(504)가 게이트 드라이버(504a) 및 소스 드라이버(504b)를 포함하는 예를 제시하였지만, 구조는 이에 한정되지 않는다. 예를 들어, 게이트 드라이버(504a)만을 형성하여도 좋고, 소스 드라이버 회로가 형성된 별도 준비된 기판(예를 들어, 단결정 반도체막 또는 다결정 반도체막으로 형성된 구동 회로 기판)을 실장하여도 좋다.
도 18의 (A)에서의 복수의 화소 회로(501) 각각은, 예를 들어 도 18의 (B)에 도시된 구조를 가질 수 있다.
도 18의 (B)에 도시된 화소 회로(501)는, 액정 소자(570), 트랜지스터(550), 및 커패시터(560)를 포함한다. 트랜지스터(550)로서, 앞의 실시형태에서 설명한 트랜지스터 중 어느 것을 사용할 수 있다.
액정 소자(570)의 한 쌍의 전극 중 한쪽의 전위는, 화소 회로(501)의 사양에 따라 적절히 설정된다. 액정 소자(570)의 배향 상태는, 기록된 데이터에 의존한다. 복수의 화소 회로(501) 각각에 포함되는 액정 소자(570)의 한 쌍의 전극 중 한쪽에 공통 전위를 공급하여도 좋다. 또한, 하나의 행의 화소 회로(501)에서 액정 소자(570)의 한 쌍의 전극 중 한쪽에 공급되는 전위는, 다른 행의 화소 회로(501)에서 액정 소자(570)의 한 쌍의 전극 중 한쪽에 공급되는 전위와 상이하여도 좋다.
액정 소자(570)를 포함하는 표시 장치의 구동 방법의 예로서는, 다음 모드 중 어느 것을 들 수 있다: TN 모드, STN 모드, VA 모드, ASM(axially symmetric aligned micro-cell) 모드, OCB(optically compensated birefringence) 모드, FLC(ferroelectric liquid crystal) 모드, AFLC(antiferroelectric liquid crystal) 모드, MVA 모드, PVA(patterned vertical alignment) 모드, IPS 모드, FFS 모드, 및 TBA(transverse bend alignment) 모드 등이다. 표시 장치의 구동 방법의 다른 예에는 ECB(electrically controlled birefringence) 모드, PDLC(polymer-dispersed liquid crystal) 모드, PNLC(polymer network liquid crystal) 모드, 및 게스트 호스트 모드가 포함된다. 또한, 본 발명은 이들 예에 한정되지 않고, 액정 소자와 그 구동 방법에는 다양한 액정 소자 및 구동 방법을 적용할 수 있다.
m행 n열째 화소 회로(501)에 있어서, 트랜지스터(550)의 소스 전극 및 드레인 전극 중 한쪽은 데이터선(DL_n)과 전기적으로 접속되고, 다른 쪽은 액정 소자(570)의 한 쌍의 전극 중 다른 쪽과 전기적으로 접속된다. 트랜지스터(550)의 게이트 전극은 주사선(GL_m)과 전기적으로 접속된다. 트랜지스터(550)는 온 또는 오프가 됨으로써 데이터 신호를 기록할지 여부를 제어하는 기능을 갖는다.
커패시터(560)의 한 쌍의 전극 중 한쪽은, 전위가 공급되는 배선(이하, 전위 공급선(VL)이라고 함)과 전기적으로 접속되고, 다른 쪽은 액정 소자(570)의 한 쌍의 전극 중 다른 쪽과 전기적으로 접속된다. 전위 공급선(VL)의 전위는, 화소 회로(501)의 사양에 따라 적절히 설정된다. 커패시터(560)는, 기록된 데이터를 저장하기 위한 저장 커패시터(storage capacitor)로서 기능한다.
예를 들어, 도 18의 (B)에서의 화소 회로(501)를 포함하는 표시 장치에서는, 도 18의 (A)에 도시된 게이트 드라이버(504a)에 의하여 화소 회로(501)가 행마다 순차적으로 선택됨으로써, 트랜지스터(550)가 온이 되고 데이터 신호가 기록된다.
트랜지스터(550)가 오프가 되면, 데이터가 기록된 화소 회로(501)는 유지 상태가 된다. 이 동작을 행마다 순차적으로 수행함으로써, 화상을 표시할 수 있다.
또는, 도 18의 (A)에서의 복수의 화소 회로(501) 각각은, 예를 들어 도 18의 (C)에 도시된 구조를 가질 수 있다.
도 18의 (C)에 도시된 화소 회로(501)는, 트랜지스터(552) 및 트랜지스터(554), 커패시터(562), 및 발광 소자(572)를 포함한다. 트랜지스터(552) 및 트랜지스터(554) 중 한쪽 또는 양쪽으로서, 앞의 실시형태에서 설명한 트랜지스터들 중 어느 것을 사용할 수 있다.
트랜지스터(552)의 소스 전극 및 드레인 전극 중 한쪽은, 데이터 신호가 공급되는 배선(이하, 데이터선(DL_n)이라고 함)과 전기적으로 접속된다. 트랜지스터(552)의 게이트 전극은, 게이트 신호가 공급되는 배선(이하, 주사선(GL_m)이라고 함)과 전기적으로 접속된다.
트랜지스터(552)는, 온 또는 오프가 됨으로써 데이터 신호를 기록할지 여부를 제어하는 기능을 갖는다.
커패시터(562)의 한 쌍의 전극 중 한쪽은, 전위가 공급되는 배선(이하, 전위 공급선(VL_a)이라고 함)과 전기적으로 접속되고, 다른 쪽은 트랜지스터(552)의 소스 전극 및 드레인 전극 중 다른 쪽과 전기적으로 접속된다.
커패시터(562)는, 기록된 데이터를 저장하기 위한 저장 커패시터로서 기능한다.
트랜지스터(554)의 소스 전극 및 드레인 전극 중 한쪽은, 전위 공급선(VL_a)과 전기적으로 접속된다. 또한, 트랜지스터(554)의 게이트 전극은, 트랜지스터(552)의 소스 전극 및 드레인 전극 중 다른 쪽과 전기적으로 접속된다.
발광 소자(572)의 애노드 및 캐소드 중 한쪽은, 전위 공급선(VL_b)과 전기적으로 접속되고, 다른 쪽은 트랜지스터(554)의 소스 전극 및 드레인 전극 중 다른 쪽과 전기적으로 접속된다.
발광 소자(572)로서는, 예를 들어 유기 전계 발광 소자(유기 EL 소자라고도 함)를 사용할 수 있다. 또한, 발광 소자(572)는 유기 EL 소자에 한정되지 않고, 무기 재료를 포함하는 무기 EL 소자를 사용하여도 좋다.
전위 공급선(VL_a) 및 전위 공급선(VL_b) 중 한쪽에 고전원 전위(VDD)가 공급되고, 다른 쪽에 저전원 전위(VSS)가 공급된다.
예를 들어, 도 18의 (C)에서의 화소 회로(501)를 포함하는 표시 장치에서는, 도 18의 (A)에 도시된 게이트 드라이버(504a)에 의하여 화소 회로(501)가 행마다 순차적으로 선택됨으로써 트랜지스터(552)가 온이 되고, 데이터 신호가 기록된다.
트랜지스터(552)가 오프가 되면, 데이터가 기록된 화소 회로(501)는 유지 상태가 된다. 또한, 트랜지스터(554)의 소스 전극과 드레인 전극 사이에 흐르는 전류량은, 기록된 데이터 신호의 전위에 따라 제어된다. 발광 소자(572)는 흐르는 전류의 양에 대응하는 휘도로 광을 방출한다. 이 동작을 행마다 순차적으로 수행함으로써, 화상을 표시할 수 있다.
본 실시형태에 제시된 구조는, 다른 실시형태 중 어느 것에 제시된 구조와 적절히 조합하여 사용될 수 있다.
(실시형태 5)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치를 포함하는 표시 모듈 및 전자 기기에 대하여 도 19 및 도 20의 (A) 내지 (G)를 참조하여 설명한다.
도 19에 도시된 표시 모듈(8000)에서, 상부 커버(8001)와 하부 커버(8002) 사이에, FPC(8003)와 접속된 터치 패널(8004), FPC(8005)와 접속된 표시 패널(8006), 백 라이트(8007), 프레임(8009), 인쇄 기판(8010), 및 배터리(8011)가 제공된다.
본 발명의 일 형태의 반도체 장치는 예를 들어, 표시 패널(8006)에 사용될 수 있다.
상부 커버(8001) 및 하부 커버(8002)의 형상 및 크기는, 터치 패널(8004) 및 표시 패널(8006)의 크기에 따라 적절히 변경될 수 있다.
터치 패널(8004)은 저항식 터치 패널 또는 정전식 터치 패널일 수 있고, 표시 패널(8006)과 중첩하도록 형성될 수 있다. 표시 패널(8006)의 대향 기판(밀봉 기판)은 터치 패널 기능을 가질 수 있다. 표시 패널(8006)의 각 화소에 포토센서를 제공하여, 광학식 터치 패널을 형성하여도 좋다.
백 라이트(8007)는 광원(8008)을 포함한다. 또한, 백 라이트(8007) 위에 광원(8008)이 제공되는 구조를 도 19에 도시하였지만, 본 발명의 일 형태는 이 구조에 한정되지 않는다. 예를 들어, 백 라이트(8007)의 단부에 광원(8008)이 제공되며 광 확산판이 더 제공되는 구조를 채용하여도 좋다. 또한, 유기 EL 소자 등의 자기 발광의 발광 소자를 사용하는 경우 또는 반사 패널 등을 채용하는 경우, 백 라이트(8007)를 제공할 필요는 없다.
프레임(8009)은 표시 패널(8006)을 보호하고, 또한 인쇄 기판(8010)의 동작에 의하여 발생되는 전자파를 차단하기 위한 전자기 차폐로서도 기능한다. 프레임(8009)은 방열판(radiator plate)으로서 기능하여도 좋다.
인쇄 기판(8010)에는, 전원 회로와, 비디오 신호 및 클럭 신호를 출력하기 위한 신호 처리 회로가 제공된다. 전원 회로에 전력을 공급하기 위한 전원으로서, 외부 상용 전원, 또는 별도로 제공된 배터리(8011)를 사용하는 전원을 사용하여도 좋다. 배터리(8011)는 상용 전원을 사용하는 경우에는 생략할 수 있다.
표시 모듈(8000)에, 편광판, 위상차판, 또는 프리즘 시트 등의 부재를 추가적으로 제공하여도 좋다.
도 20의 (A) 내지 (G)는 전자 기기를 도시한 것이다. 이들 전자 기기는, 하우징(9000), 표시부(9001), 스피커(9003), 조작 키(9005)(전원 스위치 또는 조작 스위치를 포함함), 접속 단자(9006), 센서(9007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전 진동수, 거리, 광, 액체, 자기, 온도, 화학 물질, 소리, 시간, 경도, 전계, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정 또는 검지하는 기능을 갖는 센서), 및 마이크로폰(9008) 등을 포함할 수 있다.
도 20의 (A) 내지 (G)에 도시된 전자 기기는, 다양한 기능, 예를 들어, 다양한 데이터(정지 화상, 동영상, 및 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜, 및 시간 등을 표시하는 기능, 다양한 소프트웨어(프로그램)로 처리를 제어하는 기능, 무선 통신 기능, 무선 통신 기능으로 다양한 컴퓨터 네트워크에 접속되는 기능, 무선 통신 기능으로 다양한 데이터를 송수신하는 기능, 및 메모리 매체에 저장된 프로그램 또는 데이터를 판독하고 표시부에 프로그램 또는 데이터를 표시하는 기능을 가질 수 있다. 또한, 도 20의 (A) 내지 (G)에 도시된 전자 기기에 제공될 수 있는 기능은 상술한 것에 한정되지 않고, 전자 기기는 다양한 기능을 가질 수 있다. 도 20의 (A) 내지 (G)에 도시되지 않았지만, 전자 기기는 복수의 표시부를 포함하여도 좋다. 또한, 전자 기기는 카메라 등이 제공되어도 좋고, 정지 화상을 촬영하는 기능, 동영상을 촬영하는 기능, 촬영한 화상을 메모리 매체(외부 메모리 매체 또는 카메라에 포함되는 메모리 매체)에 저장하는 기능, 또는 촬영한 화상을 표시부에 표시하는 기능 등을 가져도 좋다.
도 20의 (A) 내지 (G)에 도시된 전자 기기에 대하여 이하에서 자세히 설명한다.
도 20의 (A)는 휴대 정보 단말(9100)을 도시한 사시도이다. 휴대 정보 단말(9100)의 표시부(9001)는 가요성을 갖는다. 그러므로, 구부러진 하우징(9000)의 구부러진 면을 따라 표시부(9001)를 제공할 수 있다. 또한, 표시부(9001)는 터치 센서를 포함하고, 손가락 또는 스타일러스 등으로 화면을 터치함으로써 조작을 수행할 수 있다. 예를 들어, 표시부(9001)에 표시된 아이콘을 터치함으로써, 애플리케이션을 기동할 수 있다.
도 20의 (B)는 휴대 정보 단말(9101)을 도시한 사시도이다. 휴대 정보 단말(9101)은 예를 들어, 전화기, 수첩, 및 정보 열람 시스템 중 하나 이상으로서 기능한다. 구체적으로는, 휴대 정보 단말(9101)은 스마트폰으로서 사용될 수 있다. 또한, 도 20의 (B)에는 휴대 정보 단말(9101)의 스피커(9003), 접속 단자(9006), 및 센서(9007) 등을 도시하지 않았지만, 이들을 도 20의 (A)에서의 휴대 정보 단말(9100)과 동일한 위치에 제공할 수 있다. 휴대 정보 단말(9101)은 문자 및 화상 정보를 복수의 면에 표시할 수 있다. 예를 들어, 3개의 조작 버튼(9050)(조작 아이콘 또는 간단하게 아이콘이라고도 함)을 표시부(9001)의 하나의 면에 표시할 수 있다. 또한, 파선의 직사각형으로 나타낸 정보(9051)를 표시부(9001)의 다른 쪽 면에 표시할 수 있다. 정보(9051)의 예로서는, 이메일, SNS(social networking service) 메시지, 및 전화의 수신을 제시하는 표시; 이메일 및 SNS 메시지의 제목 및 송신자; 날짜; 시간; 배터리의 잔량; 및 안테나의 수신 강도가 포함된다. 또는, 정보(9051) 대신에 조작 버튼(9050) 등을 표시하여도 좋다.
도 20의 (C)는 휴대 정보 단말(9102)을 도시한 사시도이다. 휴대 정보 단말(9102)은 예를 들어, 표시부(9001)의 3개 이상의 면에 정보를 표시하는 기능을 갖는다. 여기서는, 정보(9052), 정보(9053), 및 정보(9054)가 상이한 면에 표시된다. 예를 들어, 휴대 정보 단말(9102)의 사용자는, 자신의 옷의 가슴 포켓에 휴대 정보 단말(9102)을 넣은 상태로 표시(여기서는 정보(9053))를 볼 수 있다. 구체적으로는, 착신한 전화의 발신자의 전화 번호 또는 이름 등을, 휴대 정보 단말(9102) 상방에서 볼 수 있는 위치에 표시한다. 따라서 사용자는, 휴대 정보 단말(9102)을 포켓에서 꺼내지 않고 표시를 보고, 전화를 받을지 여부를 결정할 수 있다.
도 20의 (D)는 손목시계형 휴대 정보 단말(9200)을 도시한 사시도이다. 휴대 정보 단말(9200)은 휴대 전화, 이메일, 문장의 열람 및 편집, 음악 재생, 인터넷 통신, 및 컴퓨터 게임 등의 다양한 애플리케이션을 실행할 수 있다. 표시부(9001)의 표시면이 구부러져 있고, 구부러진 표시면에 화상이 표시될 수 있다. 휴대 정보 단말(9200)은, 기존의 통신 표준에 기초한 통신 방법인 근거리 자기장 통신을 채용할 수 있다. 그 경우, 예를 들어, 휴대 정보 단말(9200)과 무선 통신이 가능한 헤드셋 간의 상호 통신을 수행할 수 있기 때문에, 핸즈프리 통화가 가능하다. 또한, 휴대 정보 단말(9200)은 접속 단자(9006)를 포함하고, 커넥터를 통하여 다른 정보 단말에 데이터를 직접 송신하거나, 다른 정보 단말로부터 데이터를 직접 수신할 수 있다. 접속 단자(9006)를 통한 충전이 가능하다. 또한, 접속 단자(9006)를 사용하지 않고 무선 급전에 의하여 충전 동작을 수행하여도 좋다.
도 20의 (E), (F), 및 (G)는 각각 접을 수 있는 휴대 정보 단말(9201)을 도시한 사시도이다. 도 20의 (E)는 펼친 휴대 정보 단말(9201)을 도시한 사시도이고, 도 20의 (F)는 펼치고 있는 중 또는 접히고 있는 중의 휴대 정보 단말(9201)을 도시한 사시도이고, 도 20의 (G)는 접힌 휴대 정보 단말(9201)을 도시한 사시도이다. 휴대 정보 단말(9201)은, 접었을 때 휴대성이 높다. 휴대 정보 단말(9201)을 펼치면, 이음매 없는 큰 표시 영역은 일람성이 높다. 휴대 정보 단말(9201)의 표시부(9001)는, 힌지(9055)에 의하여 함께 연결된 3개의 하우징(9000)에 의하여 지지된다. 힌지(9055)를 이용하여 2개의 하우징(9000) 사이의 연결부에서 휴대 정보 단말(9201)을 접음으로써, 휴대 정보 단말(9201)을 펼친 상태에서 접은 상태로 가역적으로 변형할 수 있다. 예를 들어, 휴대 정보 단말(9201)은 곡률 반경 1mm 이상 150mm 이하로 구부릴 수 있다.
본 실시형태에 제시된 전자 기기는 각각 어떤 데이터를 표시하기 위한 표시부를 포함한다. 또한, 본 발명의 일 형태의 반도체 장치는, 표시부를 갖지 않는 전자 기기에도 사용될 수 있다. 본 실시형태에 제시된 전자 기기의 표시부가 플렉시블하고 구부러진 표시면에 표시를 수행할 수 있는 구조 또는 전자 기기의 표시부를 접을 수 있는 구조를 예시하였지만, 구조는 이에 한정되지 않고, 전자 기기의 표시부가 플렉시블하지 않고 평면부에 표시를 수행하는 구조를 채용하여도 좋다.
본 실시형태에 제시된 구조는, 다른 실시형태에 제시된 구조 중 어느 것과 적절히 조합하여 사용될 수 있다.
(실시예)
본 실시예에서, 도 21의 (A)에 도시된 분석용 시료(600) 및 도 21의 (B) 및 (C)에 도시된 트랜지스터(650)를 제작하고, 각각에 대해 SIMS 분석 및 전기 특성 측정을 수행하였다.
도 21의 (B) 및 (C)의 트랜지스터(650)의 상면도는 도 6의 (A)의 트랜지스터(170)의 상면도에 상당한다. 도 21의 (B)는 트랜지스터(650)의 채널 길이 방향의 단면도이고, 도 21의 (C)는 트랜지스터(650)의 채널 폭 방향의 단면도이다.
본 실시예에서, 이하에 기재된 시료(B1) 및 시료(B2)는 각각 분석용 시료(600)로서 제작하였다. 이하에 기재된 시료(C1) 및 시료(C2)는 각각 트랜지스터(650)로서 제작하였다. 또한, 시료(B1) 및 시료(C1)는 각각 본 발명의 일 형태의 반도체 장치이고, 한편 시료(B2) 및 시료(C2)는 각각 비교를 위한 반도체 장치이다.
먼저, 본 실시예에서 제작된 분석용 시료(600)를 제작하기 위한 방법에 대하여 이하에서 설명한다.
(시료(B1) 및 시료(B2))
먼저, 도전막을 기판(602) 위에 형성하고 나서 제거하였다. 기판(602)으로서, 유리 기판을 사용하였다. 또한, 도전막으로서, 100nm 두께의 텅스텐막을 스퍼터링 장치로 형성하였다. 도전막을 드라이 에칭 장치로 제거하였다.
다음에, 절연막(606) 및 절연막(607)을 기판(602) 위에 형성하였다. 절연막(606)으로서, 400nm 두께의 질화 실리콘막을 PECVD 장치로 형성하였다. 절연막(607)으로서, 50nm 두께의 산화질화 실리콘막을 PECVD 장치로 형성하였다.
다음에, 산화물 반도체막(608a)을 절연막(607) 위에 형성하였다. 또한, 시료(B1) 및 시료(B2)는 산화물 반도체막(608a)을 형성하기 위한 조건에 있어서 다르다.
시료(B1)의 산화물 반도체막(608a)으로서, 35nm 두께의 IGZO막을 스퍼터링 장치로 형성하였다. 또한, 시료(B1)의 산화물 반도체막(608a)을 기판 온도가 170℃이고, 유량 100sccm의 아르곤 가스 및 유량 100sccm의 산소 가스를 체임버에 도입하고, 압력이 0.6Pa이고, 2500W의 AC전력이 금속 산화물 스퍼터링 다결정 타깃(In:Ga:Zn=1:1:1.2의 원자비를 가짐)에 인가되는 조건하에서 퇴적하였다.
시료(B2)의 산화물 반도체막(608a)으로서, 35nm 두께의 IGZO막을 스퍼터링 장치로 형성하였다. 또한, 시료(B2)의 산화물 반도체막(608a)을 기판 온도가 170℃이고, 유량 100sccm의 아르곤 가스 및 유량 100sccm의 산소 가스를 체임버에 도입하고, 압력이 0.6Pa이고, 2500W의 AC전력이 금속 산화물 스퍼터링 다결정 타깃(In:Ga:Zn=1:1:1의 원자비를 가짐)에 인가되는 조건하에서 퇴적하였다.
그리고, 제 1 가열 처리를 수행하였다. 제 1 가열 처리로서, 1시간 질소 분위기에서 450℃로 가열 처리를 수행하고 나서, 1시간 질소 및 산소의 혼합 분위기에서 450℃로 가열 처리를 수행하였다.
다음에, 도전막을 절연막(607) 및 산화물 반도체막(608a) 위에 형성하고 나서 제거하였다. 도전막으로서, 50nm 두께의 텅스텐막, 400nm 두께의 알루미늄막, 및 100nm 두께의 타이타늄막을 스퍼터링 장치로 진공 중에서 연속적으로 형성하였다. 도전막을 드라이 에칭 장치로 제거하였다.
다음에, 산화물 반도체막(608a) 위에 약액을 도포하여 산화물 반도체막(608a)의 표면을 세척하였다. 또한, 세척 방법으로서, 농도 85%의 인산 용액을 100배로 희석시키고 산화물 반도체막(608a) 위에 도포하고 나서 15sec 세척을 수행하였다.
다음에, 절연막(614) 및 절연막(616)을 산화물 반도체막(608a) 위에 형성하였다. 절연막(614)으로서, 50nm 두께의 산화질화 실리콘막을 PECVD 장치로 형성하였다. 절연막(616)으로서, 400nm 두께의 산화질화 실리콘막을 PECVD 장치로 형성하였다. 또한, 절연막(614) 및 절연막(616)을 PECVD 장치로 진공 중에서 연속적으로 형성하였다.
절연막(614)을 기판 온도가 220℃이고, 유량 50sccm의 실레인 가스 및 유량 2000sccm의 일산화이질소 가스를 체임버에 도입하고, 압력이 20Pa이고, 100W의 RF전력이 PECVD 장치에 제공된 평행판 전극들 사이에 공급되는 조건하에서 퇴적하였다. 절연막(616)을 기판 온도가 220℃이고, 유량 160sccm의 실레인 가스 및 유량 4000sccm의 일산화이질소 가스를 체임버에 도입하고, 압력이 200Pa이고, 1500W의 RF전력이 PECVD 장치에 제공된 평행판 전극들 사이에 공급되는 조건하에서 퇴적하였다.
그 후에, 제 2 가열 처리를 수행하였다. 제 2 가열 처리는 1시간 질소 및 산소의 혼합 가스 분위기에서 350℃로 수행하였다.
다음에, 제 2 가열 처리를 수행한 후에, 이하 3단계를 시료(B1)에만 수행하였다.
<1. ITSO막 형성의 단계>
5nm 두께의 ITSO막을 스퍼터링 장치로 절연막(616) 위에 형성하였다. 또한, ITSO막을 형성하기 위하여 사용된 타깃의 조성은 In2O3:SnO2:SiO2=85:10:5[wt%]였다.
<2. 산소 첨가 처리의 단계>
다음에, ITSO막을 통하여 산소 첨가 처리를 수행하였다. 산소 첨가 처리는 유량 250sccm의 산소 가스가 체임버에 도입되고, 압력이 15Pa이고, 바이어스가 기판 측에 인가되도록, 4500W의 RF전력이 애싱 장치에 제공된 평행판 전극들 사이에 공급되는 조건하에서 애싱 장치로 수행되었다.
<3. ITSO막의 제거 단계>
다음에, ITSO막을 제거하여 절연막(616)을 노출시켰다. ITSO막을 제거하기 위하여, 웨트 에칭 장치로, 농도 5%의 옥살산 용액을 절연막(616) 위에 도포하고 에칭을 300sec로 수행하고 나서, 농도 0.5%의 플루오린화 수소산을 절연막(616) 위에 도포하고 에칭을 15sec로 수행하였다.
다음에, 시료(B1) 및 시료(B2) 양쪽의 절연막(616) 위에 절연막(618)을 형성하였다. 절연막(618)으로서, 100nm 두께의 질화 실리콘막을 PECVD 장치로 형성하였다. 절연막(618)은, 기판 온도가 350℃이고, 유량 50sccm의 실레인 가스, 유량 5000sccm의 질소 가스, 및 유량 100sccm의 암모니아 가스가 체임버에 도입되고, 압력이 100Pa이고, 1000W의 RF전력이 PECVD 장치에 제공된 평행판 전극들 사이에 공급되는 조건하에서 퇴적하였다.
그 다음에, 제 3 가열 처리를 수행하였다. 제 3 가열 처리는 1시간 질소 분위기에서 250℃로 수행하였다.
상기 공정을 통하여, 본 실시예의 시료(B1) 및 시료(B2)를 제작하였다.
다음에, 상술한 바와 같이 제작된 시료(B1) 및 시료(B2)의 산화물 반도체막(608a) 및 절연막(614), 절연막(616), 및 절연막(618)의 인듐의 농도를 측정하기 위하여 SIMS 분석을 수행하였다. 도 22의 (A)는 시료(B1)의 분석 결과를 나타낸 것이고, 도 22의 (B)는 시료(B2)의 분석 결과를 나타낸 것이다. 도 22의 (A) 및 (B)에서, 가로축 및 세로축은 각각 깊이(nm) 및 인듐의 농도(atoms/cm3)를 나타낸다.
도 22의 (A) 및 (B)에 나타낸 결과에 따라, 시료(B1)에서, 절연막(616)과 절연막(618) 사이의 계면 근방의 인듐의 농도는 5×1016atoms/cm3 이상이고, 한편 시료(B2)에서, 절연막(616)과 절연막(618) 사이의 계면 근방의 인듐의 농도는 5×1016atoms/cm3 미만이었다. 또한, SIMS 분석에서 인듐의 최저 검출 한계는 1×1015atoms/cm3이다.
시료(B1) 및 시료(B2)를 서로 비교할 때, 시료(B1)의 절연막(616)과 절연막(618) 사이의 계면 근방의 인듐의 검출량은 시료(B2)보다 크다.
도 22의 (A) 및 (B)에 나타낸 결과에 따라, 시료(B1)에서, 산소 방출을 억제하는 기능을 갖는 막으로서 사용된 ITSO막 내의 인듐이 산소 첨가 처리에서 절연막(616)에 도입되기 때문에 인듐은 절연막(616)과 절연막(618) 사이의 계면 근방에서 검출되고, 한편 시료(B2)에서는, 절연막(616) 위에 ITSO막을 형성하는 단계, 산소 첨가 처리 단계, 및 ITSO막 제거 단계를 수행하지 않았기 때문에 인듐은 절연막(616)의 표면 근방, 즉, 절연막(616)과 절연막(618) 사이의 계면 근방에서 검출되지 않았다.
절연막(616)은 산소를 포함하기 때문에, 주된 성분의 하나인 산소는 절연막(616)에 과잉 산소가 포함되는 경우에도 SIMS 분석에서 정확하게 측정되지 못하는 경우가 있다. 예를 들어, 절연막(616)이 화학량론적 조성보다 과잉의 산소를 포함하더라도, SIMS 분석에서 화학량론적 조성보다 과잉으로 산소를 측정하기 어려운 경우가 있다. 그러나, 본 발명의 일 형태의 반도체 장치에 나타난 바와 같이 ITSO막이 절연막(616) 위에 산소 방출을 억제하는 기능을 갖는 막으로서 형성되고 나서 산소가 ITSO막을 통하여 절연막(616)에 도입되는 경우, 도 22의 (A)에 도시된 바와 같이 절연막(616)의 표면 근방, 즉 절연막(616)과 절연막(618) 사이의 계면 근방에서 인듐이 검출된다. 따라서, 절연막(616)의 표면 근방의 불순물 농도, 여기서는 인듐의 농도가 측정되어, 절연막(616)에 산소를 첨가하는 단계가 수행되는지 확인될 수 있는 경우가 있다.
상술한 바와 같이, 절연막(616) 내의 산소가 SIMS 분석에서 정확하게 측정될 수 없는 경우에, 절연막(616)에 접촉되는 막의 물리적 특성, 여기서, 절연막(616)과 절연막(618) 사이의 계면 근방의 인듐의 농도를 분석하는 것이 중요하다.
다음에, 본 실시예에서 제작된 트랜지스터(650)의 제작 방법에 대하여 이하에서 설명한다.
(시료(C1) 및 시료(C2))
시료(C1) 및 시료(C2) 각각으로서, 3μm의 채널 길이 L 및 50μm의 채널 폭 W를 갖는 5개의 트랜지스터를 기판에 제작하였다.
먼저, 기판(602) 위에 도전막을 형성하고 가공하여, 도전막(604)을 형성하였다. 도전막(604)으로서, 100nm 두께의 텅스텐막을 스퍼터링 장치로 형성하였다.
다음에, 기판(602) 및 도전막(604) 위에 절연막(606) 및 절연막(607)을 형성하였다.
다음에, 산화물 반도체막(608a)을 절연막(607) 위에 형성하고 섬 형상으로 가공함으로써, 산화물 반도체막(608)을 형성하였다. 또한, 시료(C1) 및 시료(C2)는 산화물 반도체막(608)을 형성하기 위한 조건에 있어서 다르다.
시료(C1)의 산화물 반도체막(608)은 상술한 시료(B1)의 산화물 반도체막(608a)과 같은 조건하에서 형성하고 나서 섬 형상으로 가공하였다.
시료(C2)의 산화물 반도체막(608)은 상술한 시료(B2)의 산화물 반도체막(608a)과 같은 조건하에서 형성하고 나서 섬 형상으로 가공하였다.
그리고, 제 1 가열 처리를 수행하였다.
다음에, 도전막을 절연막(607) 및 산화물 반도체막(608) 위에 형성하고 가공하여, 도전막(612a) 및 도전막(612b)을 형성하였다. 도전막(612a) 및 도전막(612b)으로서, 50nm 두께의 텅스텐막, 400nm 두께의 알루미늄막, 및 100nm 두께의 타이타늄막을 스퍼터링 장치로 진공 중에서 연속적으로 형성하였다.
다음에, 절연막(614) 및 절연막(616)을 산화물 반도체막(608) 및 도전막(612a) 및 도전막(612b) 위에 형성하였다.
그 다음에 제 2 가열 처리를 수행하였다.
다음에, ITSO막 형성 단계, 산소 첨가 처리 단계, 및 ITSO막 제거 단계를 상기에 설명된 시료(B1)와 같은 식으로 시료(C1)에 수행하였다. ITSO막 형성 단계, 산소 첨가 처리 단계, 및 ITSO막 제거 단계는 상기에 설명된 시료(B2)와 같은 식으로 시료(C2)에 수행하지 않았다.
절연막(618)을 절연막(616) 위에 형성하였다.
다음에, 도전막(612b)에 도달하는 개구(642c) 및 도전막(604)에 도달하는 개구(642a) 및 개구(642b)를 형성하였다. 개구(642a), 개구(642b), 및 개구(642c)를 드라이 에칭 장치로 형성하였다.
다음에, 도전막을 개구(642a), 개구(642b), 및 개구(642c)가 덮이도록 절연막(618) 위에 형성하고 가공하여 도전막(620a) 및 도전막(620b)을 형성하였다. 도전막(620a) 및 도전막(620b)으로서, 100nm 두께의 ITSO막을 스퍼터링 장치로 형성하였다. ITSO막을 형성하기 위하여 사용된 타깃의 조성은 상술한 ITSO막 형성 단계에 사용된 것과 같았다.
그리고, 제 3 가열 처리를 수행하였다.
상기 가공을 통하여, 시료(C1) 및 시료(C2)를 제작하였다.
다음에, 상술한 바와 같이 제작된 시료(C1) 및 시료(C2)의 트랜지스터의 전기적 특성을 측정하였다. 시료(C1) 및 시료(C2)의 측정된 전기적 특성을 도 23의 (A) 및 (B)에 나타내었다.
또한, 도 23의 (A)는 시료(C1)의 전기적 특성을 나타낸 것이고 도 23의 (B)는 시료(C2)의 전기적 특성을 나타낸 것이다. 도 23의 (A) 및 (B)에서, 가로축 및 세로축은 각각 게이트 전압(Vg) 및 드레인 전류(Id)를 나타내고, 5개의 트랜지스터의 데이터를 서로 포갰다. 또한, 소스 전극과 드레인 전극 사이의 전압(그 전압은 Vd라고 나타내어짐)이 1V 및 10V로 설정되고, Vg는 0.5V 간격으로 -15V 내지 20V 범위에서 인가되었다.
도 23의 (A) 및 (B)의 결과는, 트랜지스터들에서의 변동이 본 발명의 일 형태의 시료(C1)에서 작다는 것을 나타낸다. 또한, 시료(C1)는 0V 근방에서 양호한 상승 특성을 갖는다. 한편, 트랜지스터들에서의 변동은 비교용 시료(C2)에서는 크다. 또한, 트랜지스터는 시료(C2)에서 노멀리-온 특성을 갖는다.
이 결과는, 트랜지스터 특성에서 상술한 시료(C1)와 시료(C2) 사이의 차이가 절연막(614) 및 절연막(616)에 산소 첨가 처리가 수행되는지 여부에 기인한 것임을 시사한다. 본 발명의 일 형태의 시료(C1)에서, 과잉 산소는 절연막(616) 위에 ITSO막을 형성하고 ITSO막을 통하여 절연막(614) 및 절연막(616)에 산소를 첨가함으로써 절연막(614) 및 절연막(616)에 양호하게 첨가될 수 있었다. 작은 변동을 가지며 양호한 상승 특성을 갖는 트랜지스터는 산화물 반도체막(608)의 산소 빈자리를 과잉 산소로 채움으로써 형성되었다.
따라서, 본 실시예의 시료(C1)의 트랜지스터는 변동이 작고 높은 신뢰성을 갖는다.
본 실시예의 상술한 구조는 다른 실시형태에서 설명한 구조 중 어느 것과 적절히 조합될 수 있다.
100: 트랜지스터, 100A: 트랜지스터, 100B: 트랜지스터, 102: 기판, 104: 도전막, 106: 절연막, 107: 절연막, 108: 산화물 반도체막, 108a: 산화물 반도체막, 108b: 산화물 반도체막, 108c: 산화물 반도체막, 112a: 도전막, 112b: 도전막, 114: 절연막, 116: 절연막, 117: 산화물 반도체막, 118: 절연막, 120: 도전막, 120a: 도전막, 120b: 도전막, 130: 막, 139: 산소, 140c: 개구, 141a: 개구, 141b: 개구, 142: 부식제, 142a: 개구, 142b: 개구, 142c: 개구, 150: 트랜지스터, 160: 트랜지스터, 170: 트랜지스터, 180b: 산화물 반도체막, 200: 반도체 장치, 202: 기판, 204: 절연막, 206: 절연막, 230: 막, 239: 산소, 242: 부식제, 501: 화소 회로, 502: 화소부, 504: 구동 회로부, 504a: 게이트 드라이버, 504b: 소스 드라이버, 506: 보호 회로, 507: 단자부, 550: 트랜지스터, 552: 트랜지스터, 554: 트랜지스터, 560: 커패시터, 562: 커패시터, 570: 액정 소자, 572: 발광 소자, 600: 분석용 시료, 602: 기판, 604: 도전막, 606: 절연막, 607: 절연막, 608: 산화물 반도체막, 608a: 산화물 반도체막, 612a: 도전막, 612b: 도전막, 614: 절연막, 616: 절연막, 618: 절연막, 620a: 도전막, 620b: 도전막, 642a: 개구, 642b: 개구, 642c: 개구, 650: 트랜지스터, 700: 표시 장치, 701: 기판, 702: 화소부, 704: 소스 드라이버 회로부, 705: 기판, 706: 게이트 드라이버 회로부, 708: FPC 단자부, 710: 신호선, 711: 배선부, 712: 밀봉재, 716: FPC, 730: 절연막, 732: 밀봉막, 734: 절연막, 736: 착색막, 738: 차광막, 750: 트랜지스터, 752: 트랜지스터, 760: 접속 전극, 764: 절연막, 766: 절연막, 767: 산화물 반도체막, 768: 절연막, 770: 평탄화 절연막, 772: 도전막, 774: 도전막, 775: 액정 소자, 776: 액정층, 778: 구조체, 780: 이방성 도전막, 782: 발광 소자, 784: 도전막, 786: EL층, 788: 도전막, 790: 커패시터, 8000: 표시 모듈, 8001: 상부 커버, 8002: 하부 커버, 8003: FPC, 8004: 터치 패널, 8005: FPC, 8006: 표시 패널, 8007: 백 라이트, 8008: 광원, 8009: 프레임, 8010: 인쇄 기판, 8011: 배터리, 9000: 하우징, 9001: 표시부, 9003: 스피커, 9005: 조작 키, 9006: 접속 단자, 9007: 센서, 9008: 마이크로폰, 9050: 조작 버튼, 9051: 정보, 9052: 정보, 9053: 정보, 9054: 정보, 9055: 힌지, 9100: 휴대 정보 단말, 9101: 휴대 정보 단말, 9102: 휴대 정보 단말, 9200: 휴대 정보 단말, 9201: 휴대 정보 단말
본 출원은 2014년 06월 20일에 일본 특허청에 출원된 일련 번호 2014-126787의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (16)

  1. 반도체 장치에 있어서,
    제 1 절연막;
    상기 제 1 절연막 위의 산화물 반도체막;
    상기 산화물 반도체막 위의 제 2 절연막; 및
    상기 제 2 절연막 위의 제 3 절연막을 포함하고,
    상기 제 2 절연막은 산소 및 실리콘을 포함하고,
    상기 제 3 절연막은 질소 및 실리콘을 포함하고,
    상기 제 2 절연막과 상기 제 3 절연막 사이의 계면 근방에 인듐이 포함되고,
    상기 계면 근방에서의 인듐의 농도는 상기 제 2 절연막의 중심에서의 인듐의 농도보다 높은, 반도체 장치.
  2. 반도체 장치에 있어서,
    게이트 전극;
    상기 게이트 전극 위의 제 1 절연막;
    상기 제 1 절연막 위의 산화물 반도체막;
    상기 산화물 반도체막과 전기적으로 접속되는 소스 전극;
    상기 산화물 반도체막과 전기적으로 접속되는 드레인 전극;
    상기 산화물 반도체막, 상기 소스 전극, 및 상기 드레인 전극 위의 제 2 절연막; 및
    상기 제 2 절연막 위의 제 3 절연막을 포함하고,
    상기 제 2 절연막은 산소 및 실리콘을 포함하고,
    상기 제 3 절연막은 질소 및 실리콘을 포함하고,
    상기 제 2 절연막과 상기 제 3 절연막 사이의 계면 근방에 인듐이 포함되고,
    상기 계면 근방에서의 인듐의 농도는 상기 제 2 절연막의 중심에서의 인듐의 농도보다 높은, 반도체 장치.
  3. 반도체 장치에 있어서,
    제 1 절연막;
    상기 제 1 절연막 위의 산화물 반도체막;
    상기 산화물 반도체막 위의 제 2 절연막; 및
    상기 제 2 절연막 위의 제 3 절연막을 포함하고,
    상기 제 2 절연막은 산소 및 실리콘을 포함하고,
    상기 제 2 절연막과 상기 제 3 절연막 사이의 계면 근방에 인듐이 포함되고,
    상기 계면 근방에서의 인듐의 농도는 상기 제 2 절연막의 중심에서의 인듐의 농도보다 높은, 반도체 장치.
  4. 반도체 장치에 있어서,
    제 1 절연막;
    상기 제 1 절연막 위의 산화물 반도체막;
    상기 산화물 반도체막 위의 제 2 절연막; 및
    상기 제 2 절연막 위의 제 3 절연막을 포함하고,
    상기 제 2 절연막과 상기 제 3 절연막 사이의 계면 근방에 인듐이 포함되고,
    상기 계면 근방에서의 인듐의 농도는 상기 제 2 절연막의 중심에서의 인듐의 농도보다 높은, 반도체 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 산화물 반도체막은 In, Zn, 및 M을 포함하고,
    M은 Ti, Ga, Sn, Y, Zr, La, Ce, Nd, 또는 Hf인, 반도체 장치.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 산화물 반도체막은 결정부를 포함하고,
    상기 결정부는 상기 산화물 반도체막이 형성되는 표면의 법선 벡터에 평행한 c축을 갖는, 반도체 장치.
  7. 표시 장치에 있어서,
    제 1 항 내지 제 4 항 중 어느 한 항에 따른 반도체 장치; 및
    표시 소자를 포함하는, 표시 장치.
  8. 표시 모듈에 있어서,
    제 7 항에 따른 표시 장치; 및
    터치 센서를 포함하는, 표시 모듈.
  9. 전자 기기에 있어서,
    제 1 항 내지 제 4 항 중 어느 한 항에 따른 반도체 장치; 및
    조작 키 및 배터리 중 적어도 하나를 포함하는, 전자 기기.
  10. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 계면 근방의 인듐의 농도는 5×1016atoms/cm3 이상인, 반도체 장치.
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