JP6628507B2 - 半導体装置 - Google Patents

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Description

本発明の一態様は、酸化物半導体膜を有する半導体装置、及び該半導体装置を有する表示装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、またはそれらの製造方法に関する。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ（電界効果トランジスタ（ＦＥＴ）、または薄膜トランジスタ（ＴＦＴ）ともいう）を構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコンを代表とする半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている（例えば、特許文献１）。
また、チャネルを形成する酸化物半導体層の下地絶縁層に、加熱により酸素を放出する絶縁層を用い、該酸化物半導体層の酸素欠損を低減する半導体装置が開示されている（例えば、特許文献２）。
特開２００６−１６５５２９号公報 特開２０１２−９８３６号公報
酸化物半導体膜をチャネル領域に用いてトランジスタを作製する場合、酸化物半導体膜中のチャネル領域に形成される酸素欠損は、トランジスタ特性に影響を与えるため問題となる。例えば、酸化物半導体膜中のチャネル領域に酸素欠損が形成されると、該酸素欠損に水素が結合し、キャリア供給源となる。酸化物半導体膜中のチャネル領域にキャリア供給源が生成されると、酸化物半導体膜を有するトランジスタの電気特性の変動、代表的にはしきい値電圧のシフトが生じる。また、トランジスタごとに電気特性がばらつくという問題がある。したがって、酸化物半導体膜中のチャネル領域においては、酸素欠損が少ないほど好ましい。
上記問題に鑑み、本発明の一態様は、酸化物半導体を有する半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることを課題の１つとする。または、本発明の一態様は、消費電力が低減された半導体装置を提供することを課題の１つとする。または、本発明の一態様は、新規な半導体装置を提供することを課題の１つとする。または、本発明の一態様は、新規な表示装置を提供することを課題の１つとする。
なお、上記の課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの課題の全てを解決する必要はない。上記以外の課題は、明細書等の記載から自ずと明らかになるものであり、明細書等の記載から上記以外の課題を抽出することが可能である。
本発明の一態様は、酸化物半導体膜を有する半導体装置であって、半導体装置は、第１の絶縁膜と、第１の絶縁膜上の酸化物半導体膜と、酸化物半導体膜上の第２の絶縁膜と、第２の絶縁膜上の第３の絶縁膜と、を有し、第２の絶縁膜は、酸素と、シリコンと、を有し、第３の絶縁膜は、窒素と、シリコンと、を有し、第２の絶縁膜と、第３の絶縁膜との界面近傍にインジウムを有することを特徴とする半導体装置である。
また、本発明の他の一態様は、酸化物半導体膜を有する半導体装置であって、半導体装置は、ゲート電極と、ゲート電極上の第１の絶縁膜と、第１の絶縁膜上の酸化物半導体膜と、酸化物半導体膜に電気的に接続されるソース電極と、酸化物半導体膜に電気的に接続されるドレイン電極と、酸化物半導体膜、ソース電極、及びドレイン電極上の第２の絶縁膜と、第２の絶縁膜上の第３の絶縁膜と、を有し、第２の絶縁膜は、酸素と、シリコンと、を有し、第３の絶縁膜は、窒素と、シリコンと、を有し、第２の絶縁膜と、第３の絶縁膜との界面近傍にインジウムを有することを特徴とする半導体装置である。
上記各構成において、インジウムは、二次イオン質量分析法で検出されると好ましい。
また、上記各構成において、酸化物半導体膜は、酸素と、Ｉｎと、Ｚｎと、Ｍ（Ｍは、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、またはＨｆ）とを有すると好ましい。また、上記各構成において、酸化物半導体膜は、結晶部を有し、結晶部は、結晶部のｃ軸が酸化物半導体膜の被形成面の法線ベクトルに平行である部分を有すると好ましい。
また、本発明の他の一態様は、上記各構成にいずれか一つに記載の半導体装置と表示素子とを有する表示装置である。また、本発明の他の一態様は、該表示装置とタッチセンサとを有する表示モジュールである。また、本発明の他の一態様は、上記各構成にいずれか一つに記載の半導体装置、上記表示装置、または上記表示モジュールと、操作キーまたはバッテリとを有する電子機器である。
本発明の一態様により、酸化物半導体を有する半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、本発明の一態様により、消費電力が低減された半導体装置を提供することができる。または、本発明の一態様により、新規な半導体装置を提供することができる。または、本発明の一態様により、新規な表示装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
半導体装置の一態様を示す上面図及び断面図。 半導体装置の一態様及び半導体装置の作製工程の一例を示す断面図。 ＳＩＭＳ分析結果を説明する図。 半導体装置の一態様を示す上面図及び断面図。 半導体装置の一態様を示す上面図及び断面図。 半導体装置の一態様を示す上面図及び断面図。 半導体装置の一態様を示す断面図。 バンド構造を説明する図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の作製工程の一例を示す断面図。 表示装置の一態様を示す上面図。 表示装置の一態様を示す断面図。 表示装置の一態様を示す断面図。 表示装置を説明するブロック図及び回路図。 表示モジュールを説明する図。 電子機器を説明する図。 実施例における、分析用サンプル及びトランジスタ構造を説明する断面図。 実施例における、ＳＩＭＳ分析結果を説明する図。 実施例における、トランジスタの電気特性を説明する図。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。
また、本明細書などにおいて、第１、第２等として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。そのため、例えば、「第１の」を「第２の」又は「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
また、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。撮像装置、表示装置、液晶表示装置、発光装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は、半導体装置を有する場合がある。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。なお、本明細書等において、チャネル領域とは、電流が主として流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
なお、本明細書等において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多い膜を指し、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多い膜を指す。
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
また、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書等において、界面近傍とは、界面から±５ｎｍの範囲内をいう。また、異なる膜が上下方向に積層された状態において、該異なる膜が接する界面近傍に化合物を形成する場合がある。この場合の界面近傍とは、該化合物と、該化合物から上方の５ｎｍの領域と、該化合物から下方の５ｎｍの領域と、を合わせた範囲をいう。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置について、図１乃至図１４を参照して説明する。
＜半導体装置の構成例１＞
図１（Ａ）は、本発明の一態様の半導体装置であるトランジスタ１００の上面図であり、図１（Ｂ）は、図１（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図１（Ｃ）は、図１（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。なお、図１（Ａ）において、煩雑になることを避けるため、トランジスタ１００の構成要素の一部（ゲート絶縁膜として機能する絶縁膜等）を省略して図示している。また、一点鎖線Ｘ１−Ｘ２方向をチャネル長方向、一点鎖線Ｙ１−Ｙ２方向をチャネル幅方向と呼称する場合がある。なお、トランジスタの上面図においては、以降の図面においても図１（Ａ）と同様に、構成要素の一部を省略して図示する場合がある。
トランジスタ１００は、基板１０２上の第１のゲート電極として機能する導電膜１０４と、基板１０２及び導電膜１０４上の絶縁膜１０６と、絶縁膜１０６上の絶縁膜１０７と、絶縁膜１０７上の酸化物半導体膜１０８と、酸化物半導体膜１０８に電気的に接続されるソース電極として機能する導電膜１１２ａと、酸化物半導体膜１０８に電気的に接続されるドレイン電極として機能する導電膜１１２ｂと、を有する。また、導電膜１１２ａ、１１２ｂ及び酸化物半導体膜１０８上には絶縁膜１１４、１１６、及び絶縁膜１１８が設けられる。絶縁膜１１４、１１６、１１８は、トランジスタ１００の保護絶縁膜としての機能を有する。
また、トランジスタ１００は、絶縁膜１１６と絶縁膜１１８との界面近傍にインジウムを有する。別言すると、絶縁膜１１６と絶縁膜１１８との界面近傍には、インジウムが検出される。該インジウムが検出される理由については、後述する。
また、絶縁膜１０６及び絶縁膜１０７は、トランジスタ１００のゲート絶縁膜としての機能を有する。なお、絶縁膜１０６及び絶縁膜１０７を第１の絶縁膜と、絶縁膜１１４及び絶縁膜１１６を第２の絶縁膜と、絶縁膜１１８を第３の絶縁膜と、それぞれ呼称する場合がある。
トランジスタ１００が有する酸化物半導体膜１０８は、酸素欠損が形成されるとキャリアである電子が生じ、ノーマリーオン特性になりやすい。したがって、酸化物半導体膜１０８中の酸素欠損を減らすことが、安定したトランジスタ特性を得る上でも重要となる。本発明の一態様のトランジスタの構成においては、酸化物半導体膜１０８上の絶縁膜、ここでは、酸化物半導体膜１０８上の絶縁膜１１４に過剰な酸素を導入することで、絶縁膜１１４から酸化物半導体膜１０８中に酸素を移動させ、酸化物半導体膜１０８中の酸素欠損を補填することを特徴とする。または、酸化物半導体膜１０８上の絶縁膜１１６に過剰な酸素を導入することで、絶縁膜１１６から絶縁膜１１４を介し、酸化物半導体膜１０８中に酸素を移動させ、酸化物半導体膜１０８中の酸素欠損を補填することを特徴とする。または、酸化物半導体膜１０８上の絶縁膜１１４及び絶縁膜１１６に過剰な酸素を導入することで、絶縁膜１１４及び絶縁膜１１６の双方から酸化物半導体膜１０８中に酸素を移動させ、酸化物半導体膜１０８中の酸素欠損を補填することを特徴とする。
したがって、絶縁膜１１４、１１６は、酸素を有する。また、絶縁膜１１４、１１６は、酸素と、シリコンとを有すると好ましい。より具体的には、絶縁膜１１４、１１６としては、化学量論的組成よりも過剰に酸素を含有する領域（酸素過剰領域）を有する。別言すると、絶縁膜１１４、１１６は、酸素を放出することが可能な絶縁膜である。なお、絶縁膜１１４、１１６に酸素過剰領域を設けるには、例えば、成膜後の絶縁膜１１４、１１６に酸素を導入して、酸素過剰領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理等を用いることができる。なお、該プラズマ処理としては、酸素ガスを高周波電力によってプラズマ化させる装置（プラズマエッチング装置またはプラズマアッシング装置ともいう）を用いると好適である。
また、上述の酸素を放出することが可能な絶縁膜の酸素分子の放出量としては、昇温脱離ガス分析法（ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ））を用いて測定することができる。例えば、絶縁膜１１４、１１６をＴＤＳにおいて測定した場合、酸素分子の放出量が１×１０１９個／ｃｍ３以上であると好ましい。なお、ＴＤＳにおける基板温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
また、本発明の一態様においては、絶縁膜１１４、１１６に酸素過剰領域を形成するため、絶縁膜１１６上に酸素の放出を抑制できる機能を有する膜を形成し、該膜を介して、絶縁膜１１４、１１６に酸素を導入することを特徴とする。上記酸素の放出を抑制できる機能を有する膜としては、インジウムを含む導電膜、またはインジウムを含む半導体膜が好ましい。また、上記酸素の放出を抑制できる機能を有する膜は、酸素の導入後に除去すると好ましい。
酸素の放出を抑制できる機能を有する膜としては、例えば、インジウム（Ｉｎ）と、亜鉛（Ｚｎ）、錫（Ｓｎ）、タングステン（Ｗ）、チタン（Ｔｉ）、またはシリコン（Ｓｉ）の中から選ばれた一種を含む材料を用いることができる。とくに、酸素の放出を抑制できる機能を有する膜としては、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ：ＩＴＯ）、インジウム亜鉛酸化物、酸化シリコンを含むインジウム錫酸化物（Ｉｎｄｉｕｍ Ｔｉｎ ＳｉＯ２ Ｄｏｐｅｄ Ｏｘｉｄｅ：ＩＴＳＯ）などの透光性を有する導電性材料を用いることができる。
また、絶縁膜１１６上に酸素の放出を抑制できる機能を有する膜を形成し、該膜を介して絶縁膜１１４、１１６に酸素を導入する場合、絶縁膜１１６の表面近傍、別言すると、絶縁膜１１６と絶縁膜１１８の界面近傍には、インジウムが検出される。これは、酸素の放出を抑制できる機能を有する膜がインジウムを含み、該膜を介して絶縁膜１１４、１１６に酸素を導入する際に、絶縁膜１１６の表面近傍にインジウムが打ち込まれるためである。
ここで、絶縁膜１１６の表面近傍に検出されるインジウムについて、図２及び図３を用いて以下説明する。
図２（Ａ）は、半導体装置２００の断面図であり、図２（Ｂ）（Ｃ）（Ｄ）は、図２（Ａ）に示す半導体装置２００の作製工程の一例を示す断面図である。
図２（Ａ）に示す半導体装置２００は、基板２０２上の絶縁膜２０４と、絶縁膜２０４上の絶縁膜２０６と、を有する。
なお、図２（Ａ）に示す半導体装置２００は、図１に示す絶縁膜１１６の表面近傍に検出されるインジウムについて、評価するために作製した分析用の試料である。なお、絶縁膜２０４が、図１に示す絶縁膜１１６に相当する。
基板２０２としては、ガラス基板を用い、絶縁膜２０４としては、厚さ４００ｎｍの酸化窒化シリコン膜を用い、絶縁膜２０６としては、厚さ２００ｎｍの酸化窒化シリコン膜を用いた。
また、図２（Ａ）に示す半導体装置２００としては、本発明の一態様である、試料Ａ１と、比較用の試料Ａ２とを作製し、絶縁膜２０４と絶縁膜２０６との界面近傍のインジウムの検出量について評価を行った。試料Ａ１及び試料Ａ２の作製方法について、以下説明する。
＜試料Ａ１＞
基板２０２上に絶縁膜２０４と、絶縁膜２０４上に酸素の放出を抑制できる機能を有する膜２３０とを形成した（図２（Ｂ）参照）。
絶縁膜２０４としては、基板温度を２２０℃とし、流量１６０ｓｃｃｍのシランガスと、流量４０００ｓｃｃｍの一酸化二窒素ガスをチャンバー内に導入し、圧力を２００Ｐａとし、ＰＥＣＶＤ装置内に設置された平行平板の電極間に１５００ＷのＲＦ電力を供給して成膜した。酸素の放出を抑制できる機能を有する膜２３０としては、厚さ５ｎｍのＩＴＳＯ膜を、スパッタリング装置を用いて形成した。ＩＴＳＯ膜に用いたターゲットの組成としては、Ｉｎ２Ｏ３：ＳｎＯ２：ＳｉＯ２＝８５：１０：５［重量％］とした。
次に、酸素の放出を抑制できる機能を有する膜２３０上から、酸素２３９を添加した（図２（Ｃ）参照）。
酸素２３９の添加方法としては、アッシング装置を用い、流量２５０ｓｃｃｍの酸素ガスをチャンバー内に導入し、圧力を１５Ｐａとし、基板側にバイアスが印加されるように、アッシング装置内に設置された平行平板の電極間に４５００ＷのＲＦ電力を供給して行った。
次に、酸素の放出を抑制できる機能を有する膜２３０を、エッチャント２４２により除去した（図２（Ｄ）参照）。
エッチャント２４２としては濃度５％のシュウ酸水溶液を用いて、３００ｓｅｃ処理したのち、続けて濃度０．５％のフッ化水素酸を用いて、１５ｓｅｃ処理した。
次に、絶縁膜２０４上に絶縁膜２０６を形成し、図２（Ａ）に示す半導体装置２００を作製した。絶縁膜２０６としては、基板温度を３３０℃とし、流量７５ｓｃｃｍのシランガスと、流量１２００ｓｃｃｍの一酸化二窒素ガスをチャンバー内に導入し、圧力を７０Ｐａとし、ＰＥＣＶＤ装置内に設置された平行平板の電極間に１２０ＷのＲＦ電力を供給して成膜した。
＜試料Ａ２＞
試料Ａ２は、先に示す試料Ａ１と比較し、図２（Ｃ）に示す酸素添加処理を行っていない。すなわち、試料Ａ２は、絶縁膜２０４上に酸素の放出を抑制できる機能を有する膜２３０を形成した後、酸素添加処理を行わず、そのまま酸素の放出を抑制できる機能を有する膜２３０を除去し、絶縁膜２０６を形成した試料である。
次に、上記作製した試料Ａ１及び試料Ａ２の絶縁膜２０４及び絶縁膜２０６の膜中のインジウム濃度を測定するために、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて分析を行った。試料Ａ１の分析結果を図３（Ａ）に、試料Ａ２の分析結果を図３（Ｂ）に、それぞれ示す。なお、図３（Ａ）（Ｂ）において、横軸が深さ（ｎｍ）を、縦軸がインジウム濃度（ａｔｏｍｓ／ｃｍ３）を、それぞれ表す。
図３（Ａ）（Ｂ）に示す結果より、試料Ａ１は、絶縁膜２０４と絶縁膜２０６との界面近傍にインジウムが５×１０１６ａｔｏｍｓ／ｃｍ３以上の濃度で確認された。一方で、試料Ａ２は、絶縁膜２０４と絶縁膜２０６との界面近傍にはインジウムが５×１０１６ａｔｏｍｓ／ｃｍ３未満であった。なお、上述のＳＩＭＳ分析における、インジウムの検出下限は、１×１０１５ａｔｏｍｓ／ｃｍ３である。
また、ＳＩＭＳ分析としては、測定原理上、試料表面近傍、または積層界面近傍のデータを正確に得ることが困難である。しかしながら、試料Ａ１と試料Ａ２とを比較した場合、試料Ａ１の絶縁膜２０４と絶縁膜２０６との界面近傍のインジウムの検出量は、試料Ａ２の絶縁膜２０４と絶縁膜２０６との界面近傍のインジウムの検出量よりも多い。
図３（Ａ）（Ｂ）に示す結果より、試料Ａ１においては、酸素の放出を抑制できる機能を有する膜として用いたＩＴＳＯ膜中のインジウムが、酸素添加処理の際に絶縁膜２０４に打ち込まれた結果を示唆している。一方で、試料Ａ２においては、酸素の放出を抑制できる機能を有する膜を絶縁膜２０４上に形成し、酸素添加処理を行っていないため、絶縁膜２０４中にインジウムが打ち込まれない、または打ち込まれる量が極めて少ない結果を示唆している。
以上のように、絶縁膜上に酸素の放出を抑制できる機能を有する膜を形成し、該膜を介して絶縁膜中に酸素を導入する場合、酸素の放出を抑制できる機能を有する膜の構成元素であるインジウムが絶縁膜中に打ち込まれる。
本発明の一態様の半導体装置においては、酸化物半導体膜１０８上に絶縁膜１１４、１１６を形成する。その後、絶縁膜１１６上に酸素の放出を抑制できる機能を有する膜を形成し、該膜を介して絶縁膜１１４、１１６に酸素を供給することで、絶縁膜１１４、１１６中に過剰な酸素を含有させることができる。絶縁膜１１４、１１６中に含有される過剰な酸素は、酸化物半導体膜１０８中に形成される酸素欠損を補填する。酸化物半導体膜１０８中の酸素欠損を補填することによって、信頼性の高い半導体装置を提供することができる。
以下に、本実施の形態の半導体装置に含まれるその他の構成要素について、詳細に説明する。
＜基板＞
基板１０２の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板等を、基板１０２として用いてもよい。また、シリコンや炭化シリコンを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ基板等を適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１０２として用いてもよい。なお、基板１０２として、ガラス基板を用いる場合、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等の大面積基板を用いることで、大型の表示装置を作製することができる。
また、基板１０２として、可撓性基板を用い、可撓性基板上に直接、トランジスタ１００を形成してもよい。または、基板１０２とトランジスタ１００の間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板１０２より分離し、他の基板に転載するのに用いることができる。その際、トランジスタ１００は耐熱性の劣る基板や可撓性の基板にも転載できる。
＜導電膜＞
第１のゲート電極として機能する導電膜１０４、及びソース電極及びドレイン電極として機能する導電膜１１２ａ、１１２ｂとしては、クロム（Ｃｒ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、亜鉛（Ｚｎ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、マンガン（Ｍｎ）、ニッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）から選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いてそれぞれ形成することができる。
また、導電膜１０４、１１２ａ、１１２ｂは、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
また、導電膜１０４、１１２ａ、１１２ｂには、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。
また、導電膜１０４、１１２ａ、１１２ｂには、Ｃｕ−Ｘ合金膜（Ｘは、Ｍｎ、Ｎｉ、Ｃｒ、Ｆｅ、Ｃｏ、Ｍｏ、Ｔａ、またはＴｉ）を適用してもよい。Ｃｕ−Ｘ合金膜を用いることで、ウエットエッチングプロセスで加工できるため、製造コストを抑制することが可能となる。
＜ゲート絶縁膜＞
トランジスタ１００の第１のゲート絶縁膜として機能する絶縁膜１０６、１０７としては、プラズマ化学気相堆積（ＰＥＣＶＤ：（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ））法、スパッタリング法等により、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ガリウム膜、酸化タンタル膜、酸化マグネシウム膜、酸化ランタン膜、酸化セリウム膜および酸化ネオジム膜を一種以上含む絶縁層を、それぞれ用いることができる。なお、絶縁膜１０６、１０７の積層構造とせずに、上述の材料から選択された単層の絶縁膜、または３層以上の絶縁膜を用いてもよい。
なお、トランジスタ１００のチャネル領域として機能する酸化物半導体膜１０８と接する絶縁膜１０７は、酸化物絶縁膜であることが好ましく、化学量論的組成よりも過剰に酸素を含有する領域（酸素過剰領域）を有することがより好ましい。別言すると、絶縁膜１０７は、酸素を放出することが可能な絶縁膜である。なお、絶縁膜１０７に酸素過剰領域を設けるには、例えば、酸素雰囲気下にて絶縁膜１０７を形成すればよい。または、成膜後の絶縁膜１０７に酸素を導入して、酸素過剰領域を形成してもよい。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理等を用いることができる。
また、絶縁膜１０７として、酸化ハフニウムを用いる場合、以下の効果を奏する。酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸化シリコンを用いた場合と比べて、絶縁膜１０７の膜厚を大きくできるため、トンネル電流によるリーク電流を小さくすることができる。すなわち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない。
なお、本実施の形態では、絶縁膜１０６として窒化シリコン膜を形成し、絶縁膜１０７として酸化シリコン膜を形成する。窒化シリコン膜は、酸化シリコン膜と比較して比誘電率が高く、酸化シリコン膜と同等の静電容量を得るのに必要な膜厚が大きいため、トランジスタ１００のゲート絶縁膜として、窒化シリコン膜を含むことで絶縁膜を物理的に厚膜化することができる。よって、トランジスタ１００の絶縁耐圧の低下を抑制、さらには絶縁耐圧を向上させて、トランジスタ１００の静電破壊を抑制することができる。
＜酸化物半導体膜＞
酸化物半導体膜１０８は、酸素と、Ｉｎと、Ｚｎと、Ｍ（Ｍは、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、またはＨｆ）とを有する。代表的には、酸化物半導体膜１０８は、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物を用いることができる。とくに、酸化物半導体膜１０８としては、Ｉｎ−Ｍ−Ｚｎ酸化物を用いると好ましい。
酸化物半導体膜１０８がＩｎ−Ｍ−Ｚｎ酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１が好ましい。なお、成膜される酸化物半導体膜１０８の原子数比はそれぞれ、誤差として上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。例えば、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を用いる場合、成膜される酸化物半導体膜１０８の原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる場合がある。
なお、酸化物半導体膜１０８がＩｎ−Ｍ−Ｚｎ酸化物であるとき、Ｚｎ及びＯを除いてのＩｎとＭの原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。
また、酸化物半導体膜１０８は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。このように、エネルギーギャップの広い酸化物半導体を用いることで、トランジスタ１００のオフ電流を低減することができる。
また、酸化物半導体膜１０８の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。
また、酸化物半導体膜１０８としては、キャリア密度の低い酸化物半導体膜を用いる。例えば、酸化物半導体膜１０８は、キャリア密度が１×１０１７個／ｃｍ３以下、好ましくは１×１０１５個／ｃｍ３以下、さらに好ましくは１×１０１３個／ｃｍ３以下、より好ましくは１×１０１１個／ｃｍ３以下とする。
なお、これらに限られず、必要とするトランジスタの半導体特性及び電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とするトランジスタの半導体特性を得るために、酸化物半導体膜１０８のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
なお、酸化物半導体膜１０８として、不純物濃度が低く、欠陥準位密度の低い酸化物半導体膜を用いることで、さらに優れた電気特性を有するトランジスタを作製することができ好ましい。ここでは、不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性または実質的に高純度真性とよぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、該酸化物半導体膜にチャネル領域が形成されるトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、オフ電流が著しく小さく、チャネル幅Ｗが１×１０６μｍでチャネル長Ｌが１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。
したがって、上記高純度真性、または実質的に高純度真性の酸化物半導体膜にチャネル領域が形成されるトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとすることができる。なお、酸化物半導体膜のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体膜にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。不純物としては、水素、窒素、アルカリ金属、またはアルカリ土類金属等がある。
酸化物半導体膜１０８に含まれる水素は、金属原子と結合する酸素と反応して水になると共に、酸素が脱離した格子（または酸素が脱離した部分）に酸素欠損を形成する。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体膜を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体膜１０８は水素ができる限り低減されていることが好ましい。具体的には、酸化物半導体膜１０８において、ＳＩＭＳ分析により得られる水素濃度を、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とする。
酸化物半導体膜１０８において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体膜１０８において酸素欠損が増加し、ｎ型化してしまう。このため、酸化物半導体膜１０８におけるシリコンや炭素の濃度と、酸化物半導体膜１０８との界面近傍のシリコンや炭素の濃度（ＳＩＭＳ分析により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体膜１０８において、ＳＩＭＳ分析により得られるアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、酸化物半導体膜１０８のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。
また、酸化物半導体膜１０８に窒素が含まれていると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体膜を用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体膜において、窒素はできる限り低減されていることが好ましい、例えば、ＳＩＭＳ分析により得られる窒素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
また、酸化物半導体膜１０８は、例えば非単結晶構造でもよい。非単結晶構造は、例えば、後述するＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、後述する微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ−ＯＳは最も欠陥準位密度が低い。
酸化物半導体膜１０８は、例えば非晶質構造でもよい。非晶質構造の酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質構造の酸化物膜は、例えば、完全な非晶質構造であり、結晶部を有さない。
なお、酸化物半導体膜１０８が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域の二種以上を有する混合膜であってもよい。混合膜は、例えば、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のいずれか二種以上の領域を有する単層構造の場合がある。また、混合膜は、例えば、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のいずれか二種以上の領域を有する積層構造を有する場合がある。
＜保護絶縁膜＞
絶縁膜１１４、１１６、１１８は、保護絶縁膜としての機能を有する。絶縁膜１１４、１１６は、酸素を有する。また、絶縁膜１１４は、酸素を透過することのできる絶縁膜である。なお、絶縁膜１１４は、後に形成する絶縁膜１１６を形成する際の、酸化物半導体膜１０８へのダメージ緩和膜としても機能する。
絶縁膜１１４としては、厚さが５ｎｍ以上１５０ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下の酸化シリコン、酸化窒化シリコン等を用いることができる。
また、絶縁膜１１４は、欠陥量が少ないことが好ましく、代表的には、電子スピン共鳴（ＥＳＲ）測定により、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。これは、絶縁膜１１４に含まれる欠陥密度が多いと、該欠陥に酸素が結合してしまい、絶縁膜１１４における酸素の透過量が減少してしまう。
なお、絶縁膜１１４においては、外部から絶縁膜１１４に入った酸素が全て絶縁膜１１４の外部に移動せず、絶縁膜１１４にとどまる酸素もある。また、絶縁膜１１４に酸素が入ると共に、絶縁膜１１４に含まれる酸素が絶縁膜１１４の外部へ移動することで、絶縁膜１１４において酸素の移動が生じる場合もある。絶縁膜１１４として酸素を透過することができる酸化物絶縁膜を形成すると、絶縁膜１１４上に設けられる、絶縁膜１１６から脱離する酸素を、絶縁膜１１４を介して酸化物半導体膜１０８に移動させることができる。
また、絶縁膜１１４は、窒素酸化物に起因する準位密度が低い酸化物絶縁膜を用いて形成することができる。なお当該窒素酸化物に起因する準位密度は、酸化物半導体膜の価電子帯の上端のエネルギー（Ｅｖ＿ｏｓ）と酸化物半導体膜の伝導帯の下端のエネルギー（Ｅｃ＿ｏｓ）の間に形成され得る場合がある。上記酸化物絶縁膜として、窒素酸化物の放出量が少ない酸化窒化シリコン膜、または窒素酸化物の放出量が少ない酸化窒化アルミニウム膜等を用いることができる。
なお、窒素酸化物の放出量の少ない酸化窒化シリコン膜は、ＴＤＳにおいて、窒素酸化物の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が１×１０１８個／ｃｍ３以上５×１０１９個／ｃｍ３以下である。なお、アンモニアの放出量は、膜の表面温度が５０℃以上６５０℃以下、好ましくは５０℃以上５５０℃以下の加熱処理による放出量とする。
窒素酸化物（ＮＯｘ、ｘは０以上２以下、好ましくは１以上２以下）、代表的にはＮＯ２またはＮＯは、絶縁膜１１４などに準位を形成する。当該準位は、酸化物半導体膜１０８のエネルギーギャップ内に位置する。そのため、窒素酸化物が、絶縁膜１１４及び酸化物半導体膜１０８の界面近傍に拡散すると、当該準位が絶縁膜１１４側において電子をトラップする場合がある。この結果、トラップされた電子が、絶縁膜１１４及び酸化物半導体膜１０８界面近傍に留まるため、トランジスタのしきい値電圧をプラス方向にシフトさせてしまう。
また、窒素酸化物は、加熱処理においてアンモニア及び酸素と反応する。絶縁膜１１４に含まれる窒素酸化物は、加熱処理において、絶縁膜１１６に含まれるアンモニアと反応するため、絶縁膜１１４に含まれる窒素酸化物が低減される。このため、絶縁膜１１４及び酸化物半導体膜１０８の界面近傍において、電子がトラップされにくい。
絶縁膜１１４は、上記酸化物絶縁膜を用いることで、トランジスタのしきい値電圧のシフトを低減することが可能であり、トランジスタの電気特性の変動を低減することができる。
なお、トランジスタの作製工程の加熱処理、代表的には３００℃以上基板歪み点未満の加熱処理により、絶縁膜１１４は、１００Ｋ以下のＥＳＲで測定して得られたスペクトルにおいてｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下の第３のシグナルが観測される。なお、第１のシグナル及び第２のシグナルのスプリット幅、並びに第２のシグナル及び第３のシグナルのスプリット幅は、ＸバンドのＥＳＲ測定において約５ｍＴである。また、ｇ値が２．０３７以上２．０３９以下の第１シグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下である第３のシグナルのスピンの密度の合計が１×１０１８ｓｐｉｎｓ／ｃｍ３未満であり、代表的には１×１０１７ｓｐｉｎｓ／ｃｍ３以上１×１０１８ｓｐｉｎｓ／ｃｍ３未満である。
なお、１００Ｋ以下のＥＳＲスペクトルにおいてｇ値が２．０３７以上２．０３９以下の第１シグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下の第３のシグナルは、窒素酸化物（ＮＯｘ、ｘは０以上２以下、好ましくは１以上２以下）起因のシグナルに相当する。窒素酸化物の代表例としては、一酸化窒素、二酸化窒素等がある。即ち、ｇ値が２．０３７以上２．０３９以下の第１シグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下である第３のシグナルのスピンの密度の合計が少ないほど、酸化物絶縁膜に含まれる窒素酸化物の含有量が少ないといえる。
また、上記酸化物絶縁膜は、ＳＩＭＳ分析で測定される窒素濃度が６×１０２０ａｔｏｍｓ／ｃｍ３以下である。
基板温度が２２０℃以上、または２８０℃以上、または３５０℃以上であり、シラン及び一酸化二窒素を用いたＰＥＣＶＤ法を用いて、上記酸化物絶縁膜を形成することで、緻密であり、且つ硬度の高い膜を形成することができる。
絶縁膜１１６は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を用いて形成する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、加熱により酸素の一部が脱離する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物絶縁膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃ｗ以下の範囲が好ましい。
絶縁膜１１６としては、厚さが３０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上４００ｎｍ以下の、酸化シリコン、酸化窒化シリコン等を用いることができる。
また、絶縁膜１１６は、欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定により、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度が１．５×１０１８ｓｐｉｎｓ／ｃｍ３未満、さらには１×１０１８ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。なお、絶縁膜１１６は、絶縁膜１１４と比較して酸化物半導体膜１０８から離れているため、絶縁膜１１４より、欠陥密度が多くともよい。
また、絶縁膜１１６の表面近傍には、インジウムが検出される。
また、絶縁膜１１４、１１６は、同種の材料の絶縁膜を用いることができるため、絶縁膜１１４と絶縁膜１１６の界面が明確に確認できない場合がある。したがって、本実施の形態においては、絶縁膜１１４と絶縁膜１１６の界面は、破線で図示している。なお、本実施の形態においては、絶縁膜１１４と絶縁膜１１６の２層構造について説明したが、これに限定されず、例えば、絶縁膜１１４の単層構造としてもよい。
絶縁膜１１８は、窒素を有する。また、絶縁膜１１８は、窒素及びシリコンを有する。また、絶縁膜１１８は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁膜１１８を設けることで、酸化物半導体膜１０８からの酸素の外部への拡散と、絶縁膜１１４、１１６に含まれる酸素の外部への拡散と、外部から酸化物半導体膜１０８への水素、水等の入り込みを防ぐことができる。絶縁膜１１８としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有する窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
なお、上記記載の、導電膜、絶縁膜、酸化物半導体膜などの様々な膜は、スパッタリング法やＰＥＣＶＤ法により形成することができるが、他の方法、例えば、熱ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いても良い。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
熱ＣＶＤ法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の層を成膜し、後から導入される第２の原料ガスと反応して、第２の層が第１の層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法などの熱ＣＶＤ法は、上記実施形態の導電膜、絶縁膜、酸化物半導体膜、金属酸化膜などの様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ−ＺｎＯ膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ３）３である。また、トリメチルガリウムの化学式は、Ｇａ（ＣＨ３）３である。また、ジメチル亜鉛の化学式は、Ｚｎ（ＣＨ３）２である。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハフニウム（ＴＤＭＡＨ）などのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。なお、テトラキスジメチルアミドハフニウムの化学式はＨｆ［Ｎ（ＣＨ３）２］４である。また、他の材料液としては、テトラキス（エチルメチルアミド）ハフニウムなどがある。
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。なお、トリメチルアルミニウムの化学式はＡｌ（ＣＨ３）３である。また、他の材料液としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを順次繰り返し導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−ＺｎＯ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎＯ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次繰り返し導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスを用いても良い。
＜半導体装置の構成例２＞
次に、図１（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１００と異なる構成例について、図４（Ａ）（Ｂ）（Ｃ）を用いて説明する。なお、先に説明した機能と同様の機能を有する場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
図４（Ａ）は、本発明の一態様の半導体装置であるトランジスタ１５０の上面図であり、図４（Ｂ）は、図４（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図４（Ｃ）は、図４（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。
トランジスタ１５０は、基板１０２上の第１のゲート電極として機能する導電膜１０４と、基板１０２及び導電膜１０４上の絶縁膜１０６と、絶縁膜１０６上の絶縁膜１０７と、絶縁膜１０７上の酸化物半導体膜１０８と、酸化物半導体膜１０８上の絶縁膜１１４と、絶縁膜１１４上の絶縁膜１１６と、絶縁膜１１４及び絶縁膜１１６に設けられる開口部１４１ａを介して酸化物半導体膜１０８に電気的に接続されるソース電極として機能する導電膜１１２ａと、絶縁膜１１４及び絶縁膜１１６に設けられる開口部１４１ｂを介して酸化物半導体膜１０８に電気的に接続されるドレイン電極として機能する導電膜１１２ｂと、を有する。また、トランジスタ１５０上、より詳しくは、導電膜１１２ａ、１１２ｂ、及び絶縁膜１１６上には絶縁膜１１８が設けられる。絶縁膜１１４及び絶縁膜１１６は、酸化物半導体膜１０８の保護絶縁膜としての機能を有する。絶縁膜１１８は、トランジスタ１５０の保護絶縁膜としての機能を有する。
また、トランジスタ１５０は、絶縁膜１１６と絶縁膜１１８との界面近傍にインジウムを有する。
先に示すトランジスタ１００においては、チャネルエッチ型の構造であったのに対し、図４（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１５０は、チャネル保護型の構造である。このように、本発明の一態様の半導体装置は、チャネルエッチ型及びチャネル保護型の双方のトランジスタ構造に適用することができる。
トランジスタ１５０としては、先に示すトランジスタ１００と同様に、酸化物半導体膜１０８上に、絶縁膜１１４、１１６が設けられる構成のため、絶縁膜１１４、１１６に含まれる酸素が酸化物半導体膜１０８中の酸素欠損を補填することができる。
＜半導体装置の構成例３＞
次に、図４（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１５０と異なる構成例について、図５（Ａ）（Ｂ）（Ｃ）を用いて説明する。なお、先に説明した機能と同様の機能を有する場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
図５（Ａ）は、本発明の一態様の半導体装置であるトランジスタ１６０の上面図であり、図５（Ｂ）は、図５（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図５（Ｃ）は、図５（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。
トランジスタ１６０は、基板１０２上の第１のゲート電極として機能する導電膜１０４と、基板１０２及び導電膜１０４上の絶縁膜１０６と、絶縁膜１０６上の絶縁膜１０７と、絶縁膜１０７上の酸化物半導体膜１０８と、酸化物半導体膜１０８上の絶縁膜１１４と、絶縁膜１１４上の絶縁膜１１６と、酸化物半導体膜１０８に電気的に接続されるソース電極として機能する導電膜１１２ａと、酸化物半導体膜１０８に電気的に接続されるドレイン電極として機能する導電膜１１２ｂと、を有する。また、トランジスタ１６０上、より詳しくは、導電膜１１２ａ、１１２ｂ、及び絶縁膜１１６上には絶縁膜１１８が設けられる。絶縁膜１１４及び絶縁膜１１６は、酸化物半導体膜１０８の保護絶縁膜としての機能を有する。絶縁膜１１８は、トランジスタ１６０の保護絶縁膜としての機能を有する。
また、トランジスタ１６０は、絶縁膜１１６と絶縁膜１１８との界面近傍にインジウムを有する。
トランジスタ１６０は、図４（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１５０と絶縁膜１１４、１１６の形状が相違する。具体的には、トランジスタ１６０の絶縁膜１１４、１１６は、酸化物半導体膜１０８のチャネル領域上に島状に設けられる。その他の構成は、トランジスタ１５０と同様であり、同様の効果を奏する。
＜半導体装置の構成例４＞
次に、図１（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１００と異なる構成例について、図６（Ａ）（Ｂ）（Ｃ）を用いて説明する。なお、先に説明した機能と同様の機能を有する場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
図６（Ａ）は、本発明の一態様の半導体装置であるトランジスタ１７０の上面図であり、図６（Ｂ）は、図６（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図６（Ｃ）は、図６（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。
トランジスタ１７０は、基板１０２上の第１のゲート電極として機能する導電膜１０４と、基板１０２及び導電膜１０４上の絶縁膜１０６と、絶縁膜１０６上の絶縁膜１０７と、絶縁膜１０７上の酸化物半導体膜１０８と、酸化物半導体膜１０８上の絶縁膜１１４と、絶縁膜１１４上の絶縁膜１１６と、酸化物半導体膜１０８に電気的に接続されるソース電極として機能する導電膜１１２ａと、酸化物半導体膜１０８に電気的に接続されるドレイン電極として機能する導電膜１１２ｂと、導電膜１１２ａ、１１２ｂ及び絶縁膜１１６上の絶縁膜１１８と、絶縁膜１１８上の導電膜１２０ａ、１２０ｂと、を有する。
また、トランジスタ１７０は、絶縁膜１１６と絶縁膜１１８との界面近傍にインジウムを有する。
また、トランジスタ１７０において、絶縁膜１１４、１１６、１１８は、トランジスタ１７０の第２のゲート絶縁膜としての機能を有する。また、トランジスタ１７０において、導電膜１２０ａは、例えば、表示装置に用いる画素電極としての機能を有する。また、導電膜１２０ａは、絶縁膜１１４、１１６、１１８に設けられる開口部１４２ｃを介して、導電膜１１２ｂと接続される。また、トランジスタ１７０において、導電膜１２０ｂは、第２のゲート電極（バックゲート電極ともいう）として機能する。
また、図６（Ｃ）に示すように導電膜１２０ｂは、絶縁膜１０６、１０７、１１４、１１６、１１８に設けられる開口部１４２ａ、１４２ｂにおいて、第１のゲート電極として機能する導電膜１０４に接続される。よって、導電膜１２０ｂと導電膜１０４とは、同じ電位が与えられる。
なお、本実施の形態においては、開口部１４２ａ、１４２ｂを設け、導電膜１２０ｂと導電膜１０４を接続する構成について例示したが、これに限定されない。例えば、開口部１４２ａまたは開口部１４２ｂのいずれか一方の開口部のみを形成し、導電膜１２０ｂと導電膜１０４を接続する構成、または開口部１４２ａ及び開口部１４２ｂを設けずに、導電膜１２０ｂと導電膜１０４を接続しない構成としてもよい。なお、導電膜１２０ｂと導電膜１０４を接続しない構成の場合、導電膜１２０ｂと導電膜１０４には、それぞれ異なる電位を与えることができる。
また、図６（Ｂ）に示すように、酸化物半導体膜１０８は、第１のゲート電極として機能する導電膜１０４と、第２のゲート電極として機能する導電膜１２０ｂのそれぞれと対向するように位置し、２つのゲート電極として機能する導電膜に挟まれている。第２のゲート電極として機能する導電膜１２０ｂのチャネル長方向の長さ及びチャネル幅方向の長さは、酸化物半導体膜１０８のチャネル長方向の長さ及びチャネル幅方向の長さよりもそれぞれ長く、酸化物半導体膜１０８の全体は、絶縁膜１１４、１１６、１１８を介して導電膜１２０ｂに覆われている。また、第２のゲート電極として機能する導電膜１２０ｂと第１のゲート電極として機能する導電膜１０４とは、絶縁膜１０６、１０７、１１４、１１６、１１８に設けられる開口部１４２ａ、１４２ｂにおいて接続されるため、酸化物半導体膜１０８のチャネル幅方向の側面は、絶縁膜１１４、１１６、１１８を介して第２のゲート電極として機能する導電膜１２０ｂと対向している。
別言すると、トランジスタ１７０のチャネル幅方向において、第１のゲート電極として機能する導電膜１０４及び第２のゲート電極として機能する導電膜１２０ｂは、第１のゲート絶縁膜として機能する絶縁膜１０６、１０７及び第２のゲート絶縁膜として機能する絶縁膜１１４、１１６、１１８に設けられる開口部において接続すると共に、第１のゲート絶縁膜として機能する絶縁膜１０６、１０７及び第２のゲート絶縁膜として機能する絶縁膜１１４、１１６、１１８を介して酸化物半導体膜１０８を囲む構成である。
このような構成を有することで、トランジスタ１７０に含まれる酸化物半導体膜１０８を、第１のゲート電極として機能する導電膜１０４及び第２のゲート電極として機能する導電膜１２０ｂの電界によって電気的に囲むことができる。トランジスタ１７０のように、第１のゲート電極及び第２のゲート電極の電界によって、チャネル領域が形成される酸化物半導体膜を電気的に囲むトランジスタのデバイス構造をｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造と呼ぶことができる。
トランジスタ１７０は、ｓ−ｃｈａｎｎｅｌ構造を有するため、第１のゲート電極として機能する導電膜１０４によってチャネルを誘起させるための電界を効果的に酸化物半導体膜１０８に印加することができるため、トランジスタ１７０の電流駆動能力が向上し、高いオン電流特性を得ることが可能となる。また、オン電流を高くすることが可能であるため、トランジスタ１７０を微細化することが可能となる。また、トランジスタ１７０は、第１のゲート電極として機能する導電膜１０４及び第２のゲート電極として機能する導電膜１２０ｂによって囲まれた構造を有するため、トランジスタ１７０の機械的強度を高めることができる。
＜半導体装置の構成例５＞
次に、図１（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１００と異なる構成例について、図７（Ａ）（Ｂ）（Ｃ）（Ｄ）を用いて説明する。なお、先に説明した機能と同様の機能を有する場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
図７（Ａ）（Ｂ）は、図１（Ｂ）（Ｃ）に示すトランジスタ１００の変形例の断面図である。また、図７（Ｃ）（Ｄ）は、図１（Ｂ）（Ｃ）に示すトランジスタ１００の変形例の断面図である。
図７（Ａ）（Ｂ）に示すトランジスタ１００Ａは、図１（Ｂ）（Ｃ）に示すトランジスタ１００が有する酸化物半導体膜１０８を３層の積層構造としている。より具体的には、トランジスタ１００Ａが有する酸化物半導体膜１０８は、酸化物半導体膜１０８ａと、酸化物半導体膜１０８ｂと、酸化物半導体膜１０８ｃと、を有する。
図７（Ｃ）（Ｄ）に示すトランジスタ１００Ｂは、図１（Ｂ）（Ｃ）に示すトランジスタ１００が有する酸化物半導体膜１０８を２層の積層構造としている。より具体的には、トランジスタ１００Ｂが有する酸化物半導体膜１０８は、酸化物半導体膜１０８ａと、酸化物半導体膜１０８ｂと、を有する。
ここで、酸化物半導体膜１０８ａ、１０８ｂ、１０８ｃ、及び酸化物半導体膜１０８ｂ、１０８ｃに接する絶縁膜のバンド構造について、図８を用いて説明する。
図８（Ａ）は、絶縁膜１０７、酸化物半導体膜１０８ａ、１０８ｂ、１０８ｃ、及び絶縁膜１１４を有する積層構造の膜厚方向のバンド構造の一例である。また、図８（Ｂ）は、絶縁膜１０７、酸化物半導体膜１０８ｂ、１０８ｃ、及び絶縁膜１１４を有する積層構造の膜厚方向のバンド構造の一例である。なお、バンド構造は、理解を容易にするため絶縁膜１０７、酸化物半導体膜１０８ａ、１０８ｂ、１０８ｃ、及び絶縁膜１１４の伝導帯下端のエネルギー準位（Ｅｃ）を示す。
また、図８（Ａ）は、絶縁膜１０７、１１４として酸化シリコン膜を用い、酸化物半導体膜１０８ａとして金属元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２の金属酸化物ターゲットを用いて形成される酸化物半導体膜を用い、酸化物半導体膜１０８ｂとして金属元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１の金属酸化物ターゲットを用いて形成される酸化物半導体膜を用い、酸化物半導体膜１０８ｃとして金属元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２の金属酸化物ターゲットを用いて形成される酸化物半導体膜を用いる構成のバンド図である。
また、図８（Ｂ）は、絶縁膜１０７、１１４として酸化シリコン膜を用い、酸化物半導体膜１０８ｂとして金属元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１の金属酸化物ターゲットを用いて形成される酸化物半導体膜を用い、酸化物半導体膜１０８ｃとして金属元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２の金属酸化物ターゲットを用いて形成される酸化物半導体膜を用いる構成のバンド図である。
図８（Ａ）（Ｂ）に示すように、酸化物半導体膜１０８ａ、１０８ｂ、１０８ｃにおいて、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接合するともいうことができる。このようなバンド構造を有するためには、酸化物半導体膜１０８ａと酸化物半導体膜１０８ｂとの界面、または酸化物半導体膜１０８ｂと酸化物半導体膜１０８ｃとの界面において、トラップ中心や再結合中心のような欠陥準位、を形成するような不純物が存在しないとする。
酸化物半導体膜１０８ａ、１０８ｂ、１０８ｃに連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層することが必要となる。
図８（Ａ）（Ｂ）に示す構成とすることで酸化物半導体膜１０８ｂがウェル（井戸）となり、上記積層構造を用いたトランジスタにおいて、チャネル領域が酸化物半導体膜１０８ｂに形成されることがわかる。
なお、酸化物半導体膜と、絶縁膜との界面または界面近傍には、不純物や欠陥に起因したトラップ準位が形成されうる。酸化物半導体膜１０８ａ、１０８ｃを設けることにより、チャネル領域が形成される酸化物半導体膜１０８ｂから上記トラップ準位を遠ざけることができる。
また、トラップ準位のエネルギー準位が、酸化物半導体膜１０８ｂの伝導帯下端のエネルギー準位（Ｅｃ）よりも低い場合、当該トラップ準位に電子が蓄積しやすくなってしまう。トラップ準位に電子が蓄積されることで、マイナスの固定電荷となり、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。したがって、トラップ準位のエネルギー準位が、が酸化物半導体膜１０８ｂの伝導帯下端のエネルギー準位（Ｅｃ）よりも高くなるような構成すると好ましい。このようにすることで、トラップ準位に電子が蓄積しにくくなり、トランジスタのオン電流を増大させることが可能であると共に、電界効果移動度を高めることができる。
また、図８（Ａ）（Ｂ）において、酸化物半導体膜１０８ａ、１０８ｃは、酸化物半導体膜１０８ｂよりも伝導帯下端のエネルギー準位が真空準位に近く、代表的には、酸化物半導体膜１０８ｂの伝導帯下端のエネルギー準位と、酸化物半導体膜１０８ａ、１０８ｃの伝導帯下端のエネルギー準位との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下である。すなわち、酸化物半導体膜１０８ａ、１０８ｃの電子親和力と、酸化物半導体膜１０８ｂの電子親和力との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下である。
このような構成を有することで、酸化物半導体膜１０８ｂが電流の主な経路となり、チャネル領域として機能する。また、酸化物半導体膜１０８ａ、１０８ｃは、チャネル領域が形成される酸化物半導体膜１０８ｂを構成する金属元素の一種以上から構成される酸化物半導体膜であるため、酸化物半導体膜１０８ａと酸化物半導体膜１０８ｂとの界面、または酸化物半導体膜１８０ｂと酸化物半導体膜１０８ｃとの界面において、界面散乱が起こりにくい。従って、該界面においてはキャリアの動きが阻害されないため、トランジスタの電界効果移動度が高くなる。
また、酸化物半導体膜１０８ａ、１０８ｃは、チャネル領域の一部として機能することを防止するため、導電率が十分に低い材料を用いるものとする。または、酸化物半導体膜１０８ａ、１０８ｃには、電子親和力（真空準位と伝導帯下端のエネルギー準位との差）が酸化物半導体膜１０８ｂよりも小さく、伝導帯下端のエネルギー準位が酸化物半導体膜１０８ｂの伝導帯下端エネルギー準位と差分（バンドオフセット）を有する材料を用いるものとする。また、ドレイン電圧の大きさに依存したしきい値電圧の差が生じることを抑制するためには、酸化物半導体膜１０８ａ、１０８ｃの伝導帯下端のエネルギー準位が、酸化物半導体膜１０８ｂの伝導帯下端のエネルギー準位よりも０．２ｅＶ以上真空準位に近い材料、好ましくは０．５ｅＶ以上真空準位に近い材料を適用することが好ましい。
また、酸化物半導体膜１０８ａ、１０８ｃは、膜中にスピネル型の結晶構造が含まれないことが好ましい。酸化物半導体膜１０８ａ、１０８ｃの膜中にスピネル型の結晶構造を含む場合、該スピネル型の結晶構造と他の領域との界面において、導電膜１１２ａ、１１２ｂの構成元素が酸化物半導体膜１０８ｂへ拡散してしまう場合がある。なお、酸化物半導体膜１０８ａ、１０８ｃが後述するＣＡＡＣ−ＯＳである場合、導電膜１１２ａ、１１２ｂの構成元素、例えば、銅元素のブロッキング性が高くなり好ましい。
酸化物半導体膜１０８ａ、１０８ｃの膜厚は、導電膜１１２ａ、１１２ｂの構成元素が酸化物半導体膜１０８ｂに拡散することを抑制することのできる膜厚以上であって、絶縁膜１１４から酸化物半導体膜１０８ｂへの酸素の供給を抑制する膜厚未満とする。例えば、酸化物半導体膜１０８ａ、１０８ｃの膜厚が１０ｎｍ以上であると、導電膜１１２ａ、１１２ｂの構成元素が酸化物半導体膜１０８ｂへ拡散するのを抑制することができる。また、酸化物半導体膜１０８ａ、１０８ｃの膜厚を１００ｎｍ以下とすると、絶縁膜１１４、１１６から酸化物半導体膜１０８ｂへ効果的に酸素を供給することができる。
酸化物半導体膜１０８ａ、１０８ｃがＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＭとしてＴｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、またはＨｆをＩｎより高い原子数比で有することで、酸化物半導体膜１０８ａ、１０８ｃのエネルギーギャップを大きく、電子親和力を小さくしうる。よって、酸化物半導体膜１０８ｂとの電子親和力の差を元素Ｍの組成によって制御することが可能となる場合がある。また、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆは、酸素との結合力が強い金属元素であるため、これらの元素をＩｎより高い原子数比で有することで、酸素欠損が生じにくくなる。
また、酸化物半導体膜１０８ａ、１０８ｃがＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくは、Ｉｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくは、Ｉｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。また、酸化物半導体膜１０８ａ、１０８ｃとして、酸化ガリウム膜を用いてもよい。
また、酸化物半導体膜１０８ａ、１０８ｂ、１０８ｃが、Ｉｎ−Ｍ−Ｚｎ酸化物の場合、酸化物半導体膜１０８ｂと比較して、酸化物半導体膜１０８ａ、１０８ｃに含まれるＭの原子数比が大きく、代表的には、酸化物半導体膜１０８ｂに含まれる上記原子と比較して、１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比である。
また、酸化物半導体膜１０８ａ、１０８ｂ、１０８ｃが、Ｉｎ−Ｍ−Ｚｎ酸化物の場合、酸化物半導体膜１０８ｂをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物半導体膜１０８ａ、１０８ｃをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］とすると、ｙ２／ｘ２がｙ１／ｘ１よりも大きく、好ましくは、ｙ２／ｘ２がｙ１／ｘ１よりも１．５倍以上である。より好ましくは、ｙ２／ｘ２がｙ１／ｘ１よりも２倍以上大きく、さらに好ましくは、ｙ２／ｘ２がｙ１／ｘ１よりも３倍以上または４倍以上大きい。このとき、酸化物半導体膜１０８ｂにおいて、ｙ１がｘ１以上であると、酸化物半導体膜１０８ｂを用いるトランジスタに安定した電気特性を付与できるため好ましい。ただし、ｙ１がｘ１の３倍以上になると、酸化物半導体膜１０８ｂを用いるトランジスタの電界効果移動度が低下してしまうため、ｙ１はｘ１の３倍未満であると好ましい。
酸化物半導体膜１０８ｂがＩｎ−Ｍ−Ｚｎ酸化物の場合、酸化物半導体膜１０８ｂを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１とすると、ｘ１／ｙ１は、１／３以上６以下、さらには１以上６以下であって、ｚ１／ｙ１は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ１／ｙ１を１以上６以下とすることで、酸化物半導体膜１０８ｂとして後述のＣＡＡＣ−ＯＳが形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等がある。
また、酸化物半導体膜１０８ａ、１０８ｃがＩｎ−Ｍ−Ｚｎ酸化物の場合、酸化物半導体膜１０８ａ、１０８ｃを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｘ２／ｙ２＜ｘ１／ｙ１であって、ｚ２／ｙ２は、１／３以上６以下、さらには１以上６以下であることが好ましい。また、インジウムに対するＭの原子数比率を大きくすることで、酸化物半導体膜１０８ａ、１０８ｃのエネルギーギャップを大きく、電子親和力を小さくすることが可能であるため、ｙ２／ｘ２を３以上、または４以上とすることが好ましい。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：５、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：４：２、Ｉｎ：Ｍ：Ｚｎ＝１：４：４、Ｉｎ：Ｍ：Ｚｎ＝１：４：５、Ｉｎ：Ｍ：Ｚｎ＝１：５：５等がある。
また、酸化物半導体膜１０８ａ、１０８ｃがＩｎ−Ｍ酸化物の場合、Ｍとして２価の金属原子（例えば、亜鉛など）を含まない構成とすることで、スピネル型の結晶構造を含有しない酸化物半導体膜１０８ａ、１０８ｃを形成することができる。また、酸化物半導体膜１０８ａ、１０８ｃとしては、例えば、Ｉｎ−Ｇａ酸化物膜を用いることができる。該Ｉｎ−Ｇａ酸化物膜としては、例えば、Ｉｎ−Ｇａ金属酸化物ターゲット（Ｉｎ：Ｇａ＝７：９３）を用いて、スパッタリング法により形成することができる。また、酸化物半導体膜１０８ａ、１０８ｃを、ＤＣ放電を用いたスパッタリング法で成膜するためには、Ｉｎ：Ｍ＝ｘ：ｙ［原子数比］としたときに、ｙ／（ｘ＋ｙ）を０．９６以下、好ましくは０．９５以下、例えば０．９３とするとよい。
なお、酸化物半導体膜１０８ａ、１０８ｂ、１０８ｃの原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス４０％の変動を含む。
また、本実施の形態に係るトランジスタは、上記の構造のそれぞれを自由に組み合わせることが可能である。
＜半導体装置の作製方法１＞
次に、本発明の一態様の半導体装置である図１に示すトランジスタ１００の作製方法について、図９及び図１０を用いて以下詳細に説明する。
なお、トランジスタ１００を構成する膜（絶縁膜、酸化物半導体膜、導電膜等）は、スパッタリング法、化学気相堆積（ＣＶＤ）法、真空蒸着法、パルスレーザー堆積（ＰＬＤ）法を用いて形成することができる。あるいは、塗布法や印刷法で形成することができる。成膜方法としては、スパッタリング法、プラズマ化学気相堆積（ＰＥＣＶＤ）法が代表的であるが、熱ＣＶＤ法でもよい。熱ＣＶＤ法の例として、ＭＯＣＶＤ（有機金属化学堆積）法を用いても良い。
熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行う。このように、熱ＣＶＤ法は、プラズマを発生させない成膜方法であるため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行う。例えば、それぞれのスイッチングバルブ（高速バルブともよぶ。）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原子層を成膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単原子層上に積層されて薄膜が形成される。
このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なトランジスタを作製する場合に適している。
まず、基板１０２上に導電膜を形成し、該導電膜をリソグラフィ工程及びエッチング工程を行い加工して、第１のゲート電極として機能する導電膜１０４を形成する。次に、導電膜１０４上に第１のゲート絶縁膜として機能する絶縁膜１０６、１０７を形成する（図９（Ａ）参照）。
第１のゲート電極として機能する導電膜１０４は、スパッタリング法、化学気相堆積（ＣＶＤ）法、真空蒸着法、パルスレーザ堆積（ＰＬＤ）法、を用いて形成することができる。または、塗布法や印刷法で形成することができる。成膜方法としては、スパッタリング法、プラズマ化学気相堆積（ＰＥＣＶＤ）法が代表的であるが、先に説明した有機金属化学気相堆積（ＭＯＣＶＤ）法等の熱ＣＶＤ法、又は原子層堆積（ＡＬＤ）法を用いてもよい。
本実施の形態では、基板１０２としてガラス基板を用い、第１のゲート電極として機能する導電膜１０４として厚さ１００ｎｍのタングステン膜をスパッタリング法で形成する。
第１のゲート絶縁膜として機能する絶縁膜１０６、１０７は、スパッタリング法、ＰＥＣＶＤ法、熱ＣＶＤ法、真空蒸着法、ＰＬＤ法等を用いて形成することができる。本実施の形態では、ＰＥＣＶＤ法により、絶縁膜１０６として厚さ４００ｎｍの窒化シリコン膜を形成し、絶縁膜１０７として厚さ５０ｎｍの酸化窒化シリコン膜を形成する。
なお、絶縁膜１０６としては、窒化シリコン膜の積層構造とすることができる。具体的には、絶縁膜１０６を、第１の窒化シリコン膜と、第２の窒化シリコン膜と、第３の窒化シリコン膜との３層積層構造とすることができる。該３層積層構造の一例としては、以下のように形成することができる。
第１の窒化シリコン膜としては、例えば、流量２００ｓｃｃｍのシラン、流量２０００ｓｃｃｍの窒素、及び流量１００ｓｃｃｍのアンモニアガスを原料ガスとしてＰＥ−ＣＶＤ装置の反応室に供給し、反応室内の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて２０００Ｗの電力を供給して、厚さが５０ｎｍとなるように形成すればよい。
第２の窒化シリコン膜としては、流量２００ｓｃｃｍのシラン、流量２０００ｓｃｃｍの窒素、及び流量２０００ｓｃｃｍのアンモニアガスを原料ガスとしてＰＥＣＶＤ装置の反応室に供給し、反応室内の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて２０００Ｗの電力を供給して、厚さが３００ｎｍとなるように形成すればよい。
第３の窒化シリコン膜としては、流量２００ｓｃｃｍのシラン、及び流量５０００ｓｃｃｍの窒素を原料ガスとしてＰＥＣＶＤ装置の反応室に供給し、反応室内の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて２０００Ｗの電力を供給して、厚さが５０ｎｍとなるように形成すればよい。
なお、上記第１の窒化シリコン膜、第２の窒化シリコン膜、及び第３の窒化シリコン膜形成時の基板温度は３５０℃とすることができる。
絶縁膜１０６を、窒化シリコン膜の３層の積層構造とすることで、例えば、導電膜１０４に銅（Ｃｕ）を含む導電膜を用いる場合において、以下の効果を奏する。
第１の窒化シリコン膜は、導電膜１０４からの銅（Ｃｕ）元素の拡散を抑制することができる。第２の窒化シリコン膜は、水素を放出する機能を有し、ゲート絶縁膜として機能する絶縁膜の耐圧を向上させることができる。第３の窒化シリコン膜は、水素放出が少なく、且つ第２の窒化シリコン膜からの放出される水素の拡散を抑制することができる。
絶縁膜１０７としては、後に形成される酸化物半導体膜１０８との界面特性を向上させるため、酸素を含む絶縁膜で形成されると好ましい。
次に、絶縁膜１０７上に酸化物半導体膜１０８を形成する（図９（Ｂ）参照）。
本実施の形態では、Ｉｎ−Ｇａ−Ｚｎ金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１．２（原子数比））を用いて、スパッタリング法により酸化物半導体膜を成膜し、該酸化物半導体膜上にリソグラフィ工程によりマスクを形成し、該酸化物半導体膜を所望の形状に加工することで島状の酸化物半導体膜１０８を形成する。
酸化物半導体膜１０８の形成後、１５０℃以上基板の歪み点未満、好ましくは２００℃以上４５０℃以下、さらに好ましくは３００℃以上４５０℃以下の加熱処理を行ってもよい。ここでの加熱処理は、酸化物半導体膜の高純度化処理の一つであり、酸化物半導体膜１０８に含まれる水素、水等を低減することができる。なお、水素、水等の低減を目的とした加熱処理は、酸化物半導体膜１０８を島状に加工する前に行ってもよい。
酸化物半導体膜１０８への加熱処理は、電気炉、ＲＴＡ装置等を用いることができる。ＲＴＡ装置を用いることで、短時間に限り基板の歪み点以上の温度で熱処理を行うことができる。そのため、加熱時間を短縮することが可能となる。
なお、酸化物半導体膜１０８への加熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウム等）の雰囲気下で行えばよい。なお、上記窒素、酸素、超乾燥空気、または希ガスに水素、水等が含まれないことが好ましい。また、窒素または希ガス雰囲気で加熱処理した後、酸素または超乾燥空気雰囲気で加熱してもよい。この結果、酸化物半導体膜中に含まれる水素、水等を脱離させると共に、酸化物半導体膜中に酸素を供給することができる。この結果、酸化物半導体膜中に含まれる酸素欠損量を低減することができる。
なお、スパッタリング法で酸化物半導体膜１０８を形成する場合、スパッタリングガスは、希ガス（代表的にはアルゴン）、酸素、希ガス及び酸素の混合ガスを適宜用いる。なお、混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。また、スパッタリングガスの高純度化も必要である。例えば、スパッタリングガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下、より好ましくは−１２０℃以下にまで高純度化したガスを用いることで酸化物半導体膜１０８に水分等が取り込まれることを可能な限り防ぐことができる。
また、スパッタリング法で酸化物半導体膜１０８を形成する場合、スパッタリング装置におけるチャンバーは、酸化物半導体膜１０８にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空（５×１０−７Ｐａから１×１０−４Ｐａ程度まで）排気することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体、特に炭素または水素を含む気体が逆流しないようにしておくことが好ましい。
次に、絶縁膜１０７及び酸化物半導体膜１０８上にソース電極及びドレイン電極として機能する導電膜１１２ａ、１１２ｂを形成する（図９（Ｃ）参照）。
本実施の形態では、導電膜１１２ａ、１１２ｂとして、厚さ５０ｎｍのタングステン膜と、厚さ４００ｎｍのアルミニウム膜との積層膜をスパッタリング法により成膜し、該積層膜上にリソグラフィ工程によりマスクを形成し、該積層膜を所望の形状に加工することで、導電膜１１２ａ、１１２ｂを形成する。なお、本実施の形態においては、導電膜１１２ａ、１１２ｂの２層の積層構造としたが、これに限定されない。例えば、導電膜１１２ａ、１１２ｂとして、厚さ５０ｎｍのタングステン膜と、厚さ４００ｎｍのアルミニウム膜と、厚さ１００ｎｍのチタン膜との３層の積層構造としてもよい。
また、導電膜１１２ａ、１１２ｂを形成後に、酸化物半導体膜１０８の表面（バックチャネル側）を洗浄してもよい。該洗浄方法としては、例えば、リン酸等の薬液を用いた洗浄が挙げられる。リン酸等の薬液を用いた洗浄を行うことで、酸化物半導体膜１０８の表面に付着した不純物（例えば、導電膜１１２ａ、１１２ｂに含まれる元素等）を除去することができる。
なお、導電膜１１２ａ、１１２ｂの形成時、及び／または上記洗浄工程において、酸化物半導体膜１０８の一部に凹部が形成される場合がある。
以上の工程でトランジスタ１００が形成される。
次に、トランジスタ１００上、具体的にはトランジスタ１００の酸化物半導体膜１０８、及び導電膜１１２ａ、１１２ｂ上にトランジスタ１００の保護絶縁膜として機能する絶縁膜１１４、１１６を形成する（図９（Ｄ）参照）。
なお、絶縁膜１１４を形成した後、大気に曝すことなく、連続的に絶縁膜１１６を形成することが好ましい。絶縁膜１１４を形成後、大気開放せず、原料ガスの流量、圧力、高周波電力及び基板温度の一以上を調整して、絶縁膜１１６を連続的に形成することで、絶縁膜１１４と絶縁膜１１６の界面において大気成分由来の不純物濃度を低減することができるとともに、絶縁膜１１４、１１６に含まれる酸素を酸化物半導体膜１０８に移動させることが可能となり、酸化物半導体膜１０８の酸素欠損量を低減することが可能となる。
例えば、絶縁膜１１４として、ＰＥＣＶＤ法を用いて、酸化窒化シリコン膜を形成することができる。この場合、原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、一酸化二窒素、二酸化窒素等がある。また、上記の堆積性気体に対する酸化性気体を２０倍より大きく１００倍未満、好ましくは４０倍以上８０倍以下とし、処理室内の圧力を１００Ｐａ未満、好ましくは５０Ｐａ以下とするＰＥＣＶＤ法を用いることで、絶縁膜１１４が、窒素を含み、且つ欠陥量の少ない絶縁膜となる。
本実施の形態においては、絶縁膜１１４として、基板１０２を保持する温度を２２０℃とし、流量５０ｓｃｃｍのシラン及び流量２０００ｓｃｃｍの一酸化二窒素を原料ガスとし、処理室内の圧力を２０Ｐａとし、平行平板電極に供給する高周波電力を１３．５６ＭＨｚ、１００Ｗ（電力密度としては１．６×１０−２Ｗ／ｃｍ２）とするＰＥＣＶＤ法を用いて、酸化窒化シリコン膜を形成する。
絶縁膜１１６としては、ＰＥＣＶＤ装置の真空排気された処理室内に載置された基板を１８０℃以上２８０℃以下、さらに好ましくは２００℃以上２４０℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００Ｐａ以上２００Ｐａ以下とし、処理室内に設けられる電極に０．１７Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下、さらに好ましくは０．２５Ｗ／ｃｍ２以上０．３５Ｗ／ｃｍ２以下の高周波電力を供給する条件により、酸化シリコン膜または酸化窒化シリコン膜を形成する。
絶縁膜１１６の成膜条件として、上記圧力の反応室において上記パワー密度の高周波電力を供給することで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し、原料ガスの酸化が進むため、絶縁膜１１６中における酸素含有量が化学量論的組成よりも多くなる。一方、基板温度が、上記温度で形成された膜では、シリコンと酸素の結合力が弱いため、後の工程の加熱処理により膜中の酸素の一部が脱離する。この結果、化学量論的組成を満たす酸素よりも多くの酸素を含み、加熱により酸素の一部が脱離する酸化物絶縁膜を形成することができる。
なお、絶縁膜１１６の形成工程において、絶縁膜１１４が酸化物半導体膜１０８の保護膜となる。したがって、酸化物半導体膜１０８へのダメージを低減しつつ、パワー密度の高い高周波電力を用いて絶縁膜１１６を形成することができる。
なお、絶縁膜１１６の成膜条件において、酸化性気体に対するシリコンを含む堆積性気体の流量を増加することで、絶縁膜１１６の欠陥量を低減することが可能である。代表的には、ＥＳＲ測定により、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度が６×１０１７ｓｐｉｎｓ／ｃｍ３未満、好ましくは３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは１．５×１０１７ｓｐｉｎｓ／ｃｍ３以下である欠陥量の少ない酸化物絶縁層を形成することができる。この結果トランジスタの信頼性を高めることができる。
絶縁膜１１４、１１６を形成した後、加熱処理を行ってもよい。該加熱処理により、絶縁膜１１４、１１６に含まれる窒素酸化物を低減することができる。また、上記加熱処理により、絶縁膜１１４、１１６に含まれる酸素の一部を酸化物半導体膜１０８に移動させ、酸化物半導体膜１０８に含まれる酸素欠損量を低減することができる。
絶縁膜１１４、１１６への加熱処理の温度は、代表的には、１５０℃以上４００℃以下、好ましくは３００℃以上４００℃以下、好ましくは３２０℃以上３７０℃以下とする。加熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウム等）の雰囲気下で行えばよい。なお、上記窒素、酸素、超乾燥空気、または希ガスに水素、水等が含まれないことが好ましい該加熱処理には、電気炉、ＲＴＡ装置等を用いることができる。
本実施の形態では、窒素及び酸素雰囲気で、３５０℃、１時間の加熱処理を行う。
次に、絶縁膜１１６上に酸素の放出を抑制できる機能を有する膜１３０を形成する（図１０（Ａ）参照）。
酸素の放出を抑制できる機能を有する膜１３０には、インジウムを含む導電膜、またはインジウムを含む半導体膜を用いることが出来る。
本実施の形態においては、酸素の放出を抑制できる機能を有する膜１３０として、スパッタリング装置を用いて、膜厚５ｎｍのＩＴＳＯ膜を形成する。なお、膜１３０の厚さは、１ｎｍ以上２０ｎｍ以下、または２ｎｍ以上１０ｎｍ以下とすると好適に酸素を透過し、且つ酸素の放出を抑制できるため好ましい。
次に、膜１３０を介して絶縁膜１１４、１１６及び酸化物半導体膜１０８に酸素１３９を添加する（図１０（Ｂ）参照）。
膜１３０を介して絶縁膜１１４、１１６及び酸化物半導体膜１０８に酸素１３９を添加する方法としては、イオンドーピング法、イオン注入法、プラズマ処理法等がある。
また、酸素１３９を添加する際に、基板側にバイアス電圧を印加することで効果的に酸素１３９を絶縁膜１１４、１１６及び酸化物半導体膜１０８に添加することができる。上記バイアス電圧としては、例えば、アッシング装置を用い、該アッシング装置の基板側に印加するバイアス電圧の電力密度を１Ｗ／ｃｍ２以上５Ｗ／ｃｍ２以下とすればよい。また、酸素１３９を添加する際の基板温度としては、室温以上３００℃以下、好ましくは、１００℃以上２５０℃以下とすることで、絶縁膜１１４、１１６に効率よく酸素を添加することができる。
絶縁膜１１６上に膜１３０を設けて酸素を添加することで、膜１３０が絶縁膜１１６から酸素が放出することを抑制する保護膜として機能する。このため、絶縁膜１１４、１１６及び酸化物半導体膜１０８に多くの酸素を添加することができる。
また、プラズマ処理で酸素の導入を行う場合、マイクロ波で酸素を励起し、高密度な酸素プラズマを発生させることで、絶縁膜１１６への酸素導入量を増加させることができる。
次に、エッチャント１４２を用いて、酸素の放出を抑制できる機能を有する膜１３０を除去する（図１０（Ｃ）参照）。
エッチャント１４２としては、酸素の放出を抑制できる機能を有する膜１３０を除去できればよく、薬液、またはエッチングガスを用いればよい。本実施の形態においては、エッチャント１４２として、濃度５％のシュウ酸水溶液を用いる。なお、エッチャント１４２としては、上記濃度５％のシュウ酸水溶液を用いた後、さらに濃度０．５％のフッ化水素酸を用いてもよい。濃度０．５％のフッ化水素酸を用いることで、酸素の放出を抑制できる機能を有する膜を好適に除去することができる。
次に、絶縁膜１１６上に絶縁膜１１８を形成することで、図１に示すトランジスタ１００が形成される（図１０（Ｄ）参照）。
絶縁膜１１８をＰＥＣＶＤ法で形成する場合、基板温度は３００℃以上４００℃以下に、好ましくは３２０℃以上３７０℃以下にすることで、緻密な膜を形成できるため好ましい。
例えば、絶縁膜１１８としてＰＥＣＶＤ法により窒化シリコン膜を形成する場合、シリコンを含む堆積性気体、窒素、及びアンモニアを原料ガスとして用いることが好ましい。窒素と比較して少量のアンモニアを用いることで、プラズマ中でアンモニアが解離し、活性種が発生する。該活性種が、シリコンを含む堆積性気体に含まれるシリコン及び水素の結合、及び窒素の三重結合を切断する。この結果、シリコン及び窒素の結合が促進され、シリコン及び水素の結合が少なく、欠陥が少なく、緻密な窒化シリコン膜を形成することができる。一方、窒素に対するアンモニアの量が多いと、シリコンを含む堆積性気体及び窒素の分解が進まず、シリコン及び水素結合が残存してしまい、欠陥が増大した、且つ粗な窒化シリコン膜が形成されてしまう。これらのため、原料ガスにおいて、アンモニアに対する窒素の流量比を５以上５０以下、１０以上５０以下とすることが好ましい。
本実施の形態においては、絶縁膜１１８として、ＰＥＣＶＤ装置を用いて、シラン、窒素、及びアンモニアの原料ガスから、厚さ５０ｎｍの窒化シリコン膜を形成する。流量は、シランが５０ｓｃｃｍ、窒素が５０００ｓｃｃｍであり、アンモニアが１００ｓｃｃｍである。処理室の圧力を１００Ｐａ、基板温度を３５０℃とし、２７．１２ＭＨｚの高周波電源を用いて１０００Ｗの高周波電力を平行平板電極に供給する。ＰＥＣＶＤ装置は電極面積が６０００ｃｍ２である平行平板型のＰＥＣＶＤ装置であり、供給した電力を単位面積あたりの電力（電力密度）に換算すると１．７×１０−１Ｗ／ｃｍ２である。
なお、絶縁膜１１８の形成前、または絶縁膜１１８の形成後に加熱処理を行って、絶縁膜１１４、１１６に含まれる過剰酸素を酸化物半導体膜１０８中に拡散させ、酸化物半導体膜１０８中の酸素欠損を補填することができる。あるいは、絶縁膜１１８を加熱成膜とすることで、絶縁膜１１４、１１６に含まれる過剰酸素を酸化物半導体膜１０８中に拡散させ、酸化物半導体膜１０８中の酸素欠損を補填することができる。絶縁膜１１８の形成前、または絶縁膜１１８の形成後に行うことができる、加熱処理の温度は、代表的には、１５０℃以上４００℃以下、好ましくは３００℃以上４００℃以下、好ましくは３２０℃以上３７０℃以下とする。
以上の工程により、図１に示すトランジスタ１００を作製することができる。
＜半導体装置の作製方法２＞
次に、本発明の一態様の半導体装置である図４に示すトランジスタ１５０の作製方法について、図１１及び図１２を用いて、以下詳細に説明する。
まず、図９（Ｂ）に示す工程まで行い、その後、絶縁膜１０７、及び酸化物半導体膜１０８上に絶縁膜１１４、１１６、及び酸素の放出を抑制できる機能を有する膜１３０を形成する（図１１（Ａ）参照）。
次に、酸素の放出を抑制できる機能を有する膜１３０を介して絶縁膜１１４、１１６、及び酸化物半導体膜１０８に酸素１３９を添加する（図１１（Ｂ）参照）。
次に、エッチャント１４２を用いて、酸素の放出を抑制できる機能を有する膜１３０を除去する（図１１（Ｃ）参照）。
次に、絶縁膜１１６上にリソグラフィ工程によりマスクを形成し、絶縁膜１１４及び絶縁膜１１６の所望の領域に開口部１４１ａ、１４１ｂを形成する。なお、開口部１４１ａ、１４１ｂは、酸化物半導体膜１０８に達する（図１１（Ｄ）参照）。
次に、開口部１４１ａ、１４１ｂを覆うように、酸化物半導体膜１０８及び絶縁膜１１６上に導電膜を成膜し、該導電膜上にリソグラフィ工程によりマスクを形成し、該導電膜を所望の形状に加工することで、導電膜１１２ａ、１１２ｂを形成する（図１２（Ａ）参照）。
次に、絶縁膜１１６、及び導電膜１１２ａ、１１２ｂ上に絶縁膜１１８を形成する（図１２（Ｂ）参照）。
以上の工程で図４に示すトランジスタ１５０を作製することができる。
なお、図５（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１６０としては、開口部１４１ａ、１４１ｂを形成する際に、酸化物半導体膜１０８のチャネル領域上に絶縁膜１１４、１１６を残す構成とすることで作製することができる。
＜半導体装置の作製方法３＞
次に、本発明の一態様の半導体装置である図６に示すトランジスタ１７０の作製方法について、図１３及び図１４を用いて、以下詳細に説明する。
なお、図１３（Ａ）（Ｃ）及び図１４（Ａ）（Ｃ）は、作製工程における、トランジスタ１７０のチャネル長方向の断面図を表し、図１３（Ｂ）（Ｄ）及び図１４（Ｂ）（Ｄ）は、作製工程における、トランジスタ１７０のチャネル幅方向の断面図を表す。
まず、図１０（Ｄ）に示す工程まで行う（図１３（Ａ）（Ｂ）参照）。
次に、絶縁膜１１８上にリソグラフィ工程によりマスクを形成し、絶縁膜１１４、１１６、１１８の所望の領域に開口部１４２ｃを形成する。また、絶縁膜１１８上にリソグラフィ工程によりマスクを形成し、絶縁膜１０６、１０７、１１４、１１６、１１８の所望の領域に開口部１４２ａ、１４２ｂを形成する。なお、開口部１４２ｃは、導電膜１１２ｂに達するように形成される。また、開口部１４２ａ、１４２ｂは、それぞれ導電膜１０４に達するように形成される（図１３（Ｃ）（Ｄ）参照）。
なお、開口部１４２ａ、１４２ｂと開口部１４２ｃとは、同時に形成してもよく、異なる工程で形成してもよい。開口部１４２ａ、１４２ｂと開口部１４２ｃを同時に形成する場合、例えば、グレートーンマスクまたはハーフトーンマスクを用いて形成することができる。
次に、開口部１４２ａ、１４２ｂ、１４２ｃを覆うように絶縁膜１１８上に導電膜１２０を形成する（図１４（Ａ）（Ｂ）参照）。
導電膜１２０としては、例えば、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、錫（Ｓｎ）の中から選ばれた一種を含む材料を用いることができる。とくに、導電膜１２０としては、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを含むインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。また、導電膜１２０を酸素の放出を抑制できる機能を有する膜１３０と同種の材料を用いることで、製造コストを抑制できるため好適である。
また、導電膜１２０としては、例えば、スパッタリング法を用いて形成することができる。本実施の形態においては、膜厚１１０ｎｍのＩＴＳＯ膜をスパッタリング法で形成する。
次に、導電膜１２０上にリソグラフィ工程によりマスクを形成し、導電膜１２０を所望の形状に加工し、導電膜１２０ａ、１２０ｂを形成する（図１４（Ｃ）（Ｄ）参照）。
以上の工程で図６に示すトランジスタ１７０を作製することができる。
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、本発明の一態様の半導体装置に含まれる酸化物半導体膜の構成について以下詳細に説明を行う。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
次に、非晶質酸化物半導体膜について説明する。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
ａ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
なお、ａ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
また、酸化物半導体膜は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半導体膜の組成がわかれば、該組成と同じ組成における単結晶の密度と比較することにより、その酸化物半導体膜の構造を推定することができる。例えば、単結晶の密度に対し、ａ−ｌｉｋｅ ＯＳ膜の密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶の密度に対し、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は９２．３％以上１００％未満となる。なお、単結晶の密度に対し密度が７８％未満となる酸化物半導体膜は、成膜すること自体が困難である。
上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ ＯＳ膜の密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出することができる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて算出することが好ましい。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態においては、先の実施の形態で例示したトランジスタを有する表示装置の一例について、図１５乃至図１７を用いて以下説明を行う。
図１５は、表示装置の一例を示す上面図である。図１５に示す表示装置７００は、第１の基板７０１上に設けられた画素部７０２と、第１の基板７０１に設けられたソースドライバ回路部７０４及びゲートドライバ回路部７０６と、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６を囲むように配置されるシール材７１２と、第１の基板７０１に対向するように設けられる第２の基板７０５と、を有する。なお、第１の基板７０１と第２の基板７０５は、シール材７１２によって封止されている。すなわち、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６は、第１の基板７０１とシール材７１２と第２の基板７０５によって封止されている。なお、図１５には図示しないが、第１の基板７０１と第２の基板７０５の間には表示素子が設けられる。
また、表示装置７００は、第１の基板７０１上のシール材７１２によって囲まれている領域とは異なる領域に、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６とそれぞれ電気的に接続されるＦＰＣ端子部７０８（ＦＰＣ：Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）が設けられる。また、ＦＰＣ端子部７０８には、ＦＰＣ７１６が接続され、ＦＰＣ７１６によって画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６に各種信号等が供給される。また、画素部７０２、ソースドライバ回路部７０４、ゲートドライバ回路部７０６、及びＦＰＣ端子部７０８には、信号線７１０が各々接続されている。ＦＰＣ７１６により供給される各種信号等は、信号線７１０を介して、画素部７０２、ソースドライバ回路部７０４、ゲートドライバ回路部７０６、及びＦＰＣ端子部７０８に与えられる。
また、表示装置７００にゲートドライバ回路部７０６を複数設けてもよい。また、表示装置７００としては、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６を画素部７０２と同じ第１の基板７０１に形成している例を示しているが、この構成に限定されない。例えば、ゲートドライバ回路部７０６のみを第１の基板７０１に形成しても良い、またはソースドライバ回路部７０４のみを第１の基板７０１に形成しても良い。この場合、ソースドライバ回路またはゲートドライバ回路等が形成された基板（例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を、第１の基板７０１に実装する構成としても良い。なお、別途形成した駆動回路基板の接続方法は、特に限定されるものではなく、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方法、ワイヤボンディング方法などを用いることができる。
また、表示装置７００が有する画素部７０２、ソースドライバ回路部７０４及びゲートドライバ回路部７０６は、複数のトランジスタを有しており、本発明の一態様の半導体装置であるトランジスタを適用することができる。
また、表示装置７００は、様々な素子を有することが出来る。該素子の一例としては、液晶素子、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子などの少なくとも一つを有している。これらの他にも、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していても良い。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
なお、表示装置７００における表示方式は、プログレッシブ方式やインターレース方式等を用いることができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒは赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、Ｒの画素とＧの画素とＢの画素とＷ（白）の画素の四画素から構成されてもよい。または、ペンタイル配列のように、ＲＧＢのうちの２色分で一つの色要素を構成し、色要素よって、異なる２色を選択して構成してもよい。またはＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加してもよい。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、開示する発明はカラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用することもできる。
また、バックライト（有機ＥＬ素子、無機ＥＬ素子、ＬＥＤ、蛍光灯など）に白色光（Ｗ）を用いて表示装置をフルカラー表示させるために、着色層（カラーフィルタともいう。）を用いてもよい。着色層は、例えば、レッド（Ｒ）、グリーン（Ｇ）、ブルー（Ｂ）、イエロー（Ｙ）などを適宜組み合わせて用いることができる。着色層を用いることで、着色層を用いない場合と比べて色の再現性を高くすることができる。このとき、着色層を有する領域と、着色層を有さない領域と、を配置することによって、着色層を有さない領域における白色光を直接表示に利用しても構わない。一部に着色層を有さない領域を配置することで、明るい表示の際に、着色層による輝度の低下を少なくでき、消費電力を２割から３割程度低減できる場合がある。ただし、有機ＥＬ素子や無機ＥＬ素子などの自発光素子を用いてフルカラー表示する場合、Ｒ、Ｇ、Ｂ、Ｙ、ホワイト（Ｗ）を、それぞれの発光色を有する素子から発光させても構わない。自発光素子を用いることで、着色層を用いた場合よりも、さらに消費電力を低減できる場合がある。
本実施の形態においては、表示素子として液晶素子及びＥＬ素子を用いる構成について、図１６及び図１７を用いて説明する。なお、図１６は、図１５に示す一点鎖線Ｑ−Ｒにおける断面図であり、表示素子として液晶素子を用いた構成である。また、図１７は、図１５に示す一点鎖線Ｑ−Ｒにおける断面図であり、表示素子としてＥＬ素子を用いた構成である。
まず、図１６及び図１７に示す共通部分について最初に説明し、次に異なる部分について以下説明する。
＜表示装置の共通部分に関する説明＞
図１６及び図１７に示す表示装置７００は、引き回し配線部７１１と、画素部７０２と、ソースドライバ回路部７０４と、ＦＰＣ端子部７０８と、を有する。また、引き回し配線部７１１は、信号線７１０を有する。また、画素部７０２は、トランジスタ７５０及び容量素子７９０を有する。また、ソースドライバ回路部７０４は、トランジスタ７５２を有する。
トランジスタ７５０及びトランジスタ７５２は、先に示すトランジスタを用いることができる。
本実施の形態で用いるトランジスタは、高純度化し、酸素欠損の形成を抑制した酸化物半導体膜を有する。該トランジスタは、オフ状態における電流値（オフ電流値）を低くすることができる。よって、画像信号等の電気信号の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。
また、本実施の形態で用いるトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能である。例えば、このような高速駆動が可能なトランジスタを液晶表示装置に用いることで、画素部のスイッチングトランジスタと、駆動回路部に使用するドライバトランジスタを同一基板上に形成することができる。すなわち、別途駆動回路として、シリコンウェハ等により形成された半導体装置を用いる必要がないため、半導体装置の部品点数を削減することができる。また、画素部においても、高速駆動が可能なトランジスタを用いることで、高画質な画像を提供することができる。
容量素子７９０は、一対の電極間に誘電体を有する構造である。より詳しくは、容量素子７９０の一方の電極としては、トランジスタ７５０のゲート電極として機能する導電膜と同一工程で形成された導電膜を用い、容量素子７９０の他方の電極としては、トランジスタ７５０のソース電極及びドレイン電極として機能する導電膜を用いる。また、一対の電極間に挟持される誘電体としては、トランジスタ７５０のゲート絶縁膜として機能する絶縁膜を用いる。
また、図１６及び図１７において、トランジスタ７５０、トランジスタ７５２、及び容量素子７９０上に、絶縁膜７６４、７６６、７６８、酸化物半導体膜７６７、及び平坦化絶縁膜７７０が設けられている。
絶縁膜７６４、７６６、７６８としては、それぞれ先の実施の形態に示す絶縁膜１１４、１１６、１１８と、同様の材料及び作製方法により形成することができる。また、酸化物半導体膜７６７としては、先の実施の形態に示す酸化物半導体膜１１７と同様の材料及び作製方法により形成することができる。また、平坦化絶縁膜７７０としては、ポリイミド樹脂、アクリル樹脂、ポリイミドアミド樹脂、ベンゾシクロブテン樹脂、ポリアミド樹脂、エポキシ樹脂等の耐熱性を有する有機材料を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜７７０を形成してもよい。また、平坦化絶縁膜７７０を設けない構成としてもよい。
また、信号線７１０は、トランジスタ７５０、７５２のソース電極及びドレイン電極として機能する導電膜と同じ工程で形成される。なお、信号線７１０は、トランジスタ７５０、７５２のソース電極及びドレイン電極と異なる工程で形成された導電膜、例えばゲート電極として機能する導電膜としてもよい。信号線７１０として、例えば、銅元素を含む材料を用いた場合、配線抵抗に起因する信号遅延等が少なく、大画面での表示が可能となる。
また、ＦＰＣ端子部７０８は、接続電極７６０、異方性導電膜７８０、及びＦＰＣ７１６を有する。なお、接続電極７６０は、トランジスタ７５０、７５２のソース電極及びドレイン電極として機能する導電膜と同じ工程で形成される。また、接続電極７６０は、ＦＰＣ７１６が有する端子と異方性導電膜７８０を介して、電気的に接続される。
また、第１の基板７０１及び第２の基板７０５としては、例えばガラス基板を用いることができる。また、第１の基板７０１及び第２の基板７０５として、可撓性を有する基板を用いてもよい。該可撓性を有する基板としては、例えばプラスチック基板等が挙げられる。
また、第１の基板７０１と第２の基板７０５の間には、構造体７７８が設けられる。構造体７７８は、絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、第１の基板７０１と第２の基板７０５の間の距離（セルギャップ）を制御するために設けられる。なお、構造体７７８として、球状のスペーサを用いていても良い。また、本実施の形態においては、構造体７７８を第１の基板７０１側に設ける構成について例示したが、これに限定されない。例えば、第２の基板７０５側に構造体７７８を設ける構成、または第１の基板７０１及び第２の基板７０５双方に構造体７７８を設ける構成としてもよい。
また、第２の基板７０５側には、ブラックマトリクスとして機能する遮光膜７３８と、カラーフィルタとして機能する着色膜７３６と、遮光膜７３８及び着色膜７３６に接する絶縁膜７３４が設けられる。
＜表示素子として液晶素子を用いる表示装置の構成例＞
図１６に示す表示装置７００は、液晶素子７７５を有する。液晶素子７７５は、導電膜７７２、導電膜７７４、及び液晶層７７６を有する。導電膜７７４は、第２の基板７０５側に設けられ、対向電極としての機能を有する。図１６に示す表示装置７００は、導電膜７７２と導電膜７７４に印加される電圧によって、液晶層７７６の配向状態が変わることによって光の透過、非透過が制御され画像を表示することができる。
また、導電膜７７２は、トランジスタ７５０が有するソース電極及びドレイン電極として機能する導電膜に接続される。導電膜７７２は、平坦化絶縁膜７７０上に形成され画素電極、すなわち表示素子の一方の電極として機能する。また、導電膜７７２は、反射電極としての機能を有する。図１６に示す表示装置７００は、外光を利用し導電膜７７２で光を反射して着色膜７３６を介して表示する、所謂反射型のカラー液晶表示装置である。
導電膜７７２としては、可視光において透光性のある導電膜、または可視光において反射性のある導電膜を用いることができる。可視光において透光性のある導電膜としては、例えば、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、錫（Ｓｎ）の中から選ばれた一種を含む材料を用いるとよい。可視光において反射性のある導電膜としては、例えば、アルミニウム、または銀を含む材料を用いるとよい。本実施の形態においては、導電膜７７２として、可視光において、反射性のある導電膜を用いる。
また、導電膜７７２として、可視光において反射性のある導電膜を用いる場合、該導電膜を積層構造としてもよい。例えば、下層に膜厚１００ｎｍのアルミニウム膜を形成し、上層に厚さ３０ｎｍの銀合金膜（例えば、銀、パラジウム、及び銅を含む合金膜）を形成する。上述の構造とすることで、以下の優れた効果を奏する。
（１）下地膜と導電膜７７２との密着性を向上させることができる。（２）薬液によってアルミニウム膜と、銀合金膜とを一括してエッチングすることが可能である。（３）導電膜７７２の断面形状を良好な形状（例えば、テーパー形状）とすることができる。（３）の理由としては、アルミニウム膜は、銀合金膜よりも薬液によるエッチング速度が遅い、または上層の銀合金膜のエッチング後、下層のアルミニウム膜が露出した場合に、銀合金膜よりも卑な金属、別言するとイオン化傾向の高い金属であるアルミニウムから電子を引き抜くため、銀合金膜のエッチングが抑制され、下層のアルミニウム膜のエッチングの進行が速くなるためである。
また、図１６に示す表示装置７００においては、画素部７０２の平坦化絶縁膜７７０の一部に凹凸が設けられている。該凹凸は、例えば、平坦化絶縁膜７７０を有機樹脂膜等で形成し、該有機樹脂膜の表面に凹凸を設けることで形成することができる。また、反射電極として機能する導電膜７７２は、上記凹凸に沿って形成される。したがって、外光が導電膜７７２に入射した場合において、導電膜７７２の表面で光を乱反射することが可能となり、視認性を向上させることができる。
なお、図１６に示す表示装置７００は、反射型のカラー液晶表示装置について例示したが、これに限定されない、例えば、導電膜７７２として可視光に対して、透光性のある導電膜を用いることで透過型のカラー液晶表示装置としてもよい。透過型のカラー液晶表示装置の場合、平坦化絶縁膜７７０に設けられる凹凸については、設けない構成としてもよい。
なお、図１６において図示しないが、導電膜７７２、７７４の液晶層７７６と接する側に、それぞれ配向膜を設ける構成としてもよい。また、図１６において図示しないが、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などは適宜設けてもよい。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
表示素子として液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
また、横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために数重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が短く、光学的等方性である。また、ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、配向処理が不要であり、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。
また、表示素子として液晶素子を用いる場合、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
また、ノーマリーブラック型の液晶表示装置、例えば垂直配向（ＶＡ）モードを採用した透過型の液晶表示装置としてもよい。垂直配向モードとしては、いくつか挙げられるが、例えば、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶモードなどを用いることができる。
＜表示素子として発光素子を用いる表示装置＞
図１７に示す表示装置７００は、発光素子７８２を有する。発光素子７８２は、導電膜７８４、ＥＬ層７８６、及び導電膜７８８を有する。図１７に示す表示装置７００は、発光素子７８２が有するＥＬ層７８６が発光することによって、画像を表示することができる。
また、導電膜７８４は、トランジスタ７５０が有するソース電極及びドレイン電極として機能する導電膜に接続される。導電膜７８４は、平坦化絶縁膜７７０上に形成され画素電極、すなわち表示素子の一方の電極として機能する。導電膜７８４としては、可視光において透光性のある導電膜、または可視光において反射性のある導電膜を用いることができる。可視光において透光性のある導電膜としては、例えば、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、錫（Ｓｎ）の中から選ばれた一種を含む材料を用いるとよい。可視光において反射性のある導電膜としては、例えば、アルミニウム、または銀を含む材料を用いるとよい。
また、図１７に示す表示装置７００には、平坦化絶縁膜７７０及び導電膜７８４上に絶縁膜７３０が設けられる。絶縁膜７３０は、導電膜７８４の一部を覆う。なお、発光素子７８２はトップエミッション構造である。したがって、導電膜７８８は透光性を有し、ＥＬ層７８６が発する光を透過する。なお、本実施の形態においては、トップエミッション構造について、例示するが、これに限定されない。例えば、導電膜７８４側に光を射出するボトムエミッション構造や、導電膜７８４及び導電膜７８８の双方に光を射出するデュアルエミッション構造にも適用することができる。
また、発光素子７８２と重なる位置に、着色膜７３６が設けられ、絶縁膜７３０と重なる位置、引き回し配線部７１１、及びソースドライバ回路部７０４に遮光膜７３８が設けられている。また、着色膜７３６及び遮光膜７３８は、絶縁膜７３４で覆われている。また、発光素子７８２と絶縁膜７３４の間は封止膜７３２で充填されている。なお、図１７に示す表示装置７００においては、着色膜７３６を設ける構成について例示したが、これに限定されない。例えば、ＥＬ層７８６を塗り分けにより形成する場合においては、着色膜７３６を設けない構成としてもよい。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、本発明の一態様の半導体装置を有する表示装置について、図１８を用いて説明を行う。
図１８（Ａ）に示す表示装置は、表示素子の画素を有する領域（以下、画素部５０２という）と、画素部５０２の外側に配置され、画素を駆動するための回路を有する回路部（以下、駆動回路部５０４という）と、素子の保護機能を有する回路（以下、保護回路５０６という）と、端子部５０７と、を有する。なお、保護回路５０６は、設けない構成としてもよい。
駆動回路部５０４の一部、または全部は、画素部５０２と同一基板上に形成されていることが望ましい。これにより、部品数や端子数を減らすことが出来る。駆動回路部５０４の一部、または全部が、画素部５０２と同一基板上に形成されていない場合には、駆動回路部５０４の一部、または全部は、ＣＯＧやＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）によって、実装することができる。
画素部５０２は、Ｘ行（Ｘは２以上の自然数）Ｙ列（Ｙは２以上の自然数）に配置された複数の表示素子を駆動するための回路（以下、画素回路５０１という）を有し、駆動回路部５０４は、画素を選択する信号（走査信号）を出力する回路（以下、ゲートドライバ５０４ａという）、画素の表示素子を駆動するための信号（データ信号）を供給するための回路（以下、ソースドライバ５０４ｂ）などの駆動回路を有する。
ゲートドライバ５０４ａは、シフトレジスタ等を有する。ゲートドライバ５０４ａは、端子部５０７を介して、シフトレジスタを駆動するための信号が入力され、信号を出力する。例えば、ゲートドライバ５０４ａは、スタートパルス信号、クロック信号等が入力され、パルス信号を出力する。ゲートドライバ５０４ａは、走査信号が与えられる配線（以下、走査線ＧＬ＿１乃至ＧＬ＿Ｘという）の電位を制御する機能を有する。なお、ゲートドライバ５０４ａを複数設け、複数のゲートドライバ５０４ａにより、走査線ＧＬ＿１乃至ＧＬ＿Ｘを分割して制御してもよい。または、ゲートドライバ５０４ａは、初期化信号を供給することができる機能を有する。ただし、これに限定されず、ゲートドライバ５０４ａは、別の信号を供給することも可能である。
ソースドライバ５０４ｂは、シフトレジスタ等を有する。ソースドライバ５０４ｂは、端子部５０７を介して、シフトレジスタを駆動するための信号の他、データ信号の元となる信号（画像信号）が入力される。ソースドライバ５０４ｂは、画像信号を元に画素回路５０１に書き込むデータ信号を生成する機能を有する。また、ソースドライバ５０４ｂは、スタートパルス、クロック信号等が入力されて得られるパルス信号に従って、データ信号の出力を制御する機能を有する。また、ソースドライバ５０４ｂは、データ信号が与えられる配線（以下、データ線ＤＬ＿１乃至ＤＬ＿Ｙという）の電位を制御する機能を有する。または、ソースドライバ５０４ｂは、初期化信号を供給することができる機能を有する。ただし、これに限定されず、ソースドライバ５０４ｂは、別の信号を供給することも可能である。
ソースドライバ５０４ｂは、例えば複数のアナログスイッチなどを用いて構成される。ソースドライバ５０４ｂは、複数のアナログスイッチを順次オン状態にすることにより、画像信号を時分割した信号をデータ信号として出力できる。
複数の画素回路５０１のそれぞれは、走査信号が与えられる複数の走査線ＧＬの一つを介してパルス信号が入力され、データ信号が与えられる複数のデータ線ＤＬの一つを介してデータ信号が入力される。また、複数の画素回路５０１のそれぞれは、ゲートドライバ５０４ａによりデータ信号のデータの書き込み及び保持が制御される。例えば、ｍ行ｎ列目の画素回路５０１は、走査線ＧＬ＿ｍ（ｍはＸ以下の自然数）を介してゲートドライバ５０４ａからパルス信号が入力され、走査線ＧＬ＿ｍの電位に応じてデータ線ＤＬ＿ｎ（ｎはＹ以下の自然数）を介してソースドライバ５０４ｂからデータ信号が入力される。
図１８（Ａ）に示す保護回路５０６は、例えば、ゲートドライバ５０４ａと画素回路５０１の間の配線である走査線ＧＬに接続される。または、保護回路５０６は、ソースドライバ５０４ｂと画素回路５０１の間の配線であるデータ線ＤＬに接続される。または、保護回路５０６は、ゲートドライバ５０４ａと端子部５０７との間の配線に接続することができる。または、保護回路５０６は、ソースドライバ５０４ｂと端子部５０７との間の配線に接続することができる。なお、端子部５０７は、外部の回路から表示装置に電源及び制御信号、及び画像信号を入力するための端子が設けられた部分をいう。
保護回路５０６は、自身が接続する配線に一定の範囲外の電位が与えられたときに、該配線と別の配線とを導通状態にする回路である。
図１８（Ａ）に示すように、画素部５０２と駆動回路部５０４にそれぞれ保護回路５０６を設けることにより、ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：静電気放電）などにより発生する過電流に対する表示装置の耐性を高めることができる。ただし、保護回路５０６の構成はこれに限定されず、例えば、ゲートドライバ５０４ａに保護回路５０６を接続した構成、またはソースドライバ５０４ｂに保護回路５０６を接続した構成とすることもできる。あるいは、端子部５０７に保護回路５０６を接続した構成とすることもできる。
また、図１８（Ａ）においては、ゲートドライバ５０４ａとソースドライバ５０４ｂによって駆動回路部５０４を形成している例を示しているが、この構成に限定されない。例えば、ゲートドライバ５０４ａのみを形成し、別途用意されたソースドライバ回路が形成された基板（例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を実装する構成としても良い。
また、図１８（Ａ）に示す複数の画素回路５０１は、例えば、図１８（Ｂ）に示す構成とすることができる。
図１８（Ｂ）に示す画素回路５０１は、液晶素子５７０と、トランジスタ５５０と、容量素子５６０と、を有する。トランジスタ５５０に先の実施の形態に示すトランジスタを適用することができる。
液晶素子５７０の一対の電極の一方の電位は、画素回路５０１の仕様に応じて適宜設定される。液晶素子５７０は、書き込まれるデータにより配向状態が設定される。なお、複数の画素回路５０１のそれぞれが有する液晶素子５７０の一対の電極の一方に共通の電位（コモン電位）を与えてもよい。また、各行の画素回路５０１の液晶素子５７０の一対の電極の一方に異なる電位を与えてもよい。
例えば、液晶素子５７０を備える表示装置の駆動方法としては、ＴＮモード、ＳＴＮモード、ＶＡモード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ Ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＭＶＡモード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳモード、ＦＦＳモード、又はＴＢＡ（Ｔｒａｎｓｖｅｒｓｅ Ｂｅｎｄ Ａｌｉｇｎｍｅｎｔ）モードなどを用いてもよい。また、表示装置の駆動方法としては、上述した駆動方法の他、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ（Ｐｏｌｙｍｅｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲストホストモードなどがある。ただし、これに限定されず、液晶素子及びその駆動方式として様々なものを用いることができる。
ｍ行ｎ列目の画素回路５０１において、トランジスタ５５０のソース電極またはドレイン電極の一方は、データ線ＤＬ＿ｎに電気的に接続され、他方は液晶素子５７０の一対の電極の他方に電気的に接続される。また、トランジスタ５５０のゲート電極は、走査線ＧＬ＿ｍに電気的に接続される。トランジスタ５５０は、オン状態またはオフ状態になることにより、データ信号のデータの書き込みを制御する機能を有する。
容量素子５６０の一対の電極の一方は、電位が供給される配線（以下、電位供給線ＶＬ）に電気的に接続され、他方は、液晶素子５７０の一対の電極の他方に電気的に接続される。なお、電位供給線ＶＬの電位の値は、画素回路５０１の仕様に応じて適宜設定される。容量素子５６０は、書き込まれたデータを保持する保持容量としての機能を有する。
例えば、図１８（Ｂ）の画素回路５０１を有する表示装置では、例えば、図１８（Ａ）に示すゲートドライバ５０４ａにより各行の画素回路５０１を順次選択し、トランジスタ５５０をオン状態にしてデータ信号のデータを書き込む。
データが書き込まれた画素回路５０１は、トランジスタ５５０がオフ状態になることで保持状態になる。これを行毎に順次行うことにより、画像を表示できる。
また、図１８（Ａ）に示す複数の画素回路５０１は、例えば、図１８（Ｃ）に示す構成とすることができる。
また、図１８（Ｃ）に示す画素回路５０１は、トランジスタ５５２、５５４と、容量素子５６２と、発光素子５７２と、を有する。トランジスタ５５２及びトランジスタ５５４のいずれか一方または双方に先の実施の形態に示すトランジスタを適用することができる。
トランジスタ５５２のソース電極及びドレイン電極の一方は、データ信号が与えられる配線（以下、データ線ＤＬ＿ｎという）に電気的に接続される。さらに、トランジスタ５５２のゲート電極は、ゲート信号が与えられる配線（以下、走査線ＧＬ＿ｍという）に電気的に接続される。
トランジスタ５５２は、オン状態またはオフ状態になることにより、データ信号のデータの書き込みを制御する機能を有する。
容量素子５６２の一対の電極の一方は、電位が与えられる配線（以下、電位供給線ＶＬ＿ａという）に電気的に接続され、他方は、トランジスタ５５２のソース電極及びドレイン電極の他方に電気的に接続される。
容量素子５６２は、書き込まれたデータを保持する保持容量としての機能を有する。
トランジスタ５５４のソース電極及びドレイン電極の一方は、電位供給線ＶＬ＿ａに電気的に接続される。さらに、トランジスタ５５４のゲート電極は、トランジスタ５５２のソース電極及びドレイン電極の他方に電気的に接続される。
発光素子５７２のアノード及びカソードの一方は、電位供給線ＶＬ＿ｂに電気的に接続され、他方は、トランジスタ５５４のソース電極及びドレイン電極の他方に電気的に接続される。
発光素子５７２としては、例えば有機エレクトロルミネセンス素子（有機ＥＬ素子ともいう）などを用いることができる。ただし、発光素子５７２としては、これに限定されず、無機材料からなる無機ＥＬ素子を用いても良い。
なお、電位供給線ＶＬ＿ａ及び電位供給線ＶＬ＿ｂの一方には、高電源電位ＶＤＤが与えられ、他方には、低電源電位ＶＳＳが与えられる。
図１８（Ｃ）の画素回路５０１を有する表示装置では、例えば、図１８（Ａ）に示すゲートドライバ５０４ａにより各行の画素回路５０１を順次選択し、トランジスタ５５２をオン状態にしてデータ信号のデータを書き込む。
データが書き込まれた画素回路５０１は、トランジスタ５５２がオフ状態になることで保持状態になる。さらに、書き込まれたデータ信号の電位に応じてトランジスタ５５４のソース電極とドレイン電極の間に流れる電流量が制御され、発光素子５７２は、流れる電流量に応じた輝度で発光する。これを行毎に順次行うことにより、画像を表示できる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、本発明の一態様の半導体装置を有する表示モジュール及び電子機器について、図１９及び図２０を用いて説明を行う。
図１９に示す表示モジュール８０００は、上部カバー８００１と下部カバー８００２との間に、ＦＰＣ８００３に接続されたタッチパネル８００４、ＦＰＣ８００５に接続された表示パネル８００６、バックライト８００７、フレーム８００９、プリント基板８０１０、バッテリ８０１１を有する。
本発明の一態様の半導体装置は、例えば、表示パネル８００６に用いることができる。
上部カバー８００１及び下部カバー８００２は、タッチパネル８００４及び表示パネル８００６のサイズに合わせて、形状や寸法を適宜変更することができる。
タッチパネル８００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル８００６に重畳して用いることができる。また、表示パネル８００６の対向基板（封止基板）に、タッチパネル機能を持たせるようにすることも可能である。また、表示パネル８００６の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。
バックライト８００７は、光源８００８を有する。なお、図１９において、バックライト８００７上に光源８００８を配置する構成について例示したが、これに限定さない。例えば、バックライト８００７の端部に光源８００８を配置し、さらに光拡散板を用いる構成としてもよい。なお、有機ＥＬ素子等の自発光型の発光素子を用いる場合、または反射型パネル等の場合においては、バックライト８００７を設けない構成としてもよい。
フレーム８００９は、表示パネル８００６の保護機能の他、プリント基板８０１０の動作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレーム８００９は、放熱板としての機能を有していてもよい。
プリント基板８０１０は、電源回路、ビデオ信号及びクロック信号を出力するための信号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であっても良いし、別途設けたバッテリ８０１１による電源であってもよい。バッテリ８０１１は、商用電源を用いる場合には、省略可能である。
また、表示モジュール８０００は、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。
図２０（Ａ）乃至図２０（Ｇ）は、電子機器を示す図である。これらの電子機器は、筐体９０００、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ、又は操作スイッチを含む）、接続端子９００６、センサ９００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン９００８、等を有することができる。
図２０（Ａ）乃至図２０（Ｇ）に示す電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々なコンピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信または受信を行う機能、記録媒体に記録されているプログラムまたはデータを読み出して表示部に表示する機能、等を有することができる。なお、図２０（Ａ）乃至図２０（Ｇ）に示す電子機器が有することのできる機能はこれらに限定されず、様々な機能を有することができる。また、図２０（Ａ）乃至図２０（Ｇ）には図示していないが、電子機器には、複数の表示部を有する構成としてもよい。また、該電子機器にカメラ等を設け、静止画を撮影する機能、動画を撮影する機能、撮影した画像を記録媒体（外部またはカメラに内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有していてもよい。
図２０（Ａ）乃至図２０（Ｇ）に示す電子機器の詳細について、以下説明を行う。
図２０（Ａ）は、携帯情報端末９１００を示す斜視図である。携帯情報端末９１００が有する表示部９００１は、可撓性を有する。そのため、湾曲した筐体９０００の湾曲面に沿って表示部９００１を組み込むことが可能である。また、表示部９００１はタッチセンサを備え、指やスタイラスなどで画面に触れることで操作することができる。例えば、表示部９００１に表示されたアイコンに触れることで、アプリケーションを起動することができる。
図２０（Ｂ）は、携帯情報端末９１０１を示す斜視図である。携帯情報端末９１０１は、例えば電話機、手帳又は情報閲覧装置等から選ばれた一つ又は複数の機能を有する。具体的には、スマートフォンとして用いることができる。なお、携帯情報端末９１０１は、スピーカ９００３、接続端子９００６、センサ９００７等を省略して図示しているが、図２０（Ａ）に示す携帯情報端末９１００と同様の位置に設けることができる。また、携帯情報端末９１０１は、文字や画像情報をその複数の面に表示することができる。例えば、３つの操作ボタン９０５０（操作アイコンまたは単にアイコンともいう）を表示部９００１の一の面に表示することができる。また、破線の矩形で示す情報９０５１を表示部９００１の他の面に表示することができる。なお、情報９０５１の一例としては、電子メールやＳＮＳ（ソーシャル・ネットワーキング・サービス）や電話などの着信を知らせる表示、電子メールやＳＮＳなどの題名、電子メールやＳＮＳなどの送信者名、日時、時刻、バッテリの残量、アンテナ受信の強度などがある。または、情報９０５１が表示されている位置に、情報９０５１の代わりに、操作ボタン９０５０などを表示してもよい。
図２０（Ｃ）は、携帯情報端末９１０２を示す斜視図である。携帯情報端末９１０２は、表示部９００１の３面以上に情報を表示する機能を有する。ここでは、情報９０５２、情報９０５３、情報９０５４がそれぞれ異なる面に表示されている例を示す。例えば、携帯情報端末９１０２の使用者は、洋服の胸ポケットに携帯情報端末９１０２を収納した状態で、その表示（ここでは情報９０５３）を確認することができる。具体的には、着信した電話の発信者の電話番号又は氏名等を、携帯情報端末９１０２の上方から観察できる位置に表示する。使用者は、携帯情報端末９１０２をポケットから取り出すことなく、表示を確認し、電話を受けるか否かを判断できる。
図２０（Ｄ）は、腕時計型の携帯情報端末９２００を示す斜視図である。携帯情報端末９２００は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。また、表示部９００１はその表示面が湾曲して設けられ、湾曲した表示面に沿って表示を行うことができる。また、携帯情報端末９２００は、通信規格された近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、携帯情報端末９２００は、接続端子９００６を有し、他の情報端末とコネクターを介して直接データのやりとりを行うことができる。また接続端子９００６を介して充電を行うこともできる。なお、充電動作は接続端子９００６を介さずに無線給電により行ってもよい。
図２０（Ｅ）（Ｆ）（Ｇ）は、折り畳み可能な携帯情報端末９２０１を示す斜視図である。また、図２０（Ｅ）が携帯情報端末９２０１を展開した状態の斜視図であり、図２０（Ｆ）が携帯情報端末９２０１を展開した状態または折り畳んだ状態の一方から他方に変化する途中の状態の斜視図であり、図２０（Ｇ）が携帯情報端末９２０１を折り畳んだ状態の斜視図である。携帯情報端末９２０１は、折り畳んだ状態では可搬性に優れ、展開した状態では、継ぎ目のない広い表示領域により表示の一覧性に優れる。携帯情報端末９２０１が有する表示部９００１は、ヒンジ９０５５によって連結された３つの筐体９０００に支持されている。ヒンジ９０５５を介して２つの筐体９０００間を屈曲させることにより、携帯情報端末９２０１を展開した状態から折りたたんだ状態に可逆的に変形させることができる。例えば、携帯情報端末９２０１は、曲率半径１ｍｍ以上１５０ｍｍ以下で曲げることができる。
本実施の形態において述べた電子機器は、何らかの情報を表示するための表示部を有することを特徴とする。ただし、本発明の一態様の半導体装置は、表示部を有さない電子機器にも適用することができる。また、本実施の形態において述べた電子機器の表示部においては、可撓性を有し、湾曲した表示面に沿って表示を行うことができる構成、または折り畳み可能な表示部の構成について例示したが、これに限定されず、可撓性を有さず、平面部に表示を行う構成としてもよい。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
本実施例においては、図２１（Ａ）に示す分析用サンプル６００と、図２１（Ｂ）（Ｃ）に示すトランジスタ６５０とを作製し、分析用サンプル６００のＳＩＭＳ分析、及びトランジスタ６５０の電気特性の測定を行った。
なお、図２１（Ｂ）（Ｃ）に示すトランジスタ６５０の上面図は、図６（Ａ）に示すトランジスタ１７０の上面図に相当するトランジスタである。また、図２１（Ｂ）は、トランジスタ６５０のチャネル長方向の断面図であり、図２１（Ｃ）は、トランジスタ６５０のチャネル幅方向の断面図である。
また、本実施例においては、分析用サンプル６００として、以下に示す試料Ｂ１及び試料Ｂ２を作製した。また、トランジスタ６５０としては、以下に示す試料Ｃ１及び試料Ｃ２を作製した。なお、試料Ｂ１及び試料Ｃ１が本発明の一態様の半導体装置であり、試料Ｂ２及び試料Ｃ２が比較用の半導体装置である。
まず、本実施例で作製した分析用サンプル６００の作製方法について、以下説明を行う。
（試料Ｂ１及び試料Ｂ２）
まず、基板６０２上に導電膜を形成し、その後、該導電膜を除去した。基板６０２としては、ガラス基板を用いた。また、上記導電膜としては、厚さ１００ｎｍのタングステン膜を、スパッタリング装置を用いて形成した。また、上記導電膜の除去としては、ドライエッチング装置を用いた。
次に、基板６０２上に絶縁膜６０６、６０７を形成した。絶縁膜６０６としては、厚さ４００ｎｍの窒化シリコン膜を、ＰＥＣＶＤ装置を用いて形成した。また、絶縁膜６０７としては、厚さ５０ｎｍの酸化窒化シリコン膜を、ＰＥＣＶＤ装置を用いて形成した。
次に、絶縁膜６０７上に酸化物半導体膜６０８ａを形成した。なお、試料Ｂ１と試料Ｂ２との酸化物半導体膜６０８ａの形成条件が異なる。
試料Ｂ１の酸化物半導体膜６０８ａとしては、厚さ３５ｎｍのＩＧＺＯ膜を、スパッタリング装置を用いて形成した。なお、試料Ｂ１の酸化物半導体膜６０８ａの成膜条件としては、基板温度を１７０℃とし、流量１００ｓｃｃｍのアルゴンガスと、流量１００ｓｃｃｍの酸素ガスをチャンバー内に導入し、圧力を０．６Ｐａとし、金属酸化物スパッタリング多結晶ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１．２［原子数比］）に２５００ＷのＡＣ電力を投入して成膜した。
試料Ｂ２の酸化物半導体膜６０８ａとしては、厚さ３５ｎｍのＩＧＺＯ膜を、スパッタリング装置を用いて形成した。なお、試料Ｂ２の酸化物半導体膜６０８ａの成膜条件としては、基板温度を１７０℃とし、流量１００ｓｃｃｍのアルゴンガスと、流量１００ｓｃｃｍの酸素ガスをチャンバー内に導入し、圧力を０．６Ｐａとし、金属酸化物スパッタリング多結晶ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）に２５００ＷのＡＣ電力を投入して成膜した。
次に、第１の熱処理を行った。該第１の熱処理としては、窒素雰囲気下で４５０℃ １時間の熱処理を行い、続けて窒素と酸素の混合ガス雰囲気下で４５０℃ １時間の熱処理とした。
次に、絶縁膜６０７及び酸化物半導体膜６０８ａ上に導電膜を形成し、その後、該導電膜を除去した。上記導電膜としては、厚さ５０ｎｍのタングステン膜と、厚さ４００ｎｍのアルミニウム膜と、厚さ１００ｎｍのチタン膜とを、スパッタリング装置を用いて真空中で連続して形成した。また、上記導電膜の除去としては、ドライエッチング装置を用いた。
次に、酸化物半導体膜６０８ａ上から、薬液を塗布し、酸化物半導体膜６０８ａの表面の洗浄を行った。なお、上記洗浄方法としては、濃度８５％のリン酸水溶液を１００倍に希釈し、酸化物半導体膜６０８ａ上に塗布し、１５ｓｅｃの洗浄を行った。
次に、酸化物半導体膜６０８ａ上に絶縁膜６１４及び絶縁膜６１６を形成した。絶縁膜６１４としては、厚さ５０ｎｍの酸化窒化シリコン膜を、ＰＥＣＶＤ装置を用いて形成した。また、絶縁膜６１６としては、厚さ４００ｎｍの酸化窒化シリコン膜を、ＰＥＣＶＤ装置を用いて形成した。なお、絶縁膜６１４及び絶縁膜６１６としては、ＰＥＣＶＤ装置により真空中で連続して形成した。
絶縁膜６１４の成膜条件としては、基板温度を２２０℃とし、流量５０ｓｃｃｍのシランガスと、流量２０００ｓｃｃｍの一酸化二窒素ガスをチャンバー内に導入し、圧力を２０Ｐａとし、ＰＥＣＶＤ装置内に設置された平行平板の電極間に１００ＷのＲＦ電力を供給して成膜した。また、絶縁膜６１６の成膜条件としては、基板温度を２２０℃とし、流量１６０ｓｃｃｍのシランガスと、流量４０００ｓｃｃｍの一酸化二窒素ガスをチャンバー内に導入し、圧力を２００Ｐａとし、ＰＥＣＶＤ装置内に設置された平行平板の電極間に１５００ＷのＲＦ電力を供給して成膜した。
次に、第２の熱処理を行った。該第２の熱処理としては、窒素と酸素の混合ガス雰囲気下で３５０℃ １時間とした。
次に、第２の熱処理を行った後、試料Ｂ１のみ以下の３つの工程を行った。
＜１、ＩＴＳＯ膜形成工程＞
絶縁膜６１６上に、厚さ５ｎｍのＩＴＳＯ膜を、スパッタリング装置を用いて形成した。なお、ＩＴＳＯ膜に用いたターゲットの組成としては、Ｉｎ２Ｏ３：ＳｎＯ２：ＳｉＯ２＝８５：１０：５［重量％］とした。
＜２、酸素添加処理工程＞
次に、ＩＴＳＯ膜上から酸素添加処理を行った。酸素添加処理としては、アッシング装置を用い、流量２５０ｓｃｃｍの酸素ガスをチャンバー内に導入し、圧力を１５Ｐａとし、基板側にバイアスが印加されるように、アッシング装置内に設置された平行平板の電極間に４５００ＷのＲＦ電力を供給して行った。
＜３、ＩＴＳＯ膜除去工程＞
次に、ＩＴＳＯ膜を除去し、絶縁膜６１６を露出させた。また、ＩＴＳＯ膜の除去としては、ウエットエッチング装置を用い、濃度５％のシュウ酸水溶液を絶縁膜６１６上に塗布し、３００ｓｅｃのエッチングを行った後、濃度０．５％のフッ化水素酸を絶縁膜６１６上に塗布し、１５ｓｅｃのエッチングを行った。
次に、試料Ｂ１及び試料Ｂ２ともに、絶縁膜６１６上に絶縁膜６１８を形成した。絶縁膜６１８としては、厚さ１００ｎｍの窒化シリコン膜を、ＰＥＣＶＤ装置を用いて形成した。絶縁膜６１８の成膜条件としては、基板温度を３５０℃とし、流量５０ｓｃｃｍのシランガスと、流量５０００ｓｃｃｍの窒素ガスと、流量１００ｓｃｃｍのアンモニアガスをチャンバー内に導入し、圧力を１００Ｐａとし、ＰＥＣＶＤ装置内に設置された平行平板の電極間に１０００ＷのＲＦ電力を供給して成膜した。
次に、第３の熱処理を行った。該第３の熱処理としては、窒素雰囲気下で２５０℃ １時間とした。
以上の工程で、本実施例の試料Ｂ１及び試料Ｂ２を作製した。
次に、上記作製した試料Ｂ１、Ｂ２の酸化物半導体膜６０８ａ、及び絶縁膜６１４、６１６、６１８の膜中のインジウム濃度を測定するために、ＳＩＭＳ分析を行った。試料Ｂ１の分析結果を図２２（Ａ）に、試料Ｂ２の分析結果を図２２（Ｂ）に、それぞれ示す。なお、図２２（Ａ）（Ｂ）において、横軸が深さ（ｎｍ）を、縦軸がインジウム濃度（ａｔｏｍｓ／ｃｍ３）を、それぞれ表す。
図２２（Ａ）（Ｂ）に示す結果より、試料Ｂ１は、絶縁膜６１６と絶縁膜６１８との界面近傍にインジウムが５×１０１６ａｔｏｍｓ／ｃｍ３以上の濃度で確認された。一方で、試料Ｂ２は、絶縁膜６１６と絶縁膜６１８との界面近傍にはインジウムが５×１０１６ａｔｏｍｓ／ｃｍ３未満であった。なお、上述のＳＩＭＳ分析における、インジウムの検出下限は、１×１０１５ａｔｏｍｓ／ｃｍ３以下である。
また、試料Ｂ１と試料Ｂ２とを比較した場合、試料Ｂ１の絶縁膜６１６と絶縁膜６１８との界面近傍のインジウムの検出量は、試料Ｂ２の絶縁膜６１６と絶縁膜６１８との界面近傍のインジウムの検出量よりも多い。
図２２（Ａ）（Ｂ）に示す結果より、試料Ｂ１においては、酸素の放出を抑制できる機能を有する膜として用いたＩＴＳＯ膜中のインジウムが、酸素添加処理の際に絶縁膜６１６に打ち込まれたため、絶縁膜６１６と絶縁膜６１８との界面近傍にインジウムが検出された。一方で、試料Ｂ２においては、絶縁膜６１６上にＩＴＳＯ膜形成工程、酸素添加処理工程、及びＩＴＳＯ膜除去工程を行っていないため、絶縁膜６１６の表面近傍、別言すると絶縁膜６１６と絶縁膜６１８との界面近傍にはインジウムが検出されなかった。
絶縁膜６１６は、酸素を含む絶縁膜であるため、絶縁膜６１６中に過剰な酸素を含む場合においても、主成分の一つである酸素をＳＩＭＳ分析にて正確に測定できない場合がある。例えば、絶縁膜６１６が化学両論的組成を超える酸素を有していた場合においても、ＳＩＭＳ分析においては、化学両論的組成を超える酸素を測定するのが難しい場合がある。しかしながら、本発明の一態様の半導体装置に示すように、絶縁膜６１６上に酸素の放出を抑制できる機能を有する膜としてＩＴＳＯ膜を形成し、該ＩＴＳＯ膜を介して絶縁膜６１６中に酸素を添加した場合、図２２（Ａ）に示すように、絶縁膜６１６の表面近傍、別言すると、絶縁膜６１６と絶縁膜６１８との界面近傍に、インジウムが検出される。したがって、絶縁膜６１６中に酸素を添加する工程を行ったのかを確認するためには、絶縁膜６１６の表面近傍の不純物濃度、ここではインジウム濃度を測定することで確認できる場合がある。
以上のように、絶縁膜６１６中における酸素を、ＳＩＭＳ分析にて正確に測定できない場合においては、絶縁膜６１６に接する膜の物性値、ここでは絶縁膜６１６と絶縁膜６１８との界面近傍のインジウム濃度を分析することは重要である。
次に、本実施例で作製したトランジスタ６５０の作製方法について、以下説明を行う。
（試料Ｃ１及び試料Ｃ２）
試料Ｃ１及び試料Ｃ２としては、基板内にチャネル長Ｌ＝３μｍ、チャネル幅Ｗ＝５０μｍサイズの５個のトランジスタを、それぞれ作製した。
まず、基板６０２上に導電膜を成膜し、該導電膜を加工することで導電膜６０４を形成した。導電膜６０４としては、厚さ１００ｎｍのタングステン膜を、スパッタリング装置を用いて形成した。
次に、基板６０２及び導電膜６０４上に絶縁膜６０６、６０７を形成した。
次に、絶縁膜６０７上に酸化物半導体膜６０８ａを形成し、酸化物半導体膜６０８ａを島状に加工することで、酸化物半導体膜６０８を形成した。なお、試料Ｃ１と試料Ｃ２の酸化物半導体膜６０８の形成条件が異なる。
試料Ｃ１の酸化物半導体膜６０８としては、先に示す試料Ｂ１の酸化物半導体膜６０８ａと同様の条件で形成した後、島状に加工して形成した。
また、試料Ｃ２の酸化物半導体膜６０８としては、先に示す試料Ｂ２の酸化物半導体膜６０８ａと同様の条件で形成した後、島状に加工して形成した。
次に、第１の熱処理を行った。
次に、絶縁膜６０７及び酸化物半導体膜６０８上に導電膜を形成し、該導電膜を加工することで、導電膜６１２ａ、６１２ｂを形成した。導電膜６１２ａ、６１２ｂとしては、厚さ５０ｎｍのタングステン膜と、厚さ４００ｎｍのアルミニウム膜と、厚さ１００ｎｍのチタン膜とを、スパッタリング装置を用いて真空中で連続して形成した。
次に、酸化物半導体膜６０８、及び導電膜６１２ａ、６１２ｂ上に絶縁膜６１４及び絶縁膜６１６を形成した。
次に、第２の熱処理を行った。
次に、試料Ｃ１には、先に示す試料Ｂ１と同様にＩＴＳＯ膜形成工程、酸素添加処理工程、ＩＴＳＯ膜除去工程を行った。また、試料Ｃ２には、先に示す試料Ｂ２と同様に、ＩＴＳＯ膜形成工程、酸素添加処理工程、ＩＴＳＯ膜除去工程は行わなかった。
次に、絶縁膜６１６上に絶縁膜６１８を形成した。
次に、導電膜６１２ｂに達する開口部６４２ｃ及び、導電膜６０４に達する開口部６４２ａ、６４２ｂを形成した。開口部６４２ａ、６４２ｂ、６４２ｃとしては、ドライエッチング装置を用いて形成した。
次に、開口部６４２ａ、６４２ｂ、６４２ｃを覆うように絶縁膜６１８上に導電膜を形成し、該導電膜を加工することで導電膜６２０ａ、６２０ｂを形成した。導電膜６２０ａ、６２０ｂとしては、厚さ１００ｎｍのＩＴＳＯ膜を、スパッタリング装置を用いて形成した。ＩＴＳＯ膜に用いたターゲットの組成としては、先に示すＩＴＳＯ膜形成工程で用いた組成と同様とした。
次に、第３の熱処理を行った。
以上の工程で試料Ｃ１及び試料Ｃ２を作製した。
次に、上記作製した試料Ｃ１、Ｃ２のトランジスタの電気特性の測定を行った。試料Ｃ１、Ｃ２の電気特性結果を図２３（Ａ）（Ｂ）に示す。
なお、図２３（Ａ）は、試料Ｃ１の電気特性結果であり、図２３（Ｂ）は、試料Ｃ２の電気特性結果である。また、図２３（Ａ）（Ｂ）において、横軸がゲート電圧（Ｖｇ）を、縦軸がドレイン電流（Ｉｄ）をそれぞれ表し、５個のトランジスタのデータを各々重ねて示している。また、ソース電極とドレイン電極間の電圧（Ｖｄ）は１Ｖと、１０Ｖとし、−１５Ｖから２０Ｖまで０．５Ｖ間隔でＶｇを印加した。
図２３（Ａ）（Ｂ）に示す結果より、本発明の一態様の試料Ｃ１においては、複数のトランジスタでバラツキが少ないことが確認される。また、試料Ｃ１においては、０Ｖ近傍での良好な立ち上がり特性であることが確認された。一方で、比較用の試料Ｃ２においては、複数のトランジスタでバラツキが大きいことが確認される。また、試料Ｃ２においては、トランジスタの特性がノーマリーオン特性になっていることが確認された。
上記試料Ｃ１と試料Ｃ２のトランジスタ特性の違いは、絶縁膜６１４、６１６に酸素添加処理の工程有無に起因すると示唆される。本発明の一態様の試料Ｃ１は、絶縁膜６１６上にＩＴＳＯ膜を形成し、該ＩＴＳＯ膜を介して、絶縁膜６１４、６１６に酸素添加することで、絶縁膜６１４、６１６中に好適に過剰な酸素を添加することが出来たと示唆される。また、上記過剰な酸素が、酸化物半導体膜６０８中の酸素欠損を補填することによって、バラツキが少なく、且つ良好な立ち上がり特性のトランジスタが形成されたと示唆される。
以上より、本実施例の試料Ｃ１のトランジスタは、バラツキが少なく、且つ信頼性の高いトランジスタであることが示された。
以上、本実施例に示す構成は、他の実施の形態と適宜組み合わせて用いることができる。
１００ トランジスタ
１００Ａ トランジスタ
１００Ｂ トランジスタ
１０２ 基板
１０４ 導電膜
１０６ 絶縁膜
１０７ 絶縁膜
１０８ 酸化物半導体膜
１０８ａ 酸化物半導体膜
１０８ｂ 酸化物半導体膜
１０８ｃ 酸化物半導体膜
１１２ａ 導電膜
１１２ｂ 導電膜
１１４ 絶縁膜
１１６ 絶縁膜
１１７ 酸化物半導体膜
１１８ 絶縁膜
１２０ 導電膜
１２０ａ 導電膜
１２０ｂ 導電膜
１３０ 膜
１３９ 酸素
１４１ａ 開口部
１４１ｂ 開口部
１４２ エッチャント
１４２ａ 開口部
１４２ｂ 開口部
１４２ｃ 開口部
１５０ トランジスタ
１６０ トランジスタ
１７０ トランジスタ
１８０ｂ 酸化物半導体膜
２００ 半導体装置
２０２ 基板
２０４ 絶縁膜
２０６ 絶縁膜
２３０ 膜
２３９ 酸素
２４２ エッチャント
５０１ 画素回路
５０２ 画素部
５０４ 駆動回路部
５０４ａ ゲートドライバ
５０４ｂ ソースドライバ
５０６ 保護回路
５０７ 端子部
５５０ トランジスタ
５５２ トランジスタ
５５４ トランジスタ
５６０ 容量素子
５６２ 容量素子
５７０ 液晶素子
５７２ 発光素子
６００ 分析用サンプル
６０２ 基板
６０４ 導電膜
６０６ 絶縁膜
６０７ 絶縁膜
６０８ 酸化物半導体膜
６０８ａ 酸化物半導体膜
６１２ａ 導電膜
６１２ｂ 導電膜
６１４ 絶縁膜
６１６ 絶縁膜
６１８ 絶縁膜
６２０ａ 導電膜
６２０ｂ 導電膜
６４２ａ 開口部
６４２ｂ 開口部
６４２ｃ 開口部
６５０ トランジスタ
７００ 表示装置
７０１ 基板
７０２ 画素部
７０４ ソースドライバ回路部
７０５ 基板
７０６ ゲートドライバ回路部
７０８ ＦＰＣ端子部
７１０ 信号線
７１１ 配線部
７１２ シール材
７１６ ＦＰＣ
７３０ 絶縁膜
７３２ 封止膜
７３４ 絶縁膜
７３６ 着色膜
７３８ 遮光膜
７５０ トランジスタ
７５２ トランジスタ
７６０ 接続電極
７６４ 絶縁膜
７６６ 絶縁膜
７６７ 酸化物半導体膜
７６８ 絶縁膜
７７０ 平坦化絶縁膜
７７２ 導電膜
７７４ 導電膜
７７５ 液晶素子
７７６ 液晶層
７７８ 構造体
７８０ 異方性導電膜
７８２ 発光素子
７８４ 導電膜
７８６ ＥＬ層
７８８ 導電膜
７９０ 容量素子
８０００ 表示モジュール
８００１ 上部カバー
８００２ 下部カバー
８００３ ＦＰＣ
８００４ タッチパネル
８００５ ＦＰＣ
８００６ 表示パネル
８００７ バックライト
８００８ 光源
８００９ フレーム
８０１０ プリント基板
８０１１ バッテリ
９０００ 筐体
９００１ 表示部
９００３ スピーカ
９００５ 操作キー
９００６ 接続端子
９００７ センサ
９００８ マイクロフォン
９０５０ 操作ボタン
９０５１ 情報
９０５２ 情報
９０５３ 情報
９０５４ 情報
９０５５ ヒンジ
９１００ 携帯情報端末
９１０１ 携帯情報端末
９１０２ 携帯情報端末
９２００ 携帯情報端末
９２０１ 携帯情報端末

Claims (3)

  1. 第１の絶縁膜と、
    前記第１の絶縁膜上の酸化物半導体膜と、
    前記酸化物半導体膜上の第２の絶縁膜と、
    前記第２の絶縁膜上の第３の絶縁膜と、を有し、
    前記第２の絶縁膜は、酸素と、シリコンと、を有し、
    前記第３の絶縁膜は、窒素と、シリコンと、を有し、
    前記第２の絶縁膜と、前記第３の絶縁膜との界面近傍にインジウムを有し、
    前記第２の絶縁膜の膜厚方向の中央の領域におけるインジウム濃度は、前記第２の絶縁膜と前記第３の絶縁膜との界面近傍におけるインジウム濃度より低く、
    前記第３の絶縁膜の膜厚方向の中央の領域におけるインジウム濃度は、前記第２の絶縁膜と前記第３の絶縁膜との界面近傍におけるインジウム濃度より低い、半導体装置。
  2. ゲート電極と、
    前記ゲート電極上の第１の絶縁膜と、
    前記第１の絶縁膜上の酸化物半導体膜と、
    前記酸化物半導体膜に電気的に接続されるソース電極と、
    前記酸化物半導体膜に電気的に接続されるドレイン電極と、
    前記酸化物半導体膜、前記ソース電極、及び前記ドレイン電極上の第２の絶縁膜と、
    前記第２の絶縁膜上の第３の絶縁膜と、を有し、
    前記第２の絶縁膜は、酸素と、シリコンと、を有し、
    前記第３の絶縁膜は、窒素と、シリコンと、を有し、
    前記第２の絶縁膜と、前記第３の絶縁膜との界面近傍にインジウムを有し、
    前記第２の絶縁膜の膜厚方向の中央の領域におけるインジウム濃度は、前記第２の絶縁膜と前記第３の絶縁膜との界面近傍におけるインジウム濃度より低く、
    前記第３の絶縁膜の膜厚方向の中央の領域におけるインジウム濃度は、前記第２の絶縁膜と前記第３の絶縁膜との界面近傍におけるインジウム濃度より低い、半導体装置。
  3. 請求項１または請求項２において、
    前記酸化物半導体膜は、
    酸素と、Ｉｎと、Ｚｎと、Ｍ（Ｍは、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、またはＨｆ）と、を有する、ことを特徴とする半導体装置。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101719493B (zh) * 2008-10-08 2014-05-14 株式会社半导体能源研究所 显示装置
WO2015128774A1 (en) 2014-02-28 2015-09-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
TWI666776B (zh) * 2014-06-20 2019-07-21 日商半導體能源研究所股份有限公司 半導體裝置以及包括該半導體裝置的顯示裝置
CN112038410A (zh) 2014-07-15 2020-12-04 株式会社半导体能源研究所 半导体装置及其制造方法以及包括半导体装置的显示装置
JP6676316B2 (ja) 2014-09-12 2020-04-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9704704B2 (en) 2014-10-28 2017-07-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the same
CN107210226B (zh) 2015-02-04 2020-12-22 株式会社半导体能源研究所 半导体装置的制造方法
US9818880B2 (en) 2015-02-12 2017-11-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
WO2016128854A1 (en) * 2015-02-12 2016-08-18 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
WO2017064590A1 (en) 2015-10-12 2017-04-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2017149428A1 (en) * 2016-03-04 2017-09-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and display device including the semiconductor device
US11302717B2 (en) * 2016-04-08 2022-04-12 Semiconductor Energy Laboratory Co., Ltd. Transistor and method for manufacturing the same
WO2017199130A1 (en) * 2016-05-19 2017-11-23 Semiconductor Energy Laboratory Co., Ltd. Composite oxide semiconductor and transistor
TWI771281B (zh) * 2016-07-11 2022-07-21 日商半導體能源硏究所股份有限公司 金屬氧化物及包括該金屬氧化物的半導體裝置
JP6550514B2 (ja) * 2017-11-29 2019-07-24 株式会社神戸製鋼所 ディスプレイ用酸化物半導体薄膜、ディスプレイ用薄膜トランジスタ及びディスプレイ用スパッタリングターゲット
US11069796B2 (en) 2018-08-09 2021-07-20 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device

Family Cites Families (152)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
KR101019337B1 (ko) 2004-03-12 2011-03-07 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 및 박막 트랜지스터
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
CN101057339B (zh) 2004-11-10 2012-12-26 佳能株式会社 无定形氧化物和场效应晶体管
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
JP5138163B2 (ja) 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP5305630B2 (ja) 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR101270174B1 (ko) 2007-12-03 2013-05-31 삼성전자주식회사 산화물 반도체 박막 트랜지스터의 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP5363009B2 (ja) * 2008-02-29 2013-12-11 株式会社ジャパンディスプレイ 表示装置およびその製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP2010153802A (ja) 2008-11-20 2010-07-08 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
KR101642620B1 (ko) 2009-07-10 2016-07-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
CN102751295B (zh) 2009-07-18 2015-07-15 株式会社半导体能源研究所 半导体装置与用于制造半导体装置的方法
KR101967480B1 (ko) * 2009-07-31 2019-04-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
CN113540253A (zh) 2010-02-26 2021-10-22 株式会社半导体能源研究所 制造半导体装置的方法
KR101877377B1 (ko) 2010-04-23 2018-07-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
WO2011132548A1 (en) 2010-04-23 2011-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
DE112011101410B4 (de) 2010-04-23 2018-03-01 Semiconductor Energy Laboratory Co., Ltd. Verfahren zum Herstellen einer Halbleitervorrichtung
KR101872927B1 (ko) 2010-05-21 2018-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011145484A1 (en) 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN102986034A (zh) 2010-07-02 2013-03-20 惠普发展公司，有限责任合伙企业 薄膜晶体管
KR101108176B1 (ko) * 2010-07-07 2012-01-31 삼성모바일디스플레이주식회사 더블 게이트형 박막 트랜지스터 및 이를 구비한 유기 발광 표시 장치
JP5917035B2 (ja) 2010-07-26 2016-05-11 株式会社半導体エネルギー研究所 半導体装置
JP5864163B2 (ja) 2010-08-27 2016-02-17 株式会社半導体エネルギー研究所 半導体装置の設計方法
JP5723262B2 (ja) 2010-12-02 2015-05-27 株式会社神戸製鋼所 薄膜トランジスタおよびスパッタリングターゲット
JP2013153118A (ja) 2011-03-09 2013-08-08 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物、上記酸化物を備えた薄膜トランジスタの半導体層および薄膜トランジスタ
TWI541904B (zh) 2011-03-11 2016-07-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
TWI545652B (zh) * 2011-03-25 2016-08-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP6053098B2 (ja) 2011-03-28 2016-12-27 株式会社半導体エネルギー研究所 半導体装置
US9082860B2 (en) 2011-03-31 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101849268B1 (ko) * 2011-05-13 2018-04-18 한국전자통신연구원 빛과 전압 스트레스에 강한 산화물 박막 트랜지스터 및 그의 제조 방법
JP5947099B2 (ja) 2011-05-20 2016-07-06 株式会社半導体エネルギー研究所 半導体装置
WO2013054823A1 (en) * 2011-10-14 2013-04-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US20130137232A1 (en) 2011-11-30 2013-05-30 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film and method for manufacturing semiconductor device
TWI621183B (zh) 2011-12-01 2018-04-11 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
US8785258B2 (en) 2011-12-20 2014-07-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
TWI581431B (zh) 2012-01-26 2017-05-01 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
JP6204036B2 (ja) 2012-03-16 2017-09-27 株式会社神戸製鋼所 酸化物半導体薄膜の評価方法、及び酸化物半導体薄膜の品質管理方法
JP6059566B2 (ja) 2012-04-13 2017-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6128906B2 (ja) * 2012-04-13 2017-05-17 株式会社半導体エネルギー研究所 半導体装置
CN107026089B (zh) 2012-06-29 2021-12-03 株式会社半导体能源研究所 用于制造半导体装置的方法
JP5722293B2 (ja) * 2012-10-19 2015-05-20 株式会社神戸製鋼所 薄膜トランジスタ
US20140112153A1 (en) 2012-10-24 2014-04-24 Electronics And Telecommunications Research Institute Method and device for managing contention window based on transmission error detection
TWI782259B (zh) 2012-10-24 2022-11-01 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR101992341B1 (ko) * 2012-11-06 2019-06-25 삼성디스플레이 주식회사 액정 표시 장치
TWI627483B (zh) 2012-11-28 2018-06-21 半導體能源研究所股份有限公司 顯示裝置及電視接收機
US9246011B2 (en) 2012-11-30 2016-01-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9349593B2 (en) 2012-12-03 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2014135478A (ja) 2012-12-03 2014-07-24 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US9190527B2 (en) 2013-02-13 2015-11-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
TWI644434B (zh) 2013-04-29 2018-12-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9564535B2 (en) 2014-02-28 2017-02-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic appliance including the semiconductor device, the display device, and the display module
WO2015128774A1 (en) 2014-02-28 2015-09-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
US9887291B2 (en) 2014-03-19 2018-02-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic device including the semiconductor device, the display device, or the display module
US9768315B2 (en) 2014-04-18 2017-09-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device having the same
TWI669761B (zh) 2014-05-30 2019-08-21 日商半導體能源研究所股份有限公司 半導體裝置、包括該半導體裝置的顯示裝置
TWI666776B (zh) * 2014-06-20 2019-07-21 日商半導體能源研究所股份有限公司 半導體裝置以及包括該半導體裝置的顯示裝置
JP6676316B2 (ja) 2014-09-12 2020-04-08 株式会社半導体エネルギー研究所 半導体装置の作製方法

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