JP2014135478A - 半導体装置およびその作製方法 - Google Patents

半導体装置およびその作製方法 Download PDF

Info

Publication number
JP2014135478A
JP2014135478A JP2013244852A JP2013244852A JP2014135478A JP 2014135478 A JP2014135478 A JP 2014135478A JP 2013244852 A JP2013244852 A JP 2013244852A JP 2013244852 A JP2013244852 A JP 2013244852A JP 2014135478 A JP2014135478 A JP 2014135478A
Authority
JP
Japan
Prior art keywords
semiconductor layer
oxide semiconductor
layer
transistor
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2013244852A
Other languages
English (en)
Other versions
JP2014135478A5 (ja
Inventor
Shunpei Yamazaki
舜平 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2013244852A priority Critical patent/JP2014135478A/ja
Publication of JP2014135478A publication Critical patent/JP2014135478A/ja
Publication of JP2014135478A5 publication Critical patent/JP2014135478A5/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1285—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using control of the annealing or irradiation parameters, e.g. using different scanning direction or intensity for different transistors
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/133345—Insulating layers
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1341—Filling or closing of cells
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/13439—Electrodes characterised by their electrical, optical, physical properties; materials therefor; method of making
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136213—Storage capacitors associated with the pixel electrode
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Physical Vapour Deposition (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
  • Liquid Crystal (AREA)
  • Electroluminescent Light Sources (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)

Abstract

【課題】安定した電気特性を有するトランジスタを提供する。オフ時の電流の小さいトランジスタを提供する。エンハンスメント型であるトランジスタを提供する。高い電界効果移動度を有するトランジスタを提供する。少ない工程数でトランジスタを提供する。歩留まり高くトランジスタを提供する。当該トランジスタを有する半導体装置を提供する。
【解決手段】チャネルが形成される領域が保護された半導体装置である。チャネルが形成される領域を保護する領域を、半導体層内に有する半導体装置である。チャネルが形成される領域を保護する層を有する半導体装置である。チャネルが形成される領域を保護する領域または／および層の欠陥準位密度が低い半導体装置である。チャネルが形成される領域は欠陥準位密度が低い半導体装置である。
【選択図】図１

Description

本発明は、物、方法、製造方法、プロセス、マシーン、マニュファクチャー、または、組成物（コンポジション オブ マター）に関する。特に、本発明は、例えば、半導体層、半導体装置、表示装置、液晶表示装置、発光装置、それらの駆動方法、またはそれらを生産する方法に関する。特に、本発明は、例えば、トランジスタを有する半導体装置、表示装置、発光装置、またはそれらの駆動方法に関する。または、本発明は、例えば、当該半導体装置、当該表示装置、または当該発光装置を有する電子機器に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能し得る装置全般をいい、電気光学装置、半導体回路および電子機器などは全て半導体装置である。
絶縁表面を有する基板上に形成された半導体膜を用いて、トランジスタを構成する技術が注目されている。当該トランジスタは集積回路や表示装置のような半導体装置に広く応用されている。トランジスタに適用可能な半導体膜としてシリコン膜が知られている。
トランジスタの半導体膜に用いられるシリコン膜は、用途によって非晶質シリコン膜と多結晶シリコン膜とが使い分けられている。例えば、大型の表示装置を構成するトランジスタに適用する場合、大面積基板への成膜技術が確立されている非晶質シリコン膜を用いると好適である。一方、駆動回路を一体形成した高機能の表示装置を構成するトランジスタに適用する場合、高い電界効果移動度を有するトランジスタを作製可能な多結晶シリコン膜を用いると好適である。多結晶シリコン膜は、非晶質シリコン膜に対し高温での熱処理、またはレーザ光処理を行うことで形成する方法が知られる。
近年は、酸化物半導体膜が注目されている。例えば、キャリア密度が１０１８個／ｃｍ３未満であるインジウム、ガリウムおよび亜鉛を含む非晶質酸化物半導体膜を用いたトランジスタが開示されている（特許文献１参照。）。
酸化物半導体膜は、スパッタリング法などを用いて成膜できるため、大型の表示装置を構成するトランジスタのチャネル形成領域に用いることができる。また、酸化物半導体膜を用いたトランジスタは、高い電界効果移動度を有するため、駆動回路を一体形成した高機能の表示装置を実現できる。また、非晶質シリコン膜を用いたトランジスタの生産設備の一部を改良して利用することが可能であるため、設備投資を抑えられるメリットもある。
特開２００６−１６５５２８号公報
欠陥準位密度の低い半導体層を提供することを課題の一とする。または、安定した電気特性を有するトランジスタを提供することを課題の一とする。または、オフ時の電流の小さいトランジスタを提供することを課題の一とする。または、エンハンスメント型であるトランジスタを提供することを課題の一とする。または、高い電界効果移動度を有するトランジスタを提供することを課題の一とする。または、少ない工程数でトランジスタを提供することを課題の一とする。または、歩留まり高くトランジスタを提供することを課題の一とする。または、当該トランジスタを有する半導体装置を提供することを課題の一とする。または、新規な半導体装置を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、例えば、チャネルが形成される領域が保護された半導体装置である。または、例えば、チャネルが形成される領域を保護する領域を、半導体層内に有する半導体装置である。または、例えば、チャネルが形成される領域を保護する層を有する半導体装置である。または、例えば、チャネルが形成される領域を保護する領域または／および層の欠陥準位密度が低い半導体装置である。または、例えば、チャネルが形成される領域は欠陥準位密度が低い半導体装置である。
本発明の一態様は、例えば、チャネルが形成される領域を保護する半導体装置の作製方法である。または、例えば、チャネルが形成される領域を保護する領域を、半導体層内に形成する半導体装置の作製方法である。または、例えば、チャネルが形成される領域を保護する層を形成する半導体装置の作製方法である。または、例えば、チャネルが形成される領域を保護する欠陥準位密度が低い領域または／および層を形成する半導体装置の作製方法である。または、例えば、欠陥準位密度の低いチャネルが形成される領域を形成する半導体装置の作製方法である。
本発明の一態様は、例えば、表面を保護する領域を有する半導体層である。または、例えば、表面を保護する層を有する半導体層である。または、例えば、表面を保護する領域または／および層の欠陥準位密度が低い半導体層である。または、例えば、欠陥準位密度が低い半導体層である。
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。従って、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。
本発明の一態様は、例えば、半導体層内に、表面を保護する領域を形成する方法である。または、例えば、半導体層の表面を保護する層を形成する方法である。または、例えば、半導体層に、表面を保護する欠陥準位密度が低い領域または／および層を形成する方法である。または、例えば、欠陥準位密度が低い半導体層を形成する方法である。
半導体層は、界面および膜中に欠陥準位を有する。従って、欠陥準位密度の低い半導体層を形成するためには、界面および膜中の欠陥準位密度を低減すればよい。なお、欠陥準位密度の低い界面を有する半導体層が得られる場合、膜中の欠陥準位密度のみを低減すればよいことがある。
例えば、界面近傍のみを残し半導体層をエッチングしてもよい。また、例えば、第１半導体層と、第２半導体層とが、この順で積層している場合、第１半導体層と第２半導体層との間には、第１半導体層と第２半導体層との混合領域が形成される場合がある。例えば、当該混合領域の欠陥準位密度が低い場合、当該混合領域を残して第２半導体層を除去しても構わない。混合領域の厚さを、例えば、５ｎｍ未満であることが多い。
また、第２半導体層を除去する際、または混合領域を残した後で、例えば、化学反応を利用し、第２半導体層または／および混合領域を変質させても構わない。当該変質によって、第２半導体層または／および混合領域の欠陥準位密度を低減することができる場合がある。
例えば、第１半導体層として、インジウムおよび元素Ｍ（アルミニウム、ガリウム、イットリウム、ジルコニウムまたはスズ）を含む酸化物半導体層を用い、第２半導体層として、第１半導体層と異なる原子数比で、インジウムおよび元素Ｍ（アルミニウム、ガリウム、イットリウム、ジルコニウムまたはスズ）を含む酸化物半導体層を用いた場合、リン酸、硝酸、フッ化水素酸、塩酸、硫酸、酢酸、シュウ酸などを一種以上含む溶液によって、第２半導体層または／および混合領域を変質させても構わない。なお、元素Ｍは、アルミニウム、チタン、シリコン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、スズ、ランタン、セリウムまたはハフニウムであっても構わない。
当該変質は、例えば、原子数比または／およびエネルギーギャップの変化などであり、具体的には元素Ｍの原子数比が高くなる変化、または／およびエネルギーギャップが大きくなる変化などがある。当該変質によって、第２半導体層または／および混合領域の欠陥準位密度を低減することができる場合がある。また、当該変質を経た第２半導体層または／および混合領域は、例えば、不純物を遮蔽する機能を有する場合がある。この場合、例えば、不純物が第１半導体層に混入する量を低減できるため、第１半導体層の欠陥準位密度の増加を抑えることができる。
なお、不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１ａｔｏｍｉｃ％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体層に準位が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体層に準位が形成されると、例えば、当該準位から電子または正孔が発生することでキャリア密度が増大することや、トラップ準位となることなどがある。半導体層が酸化物半導体層である場合、半導体層の特性を変動させる不純物としては、例えば、第１族元素、第２族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、不純物の混入によって酸素欠損を形成する場合がある。酸化物半導体の酸素欠損は、例えば、キャリアの発生源になることや、トラップ準位となることがある。また、半導体層がシリコン層である場合、半導体層の特性を変動させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
なお、例えば、半導体層がトラップ準位を有する場合、当該半導体層にチャネルが形成されるトランジスタは、ドレイン電圧（ソース、ドレイン間の電圧）が高いほどトラップ準位にプラスの電荷が捕獲されやすくなり、当該電荷が固定電荷のように振る舞うことで、しきい値電圧をマイナス方向へ変動させることがある。また、例えば、当該半導体層にチャネルが形成されるトランジスタは、光が入射することでトラップ準位にプラスの電荷が捕獲されやすくなり、当該電荷が固定電荷のように振る舞うことで、しきい値電圧をマイナス方向へ変動させることがある。
また、例えば、半導体層のキャリア密度が高くなることで、当該半導体層にチャネルが形成されるトランジスタのオフ時（ゲート電圧がしきい値電圧未満）の電流（オフ電流、オフリーク電流などともいう。）が大きくなる。なお、オフ電流は、特にチャネル長の小さいトランジスタで大きくなる。
従って、半導体層の欠陥準位密度が低くなることで、例えば、当該半導体層にチャネルが形成されるトランジスタをエンハンスメント型にしやすくなる。または、例えば、当該半導体層にチャネルが形成されるトランジスタのオフ電流を小さくすることができる。
本発明の一態様は、例えば、酸化物半導体層と、酸化物半導体層と接するゲート絶縁膜と、ゲート絶縁膜を介して酸化物半導体層と重なるゲート電極と、を有し、酸化物半導体層の上面から深さが０ｎｍ以上５ｎｍ未満の領域（上面を含む）は、深さが５ｎｍ以上の領域と比べてエネルギーギャップが大きい領域を有する半導体装置である。
また、例えば、酸化物半導体層上に、第２の酸化物半導体層を介して電極が設けられ、第２の酸化物半導体層は、酸化物半導体層の上面から深さが５ｎｍ以上の領域よりエネルギーギャップが大きい領域を有する半導体装置である。
または、本発明の一態様は、例えば、インジウムおよび元素Ｍ（アルミニウム、ガリウム、イットリウム、ジルコニウムまたはスズ）を含む酸化物半導体層と、酸化物半導体層と接するゲート絶縁膜と、ゲート絶縁膜を介して酸化物半導体層と重なるゲート電極と、を有し、酸化物半導体層は、上面から深さが０ｎｍ以上５ｎｍ未満の範囲に、インジウムの原子数比が元素Ｍの原子数比より低い領域を有する半導体装置である。
また、例えば、酸化物半導体層上に、第２の酸化物半導体層を介して電極が設けられ、第２の酸化物半導体層は、インジウムの原子数比が元素Ｍの原子数比より低い領域を有する。
また、例えば、酸化物半導体層は、ゲート絶縁膜と対向する側でシリコンを含む絶縁膜と接し、かつ絶縁膜から離れた領域にチャネルが形成される領域を有する。
または、本発明の一態様は、例えば、ゲート電極を形成し、ゲート電極上にゲート絶縁膜を形成し、ゲート絶縁膜上に第１の酸化物半導体層を形成し、第１の酸化物半導体層上に第２の酸化物半導体層を形成することで、第１の酸化物半導体層と第２の酸化物半導体層との間に、第１の酸化物半導体層と第２の酸化物半導体層との混合領域を形成し、第２の酸化物半導体層上に導電膜を形成し、導電膜の一部をエッチングすることで、第２の酸化物半導体層を露出させ、第２の酸化物半導体層の露出した領域を第２の酸化物半導体層が０ｎｍ以上５ｎｍ未満となるようエッチングする半導体装置の作製方法である。
また、例えば、第２の酸化物半導体層は、第１の酸化物半導体層よりエネルギーギャップが大きい領域を有する半導体装置の作製方法である。
また、例えば、第２の酸化物半導体層および第１の酸化物半導体層は、インジウムおよび元素Ｍ（アルミニウム、ガリウム、イットリウム、ジルコニウムまたはスズ）を含む酸化物半導体層であり、第２の酸化物半導体層は、第１の酸化物半導体層より元素Ｍの原子数比が高い領域を有する半導体装置の作製方法である。
また、例えば、第２の酸化物半導体層は、スパッタリング法により、基板温度１００℃以上５００℃未満で形成する半導体装置の作製方法である。
なお、上述した本発明の一態様は、一例である。例えば、半導体層は、酸化物半導体層に限定されない。例えば、上述した本発明の一態様において、酸化物半導体層を、シリコン層、有機半導体層、そのほかの化合物半導体層（ヒ化ガリウム、炭化シリコン、窒化ガリウムなど）に代えて適用しても構わない。
本発明の一態様は、例えば、半導体層を保護することで、欠陥準位密度の低い半導体層を提供することができる。または、安定した電気特性を有するトランジスタを提供することができる。または、オフ時の電流の小さいトランジスタを提供することができる。または、エンハンスメント型であるトランジスタを提供することができる。または、高い電界効果移動度を有するトランジスタを提供することができる。または、少ない工程数でトランジスタを提供することができる。または、歩留まり高くトランジスタを提供することができる。または、当該トランジスタを有する半導体装置を提供することができる。
本発明の一態様に係る試料の断面図およびバンド構造を示す図。 本発明の一態様に係る試料の断面図およびバンド構造を示す図。 本発明の一態様に係る試料の断面図およびバンド構造を示す図。 酸化物半導体層のバンド構造を説明する図。 トランジスタの断面図、バンド構造およびＶｇ−Ｉｄ特性を示す図。 本発明の一態様に係る半導体装置の一例を示す上面図および断面図。 本発明の一態様に係る半導体装置の一例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の一例を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る酸化物半導体層のパーティクル数を示す図。 本発明の一態様に係る多層膜のＣＰＭ測定結果を示す図。 ターゲットから剥離したスパッタ粒子が被成膜面に到達し、堆積する様子を示した模式図。 Ｉｎ−Ｇａ−Ｚｎ酸化物の結晶構造の一例を示す図。 成膜装置の一例を示す上面図。 成膜室の一例を示す断面図。 加熱処理室の一例を示す図。 本発明の一態様に係るＥＬ表示装置の一例を示す回路図。 本発明の一態様に係るＥＬ表示装置の一例を示す上面図および断面図。 本発明の一態様に係るＥＬ表示装置の一例を示す断面図。 本発明の一態様に係る液晶表示装置の一例を示す回路図。 本発明の一態様に係る液晶表示装置の一例を示す断面図。 本発明の一態様に係る液晶装置の画素の一例を示す断面図。 本発明の一態様に係る液晶装置の画素の一例を示す断面図。 本発明の一態様に係る液晶装置の画素の一例を示す断面図。 本発明の一態様に係る液晶装置の画素の一例を示す上面図および断面図。 本発明の一態様に係る液晶装置の画素の一例を示す上面図。 本発明の一態様に係る液晶装置の画素の一例を示す上面図。 実施の形態に係るタッチセンサの一例を示す図。 実施の形態に係るタッチセンサを備える画素を説明する図。 実施の形態に係るタッチセンサおよび画素の動作の一例を示す図。 実施の形態に係るタッチセンサおよび画素の動作の一例を示す図。 実施の形態に係る画素の構成の一例を示す図。 本発明の一態様に係る半導体装置の一例を示すブロック図。 本発明の一態様に係る半導体装置の一例を示す断面図。 本発明の一態様に係るＣＰＵの一例を示すブロック図。 本発明の一態様に係る電子機器の一例を示す図。 ＸＰＳによる試料の表面近傍における組成分析結果を示す図。 試験に用いたＬＥＤのスペクトルを示す図。 ゲートＢＴストレス試験前後におけるトランジスタの電気特性の変動を示す図。 ゲートＢＴストレス試験前後におけるトランジスタの電気特性の変動を示す図。 定電流ストレス試験におけるトランジスタの電気特性の変動を示す図。 定電流ストレス試験におけるトランジスタの電気特性の変動を示す図。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、または／および、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、または置き換えなどを行うことが出来る。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、または明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、または／および、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
なお、図において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
なお、図は、理想的な例を模式的に示したものであり、図に示す形状または値などに限定されない。例えば、製造技術による形状のばらつき、誤差による形状のばらつき、ノイズによる信号、電圧、もしくは電流のばらつき、または、タイミングのずれによる信号、電圧、もしくは電流のばらつきなどを含むことが可能である。
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。
本明細書においては、「電気的に接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合もある。
なお、専門用語は、特定の実施の形態、または実施例などを述べる目的で用いられる場合が多い。ただし、本発明の一態様は、専門用語によって、限定して解釈されるものではない。
なお、定義されていない文言（専門用語または学術用語などの科学技術文言を含む）は、通常の当業者が理解する一般的な意味と同等の意味として用いることが可能である。辞書等により定義されている文言は、関連技術の背景と矛盾がないような意味に解釈されることが好ましい。
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
なお、明細書の中の図面や文章において規定されていない内容について、その内容を除くことを規定した発明を構成することが出来る。または、ある値について、上限値と下限値などで示される数値範囲が記載されている場合、その範囲を任意に狭めることで、または、その範囲の中の一点を除くことで、その範囲を一部除いて発明を規定することができる。これらにより、例えば、従来技術が本発明の技術的範囲内に入らないことを規定することができる。
具体例としては、ある回路において、第１乃至第５のトランジスタを用いている回路図が記載されているとする。その場合、その回路が、第６のトランジスタを有していないことを発明として規定することが可能である。または、その回路が、容量素子を有していないことを規定することが可能である。さらに、その回路が、ある特定の接続構造を有している第６のトランジスタを有していない、と規定して発明を構成することができる。または、その回路が、ある特定の接続構造を有している容量素子を有していない、と規定して発明を構成することができる。例えば、ゲートが第３のトランジスタのゲートと接続されている第６のトランジスタを有していない、と発明を規定することが可能である。または、例えば、第１の電極が第３のトランジスタのゲートと接続されている容量素子を有していない、と発明を規定することが可能である。
別の具体例としては、ある値について、例えば、「ある電圧が、３Ｖ以上１０Ｖ以下であることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ以上１Ｖ以下である場合を除く、と発明を規定することが可能である。または、例えば、ある電圧が、１３Ｖ以上である場合を除く、と発明を規定することが可能である。なお、例えば、その電圧が、５Ｖ以上８Ｖ以下であると発明を規定することも可能である。なお、例えば、その電圧が、概略９Ｖであると発明を規定することも可能である。なお、例えば、その電圧が、３Ｖ以上１０Ｖ以下であるが、９Ｖである場合を除くと発明を規定することも可能である。
別の具体例としては、ある値について、例えば、「ある電圧が、１０Ｖであることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ以上１Ｖ以下である場合を除く、と発明を規定することが可能である。または、例えば、ある電圧が、１３Ｖ以上である場合を除く、と発明を規定することが可能である。
別の具体例としては、ある物質の性質について、例えば、「ある膜は、絶縁膜である」と記載されているとする。その場合、例えば、その絶縁膜が、有機絶縁膜である場合を除く、と発明を規定することが可能である。または、例えば、その絶縁膜が、無機絶縁膜である場合を除く、と発明を規定することが可能である。
別の具体例としては、ある積層構造について、例えば、「ＡとＢとの間に、ある膜が設けられている」と記載されているとする。その場合、例えば、その膜が、４層以上の積層膜である場合を除く、と発明を規定することが可能である。または、例えば、Ａとその膜との間に、導電膜が設けられている場合を除く、と発明を規定することが可能である。
＜１．酸化物半導体層＞
以下では、本発明の一態様に係る半導体層の一例として、トランジスタのチャネル形成領域に用いることのできる酸化物半導体層についてモデルを用いて説明する。
＜１−１．モデルＡ＞
図１は、絶縁膜上に設けられた酸化物半導体層の断面図、およびバンド構造を示す図である。
まず、絶縁膜１１２上の酸化物半導体層１０６ａ１と、酸化物半導体層１０６ａ１上の酸化物半導体層１０６ｂ１と、を有する試料Ａを準備する（図１（Ａ１）参照。）。図１（Ａ１）の一点鎖線Ｘ１−Ｙ１に対応するバンド構造を図１（Ａ２）に示す。
試料Ａは、酸化物半導体層１０６ａ１として、酸化物半導体層１０６ｂ１よりも電子親和力の大きい酸化物半導体層を用いる。例えば、酸化物半導体層１０６ａ１として、酸化物半導体層１０６ｂ１よりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物半導体層を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。伝導帯下端のエネルギーは、酸化物半導体層１０６ａ１がＥｃ１、酸化物半導体層１０６ｂ１がＥｃ２と表記する。また、価電子帯上端のエネルギーは、酸化物半導体層１０６ａ１がＥｖ１、酸化物半導体層１０６ｂ１がＥｖ２と表記する。
また、酸化物半導体層１０６ａ１および酸化物半導体層１０６ｂ１は、エネルギーギャップが大きい酸化物半導体層を用いる。例えば、酸化物半導体層１０６ａ１のエネルギーギャップＥｇ１は、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。また、例えば、酸化物半導体層１０６ｂ１のエネルギーギャップＥｇ２は、２．７ｅＶ以上４．９ｅＶ以下、好ましくは３ｅＶ以上４．７ｅＶ以下、さらに好ましくは３．２ｅＶ以上４．４ｅＶ以下とする。ただし、酸化物半導体層１０６ｂ１は、酸化物半導体層１０６ａ１よりもエネルギーギャップが大きい。
また、酸化物半導体層１０６ａ１は、キャリア密度の低い酸化物半導体層を用いる。例えば、酸化物半導体層１０６ａ１は、キャリア密度が１×１０１７個／ｃｍ３以下、好ましくは１×１０１５個／ｃｍ３以下、さらに好ましくは１×１０１３個／ｃｍ３以下、より好ましくは１×１０１１個／ｃｍ３以下の酸化物半導体層を用いる。
酸化物半導体層１０６ａ１は、少なくともインジウムを含む酸化物半導体層である。また、インジウムに加えて、元素Ｍ（アルミニウム、ガリウム、イットリウム、ジルコニウムまたはスズ）を含むと好ましい。なお、酸化物半導体層１０６ａ１がインジウムを含むと、キャリア移動度（電子移動度）が高くなるため好ましい。
酸化物半導体層１０６ｂ１は、酸化物半導体層１０６ａ１を構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体層である。酸化物半導体層１０６ａ１を構成する酸素以外の元素一種以上、または二種以上から酸化物半導体層１０６ｂ１が構成されるため、酸化物半導体層１０６ａ１と酸化物半導体層１０６ｂ１との界面において、界面散乱が起こりにくい。従って、該界面においてはキャリアの動きが阻害されないため、トランジスタの電界効果移動度が高くなる。
酸化物半導体層１０６ｂ１は、例えば、アルミニウム、チタン、シリコン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、スズ、ランタン、セリウムまたはハフニウムをインジウムよりも高い原子数比で含む酸化物半導体層とすればよい。具体的には、酸化物半導体層１０６ｂ１として、インジウムよりも前述の元素を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比で含む酸化物半導体層を用いる。前述の元素は酸化物半導体層のエネルギーギャップを大きくする機能を有する場合がある。また、前述の元素が酸化物半導体層に高い原子数比で含まれることにより、酸化物半導体層の電子親和力を小さくする機能を有する場合がある。また、前述の元素が、酸化物半導体層の不純物を遮蔽する機能、または不純物の拡散係数を小さくする機能を有する場合がある。酸化物半導体層１０６ｂ１は、前述の元素を酸化物半導体層１０６ａ１よりも高い原子数比で含む酸化物半導体層である。
なお、酸化物半導体層１０６ａ１がＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。また、酸化物半導体層１０６ｂ１がＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。
例えば、酸化物半導体層中に亜鉛が含まれることにより、酸化物半導体層が結晶化しやすくなる。また、例えば、酸化物半導体層中で、亜鉛は、価電子帯上端のエネルギーに寄与する。
なお、酸化物半導体層１０６ａ１の厚さは、５ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上１００ｎｍ以下、さらに好ましくは５ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体層１０６ｂ１の厚さは、５ｎｍ以上１００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下とする。
ここで、酸化物半導体層１０６ａ１と酸化物半導体層１０６ｂ１との間には、酸化物半導体層１０６ａ１と酸化物半導体層１０６ｂ１との混合領域を有する場合がある。このような場合、当該界面近傍には、欠陥準位密度がほとんどないと考えられ、図１（Ａ２）に示すバンド構造のように、酸化物半導体層１０６ａ１と酸化物半導体層１０６ｂ１との界面近傍はエネルギーが連続的に変化する（連続接合ともいう。）。
従って、上述の混合領域は、極めて欠陥準位密度の低い保護層となることが示唆される。一方、酸化物半導体層１０６ｂ１の当該混合領域を除く領域において、欠陥準位密度が比較的高い場合がある。例えば、酸化物半導体層１０６ａ１にチャネルが形成されるトランジスタを仮定した場合、酸化物半導体層１０６ｂ１の欠陥準位密度の高い領域を有することによって、例えば、当該欠陥準位に電流パスが形成されることがある。または、例えば、当該欠陥準位にプラスの電荷が捕獲されて、トランジスタのしきい値電圧をマイナス方向へ変動させることがある。なお、酸化物半導体層１０６ｂ１を成膜する際に水などの不純物の混入を抑制することや、成膜後に脱水素化処理および加酸素化処理を行うことで、酸化物半導体層１０６ｂ１の欠陥準位密度を低減することができる。ただし、成膜装置などの性能によって、欠陥準位密度を低減しきれない場合がある。
次に、酸化物半導体層１０６ｂ１をエッチングしていくことで、厚さがΔｔ１だけ薄くなった酸化物半導体層１０６ｂ２を形成する（図１（Ｂ１）参照。）。なお、酸化物半導体層１０６ｂ２は、０ｎｍ以上５ｎｍ未満となるように形成する。酸化物半導体層１０６ｂ２は、上述した混合領域を有する。このようにして得られた酸化物半導体層１０６ｂ２は、酸化物半導体層１０６ｂ１における欠陥準位密度の高い領域が除去された酸化物半導体層ということもできる。図１（Ｂ１）の一点鎖線Ｘ１−Ｙ１に対応するバンド構造を図１（Ｂ２）に示す。当該工程は、成膜装置などの性能の影響で、酸化物半導体層１０６ｂ１の欠陥準位密度が高くなった場合にも、適用可能である。ただし、酸化物半導体層１０６ｂ１自体の欠陥準位密度は低いほど好ましい。
ここで、上述の混合領域は、図１（Ｂ２）に示すバンド構造のように、酸化物半導体層１０６ａ１と酸化物半導体層１０６ｂ２との界面近傍のエネルギーが連続的に変化する領域である。
次に、酸化物半導体層１０６ｂ２をΔｔ２分の厚さだけエッチングする。エッチングは、例えば、化学反応を利用したエッチングによると好ましい。化学反応を利用したエッチングは、例えば、リン酸、硝酸、フッ化水素酸、塩酸、硫酸、酢酸、シュウ酸などを一種以上含む溶液によって、酸化物半導体層１０６ａ１または／および酸化物半導体層１０６ｂ２を変質させることで行ってもよい。このようにすることで、酸化物半導体層１０６ａ１または／および酸化物半導体層１０６ｂ２に含まれるインジウム（酸化インジウム）が先にエッチングされ、元素Ｍ（Ｍ酸化物）が残る場合があり、当該反応領域である酸化物半導体層１０６ｂとなる。また、酸化物半導体層１０６ａ１の未反応領域である酸化物半導体層１０６ａが残る。ただし、酸化物半導体層１０６ａ１が全て未反応である場合、酸化物半導体層１０６ａと酸化物半導体層１０６ａ１とが同一であっても構わない。以上のようにして、酸化物半導体層１０６ａと、酸化物半導体層１０６ａを保護する酸化物半導体層１０６ｂと、を有する酸化物半導体層１０６を形成することができる（図１（Ｃ１）参照。）。
酸化物半導体層１０６ｂのエネルギーギャップＥｇ３は、酸化物半導体層１０６ａのエネルギーギャップ（酸化物半導体層１０６ａ１と同じＥｇ１）よりも大きい。また、酸化物半導体層１０６ｂ２と比べて、元素Ｍの原子数比が高いため、酸化物半導体層１０６ｂのエネルギーギャップＥｇ３は、酸化物半導体層１０６ｂ２のエネルギーギャップ（酸化物半導体層１０６ｂ１と同じＥｇ２）よりも大きい。図１（Ｃ１）の一点鎖線Ｘ１−Ｙ１に対応するバンド構造を図１（Ｃ２）に示す。
以上のようにして、酸化物半導体層１０６ａ上に、酸化物半導体層１０６ａを保護する機能を有する酸化物半導体層１０６ｂを有する、酸化物半導体層１０６を作製することができる。なお、酸化物半導体層１０６ａと酸化物半導体層１０６ｂが明確に区別できないとき、酸化物半導体層１０６の内部に、酸化物半導体層１０６ａに該当する領域と、酸化物半導体層１０６ｂに該当する領域を有すると、表現できる場合がある。
次に、酸化物半導体層１０６上に絶縁膜１１８を設ける（図１（Ｄ１）参照。）。絶縁膜１１８が、酸化物半導体層にとっての不純物を含む（特にシリコンを含む）絶縁膜である場合、例えば、絶縁膜１１８から酸化物半導体層１０６に不純物が入り込むことがある。ところが、酸化物半導体層１０６ｂは、不純物を遮蔽する機能、または不純物の拡散係数を小さくする機能を有することがある元素Ｍの原子数比が高いため、酸化物半導体層１０６の少なくとも酸化物半導体層１０６ａに達する不純物量を低減することができる。図１（Ｄ１）の一点鎖線Ｘ１−Ｙ１に対応するバンド構造を図１（Ｄ２）に示す。
従って、上述した酸化物半導体層を、酸化物半導体層にチャネルが形成されるトランジスタに適用することで、安定した電気特性を有するトランジスタを提供することができる。または、オフ時の電流の小さいトランジスタを提供することができる。または、エンハンスメント型であるトランジスタを提供することができる。または、高い電界効果移動度を有するトランジスタを提供することができる。または、少ない工程数でトランジスタを提供することができる。または、歩留まり高くトランジスタを提供することができる。
＜１−２．モデルＢ＞
図２は、絶縁膜上に設けられた酸化物半導体層の断面図、およびバンド構造を示す図である。
まず、絶縁膜１１２上の酸化物半導体層２０６ａと、酸化物半導体層２０６ｂ１と、酸化物半導体層２０６ｂ１上の酸化物半導体層２０６ｃ１と、を有する試料Ｂを準備する（図２（Ａ１）参照。）。図２（Ａ１）の一点鎖線Ｘ２−Ｙ２に対応するバンド構造を図２（Ａ２）に示す。
試料Ｂは、酸化物半導体層２０６ｂ１として、酸化物半導体層２０６ａ、酸化物半導体層２０６ｃ１よりも電子親和力の大きい酸化物半導体層を用いる。例えば、酸化物半導体層２０６ｂ１として、酸化物半導体層２０６ａ、酸化物半導体層２０６ｃ１よりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物半導体層を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。伝導帯下端のエネルギーは、酸化物半導体層２０６ａがＥｃ４、酸化物半導体層２０６ｂ１がＥｃ５、酸化物半導体層２０６ｃ１がＥｃ６と表記する。また、価電子帯上端のエネルギーは、酸化物半導体層２０６ａがＥｖ４、酸化物半導体層２０６ｂ１がＥｖ５、酸化物半導体層２０６ｃ１がＥｖ６と表記する。
また、酸化物半導体層２０６ａ、酸化物半導体層２０６ｂ１および酸化物半導体層２０６ｃ１は、エネルギーギャップが大きい酸化物半導体層を用いる。例えば、酸化物半導体層２０６ａのエネルギーギャップＥｇ４は、２．７ｅＶ以上４．９ｅＶ以下、好ましくは３ｅＶ以上４．７ｅＶ以下、さらに好ましくは３．２ｅＶ以上４．４ｅＶ以下とする。また、例えば、酸化物半導体層２０６ｂ１のエネルギーギャップＥｇ５は、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。また、例えば、酸化物半導体層２０６ｃ１のエネルギーギャップＥｇ６は、２．７ｅＶ以上４．９ｅＶ以下、好ましくは３ｅＶ以上４．７ｅＶ以下、さらに好ましくは３．２ｅＶ以上４．４ｅＶ以下とする。ただし、酸化物半導体層２０６ｃ１は、酸化物半導体層２０６ｂ１よりもエネルギーギャップの大きい。
また、酸化物半導体層２０６ｂ１は、キャリア密度の低い酸化物半導体層を用いる。例えば、酸化物半導体層２０６ｂ１は、キャリア密度が１×１０１７個／ｃｍ３以下、好ましくは１×１０１５個／ｃｍ３以下、さらに好ましくは１×１０１３個／ｃｍ３以下、より好ましくは１×１０１１個／ｃｍ３以下の酸化物半導体層を用いる。
酸化物半導体層２０６ｂ１は、少なくともインジウムを含む酸化物半導体層である。また、インジウムに加えて、元素Ｍ（アルミニウム、ガリウム、イットリウム、ジルコニウムまたはスズ）を含むと好ましい。
酸化物半導体層２０６ａは、酸化物半導体層２０６ｂ１を構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体層である。なお、酸化物半導体層２０６ｂ１は少なくともインジウムを含むと、キャリア移動度（電子移動度）が高くなるため好ましい。酸化物半導体層２０６ｂ１を構成する酸素以外の元素一種以上、または二種以上から酸化物半導体層２０６ａが構成されるため、酸化物半導体層２０６ｂ１と酸化物半導体層２０６ａとの界面において、界面散乱が起こりにくい。従って、該界面においてはキャリアの動きが阻害されないため、トランジスタの電界効果移動度が高くなる。
酸化物半導体層２０６ａは、例えば、アルミニウム、チタン、シリコン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、スズ、ランタン、セリウムまたはハフニウムをインジウムよりも高い原子数比で含む酸化物半導体層とすればよい。具体的には、酸化物半導体層２０６ａとして、インジウムよりも前述の元素の１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比で含む酸化物半導体層を用いる。前述の元素は酸化物半導体層のエネルギーギャップを大きくする機能を有する場合がある。また、前述の元素が酸化物半導体層に高い原子数比で含まれることにより、酸化物半導体層の電子親和力を小さくする機能を有する場合がある。また、前述の元素が、酸化物半導体層の不純物を遮蔽する機能、または不純物の拡散係数を小さくする機能を有する場合がある。酸化物半導体層２０６ａは、前述の元素を酸化物半導体層２０６ｂ１よりも高い原子数比で含む酸化物半導体層である。
酸化物半導体層２０６ｃ１は、酸化物半導体層２０６ｂ１を構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体層である。なお、酸化物半導体層２０６ｂ１は少なくともインジウムを含むと、キャリア移動度（電子移動度）が高くなるため好ましい。酸化物半導体層２０６ｂ１を構成する酸素以外の元素一種以上、または二種以上から酸化物半導体層２０６ｃ１が構成されるため、酸化物半導体層２０６ｂ１と酸化物半導体層２０６ｃ１との界面において、界面散乱が起こりにくい。従って、該界面においてはキャリアの動きが阻害されないため、トランジスタの電界効果移動度が高くなる。
酸化物半導体層２０６ｃ１は、例えば、アルミニウム、チタン、シリコン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、スズ、ランタン、セリウムまたはハフニウムをインジウムよりも高い原子数比で含む酸化物半導体層とすればよい。具体的には、酸化物半導体層２０６ｃ１として、インジウムよりも前述の元素の１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比で含む酸化物半導体層を用いる。前述の元素は酸化物半導体層のエネルギーギャップを大きくする機能を有する場合がある。また、前述の元素が酸化物半導体層に高い原子数比で含まれることにより、酸化物半導体層の電子親和力を小さくする機能を有する場合がある。また、前述の元素が、酸化物半導体層の不純物を遮蔽する機能、または不純物の拡散係数を小さくする機能を有する場合がある。酸化物半導体層２０６ｃ１は、前述の元素を酸化物半導体層２０６ｂ１よりも高い原子数比で含む酸化物半導体層である。
なお、酸化物半導体層２０６ａと酸化物半導体層２０６ｂ１とは、異なる物性を有する酸化物半導体層を用いてもよい。
なお、酸化物半導体層２０６ａがＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、酸化物半導体層２０６ｂ１がＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。また、酸化物半導体層２０６ｃ１がＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。
なお、酸化物半導体層２０６ａの厚さは、５ｎｍ以上１００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体層２０６ｂ１の厚さは、５ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上１００ｎｍ以下、さらに好ましくは５ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体層２０６ｃ１の厚さは、５ｎｍ以上１００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下とする。
ここで、酸化物半導体層２０６ｂ１と酸化物半導体層２０６ｃ１との間には、酸化物半導体層２０６ｂ１と酸化物半導体層２０６ｃ１との混合領域を有する場合がある。このような場合、当該界面近傍には、欠陥準位密度がほとんどないと考えられ、図２（Ａ２）に示すバンド構造のように、酸化物半導体層２０６ｂ１と酸化物半導体層２０６ｃ１との界面近傍はエネルギーが連続的に変化する（連続接合ともいう。）。
従って、上述の混合領域は、極めて欠陥準位密度の低い保護層となることが示唆される。一方、酸化物半導体層２０６ｃ１の当該混合領域を除く領域において、欠陥準位密度が比較的高い場合がある。例えば、酸化物半導体層２０６ｂ１にチャネルが形成されるトランジスタを仮定した場合、酸化物半導体層２０６ｃ１の欠陥準位密度の高い領域を有することによって、例えば、当該欠陥準位に電流パスが形成されることがある。または、例えば、当該欠陥準位にプラスの電荷が捕獲されて、トランジスタのしきい値電圧をマイナス方向へ変動させることがある。なお、酸化物半導体層２０６ｃ１を成膜する際に水などの不純物の混入を抑制することや、成膜後に脱水素化処理および加酸素化処理を行うことで、酸化物半導体層２０６ｃ１の欠陥準位密度を低減することができる。ただし、成膜装置などの性能によって、欠陥準位密度を低減しきれない場合がある。
次に、酸化物半導体層２０６ｃ１をエッチングしていくことで、厚さがΔｔ３だけ薄くなった酸化物半導体層２０６ｃ２を形成する（図２（Ｂ１）参照。）。なお、酸化物半導体層２０６ｃ２は、０ｎｍ以上５ｎｍ未満となるように形成する。酸化物半導体層２０６ｃ２は、上述した混合領域を有する。このようにして得られた酸化物半導体層２０６ｃ２は、酸化物半導体層２０６ｃ１における欠陥準位密度の高い領域が除去された酸化物半導体層ということもできる。図２（Ｂ１）の一点鎖線Ｘ２−Ｙ２に対応するバンド構造を図２（Ｂ２）に示す。当該工程は、成膜装置などの性能の影響で、酸化物半導体層２０６ｃ１の欠陥準位密度が高くなった場合にも、適用可能である。ただし、酸化物半導体層２０６ｃ１自体の欠陥準位密度は低いほど好ましい。
ここで、上述の混合領域は、図２（Ｂ２）に示すバンド構造のように、酸化物半導体層２０６ｂ１と酸化物半導体層２０６ｃ２との界面近傍のエネルギーが連続的に変化する領域である。
次に、酸化物半導体層２０６ｃ２をΔｔ４分の厚さだけエッチングする。エッチングは、例えば、化学反応を利用したエッチングによると好ましい。化学反応を利用したエッチングは、例えば、リン酸、硝酸、フッ化水素酸、塩酸、硫酸、酢酸、シュウ酸などを一種以上含む溶液によって、酸化物半導体層２０６ｂ１または／および酸化物半導体層２０６ｃ２を変質させることで行ってもよい。このようにすることで、酸化物半導体層２０６ｂ１または／および酸化物半導体層２０６ｃ２に含まれるインジウム（酸化インジウム）が先にエッチングされ、元素Ｍ（Ｍ酸化物）が残る場合があり、当該反応領域である酸化物半導体層２０６ｃとなる。また、酸化物半導体層２０６ｂ１の未反応領域である酸化物半導体層２０６ｂが残る。ただし、酸化物半導体層２０６ｂ１が全て未反応である場合、酸化物半導体層２０６ｂと酸化物半導体層２０６ｂ１とが同一であっても構わない。以上のようにして、酸化物半導体層２０６ｂと、酸化物半導体層２０６ｂを保護する酸化物半導体層２０６ｃと、を有する酸化物半導体層２０６を形成することができる（図２（Ｃ１）参照。）。
酸化物半導体層２０６ｃのエネルギーギャップＥｇ７は、酸化物半導体層２０６ｂのエネルギーギャップ（酸化物半導体層２０６ｂ１と同じＥｇ５）よりも大きい。また、酸化物半導体層２０６ｃ２と比べて、元素Ｍの原子数比が高いため、酸化物半導体層２０６ｃのエネルギーギャップＥｇ７は、酸化物半導体層２０６ｃ２のエネルギーギャップ（酸化物半導体層２０６ｃ１と同じＥｇ６）よりも大きい。図２（Ｃ１）の一点鎖線Ｘ２−Ｙ２に対応するバンド構造を図２（Ｃ２）に示す。
以上のようにして、酸化物半導体層２０６ａと、酸化物半導体層２０６ａ上の酸化物半導体層２０６ｂと、酸化物半導体層２０６ｂ上の酸化物半導体層２０６ｂを保護する機能を有する酸化物半導体層２０６ｃを有する、酸化物半導体層２０６を作製することができる。なお、酸化物半導体層２０６ｂと酸化物半導体層２０６ｃが明確に区別できないとき、酸化物半導体層２０６の内部に、酸化物半導体層２０６ｂに該当する領域と、酸化物半導体層２０６ｃに該当する領域を有すると、表現できる場合がある。
次に、酸化物半導体層２０６上に絶縁膜１１８を設ける（図２（Ｄ１）参照。）。絶縁膜１１８が、酸化物半導体層にとっての不純物を含む（特にシリコンを含む）絶縁膜である場合、例えば、絶縁膜１１８から酸化物半導体層２０６に不純物が入り込むことがある。ところが、酸化物半導体層２０６ｃは、不純物を遮蔽する機能、または不純物の拡散係数を小さくする機能を有することがある元素Ｍの原子数比が高いため、酸化物半導体層２０６の少なくとも酸化物半導体層２０６ｂに達する不純物量を低減することができる。図２（Ｄ１）の一点鎖線Ｘ２−Ｙ２に対応するバンド構造を図２（Ｄ２）に示す。
従って、上述した酸化物半導体層を、酸化物半導体層にチャネルが形成されるトランジスタに適用することで、安定した電気特性を有するトランジスタを提供することができる。または、オフ時の電流の小さいトランジスタを提供することができる。または、エンハンスメント型であるトランジスタを提供することができる。または、高い電界効果移動度を有するトランジスタを提供することができる。または、少ない工程数でトランジスタを提供することができる。または、歩留まり高くトランジスタを提供することができる。
＜１−３．モデルＢの拡張＞
酸化物半導体層が島状に形成される場合、モデルＢを酸化物半導体層の側面部まで拡張することができる。図３は、絶縁膜上に設けられた酸化物半導体層の断面図、およびバンド構造を示す図である。
まず、絶縁膜１１２上の酸化物半導体層２０６ａと、酸化物半導体層２０６ｂと、酸化物半導体層２０６ｂ上の酸化物半導体層２０６ｃと、を有する試料において、酸化物半導体層２０６の側面部には酸化物半導体層２０６ｃと同様の物性を有する酸化物半導体層２０６ｄが形成される（図３（Ａ１）参照。）。図３（Ａ１）の一点鎖線Ｘ２−Ｙ２に対応するバンド構造を図３（Ａ２）に示す。また、図３（Ａ１）の一点鎖線Ｘ３−Ｙ３に対応するバンド構造を図３（Ａ３）に示す。
図３（Ａ１）に示すように、酸化物半導体層２０６は、酸化物半導体層２０６ｂの下面が酸化物半導体層２０６ａによって保護され、上面が酸化物半導体層２０６ｃによって保護され、側面が酸化物半導体層２０６ｄによって保護される。
従って、上述した酸化物半導体層を、酸化物半導体層にチャネルが形成されるトランジスタに適用することで、安定した電気特性を有するトランジスタを提供することができる。または、オフ時の電流の小さいトランジスタを提供することができる。または、エンハンスメント型であるトランジスタを提供することができる。または、高い電界効果移動度を有するトランジスタを提供することができる。または、少ない工程数でトランジスタを提供することができる。または、歩留まり高くトランジスタを提供することができる。
なお、同様にモデルＡについても拡張することができる。
＜１−４．酸素欠損に関連する準位＞
酸化物半導体層の欠陥準位の一種である酸素欠損に関連する準位について説明する。ここでは、酸化物半導体層がＩｎ−Ｇａ−Ｚｎ酸化物である場合について説明する。
図４は酸化物半導体層（ＯＳ）のバンド構造を説明する図である。酸化物半導体層は、浅い準位（ｓｈａｌｌｏｗ ｌｅｖｅｌ ＤＯＳ）と、深い準位（ｄｅｅｐ ｌｅｖｅｌ ＤＯＳ）と、を有する。なお、本明細書において、ｓｈａｌｌｏｗ ｌｅｖｅｌ ＤＯＳは、伝導帯下端のエネルギー（Ｅｃ）とミッドギャップ（ｍｉｄ ｇａｐ）との間にある準位を示す。また、ｄｅｅｐ ｌｅｖｅｌ ＤＯＳは、価電子帯上端のエネルギー（Ｅｖ）とｍｉｄ ｇａｐとの間にある準位を示す。なお、ｓｈａｌｌｏｗ ｌｅｖｅｌ ＤＯＳは表面近傍（絶縁膜（Ｉｎｓｕｌａｔｏｒ）との界面近傍）にあることが多く、ｄｅｅｐ ｌｅｖｅｌ ＤＯＳはバルクにあることが多い。
例えば、酸化物半導体層と接する絶縁膜がシリコンを含む場合、酸化物半導体層に含まれるインジウムと酸素との結合が切れ、当該酸素とシリコンとの結合が生じる場合がある。これは、シリコンと酸素との結合エネルギーが高く、相対的にインジウムと酸素との結合エネルギーが低いことに起因する。このとき、インジウムと結合していた酸素のサイトは、酸素欠損（Ｖｏ）となる。従って、酸化物半導体層において、シリコンは悪性の不純物となる場合がある。また、酸化物半導体層において、インジウムと酸素との結合が切れやすく、例えば、プラズマによるダメージやスパッタ粒子によるダメージなどによって酸素欠損が生じる場合がある。酸素欠損は、ｄｅｅｐ ｌｅｖｅｌ ＤＯＳとなり、正孔捕獲準位（ホールトラップ）となる。
また、酸化物半導体層において、酸素欠損は不安定である。そのため、酸素欠損は水素を捕獲することで準安定状態になる。酸素欠損は、水素を捕獲することでｓｈａｌｌｏｗ ｌｅｖｅｌ ＤＯＳとなり、電子捕獲準位（電子トラップ）や電子の発生源となる。即ち、ｓｈａｌｌｏｗ ｌｅｖｅｌ ＤＯＳは、プラスにもマイナスにも帯電する。
なお、酸化物半導体層に酸素を供給することで、酸化物半導体層の酸素欠損密度を低減できる場合がある。酸素欠損は、酸素が入ることで安定状態とすることができる。また、電気的に中性になる。例えば、酸化物半導体層中、または酸化物半導体層の近傍に設けられた絶縁膜中が過剰酸素を有することで、酸化物半導体層の酸素欠損を効果的に低減することができる。過剰酸素とは、例えば、化学量論的組成を超えて含まれる酸素をいう。または、過剰酸素とは、例えば、加熱することで放出される酸素をいう。酸化物半導体層中で、酸素欠損は、隣接する酸素原子を捕獲していくことで、見かけ上移動することがある。同様に、過剰酸素も酸化物半導体層中を見かけ上移動することがある。
このように、酸素欠損は、水素または酸素のいずれかによって、準安定状態または安定状態となることがある。酸化物半導体層中の水素濃度が高い場合、酸素欠損に捕獲される水素が多くなる。一方、酸化物半導体層中の水素濃度が低い場合、酸素欠損に捕獲される水素が少なくなる。
ｓｈａｌｌｏｗ ｌｅｖｅｌ ＤＯＳがプラスまたはマイナスに帯電することは、水素結合、水素、酸素欠損および酸素の相対的な位置を考えるのみで統一的に理解できる。水素は、Ｈ＋＋ｅ−を作り、酸化物半導体層をｎ型化する。また、水素は、酸素欠損に捕獲される（ＶｏＨ）。酸素欠損は−０．７価プラスマイナス１．０価程度と考えられ、ＶｏＨはプラスに帯電する。結果として、Ｈ＋＋ｅ−では酸化物半導体層にｎ型の領域を形成する。
ｓｈａｌｌｏｗ ｌｅｖｅｌ ＤＯＳを形成する一例として、以下に示すモデルがある。
例えば、Ｓｉ−Ｏ−Ｈ…Ｖｏ−Ｉｎのようなモデル１がある。このとき、Ｈ…Ｖｏがマイナスに帯電する。また、例えば、Ｓｉ−Ｏ…Ｈ−Ｖｏ−Ｉｎのようなモデル２がある。このとき、Ｈ−Ｖｏがプラスに帯電する。シリコンは、酸化物半導体層の表面近傍に多く存在するため、モデル１およびモデル２として示すｓｈａｌｌｏｗ ｌｅｖｅｌ ＤＯＳは、表面近傍に生じやすい（ｓｕｒｆａｃｅ ＤＯＳともいう。）。ただし、モデル２の反応は可能性が低いと考えられる。なお、モデル中の「…」は水素結合を示す。
また、シリコンをインジウムに置き換えた場合も同様である。例えば、Ｉｎ−Ｏ−Ｈ…Ｖｏ−Ｉｎのようなモデル３がある。このとき、Ｈ…Ｖｏがマイナスに帯電する。また、例えば、Ｉｎ−Ｏ…Ｈ−Ｖｏ−Ｉｎのようなモデル４がある。このとき、Ｈ−Ｖｏがプラスに帯電する。モデル１およびモデル２におけるシリコンをインジウムに置き換えたモデル３およびモデル４は、酸化物半導体層の表面近傍に限定されずバルクでも生じやすい（ｂｕｌｋ ＤＯＳともいう。）。モデル３およびモデル４は、インジウムの原子数比が高い酸化物半導体層で多い。
以下では、ｄｅｅｐ ｌｅｖｅｌ ＤＯＳに起因するトランジスタの劣化機構について図５を用いて説明する。
図５（Ａ）は、トランジスタの断面図である。当該トランジスタは、ガラス（ｇｌａｓｓ）上のゲート電極（Ｇａｔｅ Ｅｌｅｃｔｒｏｄｅ）と、ゲート電極上のゲート絶縁膜（Ｇａｔｅ Ｉｎｓｕｌａｔｏｒ）と、ゲート絶縁膜上の第１の酸化物半導体層（ＯＳ１）と、第１の酸化物半導体層上の第２の酸化物半導体層（ＯＳ２）と、第２の酸化物半導体層上のソース電極（Ｓｏｕｒｃｅ Ｅｌｅｃｔｒｏｄｅ）およびドレイン電極（Ｄｒａｉｎ Ｅｌｅｃｔｒｏｄｅ）と、第２の酸化物半導体層上、ソース電極上およびドレイン電極上の絶縁膜（Ｉｎｓｕｌａｔｏｒ）と、を有する。
ただし、第１の酸化物半導体層は、第２の酸化物半導体層よりも電子親和力の大きい酸化物半導体層である。このとき、ドレイン電圧Ｖｄ（ソース電極とドレイン電極との間に電圧）を印加した状態で、ゲート電極に電圧Ｖｇを印加すると、第１の酸化物半導体層にチャネルが形成され、ドレイン電流Ｉｄが流れる。
図５（Ｂ）は、図５（Ａ）に示したトランジスタのＶｇ−Ｉｄ特性である。図５（Ｂ）において、破線は第２の酸化物半導体層がｄｅｅｐ ｌｅｖｅｌ ＤＯＳを有さない場合のＶｇ−Ｉｄ特性であり、実線は第２の酸化物半導体層がｄｅｅｐ ｌｅｖｅｌ ＤＯＳを有する場合のＶｇ−Ｉｄ特性である。
図５（Ａ）に示すトランジスタにおいて、第２の酸化物半導体層がｄｅｅｐ ｌｅｖｅｌ ＤＯＳを有する場合、ドレイン電極に電圧が印加されること、ゲート電極に電圧が印加されること、または第１の酸化物半導体層もしくは第２の酸化物半導体層に光などの外部エネルギーが与えられることにより、ｄｅｅｐ ｌｅｖｅｌ ＤＯＳにプラスの電荷を有する正孔などが捕獲される（図５（Ｃ）参照。）。ｄｅｅｐ ｌｅｖｅｌ ＤＯＳにプラスの電荷が捕獲された場合、当該電荷は容易に消失することができず、あたかも固定電荷のように振る舞うことがある。従って、トランジスタのしきい値電圧がマイナス方向へ変動する。
また、ｄｅｅｐ ｌｅｖｅｌ ＤＯＳに捕獲されたプラスの電荷によって、バンドが下に曲がり、ソース電極から電子（ｅｌｅｃｔｒｏｎ）が一定量流れることで、ゲート電圧が０Ｖ未満であっても、トランジスタのバックチャネル側（絶縁膜と接する側）に一定の電流が流れることがある。
従って、第２の酸化物半導体層においても、ｄｅｅｐ ｌｅｖｅｌ ＤＯＳなどの準位を有さないことが好ましい。即ち、第２の酸化物半導体層は、結晶化などにより緻密化（高密度化）されていることが好ましい。ただし、第１の酸化物半導体層と第２の酸化物半導体層との界面に欠陥を作らないためには、第１の酸化物半導体層および第２の酸化物半導体層がともにＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）であると好ましい。なお、ＣＡＡＣ−ＯＳについては後述する。
＜２．トランジスタ＞
以下では、多層膜３０６を用いたトランジスタについて説明する。
＜２−１．トランジスタ構造（１）＞
本項では、ボトムゲート型トランジスタについて説明する。ここでは、ボトムゲート型トランジスタの一種であるボトムゲートトップコンタクト構造（ＢＧＴＣ構造）のトランジスタについて図６を用いて説明する。
図６に、ＢＧＴＣ構造であるトランジスタの上面図および断面図を示す。図６（Ａ）は、トランジスタの上面図を示す。図６（Ａ）において、一点鎖線Ｃ１−Ｃ２に対応する断面図を図６（Ｂ）に示す。また、図６（Ａ）において、一点鎖線Ｃ３−Ｃ４に対応する断面図を図６（Ｃ）に示す。
図６（Ａ）、図６（Ｂ）および図６（Ｃ）に示すトランジスタは、基板３００上に設けられたゲート電極３０４と、ゲート電極３０４上に設けられたゲート絶縁膜３１２と、ゲート絶縁膜３１２上に設けられた、酸化物半導体層３０６ａ、および酸化物半導体層３０６ａ上に設けられた酸化物半導体層３０６ｂを含む多層膜３０６と、ゲート絶縁膜３１２および多層膜３０６上に設けられたソース電極３１６ａおよびドレイン電極３１６ｂと、多層膜３０６、ソース電極３１６ａおよびドレイン電極３１６ｂ上に設けられた絶縁膜３１８と、を有する。
なお、ソース電極３１６ａおよびドレイン電極３１６ｂに用いる導電膜の種類、または酸化物半導体層３０６ｂの種類によっては、酸化物半導体層３０６ｂの一部から酸素を奪い、または混合層を形成し、酸化物半導体層３０６ｂ中にソース領域３０６ｃおよびドレイン領域３０６ｄを形成することがある。
なお、トランジスタのソース電極３１６ａおよびドレイン電極３１６ｂ近傍の断面図を図７に示す。ソース電極３１６ａおよびドレイン電極３１６ｂは、図７に示すいずれの構造としても構わない。なお、図７は、ソース電極３１６ａおよびドレイン電極３１６ｂの形成によって多層膜３０６の上面がえぐれることがあるが、理解を容易にするために省略して示す。
図７（Ａ）は、図６（Ｂ）に示すソース電極３１６ａおよびドレイン電極３１６ｂと同様の構造である。このとき、多層膜３０６の、ソース電極３１６ａ、ドレイン電極３１６ｂ近傍の破線で示す領域に、ソース領域３０６ｃおよびドレイン領域３０６ｄが形成される。ソース領域３０６ｃおよびドレイン領域３０６ｄは、多層膜３０６上にソース電極３１６ａおよびドレイン電極３１６ｂを形成する際のダメージや、ソース電極３１６ａおよびドレイン電極３１６ｂである導電膜の作用で多層膜３０６に酸素欠損が生じることに起因して形成される。なお、ソース領域３０６ｃおよびドレイン領域３０６ｄは、多層膜３０６の酸化物半導体層３０６ａ近傍まで形成されているが、これに限定されるものではない。例えば、ソース領域３０６ｃおよびドレイン領域３０６ｄが、多層膜３０６の酸化物半導体層３０６ｂの表層のみに形成されていてもよい。ソース領域３０６ｃおよびドレイン領域３０６ｄは、酸化物半導体層３０６ｂおよび酸化物半導体層３０６ａよりもキャリア密度の高い（抵抗の低い）層となる。
図７（Ｂ）は、ソース電極３１６ａとして、酸化されにくい導電層３１６ａ２と、導電層３１６ａ２上に設けられた導電層３１６ａ１を、ドレイン電極３１６ｂとして、酸化されにくい導電層３１６ｂ２と、導電層３１６ａ２上に設けられた導電層３１６ｂ１を、それぞれ有する構造である。なお、酸化されにくい導電層は、多層膜３０６を還元する作用の弱い導電層である。ソース電極３１６ａおよびドレイン電極３１６ｂが、図７（Ｂ）に示す構造となることで、多層膜３０６に形成されるソース領域３０６ｃおよびドレイン領域３０６ｄは酸化物半導体層３０６ｂのみに形成される。従って、チャネル長方向への酸素欠損の広がりが小さく、チャネル形成領域がｎ化しにくい場合がある。また、導電層３１６ａ１および導電層３１６ｂ１を有するため、導電層３１６ａ２および導電層３１６ｂ２自体は導電性が低くてもよい。従って、導電層３１６ａ２および導電層３１６ｂ２は、厚さが小さくてよく、微細加工にも有利となる。即ち、図７（Ｂ）に示す構造は、チャネル長の小さい微細化されたトランジスタに好適な構造である。
図７（Ｃ）は、ソース電極３１６ａとして、導電層３１６ａ３と、導電層３１６ａ３上に設けられた酸化されにくい導電層３１６ａ４を、ドレイン電極３１６ｂとして、導電層３１６ｂ３と、導電層３１６ｂ３上に設けられた酸化されにくい導電層３１６ｂ４を、それぞれ有する構造である。ソース電極３１６ａおよびドレイン電極３１６ｂが、図７（Ｃ）に示す構造となることで、多層膜３０６に形成されるソース領域３０６ｃおよびドレイン領域３０６ｄは、多層膜３０６の酸化物半導体層３０６ａ近傍まで形成される領域と、酸化物半導体層３０６ｂ表層のみに形成される領域を有する。従って、チャネル長方向への酸素欠損の広がりが小さく、チャネル形成領域がｎ化しにくい場合がある。また、導電層３１６ａ３および導電層３１６ｂ３の下部においては酸化物半導体層３０６ａまでソース領域３０６ｃおよびドレイン領域３０６ｄが形成されるため、ソース電極３１６ａおよびドレイン電極３１６ｂ間の抵抗が小さくなり、トランジスタの電界効果移動度を高くすることができる。また、導電層３１６ａ３および導電層３１６ｂ３を有するため、導電層３１６ａ４および導電層３１６ｂ４自体は導電性が低くてもよい。従って、導電層３１６ａ４および導電層３１６ｂ４は、厚さが小さくてよく、微細加工にも有利となる。即ち、図７（Ｃ）に示す構造は、チャネル長の小さい微細化されたトランジスタに好適な構造である。
図６（Ａ）において、ゲート電極３０４と重なる領域において、ソース電極３１６ａとドレイン電極３１６ｂとの間隔をチャネル長という。ただし、トランジスタが、ソース領域３０６ｃおよびドレイン領域３０６ｄを含む場合、ゲート電極３０４と重なる領域において、ソース領域３０６ｃとドレイン領域３０６ｄとの間隔をチャネル長といってもよい。
なお、チャネル形成領域とは、多層膜３０６において、ゲート電極３０４と重なり、かつソース電極３１６ａとドレイン電極３１６ｂとに挟まれる領域をいう（図６（Ｂ）参照。）。また、チャネルとは、チャネル形成領域において、電流が主として流れる領域をいう。
なお、ゲート電極３０４は、図６（Ａ）に示すように、上面図において多層膜３０６が内側に含まれるように設けられる。こうすることで、基板３００側から光が入射した際に、多層膜３０６中で光によってキャリアが生成されることを抑制することができる。即ち、ゲート電極３０４は遮光膜としての機能を有する。ただし、ゲート電極３０４の外側まで多層膜３０６が形成されていても構わない。
＜２−１−１．多層膜＞
以下では、多層膜３０６、ならびに多層膜３０６を構成する酸化物半導体層３０６ａおよび酸化物半導体層３０６ｂについて説明する。
酸化物半導体層３０６ｂは、先に示した酸化物半導体層１０６ｂ１または酸化物半導体層２０６ｃ１の記載を参照する。また、酸化物半導体層３０６ａは、先に示した酸化物半導体層１０６または酸化物半導体層２０６を参照する。このとき、ゲート電極３０４に電界を印加すると、酸化物半導体層３０６ａのうち、電子親和力の大きい領域（酸化物半導体層１０６ａに相当する領域）にチャネルが形成される。即ち、酸化物半導体層のチャネルの形成される領域と絶縁膜３１８との間（酸化物半導体層３０６ａの表層（表面から０ｎｍ以上５ｎｍ未満程度の領域）ともいう。）に酸化物半導体層を保護する領域（酸化物半導体層１０６ｂに相当する領域）を有することによって、絶縁膜３１８から離れた酸化物半導体層の領域にトランジスタのチャネルを形成することができる。また、酸化物半導体層３０６ａと絶縁膜３１８との界面において電流がほとんどながれないため、当該界面における界面散乱の影響が生じにくい。従って、酸化物半導体層３０６ａにおいて、キャリアの動きが阻害されないため、トランジスタの電界効果移動度が高くなる。また、酸化物半導体層３０６ａは欠陥準位を形成しにくい。酸化物半導体層３０６ａに欠陥準位があると、トランジスタのオフ電流が大きくなることや、しきい値電圧が変動することがある。従って、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。
なお、酸化物半導体層３０６ｂの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体層３０６ａの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。
また、多層膜３０６は酸化物半導体層が２層である場合に限定されない。例えば、多層膜３０６が３層以上の酸化物半導体層を有しても構わない。
なお、酸化物半導体層３０６ｂをスパッタリング法で成膜する場合、パーティクル数を増大させないために、インジウムを含むターゲットを用いると好ましい。また、ガリウムの原子数比が比較的小さい酸化物ターゲットを用いることが好ましい。特に、インジウムを含むターゲットを用いる場合、ターゲットの導電率を高めることができ、ＤＣ放電が容易となるため、大面積の基板へ対応しやすくなる。従って、半導体装置の生産性を高めることができる。
酸化物半導体層３０６ｂに適用可能な酸化物半導体層について、スパッタリング法で成膜し、１μｍ以上のパーティクル数を測定した。
測定は、酸化ガリウムターゲットを用いて成膜した試料、Ｇａ−Ｚｎ酸化物（Ｇａ：Ｚｎ＝２：５［原子数比］）ターゲットを用いて成膜した試料、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］）ターゲットを用いて成膜した試料、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）ターゲットを用いて成膜した試料、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）ターゲットを用いて成膜した試料、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：６：４［原子数比］）ターゲットを用いて成膜した試料について行った。
図１３より、酸化ガリウムターゲットを用いて成膜した試料およびＧａ−Ｚｎ酸化物ターゲットを用いて成膜した場合、酸化物半導体層が厚くなるほど１μｍ以上のパーティクル数が急増していくことがわかった。一方、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いて成膜した場合、酸化物半導体層が厚くなっても比較的１μｍ以上のパーティクル数が増大しにくいことがわかった。
以下では、酸化物半導体層３０６ａおよび酸化物半導体層３０６ｂのシリコン濃度について説明する。なお、トランジスタの電気特性を安定にするためには、酸化物半導体層３０６ａ中の不純物濃度を低減し、高純度真性化することが有効である。なお、酸化物半導体層３０６ａのキャリア密度は、１×１０１７個／ｃｍ３未満、１×１０１５個／ｃｍ３未満、または１×１０１３個／ｃｍ３未満とする。酸化物半導体層３０６ａにおいて、主成分以外（１ａｔｏｍｉｃ％未満）の軽元素、半金属元素、金属元素などは不純物となる。例えば、水素、窒素、炭素、シリコン、ゲルマニウム、チタンおよびハフニウムは酸化物半導体層３０６ａ中で不純物となる。従って、近接するゲート絶縁膜３１２または／および酸化物半導体層３０６ｂ中の不純物濃度も低減することが好ましい。
例えば、酸化物半導体層３０６ａにシリコンが含まれる場合、不純物準位を形成する。特に、酸化物半導体層３０６ａの表層にシリコンがあると、該不純物準位がトラップとなる。そのため、酸化物半導体層３０６ａと酸化物半導体層３０６ｂとの間におけるシリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
また、酸化物半導体層３０６ａ中で水素および窒素は、ドナー準位を形成し、キャリア密度を増大させてしまう。酸化物半導体層３０６ａの水素濃度は二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体層３０６ａの水素濃度および窒素濃度を低減するために、酸化物半導体層３０６ｂの水素濃度および窒素濃度を低減すると好ましい。酸化物半導体層３０６ｂの水素濃度はＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
以下では、酸化物半導体層３０６ａおよび酸化物半導体層３０６ｂなどに適用可能な、酸化物半導体層の構造について説明する。
酸化物半導体層は、非単結晶酸化物半導体層と単結晶酸化物半導体層とに大別される。非単結晶酸化物半導体層とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）層、多結晶酸化物半導体層、微結晶酸化物半導体層、非晶質酸化物半導体層などをいう。
まずは、ＣＡＡＣ−ＯＳ層について説明する。
ＣＡＡＣ−ＯＳ層は、ｃ軸配向した複数の結晶部を有する酸化物半導体層の一つである。
ＣＡＡＣ−ＯＳ層を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ層は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ層を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ層を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ層の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ層を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ層の結晶部は配向性を有していることがわかる。
なお、ＣＡＡＣ−ＯＳ層に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ層に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ層に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
ＣＡＡＣ−ＯＳ層に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ層のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ層の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ層に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体層であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ層の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ層では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ層を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ層の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ層の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ層の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ層中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ層の結晶部が、ＣＡＡＣ−ＯＳ層の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、ＣＡＡＣ−ＯＳ層に不純物を添加する場合、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ層のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ層中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ層は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ層は、不純物濃度の低い酸化物半導体層である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体層の主成分以外の元素である。特に、シリコンなどの、酸化物半導体層を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体層から酸素を奪うことで酸化物半導体層の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体層内部に含まれると、酸化物半導体層の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体層に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ層は、欠陥準位密度の低い酸化物半導体層である。例えば、酸化物半導体層中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体層は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体層を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体層は、キャリアトラップが少ない。そのため、当該酸化物半導体層を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体層のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体層を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ層を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、多結晶酸化物半導体層について説明する。
多結晶酸化物半導体層は、ＴＥＭによる観察像で、結晶粒を確認することができる。多結晶酸化物半導体層に含まれる結晶粒は、例えば、ＴＥＭによる観察像で、２ｎｍ以上３００ｎｍ以下、３ｎｍ以上１００ｎｍ以下または５ｎｍ以上５０ｎｍ以下の粒径であることが多い。また、多結晶酸化物半導体層は、ＴＥＭによる観察像で、結晶粒界を確認できる場合がある。
多結晶酸化物半導体層は、複数の結晶粒を有し、当該複数の結晶粒間において結晶の方位が異なっている場合がある。また、多結晶酸化物半導体層に対し、ＸＲＤ装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有する多結晶酸化物半導体層のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピーク、２θが３６°近傍のピーク、またはそのほかのピークが現れる場合がある。
多結晶酸化物半導体層は、高い結晶性を有するため、高い電子移動度を有する場合がある。従って、多結晶酸化物半導体層を用いたトランジスタは、高い電界効果移動度を有する。ただし、多結晶酸化物半導体層は、結晶粒界に不純物が偏析する場合がある。また、多結晶酸化物半導体層の結晶粒界は欠陥準位となる。多結晶酸化物半導体層は、結晶粒界がキャリアトラップやキャリア発生源となる場合があるため、多結晶酸化物半導体層を用いたトランジスタは、ＣＡＡＣ−ＯＳ層を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる場合がある。
次に、微結晶酸化物半導体層について説明する。
微結晶酸化物半導体層は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体層に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体層を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）層と呼ぶ。また、ｎｃ−ＯＳ層は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ層は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ層は、異なる結晶部間で結晶方位に規則性が見られない。そのため、層全体で配向性が見られない。従って、ｎｃ−ＯＳ層は、分析方法によっては、非晶質酸化物半導体層と区別が付かない場合がある。例えば、ｎｃ−ＯＳ層に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ層に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ層に対し、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、スポットが観測される。また、ｎｃ−ＯＳ層に対しナノビーム電子線回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ層に対しナノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳ層は、非晶質酸化物半導体層よりも規則性の高い酸化物半導体層である。そのため、ｎｃ−ＯＳ層は、非晶質酸化物半導体層よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ層は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ層は、ＣＡＡＣ−ＯＳ層と比べて欠陥準位密度が高くなる。
次に、非晶質酸化物半導体層について説明する。
非晶質酸化物半導体層は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体層である。石英のような無定形状態を有する酸化物半導体層が一例である。
非晶質酸化物半導体層は、ＴＥＭによる観察像で、結晶部を確認することができない。
非晶質酸化物半導体層に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体層に対し、電子線回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体層に対し、ナノビーム電子線回折を行うと、スポットが観測されず、ハローパターンが観測される。
非晶質酸化物半導体層は、水素などの不純物を高い濃度で含む酸化物半導体層である。また、非晶質酸化物半導体層は、欠陥準位密度の高い酸化物半導体層である。
不純物濃度が高く、欠陥準位密度が高い酸化物半導体層は、キャリアトラップやキャリア発生源が多い酸化物半導体層である。
従って、非晶質酸化物半導体層は、ｎｃ−ＯＳ層と比べて、さらにキャリア密度が高くなる場合がある。そのため、非晶質酸化物半導体層を用いたトランジスタは、ノーマリーオンの電気特性になりやすい。従って、ノーマリーオンの電気特性が求められるトランジスタに好適に用いることができる場合がある。非晶質酸化物半導体層は、欠陥準位密度が高いため、キャリアトラップが多くなる場合がある。従って、非晶質酸化物半導体層を用いたトランジスタは、ＣＡＡＣ−ＯＳ層やｎｃ−ＯＳ層を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる。
次に、単結晶酸化物半導体層について説明する。
単結晶酸化物半導体層は、不純物濃度が低く、欠陥準位密度が低い（酸素欠損が少ない）酸化物半導体層である。そのため、キャリア密度を低くすることができる。従って、単結晶酸化物半導体層を用いたトランジスタは、ノーマリーオンの電気特性になることが少ない。また、単結晶酸化物半導体層は、不純物濃度が低く、欠陥準位密度が低いため、キャリアトラップが少なくなる場合がある。従って、単結晶酸化物半導体層を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
なお、酸化物半導体層は、欠陥が少ないと密度が高くなる。また、酸化物半導体層は、結晶性が高いと密度が高くなる。また、酸化物半導体層は、水素などの不純物濃度が低いと密度が高くなる。単結晶酸化物半導体層は、ＣＡＡＣ−ＯＳ層よりも密度が高い。また、ＣＡＡＣ−ＯＳ層は、微結晶酸化物半導体層よりも密度が高い。また、多結晶酸化物半導体層は、微結晶酸化物半導体層よりも密度が高い。また、微結晶酸化物半導体層は、非晶質酸化物半導体層よりも密度が高い。
なお、酸化物半導体層は、例えば、非晶質酸化物半導体層、微結晶酸化物半導体層、ＣＡＡＣ−ＯＳ層のうち、二種以上を有する積層膜であってもよい。
なお、酸化物半導体層３０６ａにシリコンおよび炭素が高い濃度で含まれることにより、酸化物半導体層３０６ａの結晶性を低下させることがある。酸化物半導体層３０６ａの結晶性を低下させないためには、酸化物半導体層３０６ａのシリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満とすればよい。また、酸化物半導体層３０６ａの結晶性を低下させないためには、酸化物半導体層３０６ａの炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満とすればよい。
このように、チャネルが形成される酸化物半導体層３０６ａが高い結晶性を有し、かつ不純物や欠陥などに起因する準位密度が低い場合、多層膜３０６を用いたトランジスタは安定した電気特性を有する。
以下では、多層膜３０６中の局在準位について説明する。多層膜３０６中の欠陥準位に起因する局在準位密度を低減することで、多層膜３０６を用いたトランジスタに安定した電気特性を付与することができる。多層膜３０６の局在準位密度は、一定光電流測定法（ＣＰＭ：Ｃｏｎｓｔａｎｔ Ｐｈｏｔｏｃｕｒｒｅｎｔ Ｍｅｔｈｏｄ）によって評価可能である。
なお、トランジスタに安定した電気特性を付与するためには、多層膜３０６中のＣＰＭ測定で得られる局在準位による吸収係数を、１×１０−３ｃｍ−１未満、好ましくは３×１０−４ｃｍ−１未満とすればよい。また、多層膜３０６中のＣＰＭ測定で得られる局在準位による吸収係数を、１×１０−３ｃｍ−１未満、好ましくは３×１０−４ｃｍ−１未満とすることで、トランジスタの電界効果移動度を高めることができる。なお、多層膜３０６中のＣＰＭ測定で得られる局在準位による吸収係数を、１×１０−３ｃｍ−１未満、好ましくは３×１０−４ｃｍ−１未満とするためには、酸化物半導体層３０６ａ中で局在準位を形成する元素であるシリコン、ゲルマニウム、炭素、ハフニウム、チタンなどの濃度を２×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３未満とすればよい。
下から順番に、第１の酸化物半導体層と、第２の酸化物半導体層と、第３の酸化物半導体層と、を有する多層膜中のＤＯＳについて、ＣＰＭによって評価した。
第１の酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）であるターゲットを用いて、スパッタリング法にて成膜した酸化物半導体層である。なお、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度を２００℃とし、ＤＣ電力を０．５ｋＷ印加することで成膜した。
第１の酸化物半導体層上に、第２の酸化物半導体層として、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）であるターゲットを用いて、スパッタリング法にて成膜した酸化物半導体層を用いた。なお、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度を２００℃とし、ＤＣ電力を０．５ｋＷ印加することで成膜した。
第２の酸化物半導体層上に、第３の酸化物半導体層として、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）であるターゲットを用いて、スパッタリング法にて成膜した酸化物半導体層を用いた。なお、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度を２００℃とし、ＤＣ電力を０．５ｋＷ印加することで成膜した。
ここで、ＣＰＭ測定の精度を高めるため、多層膜はある程度の厚さが必要となる。具体的には、多層膜に含まれる第１の酸化物半導体層の厚さを３０ｎｍ、第２の酸化物半導体層の厚さを１００ｎｍ、第３の酸化物半導体層の厚さを３０ｎｍとした。
ＣＰＭ測定では、試料である多層膜に接して設けられた第１の電極および第２の電極間に電圧を印加した状態で光電流値が一定となるように端子間の試料面に照射する光量を調整し、照射光量から吸収係数を導出することを各波長にて行うものである。ＣＰＭ測定において、試料に欠陥があるとき、欠陥の存在する準位に応じたエネルギー（波長より換算）における吸収係数が増加する。この吸収係数の増加分に定数を掛けることにより、試料の欠陥密度を導出することができる。
図１４（Ａ）に、分光光度計によって測定した吸収係数（点線）と、ＣＰＭによって測定した吸収係数（実線）とを多層膜の各層のエネルギーギャップ以上のエネルギー範囲において、フィッティングした結果を示す。なお、ＣＰＭによって測定した吸収係数より得られたアーバックエネルギーは７８．７ｍｅＶであった。図１４（Ａ）においてＣＰＭによって測定した吸収係数からバックグラウンド（細点線）を差し引き、吸収係数の積分値を導出した（図１４（Ｂ）参照。）。その結果、本試料のＤＯＳによる吸収係数は、２．０２×１０−４ｃｍ−１であることがわかった。
従って、当該多層膜は、ＤＯＳが極めて少ないことがわかった。即ち、多層膜を用いたトランジスタは高い電界効果移動度を有し、かつ安定した電気特性を有することがわかる。
＜２−１−２．ソース電極およびドレイン電極＞
ソース電極３１６ａおよびドレイン電極３１６ｂは、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタルおよびタングステンを一種以上含む導電膜を、単層で、または積層で用いればよい。好ましくは、ソース電極３１６ａおよびドレイン電極３１６ｂは、銅を含む層を有する多層膜とする。ソース電極３１６ａおよびドレイン電極３１６ｂを、銅を含む層を有する多層膜とすることで、ソース電極３１６ａおよびドレイン電極３１６ｂと同じ工程で形成された層で配線を形成する場合、配線抵抗を低くすることができる。なお、ソース電極３１６ａとドレイン電極３１６ｂは同一組成であってもよいし、異なる組成であってもよい。
ところで、ソース電極３１６ａおよびドレイン電極３１６ｂとして、銅を含む層を有する多層膜を用いる場合、銅の影響により、酸化物半導体層３０６ａと絶縁膜３１８との界面に欠陥準位を形成することがある。この場合も、酸化物半導体層３０６ａが保護領域を有することにより、当該欠陥準位によって、トランジスタのオフ電流やしきい値電圧が変動する影響を低減できる。従って、トランジスタに安定した電気特性を付与し、かつ配線抵抗を低くすることが可能となる。
＜２−１−３．絶縁膜＞
絶縁膜３１８は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。
絶縁膜３１８は、例えば、１層目を酸化シリコン層とし、２層目を窒化シリコン層とした多層膜とすればよい。この場合、酸化シリコン層は酸化窒化シリコン層でも構わない。また、窒化シリコン層は窒化酸化シリコン層でも構わない。酸化シリコン層は、欠陥密度の小さい酸化シリコン層を用いると好ましい。具体的には、電子スピン共鳴（ＥＳＲ：Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）にてｇ値が２．００１の信号に由来するスピンの密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下である酸化シリコン層を用いる。窒化シリコン層は水素ガスおよびアンモニアガスの放出量が少ない窒化シリコン層を用いる。水素ガス、アンモニアガスの放出量は、昇温脱離ガス分光法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて測定すればよい。また、窒化シリコン層は、水素、水および酸素を透過しない、またはほとんど透過しない窒化シリコン層を用いる。
または、絶縁膜３１８は、例えば、１層目を第１の酸化シリコン層３１８ａとし、２層目を第２の酸化シリコン層３１８ｂとし、３層目を窒化シリコン層３１８ｃとした多層膜とすればよい（図６（Ｄ）参照。）。この場合、第１の酸化シリコン層３１８ａまたは／および第２の酸化シリコン層３１８ｂは酸化窒化シリコン層でも構わない。また、窒化シリコン層は窒化酸化シリコン層でも構わない。第１の酸化シリコン層３１８ａは、欠陥密度の小さい酸化シリコン層を用いると好ましい。具体的には、ＥＳＲにてｇ値が２．００１の信号に由来するスピンの密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下である酸化シリコン層を用いる。第２の酸化シリコン層３１８ｂは、過剰酸素を含む酸化シリコン層を用いる。窒化シリコン層３１８ｃは水素ガスおよびアンモニアガスの放出量が少ない窒化シリコン層を用いる。また、窒化シリコン層は、水素、水および酸素を透過しない、またはほとんど透過しない窒化シリコン層を用いる。
過剰酸素を含む酸化シリコン層とは、加熱処理などによって酸素を放出することができる酸化シリコン層をいう。また、過剰酸素を含む絶縁膜は、加熱処理によって酸素を放出する機能を有する絶縁膜である。
過剰酸素を含む絶縁膜は、酸化物半導体層３０６ａ中の酸素欠損を低減することができる。酸化物半導体層３０６ａ中で酸素欠損は、欠陥準位を形成し、その一部がドナー準位となる。従って、酸化物半導体層３０６ａ中の酸素欠損を低減することで、トランジスタに安定した電気特性を付与することができる。
ここで、加熱処理によって酸素を放出する膜は、ＴＤＳ分析によって１×１０１８ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以上または１×１０２０ａｔｏｍｓ／ｃｍ３以上の酸素（酸素原子数に換算）を放出することもある。
ここで、ＴＤＳ分析を用いた酸素の放出量の測定方法について、以下に説明する。
測定試料をＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比例する。そして標準試料との比較により、気体の全放出量を計算することができる。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および測定試料のＴＤＳ分析結果から、測定試料の酸素分子の放出量（ＮＯ２）は、数式（１）で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるガスの全てが酸素分子由来と仮定する。質量数３２のものとしてほかにＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、測定試料をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。数式（１）の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ２の水素原子を含むシリコンウェハを用いて測定した。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
または、加熱処理によって酸素を放出する膜は、過酸化ラジカルを含むこともある。具体的には、過酸化ラジカルに起因するスピン密度が、５×１０１７ｓｐｉｎｓ／ｃｍ３以上であることをいう。なお、過酸化ラジカルを含む膜は、ＥＳＲにて、ｇ値が２．０１近傍に非対称の信号を有することもある。
または、過剰酸素を含む絶縁膜は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））は、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数および酸素原子数は、ＲＢＳにより測定した値である。
＜２−１−４．ゲート絶縁膜＞
ゲート絶縁膜３１２は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。
ゲート絶縁膜は、例えば、１層目を窒化シリコン層とし、２層目を酸化シリコン層とした多層膜とすればよい。この場合、酸化シリコン層は酸化窒化シリコン層でも構わない。また、窒化シリコン層は窒化酸化シリコン層でも構わない。酸化シリコン層は、欠陥密度の小さい酸化シリコン層を用いると好ましい。具体的にはＥＳＲにてｇ値が２．００１の信号に由来するスピンの密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下である酸化シリコン層を用いる。酸化シリコン層は、過剰酸素を含む酸化シリコン層を用いると好ましい。窒化シリコン層は水素ガスおよびアンモニアガスの放出量が少ない窒化シリコン層を用いる。水素ガス、アンモニアガスの放出量は、ＴＤＳ分析にて測定すればよい。
ゲート絶縁膜３１２および絶縁膜３１８の少なくとも一方が過剰酸素を含む絶縁膜を含む場合、酸化物半導体層３０６ａの酸素欠損が低減され、トランジスタに安定した電気特性を付与することができる。
＜２−１−５．ゲート電極＞
ゲート電極３０４は、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタルおよびタングステンを一種以上含む導電膜を、単層で、または積層で用いればよい。
＜２−１−６．基板＞
基板３００に大きな制限はない。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板３００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板３００として用いてもよい。
また、基板３００として、第５世代（１０００ｍｍ×１２００ｍｍまたは１３００ｍｍ×１５００ｍｍ）、第６世代（１５００ｍｍ×１８００ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２５００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ）、第１０世代（２８８０ｍｍ×３１３０ｍｍ）などの大型ガラス基板を用いる場合、半導体装置の作製工程における加熱処理などで生じる基板３００の縮みによって、微細な加工が困難になる場合ある。そのため、前述したような大型ガラス基板を基板３００として用いる場合、加熱処理による縮みの小さいものを用いることが好ましい。例えば、基板３００として、４００℃、好ましくは４５０℃、さらに好ましくは５００℃の温度で１時間加熱処理を行った後の縮み量が１０ｐｐｍ以下、好ましくは５ｐｐｍ以下、さらに好ましくは３ｐｐｍ以下である大型ガラス基板を用いればよい。
また、基板３００として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板３００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。
以上のようにして構成されたトランジスタは、チャネルを形成する領域が保護されていることにより、安定した電気特性を有するトランジスタとなる。または、オフ時の電流の小さいトランジスタとなる。または、エンハンスメント型であるトランジスタとなる。または、高い電界効果移動度を有するトランジスタとなる。または、少ない工程数でトランジスタを提供することができる。または、歩留まり高くトランジスタを提供することができる。
＜２−２．トランジスタ構造（１）の作製方法＞
ここで、トランジスタの作製方法について図８および図９を用いて説明する。
まずは、基板３００を準備する。
次に、ゲート電極３０４となる導電膜を成膜する。ゲート電極３０４となる導電膜は、ゲート電極３０４として示した導電膜をスパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜すればよい。なお、ＣＶＤ法としては、プラズマを用いるプラズマＣＶＤ法と熱を用いる熱ＣＶＤ法などを用いればよい。プラズマＣＶＤ法は、成膜時の基板温度が比較的低温とした場合でも高品質の膜を成膜できる。一方、金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ ＣＶＤ）法や有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法などの熱ＣＶＤ法は、プラズマによるダメージが生じないため、下地となる膜へ欠陥をほとんど生成しないで成膜できる。
次に、ゲート電極３０４となる導電膜の一部をエッチングし、ゲート電極３０４を形成する（図８（Ａ）参照。）。
次に、ゲート絶縁膜３１２を成膜する（図８（Ｂ）参照。）。ゲート絶縁膜３１２は、ゲート絶縁膜３１２として示した絶縁膜をスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、酸化物半導体層３０６ａ１となる酸化物半導体層を成膜する。酸化物半導体層３０６ａ１となる酸化物半導体層は、酸化物半導体層１０６ａとして示した酸化物半導体層をスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。なお、酸化物半導体層３０６ａ１は、例えば、ＣＡＡＣ−ＯＳ、微結晶または非晶質となるように成膜する。酸化物半導体層３０６ａ１が、例えば、ＣＡＡＣ−ＯＳ、微結晶または非晶質であると、酸化物半導体層３０６ａ１上に形成する酸化物半導体層がＣＡＡＣ−ＯＳとなりやすい。
ここで、絶縁表面上、非晶質膜上または非晶質絶縁膜上に、高い結晶性を有するＣＡＡＣ−ＯＳが形成されるモデルについて、図１５および図１６を用いて説明する。
図１５（Ａ）は、高い配向性を有する多結晶酸化物半導体を含むターゲット１０００にイオン１００１が衝突し、結晶性を有するスパッタ粒子１００２が剥離する様子を示した模式図である。結晶粒は、ターゲット１０００の表面と平行な劈開面１００５を有する。また、結晶粒は、原子間の結合の弱い部分１００６を有する。結晶粒にイオン１００１が衝突した際に、劈開面１００５および原子間の結合の弱い部分１００６の原子間結合が切れる。従って、スパッタ粒子１００２は、劈開面１００５および原子間の結合の弱い部分１００６によって切断され、平板状（またはペレット状）で剥離する。スパッタ粒子１００２のｃ軸方向は、スパッタ粒子１００２の平面に垂直な方向である。なお、スパッタ粒子１００２の有する平面の円相当径は、結晶粒の平均粒径の１／３０００以上１／２０以下、好ましくは１／１０００以上１／３０以下である。なお、面の円相当径とは、面の面積と等しい正円の直径をいう。
または、結晶粒の一部が劈開面から粒子として剥離し、プラズマ１００７に曝されることで原子間の結合の弱い部分から結合が切れ、複数のスパッタ粒子１００２が生成される。
イオン１００１として酸素の陽イオンを用いることで、成膜時のプラズマダメージを軽減することができる。具体的には、イオン１００１がターゲット１０００の表面に衝突した際に、ターゲット１０００の結晶性が低下すること、または非晶質化することを抑制できる。
ここで、高い配向性を有する多結晶酸化物半導体を含むターゲット１０００の一例として、図１６（Ａ）に、結晶のａ−ｂ面と平行に見たときのＩｎ−Ｇａ−Ｚｎ酸化物の結晶構造を示す。また、図１６（Ａ）において、破線で囲った部分を拡大し図１６（Ｂ）に示す。
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物に含まれる結晶粒において、図１６（Ｂ）に示すガリウム原子または／および亜鉛原子ならびに酸素原子を有する第１の層と、ガリウム原子または／および亜鉛原子ならびに酸素原子を有する第２の層と、の間の面が劈開面である。これは、第１の層および第２の層の有するマイナスの電荷を有する酸素原子同士が近距離にあるためである（図１６（Ｂ）の囲み部参照。）。このように、劈開面はａ−ｂ面に平行な面である。また、図１６に示したＩｎ−Ｇａ−Ｚｎ酸化物の結晶は六方晶であるため、前述の平板状の結晶粒は内角が１２０°である正六角形の面を有する六角柱状、または内角が６０°の正三角形の面を有する三角柱状となりやすい。
多結晶酸化物半導体を含むターゲット１０００は、不純物濃度の低減されたターゲットである。具体的には、ターゲット中のシリコン濃度は、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。また、ターゲット中の炭素濃度は、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。また、ターゲット中の鉄濃度は、１×１０１６ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３未満とする。また、ターゲット中のニッケル濃度は、５×１０１６ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは５×１０１５ａｔｏｍｓ／ｃｍ３未満、より好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３未満とする。ターゲット中の不純物濃度を低減するために、高純度化された原料を用いると好ましい。
スパッタ粒子１００２は、帯電させることが好ましい。なお、スパッタ粒子１００２の角部にそれぞれ同じ極性の電荷がある場合、スパッタ粒子１００２の形状が維持されるよう相互作用が起こる（反発し合う）ため好ましい。スパッタ粒子１００２は、例えばプラスに帯電することが考えられる。帯電するタイミングは特に問わないが、具体的にはイオン１００１の衝突時に電荷を受け取ることでプラスに帯電させればよい。または、プラズマ１００７が生じている場合、スパッタ粒子１００２をプラズマ１００７に曝すことでプラスに帯電させればよい。または、酸素の陽イオンであるイオン１００１をスパッタ粒子１００２の側面、上面または下面に結合させることでプラスに帯電させればよい。
以下に、スパッタ粒子の被成膜面に堆積する様子を図１５（Ａ）および図１５（Ｂ）を用いて説明する。なお、図１５（Ａ）および図１５（Ｂ）では、既に堆積済みのスパッタ粒子を点線で示す。
図１５（Ａ）に、非晶質膜１００４上にスパッタ粒子１００２が堆積して形成された酸化物半導体層１００３を示す。図１５（Ａ）より、スパッタ粒子１００２がプラズマ１００７に曝されることによりプラスに帯電していることで、スパッタ粒子１００２は、他のスパッタ粒子１００２の堆積していない領域に堆積していく。これは、スパッタ粒子１００２がプラスに帯電していることにより、スパッタ粒子１００２同士が互いに反発し合うためである。また、基板加熱している場合、スパッタ粒子１００２は被成膜面において、他のスパッタ粒子１００２が堆積していない領域に移動し、マイグレーションすることで既に堆積している粒子の横に結合することで堆積していく。このように、スパッタ粒子１００２は、平板面が上を向くように敷き詰められる。
一方、基板加熱なしの場合、スパッタ粒子１００２は被成膜面に不規則に降り注ぐ。従って、スパッタ粒子１００２が既に他のスパッタ粒子１００２が堆積している領域も含め、無秩序に堆積していく。即ち、堆積して得られる酸化物膜は厚さが均一でなく、結晶の配向もバラバラになる。このようにして得られた酸化物膜は、平板状のスパッタ粒子１００２が有する結晶性がある程度維持されるため、微結晶酸化物膜となる。
図１５（Ｂ）は、図１５（Ａ）の一点鎖線Ｘ−Ｙに対応する断面図である。酸化物半導体層１００３は、ｃ軸方向が平面と垂直である平板状のスパッタ粒子１００２が整然と堆積することによって形成される。従って、酸化物半導体層１００３は、被形成面に垂直な方向に結晶のｃ軸が揃ったＣＡＡＣ−ＯＳとなる。以上に示したモデルをとることにより、絶縁表面上、非晶質膜上または非晶質絶縁膜上であっても結晶性高くＣＡＡＣ−ＯＳを形成することができる。
次に、酸化物半導体層３０６ｂ１となる酸化物半導体層を成膜する。酸化物半導体層３０６ｂ１となる酸化物半導体層は、酸化物半導体層１０６ｂとして示した酸化物半導体層をスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。酸化物半導体層３０６ｂ１となる酸化物半導体層は、上述の高い結晶性を有する酸化物半導体層が形成されるモデルを適用して成膜しても構わない。
なお、酸化物半導体層３０６ａ１となる酸化物半導体層および酸化物半導体層３０６ｂ１となる酸化物半導体層は、大気曝露することなく連続で成膜すると、各層の間に不純物が取り込まれることが少なくなり、酸化物半導体層３０６ａ１となる酸化物半導体層、または／および酸化物半導体層３０６ｂ１となる酸化物半導体層の欠陥準位密度を低減できる場合がある。
次に、酸化物半導体層３０６ａ１となる酸化物半導体層および酸化物半導体層３０６ｂ１となる酸化物半導体層の一部をエッチングし、酸化物半導体層３０６ａ１および酸化物半導体層３０６ｂ１を含む多層膜を形成する（図８（Ｃ）参照。）。
次に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。第１の加熱処理の雰囲気は、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気、または減圧状態で行う。または、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、酸化物半導体層３０６ａ１の結晶性を高め、さらにゲート絶縁膜３１２、酸化物半導体層３０６ａ１から水素や水などの不純物を除去することができる。また、第１の加熱処理によって、酸化物半導体層３０６ａ１の欠陥準位密度を低減できる。従って、第１の加熱処理のような処理を、酸化物半導体層の欠陥準位密度を低減する処理と言い換えることができる場合がある。
次に、ソース電極３１６ａおよびドレイン電極３１６ｂとなる導電膜を成膜する。ソース電極３１６ａおよびドレイン電極３１６ｂとなる導電膜は、ソース電極３１６ａおよびドレイン電極３１６ｂとして示した導電膜をスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
例えば、ソース電極３１６ａおよびドレイン電極３１６ｂとなる導電膜として、タングステン層と、タングステン層上に設けられた銅層を含む多層膜を成膜すればよい。または、ソース電極３１６ａおよびドレイン電極３１６ｂとなる導電膜として、例えば、チタン層と、チタン層上に設けられた窒化チタン層と、窒化チタン層上に設けられた銅層を含む多層膜を成膜すればよい。
次に、ソース電極３１６ａおよびドレイン電極３１６ｂとなる導電膜の一部をエッチングし、ソース電極３１６ａおよびドレイン電極３１６ｂを形成する。当該エッチング時、または当該エッチング後に、モデルＡ乃至モデルＢとして示した方法によって、ソース電極３１６ａおよびドレイン電極３１６ｂと重ならない領域の酸化物半導体層３０６ａ１および酸化物半導体層３０６ｂ１をエッチングすることができる。ソース電極３１６ａおよびドレイン電極３１６ｂと重ならない領域の酸化物半導体層３０６ａ１および酸化物半導体層３０６ｂ１をエッチングすることで、それぞれ酸化物半導体層３０６ａおよび酸化物半導体層３０６ｂとなる（図９（Ａ）参照。）。
なお、ソース電極３１６ａおよびドレイン電極３１６ｂとなる導電膜として、タングステン層と、タングステン層上に設けられた銅層を含む多層膜を用いた場合、同一のフォトマスクを用いて当該多層膜をエッチングすることができる。タングステン層および銅層を一度にエッチングしても、酸化物半導体層３０６ａが保護領域を含むため、酸化物半導体層３０６ａにおける銅濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、２×１０１８ａｔｏｍｓ／ｃｍ３未満、または２×１０１７ａｔｏｍｓ／ｃｍ３未満とすることができる。即ち、銅によって、酸化物半導体層３０６ａの欠陥準位密度が高くなることを抑制でき、トランジスタの電気特性の劣化を低減することができる。従って、工程の自由度が高くなり、トランジスタの生産性を高めることができる。
次に、第２の加熱処理を行うと好ましい。第２の加熱処理は、第１の加熱処理の記載を参照して行えばよい。第２の加熱処理により、酸化物半導体層３０６ａから水素や水などの不純物を除去することができる。水素は酸化物半導体層３０６ａ中で特に移動しやすいため、第２の加熱処理によって低減しておくと、酸化物半導体層３０６ａの欠陥準位密度を小さくすることができる。従って、トランジスタに安定した電気特性を付与することができる。
次に、絶縁膜３１８を成膜する（図９（Ｂ）参照。）。絶縁膜３１８は、絶縁膜３１８として示した絶縁膜をスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
ここで、絶縁膜３１８を図６（Ｄ）に示すような３層構造とする場合について説明する。まず、第１の酸化シリコン層３１８ａを成膜する。次に、第２の酸化シリコン層３１８ｂを成膜する。次に、第１の酸化シリコン層３１８ａまたは／および第２の酸化シリコン層３１８ｂに酸素イオンを添加する処理を行ってもよい。酸素イオンを添加する処理は、イオンドーピング装置またはプラズマ処理装置を用いればよい。イオンドーピング装置として、質量分離機能を有するイオンドーピング装置を用いてもよい。酸素イオンの原料として、１６Ｏ２もしくは１８Ｏ２などの酸素ガス、亜酸化窒素ガスまたはオゾンガスなどを用いればよい。次に、窒化シリコン層３１８ｃを成膜することで、絶縁膜３１８を形成すればよい。
第１の酸化シリコン層３１８ａは、ＣＶＤ法の一種であるプラズマＣＶＤ法によって成膜すると好ましい。具体的には、基板温度を１８０℃以上４００℃以下、好ましくは２００℃以上３７０℃以下とし、シリコンを含む堆積性ガスおよび酸化性ガスを用いて圧力２０Ｐａ以上２５０Ｐａ以下、好ましくは４０Ｐａ以上２００Ｐａ以下として、電極に高周波電力を供給することで成膜すればよい。なお、シリコンを含む堆積性ガスの代表例としては、シラン、ジシラン、トリシラン、フッ化シラン、などがある。酸化性ガスとしては、酸素、オゾン、亜酸化窒素、二酸化窒素などがある。
なお、シリコンを含む堆積性ガスに対する酸化性ガスの流量を１００倍以上とすることで、第１の酸化シリコン層３１８ａ中の水素含有量を低減し、かつダングリングボンドを低減することができる。
以上のようにして、欠陥密度の小さい第１の酸化シリコン層３１８ａを成膜する。即ち、第１の酸化シリコン層３１８ａは、ＥＳＲにてｇ値が２．００１の信号に由来するスピンの密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下、または５×１０１６ｓｐｉｎｓ／ｃｍ３以下とすることができる。
第２の酸化シリコン層３１８ｂは、プラズマＣＶＤ法によって成膜すると好ましい。具体的には、基板温度を１６０℃以上３５０℃以下、好ましくは１８０℃以上２６０℃以下とし、シリコンを含む堆積性ガスおよび酸化性ガスを用いて圧力１００Ｐａ以上２５０Ｐａ以下、好ましくは１００Ｐａ以上２００Ｐａ以下として、電極に０．１７Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下、好ましくは０．２５Ｗ／ｃｍ２以上０．３５Ｗ／ｃｍ２以下の高周波電力を供給することで成膜すればよい。
上述の方法によって、プラズマ中でのガスの分解効率が高まり、酸素ラジカルが増加し、ガスの酸化が進むため、過剰酸素を含む第２の酸化シリコン層３１８ｂを成膜することができる。
窒化シリコン層３１８ｃは、プラズマＣＶＤ法によって成膜すると好ましい。具体的には、基板温度を１８０℃以上４００℃以下、好ましくは２００℃以上３７０℃以下とし、シリコンを含む堆積性ガス、窒素ガスおよびアンモニアガスを用いて圧力２０Ｐａ以上２５０Ｐａ以下、好ましくは４０Ｐａ以上２００Ｐａ以下として、高周波電力を供給することで成膜すればよい。
なお、窒素ガスはアンモニアガスの流量の５倍以上５０倍以下、好ましくは１０倍以上５０倍以下とする。なお、アンモニアガスを用いることで、シリコンを含む堆積性ガスおよび窒素ガスの分解を促すことができる、これは、アンモニアガスがプラズマエネルギーおよび熱エネルギーによって解離し、解離することで生じるエネルギーが、シリコンを含む堆積性ガスの結合、および窒素ガスの結合の分解に寄与するためである。
従って、上述の方法によって、水素ガスおよびアンモニアガスの放出量が少ない窒化シリコン層３１８ｃを成膜することができる。また、水素の含有量が少ないため、緻密となり、水素、水および酸素を透過しない、またはほとんど透過しない窒化シリコン層３１８ｃとすることができる。
次に、第３の加熱処理を行うと好ましい。第３の加熱処理は、第１の加熱処理の記載を参照して行えばよい。第３の加熱処理により、ゲート絶縁膜３１２または／および絶縁膜３１８から過剰酸素が放出され、酸化物半導体層３０６ａの酸素欠損などに起因する欠陥準位密度を低減することがある。なお、酸化物半導体層３０６ａ中では、酸素欠損が隣接する酸素原子を捕獲していくことで、見かけ上移動することがある。
以上のようにして、ＢＧＴＣ構造のトランジスタを作製することができる。
当該トランジスタは、チャネルを形成する領域が保護されているため、安定した電気特性を有するトランジスタとなる。または、オフ時の電流の小さいトランジスタとなる。または、エンハンスメント型であるトランジスタとなる。または、高い電界効果移動度を有するトランジスタとなる。または、少ない工程数でトランジスタを提供することができる。または、歩留まり高くトランジスタを提供することができる。
＜２−２−１．製造装置について＞
酸化物半導体層に含まれる不純物濃度が低いことによって、トランジスタの電気特性は安定となる。また、酸化物半導体層が高い結晶性を有することで、酸化物半導体層が非晶質である場合と比べて、トランジスタの電気特性は安定となる。以下では、不純物濃度が低く、結晶性の高い酸化物半導体層を成膜するための成膜装置について説明する。
まずは、成膜時に不純物の入り込みが少ない成膜装置の構成について図１７を用いて説明する。
図１７（Ａ）は、マルチチャンバーの成膜装置の上面図である。該成膜装置は、基板を収容するカセットポート７４を３つ有する大気側基板供給室７１と、ロードロック室７２ａおよびアンロードロック室７２ｂと、搬送室７３と、搬送室７３ａと、搬送室７３ｂと、基板加熱室７５と、成膜室７０ａと、成膜室７０ｂと、を有する。大気側基板供給室７１は、ロードロック室７２ａおよびアンロードロック室７２ｂと接続する。ロードロック室７２ａおよびアンロードロック室７２ｂは、搬送室７３ａおよび搬送室７３ｂを介して搬送室７３と接続する。基板加熱室７５、成膜室７０ａおよび成膜室７０ｂは、搬送室７３とのみ接続する。なお、各室の接続部にはゲートバルブ（ＧＶ）が設けられており、大気側基板供給室７１を除き、各室を独立して真空状態に保持することができる。また、大気側基板供給室７１および搬送室７３は、一以上の基板搬送ロボット７６を有し、基板を搬送することができる。ここで、基板加熱室７５は、プラズマ処理室を兼ねると好ましい。枚葉式マルチチャンバーの成膜装置は、処理と処理の間で基板を大気暴露することなく搬送可能なため、基板に不純物が吸着することを抑制できる。また、成膜や熱処理などの順番を自由に構築することができる。なお、搬送室、成膜室、ロードロック室、アンロードロック室および基板加熱室の数は、上述の数に限定されるわけではなく、設置スペースやプロセスに合わせて適宜決めればよい。
図１７（Ｂ）は、図１７（Ａ）と構成の異なるマルチチャンバーの成膜装置の上面図である。該成膜装置は、カセットポート８４を有する大気側基板供給室８１と、ロード／アンロードロック室８２と、搬送室８３と、基板加熱室８５と、成膜室８０ａと、成膜室８０ｂと、成膜室８０ｃと、成膜室８０ｄと、を有する。大気側基板供給室８１、基板加熱室８５、成膜室８０ａ、成膜室８０ｂ、成膜室８０ｃおよび成膜室８０ｄは、搬送室８３を介してそれぞれ接続される。
なお、各室の接続部にはゲートバルブ（ＧＶ）が設けられており、大気側基板供給室８１を除き各室を独立して真空状態に保持することができる。また、大気側基板供給室８１および搬送室８３は一以上の基板搬送ロボット８６を有し、ガラス基板を搬送することができる。
ここで、図１８（Ａ）を用いて図１７（Ｂ）に示す成膜室（スパッタ室）の詳細について説明する。成膜室８０ｂは、ターゲット８７と、防着板８８と、基板ステージ９０と、を有する。なお、ここでは基板ステージ９０には、ガラス基板８９が設置されている。基板ステージ９０は、図示しないが、ガラス基板８９を保持する基板保持機構や、ガラス基板８９を裏面から加熱する裏面ヒーターなどを備えていても良い。また、防着板８８によって、ターゲット８７からスパッタされる粒子が不要な領域に堆積することを抑制できる。
また、図１８（Ａ）に示す成膜室８０ｂは、ゲートバルブを介して、搬送室８３と接続しており、搬送室８３はゲートバルブを介してロード／アンロードロック室８２と接続されている。搬送室８３には、基板搬送ロボット８６が設けられており、成膜室８０ｂとロード／アンロードロック室８２とのガラス基板の受け渡しを行うことができる。また、ロード／アンロードロック室８２は、一つの真空チャンバー内で上下に分かれており、いずれか一方をロードロック室として用い、他方をアンロードロック室として用いることができる。このような構造とすることで、スパッタ装置の設置面積を縮小することができるため、好適である。
また、図１８（Ａ）に示す成膜室８０ｂは、マスフローコントローラ９７を介して精製機９４と接続される。なお、精製機９４およびマスフローコントローラ９７は、ガス種の数だけ設けられるが、簡単のため一つのみを示す。成膜室８０ｂなどに用いるガスは、露点が−８０℃以下、好ましくは−１００℃以下、さらに好ましくは−１２０℃以下であるガスを用いる。露点の低い酸素ガス、希ガス（アルゴンガスなど）などを用いることで、成膜時に混入する水分を低減することができる。
また、図１８（Ａ）に示す成膜室８０ｂは、バルブを介してクライオポンプ９５ａと接続され、搬送室８３は、ゲートバルブを介してクライオポンプ９５ｂと接続され、ロード／アンロードロック室８２は、ゲートバルブを介して真空ポンプ９６と接続される。なお、ロード／アンロードロック室８２は、ロードロック室、アンロードロック室をそれぞれ独立して真空ポンプ９６と接続してもよい。また、成膜室８０ｂおよび搬送室８３は、それぞれゲートバルブを介して真空ポンプ９６と接続される。
なお、真空ポンプ９６は、例えば、ドライポンプおよびメカニカルブースターポンプが直列に接続されたものとすればよい。このような構成とすることで、成膜室８０ｂおよび搬送室８３は、大気圧から低真空（０．１Ｐａ以上１０Ｐａ以下程度）までは真空ポンプ９６を用いて排気し、バルブを切り替えて低真空から高真空（１×１０−４Ｐａ以上１×１０−７Ｐａ以下）まではクライオポンプ９５ａまたはクライオポンプ９５ｂを用いて排気される。
次に、図１８（Ｂ）を用いて図１７（Ｂ）に示す成膜室の他の一例について説明する。
図１８（Ｂ）に示す成膜室８０ｂはゲートバルブを介して、搬送室８３と接続しており、搬送室８３はゲートバルブを介してロード／アンロードロック室８２と接続されている。
図１８（Ｂ）に示す成膜室８０ｂは、ガス加熱機構９８を介してマスフローコントローラ９７と接続され、ガス加熱機構９８はマスフローコントローラ９７を介して精製機９４と接続される。ガス加熱機構９８により、成膜室８０ｂに用いるガスを４０℃以上４００℃以下、または５０℃以上２００℃以下に加熱することができる。なお、ガス加熱機構９８、精製機９４およびマスフローコントローラ９７は、ガス種の数だけ設けられるが、簡単のため一つのみを示す。
図１８（Ｂ）に示す成膜室８０ｂは、バルブを介してターボ分子ポンプ９５ｃおよび真空ポンプ９６ｂと接続される。なお、ターボ分子ポンプ９５ｃは、補助ポンプとしてバルブを介して真空ポンプ９６ａが設けられる。真空ポンプ９６ａおよび真空ポンプ９６ｂは真空ポンプ９６と同様の構成とすればよい。
また、図１８（Ｂ）に示す成膜室８０ｂは、クライオトラップ９９が設けられる。
ターボ分子ポンプ９５ｃは大きいサイズの分子（原子）を安定して排気し、かつメンテナンスの頻度が低いため、生産性に優れる一方、水素や水の排気能力が低いことが知られる。そこで、水などの比較的融点の高い分子（原子）に対する排気能力が高い、クライオトラップ９９が成膜室８０ｂ接続された構成としている。クライオトラップ９９の冷凍機の温度は１００Ｋ以下、好ましくは８０Ｋ以下とする。また、クライオトラップ９９が複数の冷凍機を有する場合、冷凍機ごとに温度を変えると、効率的に排気することが可能となるため好ましい。例えば、１段目の冷凍機の温度を１００Ｋ以下とし、２段目の冷凍機の温度を２０Ｋ以下とすればよい。
また、図１８（Ｂ）に示す搬送室８３は、真空ポンプ９６ｂ、クライオポンプ９５ｄおよびクライオポンプ９５ｅとそれぞれバルブを介して接続される。クライオポンプが１台の場合、クライオポンプをリジェネしている間は排気することができないが、クライオポンプを２台以上並列に接続することで、１台がリジェネ中であっても残りのクライオポンプを使って排気することが可能となる。なお、クライオポンプのリジェネとは、クライオポンプ内にため込まれた分子（原子）を放出する処理をいう。クライオポンプは、分子（原子）をため込みすぎると排気能力が低下してくるため、定期的にリジェネが行われる。
また、図１８（Ｂ）に示すロード／アンロードロック室８２は、クライオポンプ９５ｆおよび真空ポンプ９６ｃとそれぞれバルブを介して接続される。なお、真空ポンプ９６ｃは真空ポンプ９６と同様の構成とすればよい。
成膜室８０ｂに、ターゲット対向式スパッタ装置を適用してもよい。
なお、成膜室８０ｂに、平行平板型スパッタ装置、イオンビームスパッタ装置を適用しても構わない。
次に、図１９を用いて図１７（Ｂ）に示す基板加熱室の一例の排気について説明する。
図１９に示す基板加熱室８５はゲートバルブを介して、搬送室８３と接続している。なお、搬送室８３はゲートバルブを介してロード／アンロードロック室８２と接続されている。なお、ロード／アンロードロック室８２の構成は図１８（Ａ）または図１８（Ｂ）の構成と同様である。
図１９に示す基板加熱室８５は、マスフローコントローラ９７を介して精製機９４と接続される。なお、精製機９４およびマスフローコントローラ９７は、ガス種の数だけ設けられるが、簡単のため一つのみを示す。また、基板加熱室８５は、バルブを介して真空ポンプ９６ｂと接続される。
また、基板加熱室８５は、基板ステージ９２を有する。基板ステージ９２は、少なくとも１枚の基板が設置できればよく、複数の基板を設置可能な基板ステージとしても構わない。また、基板加熱室８５は、加熱機構９３を有する。加熱機構９３は、例えば、抵抗発熱体などを用いて加熱する加熱機構としてもよい。または、加熱されたガスなどの媒体からの熱伝導または熱輻射によって、加熱する加熱機構としてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）などのＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）を用いることができる。ＬＲＴＡは、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する。ＧＲＴＡは、高温のガスを用いて熱処理を行う。ガスとしては、不活性ガスが用いられる。ＲＴＡを用いることにより、短時間の加熱処理が可能となるため、加熱処理による基板の反り量を低減することができる。特に、大型ガラス基板は、僅かな反り量であっても半導体装置の歩留まりを低下させることがある。従って、基板が反るような高温での加熱処理には、ＲＴＡを用いることが好ましい。
なお、成膜室８０ｂおよび基板加熱室８５の背圧は、１×１０−４Ｐａ以下、好ましくは３×１０−５Ｐａ以下、さらに好ましくは１×１０−５Ｐａ以下である。
また、成膜室８０ｂおよび基板加熱室８５は、ｍ／ｚが１８である気体分子（原子）の分圧が３×１０−５Ｐａ以下、好ましくは１×１０−５Ｐａ以下、さらに好ましくは３×１０−６Ｐａ以下である。
また、成膜室８０ｂおよび基板加熱室８５は、ｍ／ｚが２８である気体分子（原子）の分圧が３×１０−５Ｐａ以下、好ましくは１×１０−５Ｐａ以下、さらに好ましくは３×１０−６Ｐａ以下である。
また、成膜室８０ｂおよび基板加熱室８５は、ｍ／ｚが４４である気体分子（原子）の分圧が３×１０−５Ｐａ以下、好ましくは１×１０−５Ｐａ以下、さらに好ましくは３×１０−６Ｐａ以下である。
なお、成膜室８０ｂおよび基板加熱室８５は、リークレートが３×１０−６Ｐａ・ｍ３／ｓ以下、好ましくは１×１０−６Ｐａ・ｍ３／ｓ以下である。
また、成膜室８０ｂおよび基板加熱室８５は、ｍ／ｚが１８である気体分子（原子）のリークレートが１×１０−７Ｐａ・ｍ３／ｓ以下、好ましくは３×１０−８Ｐａ・ｍ３／ｓ以下である。
また、成膜室８０ｂおよび基板加熱室８５は、ｍ／ｚが２８である気体分子（原子）のリークレートが１×１０−５Ｐａ・ｍ３／ｓ以下、好ましくは１×１０−６Ｐａ・ｍ３／ｓ以下である。
また、成膜室８０ｂおよび基板加熱室８５は、ｍ／ｚが４４である気体分子（原子）のリークレートが３×１０−６Ｐａ・ｍ３／ｓ以下、好ましくは１×１０−６Ｐａ・ｍ３／ｓ以下である。
なお、成膜室、基板加熱室、搬送室などの真空室内の全圧および分圧は、質量分析計を用いて測定することができる。例えば、株式会社アルバック製四重極形質量分析計（Ｑ−ｍａｓｓともいう。）Ｑｕｌｅｅ ＣＧＭ−０５１を用いればよい。なお、リークレートに関しては、前述の質量分析計を用いて測定した全圧および分圧から導出すればよい。
リークレートは、外部リークおよび内部リークに依存する。外部リークは、微小な穴やシール不良などによって真空系外から気体が流入することである。内部リークは、真空系内のバルブなどの仕切りからの漏れや内部の部材からの放出ガスに起因する。リークレートを上述の数値以下とするために、外部リークおよび内部リークの両面から対策をとる必要がある。
例えば、成膜室の開閉部分はメタルガスケットでシールするとよい。メタルガスケットは、フッ化鉄、酸化アルミニウム、または酸化クロムによって被覆された金属を用いると好ましい。メタルガスケットはＯリングと比べ密着性が高く、外部リークを低減できる。また、フッ化鉄、酸化アルミニウム、酸化クロムなどによって被覆された金属の不動態を用いることで、メタルガスケットから放出される不純物を含む放出ガスが抑制され、内部リークを低減することができる。
成膜装置を構成する部材として、不純物を含む放出ガスの少ないアルミニウム、クロム、チタン、ジルコニウム、ニッケルまたはバナジウムを用いる。また、前述の部材を鉄、クロムおよびニッケルなどを含む合金に被覆して用いてもよい。鉄、クロムおよびニッケルなどを含む合金は、剛性があり、熱に強く、また加工に適している。ここで、表面積を小さくするために部材の表面凹凸を研磨などによって低減しておくと、放出ガスを低減できる。
または、前述の成膜装置の部材をフッ化鉄、酸化アルミニウム、酸化クロムなどで被覆してもよい。
成膜装置の部材は、極力金属のみで構成することが好ましく、例えば石英などで構成される覗き窓などを設置する場合も、放出ガスを抑制するために表面をフッ化鉄、酸化アルミニウム、酸化クロムなどで薄く被覆するとよい。
なお、成膜ガスを流す直前に精製機を設ける場合、精製機から成膜室までの配管の長さを１０ｍ以下、好ましくは５ｍ以下、さらに好ましくは１ｍ以下とする。配管の長さを１０ｍ以下、５ｍ以下または１ｍ以下とすることで、配管からの放出ガスの影響を長さに応じて低減できる。
さらに、成膜ガスの配管には、フッ化鉄、酸化アルミニウム、酸化クロムなどで内部が被覆された金属配管を用いるとよい。前述の配管は、例えばＳＵＳ３１６Ｌ−ＥＰ配管と比べ、不純物を含むガスの放出量が少なく、成膜ガスへの不純物の入り込みを低減できる。また、配管の継手には、高性能超小型メタルガスケット継手（ＵＰＧ継手）を用いるとよい。また、配管を全て金属で構成することで、樹脂等を用いた場合と比べ、生じる放出ガスおよび外部リークの影響を低減できて好ましい。
成膜室に存在する吸着物は、内壁などに吸着しているために成膜室の圧力に影響しないが、成膜室を排気した際のガス放出の原因となる。そのため、リークレートと排気速度に相関はないものの、排気能力の高いポンプを用いて、成膜室に存在する吸着物をできる限り脱離し、あらかじめ排気しておくことは重要である。なお、吸着物の脱離を促すために、成膜室をベーキングしてもよい。ベーキングすることで吸着物の脱離速度を１０倍程度大きくすることができる。ベーキングは１００℃以上４５０℃以下で行えばよい。このとき、不活性ガスを成膜室に流しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくすることができる。なお、不活性ガスをベーキングの温度と同程度に加熱することで、吸着物の脱離速度をさらに高めることができる。ここで不活性ガスとして希ガスを用いると好ましい。また、成膜する膜種によっては不活性ガスの代わりに酸素などを用いても構わない。例えば、酸化物半導体層を成膜する場合は、主成分である酸素を用いた方が好ましい場合もある。
または、加熱した希ガスなどの不活性ガスまたは酸素などを流すことで成膜室内の圧力を高め、一定時間経過後に再び成膜室を排気する処理を行うと好ましい。加熱したガスを流すことで成膜室内の吸着物を脱離させることができ、成膜室内に存在する不純物を低減することができる。なお、この処理は２回以上３０回以下、好ましくは５回以上１５回以下の範囲で繰り返し行うと効果的である。具体的には、温度が４０℃以上４００℃以下、または５０℃以上２００℃以下である不活性ガスまたは酸素などを流すことで成膜室内の圧力を０．１Ｐａ以上１０ｋＰａ以下、好ましくは１Ｐａ以上１ｋＰａ以下、さらに好ましくは５Ｐａ以上１００Ｐａ以下とし、圧力を保つ期間を１分以上３００分以下、好ましくは５分以上１２０分以下とすればよい。その後、成膜室を５分以上３００分以下、好ましくは１０分以上１２０分以下の期間排気する。
また、ダミー成膜を行うことでも吸着物の脱離速度をさらに高めることができる。ダミー成膜とは、ダミー基板に対してスパッタリング法などによる成膜を行うことで、ダミー基板および成膜室内壁に膜を堆積させ、成膜室内の不純物および成膜室内壁の吸着物を膜中に閉じこめることをいう。ダミー基板は、放出ガスの少ない基板が好ましく、例えば後述する基板１００と同様の基板を用いてもよい。ダミー成膜を行うことで、後に成膜される膜中の不純物濃度を低減することができる。なお、ダミー成膜はベーキングと同時に行ってもよい。
以上の成膜装置を用いて、酸化物半導体層を成膜することで、酸化物半導体層への不純物の入り込みを抑制できる。さらには、以上の成膜装置を用いて、酸化物半導体層に接する膜を成膜することで、酸化物半導体層に接する膜から酸化物半導体層へ不純物の入り込みを抑制できる。
次に、上述した成膜装置を用いて、第１の酸化物半導体層および第２の酸化物半導体層を成膜する方法について説明する。
第１の酸化物半導体層を成膜する。第１の酸化物半導体層は、基板加熱温度を室温（２５℃）以上６００℃以下、好ましくは７０℃以上５５０℃以下、さらに好ましくは１００℃以上５００℃以下とし、酸素ガス雰囲気で成膜する。成膜時の加熱温度が高いほど、第１の酸化物半導体層の不純物濃度は低くなる。また、被成膜面でスパッタ粒子のマイグレーションが起こりやすくなるため、原子配列が整い、高密度化され、第１の酸化物半導体層の結晶性は高くなる。さらに、酸素ガス雰囲気で成膜することで、プラズマダメージが軽減され、また希ガスなどの余分な原子が含まれないため、結晶性の高い第１の酸化物半導体層が成膜される。ただし、酸素ガスと希ガスの混合雰囲気としてもよく、その場合は酸素ガスの割合は３０体積％以上、好ましくは５０体積％以上、より好ましくは８０体積％以上とする。第１の酸化物半導体層は、基板を成膜室に搬送した後、成膜ガスを流し、成膜圧力を０．８Ｐａ以下、好ましくは０．４Ｐａ以下とし、圧力を安定させるために１０秒以上１０００秒以下、好ましくは１５秒以上７２０秒以下保持してから成膜する。圧力を安定させるために上述の時間保持することで、第１の酸化物半導体層を成膜する際の不純物の混入量を低減できる。ただし、第１の酸化物半導体層は、非晶質であってもよいため、意図的に７０℃未満の低温、酸素ガスの割合が３０体積％未満として成膜しても構わない。
次に、第２の酸化物半導体層を成膜する。ターゲットは、表面温度が１００℃以下、好ましくは５０℃以下、さらに好ましくは室温程度（代表的には２０℃または２５℃）とする。大面積の基板に対応するスパッタ装置では大面積のターゲットを用いることが多い。ところが、大面積に対応した大きさのターゲットをつなぎ目なく作製することは困難である。現実には複数のターゲットをなるべく隙間のないように並べて大きな形状としているが、どうしても僅かな隙間が生じてしまう。こうした僅かな隙間から、ターゲットの表面温度が高まることでＺｎなどが揮発し、徐々に隙間が広がっていくことがある。隙間が広がると、バッキングプレートや接着に用いている金属がスパッタリングされることがあり、不純物濃度を高める要因となる。従って、ターゲットは、十分に冷却されていることが好ましい。
具体的には、バッキングプレートとして、高い導電性および高い放熱性を有する金属（具体的にはＣｕ）を用いる。また、バッキングプレート内に水路を形成し、水路に十分な量の冷却水を流すことで、効率的にターゲットを冷却できる。ここで、十分な量の冷却水は、ターゲットの大きさにもよるが、例えば直径が３００ｍｍである正円形のターゲットの場合、３Ｌ／ｍｉｎ以上、５Ｌ／ｍｉｎ以上または１０Ｌ／ｍｉｎ以上とすればよい。
第２の酸化物半導体層は、基板加熱温度を１００℃以上６００℃以下、好ましくは１５０℃以上５５０℃以下、さらに好ましくは２００℃以上５００℃以下とし、酸素ガス雰囲気で成膜する。成膜時の加熱温度が高いほど、第２の酸化物半導体層の不純物濃度は低くなる。また、被成膜面でスパッタ粒子のマイグレーションが起こりやすくなるため、原子配列が整い、高密度化され、第２の酸化物半導体層の結晶性は高くなる。さらに、酸素ガス雰囲気で成膜することで、プラズマダメージが軽減され、また希ガスなどの余分な原子が含まれないため、結晶性の高い第２の酸化物半導体層が成膜される。ただし、酸素ガスと希ガスの混合雰囲気としてもよく、その場合は酸素ガスの割合は３０体積％以上、好ましくは５０体積％以上、より好ましくは８０体積％以上とする。
なお、ターゲットがＺｎを含む場合、酸素ガス雰囲気で成膜することにより、プラズマダメージが軽減され、Ｚｎの揮発が起こりにくい第２の酸化物半導体層を得ることができる。
第２の酸化物半導体層は、基板を成膜室に搬送した後、成膜ガスを流し、成膜圧力を０．８Ｐａ以下、好ましくは０．４Ｐａ以下とし、圧力を安定させるために１０秒以上１０００秒以下、好ましくは１５秒以上７２０秒以下保持してから成膜する。圧力を安定させるために上述の時間保持することで、第２の酸化物半導体層を成膜する際の不純物の混入量を低減できる。このとき、ターゲットと基板との距離を４０ｍｍ以下、好ましくは２５ｍｍ以下とする。このような条件で第２の酸化物半導体層を成膜することで、スパッタ粒子と、別のスパッタ粒子、ガス分子またはイオンとが衝突する頻度を下げることができる。即ち、成膜圧力に応じてターゲットと基板との距離をスパッタ粒子、ガス分子またはイオンの平均自由行程よりも小さくすることで膜中に取り込まれる不純物濃度を低減できる。
例えば、圧力を０．４Ｐａ、温度を２５℃（絶対温度を２９８Ｋ）における平均自由行程は、水素分子（Ｈ２）が４８．７ｍｍ、ヘリウム原子（Ｈｅ）が５７．９ｍｍ、水分子（Ｈ２Ｏ）が３１．３ｍｍ、メタン分子（ＣＨ４）が１３．２ｍｍ、ネオン原子（Ｎｅ）が４２．３ｍｍ、窒素分子（Ｎ２）が２３．２ｍｍ、一酸化炭素分子（ＣＯ）が１６．０ｍｍ、酸素分子（Ｏ２）が２６．４ｍｍ、アルゴン原子（Ａｒ）が２８．３ｍｍ、二酸化炭素分子（ＣＯ２）が１０．９ｍｍ、クリプトン原子（Ｋｒ）が１３．４ｍｍ、キセノン原子（Ｘｅ）が９．６ｍｍである。なお、圧力が２倍になれば平均自由行程は２分の１になり、絶対温度が２倍になれば平均自由行程は２倍になる。
平均自由行程は、圧力、温度および分子（原子）の直径から決まる。圧力および温度を一定とした場合は、分子（原子）の直径が大きいほど平均自由行程は短くなる。なお、各分子（原子）の直径は、Ｈ２が０．２１８ｎｍ、Ｈｅが０．２００ｎｍ、Ｈ２Ｏが０．２７２ｎｍ、ＣＨ４が０．４１９ｎｍ、Ｎｅが０．２３４ｎｍ、Ｎ２が０．３１６ｎｍ、ＣＯが０．３８０ｎｍ、Ｏ２が０．２９６ｎｍ、Ａｒが０．２８６ｎｍ、ＣＯ２が０．４６０ｎｍ、Ｋｒが０．４１５ｎｍ、Ｘｅが０．４９１ｎｍである。
従って、分子（原子）の直径が大きいほど、平均自由行程が短くなり、かつ膜中に取り込まれた際には、分子（原子）の直径が大きいために結晶性を低下させる。そのため、例えば、Ａｒ以上の直径を有する分子（原子）は結晶性を低下させる不純物になりやすいといえる。
なお、第１の酸化物半導体層および第２の酸化物半導体層を複数の基板に対して成膜する場合、成膜していない期間においても希ガスまたは酸素ガスなどを微量流し続けることが好ましい。こうすることで、成膜室の圧力を高く保てるため、真空ポンプなどから不純物が逆流することを抑制できる。また、配管、その他の部材などから不純物が放出することを抑制できる。従って、第１の酸化物半導体層および第２の酸化物半導体層への不純物の混入を低減することができる。例えば、アルゴンを１ｓｃｃｍ以上５００ｓｃｃｍ以下、好ましくは２ｓｃｃｍ以上２００ｓｃｃｍ以下、さらに好ましくは５ｓｃｃｍ以上１００ｓｃｃｍ以下流せばよい。
次に、加熱処理を行う。加熱処理は、減圧下、不活性雰囲気または酸化性雰囲気で行う。加熱処理により、第２の酸化物半導体層中の不純物濃度を低減することができる。
加熱処理は、減圧下または不活性雰囲気で加熱処理を行った後、温度を保持しつつ酸化性雰囲気に切り替えてさらに加熱処理を行うと好ましい。これは、減圧下または不活性雰囲気にて加熱処理を行うと、第２の酸化物半導体層中の不純物濃度を低減することができるが、同時に酸素欠損も生じてしまうためであり、このとき生じた酸素欠損を、酸化性雰囲気での加熱処理により低減することができる。
第２の酸化物半導体層は、成膜時の基板加熱に加え、加熱処理を行うことで、膜中の不純物濃度を低減することが可能となる。
具体的には、第２の酸化物半導体層中の水素濃度は、ＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とすることができる。
また、第２の酸化物半導体層中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とすることができる。
また、第２の酸化物半導体層中の炭素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とすることができる。
また、第２の酸化物半導体層は、ＴＤＳ分析によるｍ／ｚが２（水素分子など）である気体分子（原子）、ｍ／ｚが１８である気体分子（原子）、ｍ／ｚが２８である気体分子（原子）およびｍ／ｚが４４である気体分子（原子）の放出量が、それぞれ１×１０１９個／ｃｍ３以下、好ましくは１×１０１８個／ｃｍ３以下とすることができる。
なお、ＴＤＳ分析にて放出量を測定する方法については、後述の酸素原子の放出量の測定方法についての記載を参照する。
以上のようにして、第１の酸化物半導体層および第２の酸化物半導体層を成膜することで、第１の酸化物半導体層の結晶性を高くでき、かつ第１の酸化物半導体層、第２の酸化物半導体層、および第１の酸化物半導体層と第２の酸化物半導体層との界面における不純物濃度を低減することができる。
＜２−３．トランジスタ構造（２）＞
本項では、トップゲート型トランジスタについて説明する。ここでは、トップゲート型トランジスタの一種であるトップゲートトップコンタクト構造（ＴＧＴＣ構造）のトランジスタについて図１０を用いて説明する。
図１０に、ＴＧＴＣ構造であるトランジスタの上面図および断面図を示す。図１０（Ａ）は、トランジスタの上面図を示す。図１０（Ａ）において、一点鎖線Ｄ１−Ｄ２に対応する断面図を図１０（Ｂ）に示す。また、図１０（Ａ）において、一点鎖線Ｄ３−Ｄ４に対応する断面図を図１０（Ｃ）に示す。
図１０（Ｂ）に示すトランジスタは、基板４００上に設けられた下地絶縁膜４０２と、下地絶縁膜４０２上に設けられた酸化物半導体層４０６ａ、および酸化物半導体層４０６ａ上に設けられた酸化物半導体層４０６ｂを含む多層膜４０６と、下地絶縁膜４０２および多層膜４０６上に設けられたソース電極４１６ａおよびドレイン電極４１６ｂと、多層膜４０６、ソース電極４１６ａおよびドレイン電極４１６ｂ上に設けられたゲート絶縁膜４１２と、ゲート絶縁膜４１２上に設けられたゲート電極４０４と、ゲート絶縁膜４１２およびゲート電極４０４上に設けられた絶縁膜４１８と、を有する。なお、トランジスタは、下地絶縁膜４０２または／および絶縁膜４１８を有さなくても構わない。
また、ソース電極４１６ａおよびドレイン電極４１６ｂに用いる導電膜の種類、または酸化物半導体層４０６ｂの種類によっては、酸化物半導体層４０６ｂの一部から酸素を奪い、または混合層を形成し、酸化物半導体層４０６ｂ中にソース領域４０６ｃおよびドレイン領域４０６ｄを形成することがある。
図１０（Ａ）において、ゲート電極４０４と重なる領域において、ソース電極４１６ａとドレイン電極４１６ｂとの間隔をチャネル長という。ただし、トランジスタが、ソース領域およびドレイン領域を含む場合、ゲート電極４０４と重なる領域において、ソース領域４０６ｃとドレイン領域４０６ｄとの間隔をチャネル長といってもよい。
なお、チャネル形成領域とは、多層膜４０６において、ゲート電極４０４と重なり、かつソース電極４１６ａとドレイン電極４１６ｂとに挟まれる領域をいう。また、チャネルとは、チャネル形成領域において、電流が主として流れる領域をいう。
多層膜４０６は多層膜３０６についての記載を参照する。例えば、酸化物半導体層４０６ａは酸化物半導体層３０６ａについての記載を参照し、酸化物半導体層４０６ｂは酸化物半導体層３０６ｂについての記載を参照する。
基板４００は、基板３００についての記載を参照する。また、ソース電極４１６ａおよびドレイン電極４１６ｂは、ソース電極３１６ａおよびドレイン電極３１６ｂについての記載を参照する。また、ゲート絶縁膜４１２は、ゲート絶縁膜３１２についての記載を参照する。また、ゲート電極４０４は、ゲート電極３０４についての記載を参照する。また、絶縁膜４１８は、絶縁膜３１８についての記載を参照する。
なお、図１０（Ａ）では、多層膜４０６中で光によってキャリアが生成されることを抑制するために、上面図において多層膜４０６がゲート電極４０４よりも外側に形成されているが、ゲート電極４０４の内側に多層膜４０６が形成されていても構わない。
下地絶縁膜４０２は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。
下地絶縁膜４０２は、例えば、１層目を窒化シリコン層とし、２層目を酸化シリコン層とした多層膜とすればよい。この場合、酸化シリコン層は酸化窒化シリコン層でも構わない。また、窒化シリコン層は窒化酸化シリコン層でも構わない。酸化シリコン層は、欠陥密度の小さい酸化シリコン層を用いると好ましい。具体的には、ＥＳＲにてｇ値が２．００１の信号に由来するスピンの密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下である酸化シリコン層を用いる。窒化シリコン層は水素およびアンモニアの放出量が少ない窒化シリコン層を用いる。水素、アンモニアの放出量は、ＴＤＳ分析にて測定すればよい。また、窒化シリコン層は、水素、水および酸素を透過しない、またはほとんど透過しない窒化シリコン層を用いる。
または、下地絶縁膜４０２は、例えば、１層目を窒化シリコン層とし、２層目を第１の酸化シリコン層とし、３層目を第２の酸化シリコン層とした多層膜とすればよい。この場合、第１の酸化シリコン層または／および第２の酸化シリコン層は酸化窒化シリコン層でも構わない。また、窒化シリコン層は窒化酸化シリコン層でも構わない。第１の酸化シリコン層は、欠陥密度の小さい酸化シリコン層を用いると好ましい。具体的には、ＥＳＲにてｇ値が２．００１の信号に由来するスピンの密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下である酸化シリコン層を用いる。第２の酸化シリコン層は、過剰酸素を含む酸化シリコン層を用いる。窒化シリコン層は水素およびアンモニアの放出量が少ない窒化シリコン層を用いる。また、窒化シリコン層は、水素、水および酸素を透過しない、またはほとんど透過しない窒化シリコン層を用いる。
ゲート絶縁膜４１２および下地絶縁膜４０２の少なくとも一方が過剰酸素を含む絶縁膜を含む場合、酸化物半導体層４０６ｂの酸素欠損などに起因する欠陥準位密度を低減することができる。
以上のようにして構成されたトランジスタは、チャネルを形成する領域が保護されていることにより、安定した電気特性を有するトランジスタとなる。または、オフ時の電流の小さいトランジスタとなる。または、エンハンスメント型であるトランジスタとなる。または、高い電界効果移動度を有するトランジスタとなる。または、少ない工程数でトランジスタを提供することができる。または、歩留まり高くトランジスタを提供することができる。
＜２−４．トランジスタ構造（２）の作製方法＞
ここで、トランジスタの作製方法について図１１および図１２を用いて説明する。
まずは、基板４００を準備する。
次に、下地絶縁膜４０２を成膜する（図１１（Ａ）参照。）。下地絶縁膜４０２は、下地絶縁膜４０２として示した絶縁膜をスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、酸化物半導体層４０６ａ１となる酸化物半導体層を成膜する。酸化物半導体層４０６ａ１となる酸化物半導体層の成膜方法は、酸化物半導体層３０６ａ１についての記載を参照する。なお、酸化物半導体層４０６ａ１は、ＣＡＡＣ−ＯＳ、微結晶または非晶質となるように成膜する。酸化物半導体層４０６ａ１がＣＡＡＣ−ＯＳ、微結晶または非晶質であると、酸化物半導体層４０６ａ１上に形成する酸化物半導体層がＣＡＡＣ−ＯＳとなりやすい。
次に、酸化物半導体層４０６ｂ１となる酸化物半導体層を成膜する。酸化物半導体層４０６ｂ１となる酸化物半導体層の成膜方法は、酸化物半導体層３０６ｂ１についての記載を参照する。
次に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。第１の加熱処理の雰囲気は、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気、または減圧状態で行う。または、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、酸化物半導体層４０６ａ１となる酸化物半導体層の結晶性を高め、さらに下地絶縁膜４０２または／および酸化物半導体層４０６ａ１となる酸化物半導体層から水素や水などの不純物を除去することができる。また、第１の加熱処理によって、酸化物半導体層４０６ａ１の欠陥準位密度を低減できる。従って、第１の加熱処理のような処理を、酸化物半導体層の欠陥準位密度を低減する処理と言い換えることができる場合がある。
次に、酸化物半導体層４０６ａ１となる酸化物半導体層、および酸化物半導体層４０６ｂとなる酸化物半導体層の一部をエッチングし、酸化物半導体層４０６ａ１および酸化物半導体層４０６ｂ１を含む多層膜を形成する（図１１（Ｂ）参照。）。
次に、ソース電極４１６ａおよびドレイン電極４１６ｂとなる導電膜を成膜する。ソース電極４１６ａおよびドレイン電極４１６ｂとなる導電膜の成膜方法は、ソース電極３１６ａおよびドレイン電極３１６ｂについての記載を参照する。
次に、ソース電極４１６ａおよびドレイン電極４１６ｂとなる導電膜の一部をエッチングし、ソース電極４１６ａおよびドレイン電極４１６ｂを形成する。当該エッチング時、または当該エッチング後に、モデルＡ乃至モデルＢとして示した方法によって、ソース電極４１６ａおよびドレイン電極４１６ｂと重ならない領域の酸化物半導体層４０６ａ１および酸化物半導体層４０６ｂ１をエッチングすることができる。ソース電極４１６ａおよびドレイン電極４１６ｂと重ならない領域がエッチングされることで、酸化物半導体層４０６ａ１および酸化物半導体層４０６ｂ１は、それぞれ酸化物半導体層４０６ａおよび酸化物半導体層４０６ｂとなる（図１１（Ｃ）参照。）。
次に、第２の加熱処理を行うと好ましい。第２の加熱処理は、第１の加熱処理の記載を参照して行えばよい。第２の加熱処理により、酸化物半導体層４０６ａから水素や水などの不純物を除去することができる。水素は酸化物半導体層４０６ａ中で特に移動しやすいため、第２の加熱処理によって低減しておくと、酸化物半導体層４０６ａの欠陥準位密度を小さくすることができる。従って、トランジスタに安定した電気特性を付与することができる。
次に、ゲート絶縁膜４１２を成膜する（図１２（Ａ）参照。）。ゲート絶縁膜４１２の成膜方法は、ゲート絶縁膜３１２についての記載を参照する。
次に、ゲート電極４０４となる導電膜を成膜する。ゲート電極４０４となる導電膜の成膜方法は、ゲート電極３０４となる導電膜についての記載を参照する。
次に、ゲート電極４０４となる導電膜の一部をエッチングし、ゲート電極４０４を形成する（図１２（Ｂ）参照。）。
次に、絶縁膜４１８を成膜する（図１２（Ｃ）参照。）。絶縁膜４１８の成膜方法は、絶縁膜３１８についての記載を参照する。
次に、第３の加熱処理を行うと好ましい。第３の加熱処理は、第１の加熱処理の記載を参照して行えばよい。第３の加熱処理により、下地絶縁膜４０２、ゲート絶縁膜４１２、絶縁膜４１８の少なくともいずれか一以上から過剰酸素が放出され、酸化物半導体層４０６ａの酸素欠損などに起因する欠陥準位密度を低減することがある。なお、酸化物半導体層４０６ａ中では、酸素欠損が隣接する酸素原子を捕獲していくことで、見かけ上移動することがある。
以上のようにして、ＴＧＴＣ構造のトランジスタを作製することができる。
当該トランジスタは、チャネルを形成する領域が保護されていることにより、安定した電気特性を有するトランジスタとなる。または、オフ時の電流の小さいトランジスタとなる。または、エンハンスメント型であるトランジスタとなる。または、高い電界効果移動度を有するトランジスタとなる。または、少ない工程数でトランジスタを提供することができる。または、歩留まり高くトランジスタを提供することができる。
＜３．応用製品について＞
以下では、上述したトランジスタを用いた応用製品について説明する。
＜３−１．表示装置＞
本項では、上述したトランジスタを適用した表示装置について説明する。
表示装置に設けられる表示素子としては液晶素子（液晶表示素子ともいう。）、発光素子（発光表示素子ともいう。）などを用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬなどを含む。また、電子インク、電気泳動素子など、電気的作用によりコントラストが変化する表示媒体も表示素子として適用することができる。以下では、表示装置の一例としてＥＬ素子を用いた表示装置および液晶素子を用いた表示装置について説明する。
なお、以下に示す表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣなどを実装した状態にあるモジュールとを含む。
また、以下に示す表示装置は画像表示デバイスおよび光源（照明装置含む）を含む。また、コネクター、例えばＦＰＣ、ＴＣＰが取り付けられたモジュール、ＴＣＰの先にプリント配線板が設けられたモジュールまたは表示素子にＣＯＧ方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
＜３−１−１．ＥＬ表示装置＞
まずはＥＬ素子を用いた表示装置（ＥＬ表示装置ともいう。）について説明する。
図２０は、ＥＬ表示装置の画素の回路図の一例である。
なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一態様が明確であり、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先が複数のケース考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。従って、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。
なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能を特定すれば、発明の一態様が明確であり、本明細書等に記載されていると判断することが可能な場合がある。従って、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
図２０に示すＥＬ表示装置は、スイッチ素子７４３と、トランジスタ７４１と、キャパシタ７４２と、発光素子７１９と、を有する。
なお、図２０などは、回路構成の一例であるため、さらに、トランジスタを追加して設けることが可能である。逆に、図２０の各ノードにおいて、追加してトランジスタ、スイッチ、受動素子などを設けないようにすることも可能である。例えば、ｎｏｄｅＡ、ｎｏｄｅＢ、ｎｏｄｅＣ、ｎｏｄｅＤ、ｎｏｄｅＥ、ｎｏｄｅＦ、または／および、ｎｏｄｅＧにおいて、直接的に接続されたトランジスタを、これ以上は設けないようにすることが可能である。従って、例えば、ｎｏｄｅＣにおいて、直接的に接続されているトランジスタはトランジスタ７４１のみであり、他のトランジスタはｎｏｄｅＣと直接的に接続されていない、というような構成にすることが可能である。
トランジスタ７４１のゲートはスイッチ素子７４３の一端およびキャパシタ７４２の一端と電気的に接続される。トランジスタ７４１のソースは発光素子７１９の一端と電気的に接続される。トランジスタ７４１のドレインはキャパシタ７４２の他端と電気的に接続され、電源電位ＶＤＤが与えられる。スイッチ素子７４３の他端は信号線７４４と電気的に接続される。発光素子７１９の他端は定電位が与えられる。なお、定電位は接地電位ＧＮＤまたはそれより小さい電位とする。
なお、トランジスタ７４１は、上述した酸化物半導体層を含む多層膜を用いたトランジスタを用いる。当該トランジスタは、安定した電気特性を有する。そのため、表示品位の高いＥＬ表示装置とすることができる。
スイッチ素子７４３としては、トランジスタを用いると好ましい。トランジスタを用いることで、画素の面積を小さくでき、解像度の高いＥＬ表示装置とすることができる。また、スイッチ素子７４３として、上述した酸化物半導体層を含む多層膜を用いたトランジスタを用いてもよい。スイッチ素子７４３として当該トランジスタを用いることで、トランジスタ７４１と同一工程によってスイッチ素子７４３を作製することができ、ＥＬ表示装置の生産性を高めることができる。
図２１（Ａ）は、ＥＬ表示装置の上面図である。ＥＬ表示装置は、基板３００と、基板７００と、シール材７３４と、駆動回路７３５と、駆動回路７３６と、画素７３７と、ＦＰＣ７３２と、を有する。シール材７３４は、画素７３７、駆動回路７３５および駆動回路７３６を囲むように基板３００と基板７００との間に設けられる。なお、駆動回路７３５または／および駆動回路７３６をシール材７３４の外側に設けても構わない。
図２１（Ｂ）は、図２１（Ａ）の一点鎖線Ｍ−Ｎに対応するＥＬ表示装置の断面図である。ＦＰＣ７３２は、端子７３１を介して配線７３３ａと接続される。なお、配線７３３ａは、ゲート電極３０４と同じ工程で形成された層である。
なお、図２１（Ｂ）は、トランジスタ７４１とキャパシタ７４２とが、同一平面に設けられた例を示す。このような構造とすることで、キャパシタ７４２をトランジスタ７４１のゲート電極、ゲート絶縁膜およびソース電極（ドレイン電極）と同一平面に作製することができる。このように、トランジスタ７４１とキャパシタ７４２とを同一平面に設けることにより、ＥＬ表示装置の作製工程を短縮化し、生産性を高めることができる。
図２１（Ｂ）では、トランジスタ７４１として、図６に示したトランジスタを適用した例を示す。そのため、トランジスタ７４１の各構成のうち、以下で特に説明しないものについては、図６についての記載を参照する。
トランジスタ７４１およびキャパシタ７４２上には、絶縁膜７２０が設けられる。
ここで、絶縁膜７２０および絶縁膜３１８には、トランジスタ７４１のソース電極３１６ａに達する開口部が設けられる。
絶縁膜７２０上には、電極７８１が設けられる。電極７８１は、絶縁膜７２０および絶縁膜３１８に設けられた開口部を介してトランジスタ７４１のソース電極３１６ａと接する。
電極７８１上には、電極７８１に達する開口部を有する隔壁７８４が設けられる。
隔壁７８４上には、隔壁７８４に設けられた開口部で電極７８１と接する発光層７８２が設けられる。
発光層７８２上には、電極７８３が設けられる。
電極７８１、発光層７８２および電極７８３の重なる領域が、発光素子７１９となる。
なお、絶縁膜７２０は、絶縁膜３１８の記載を参照する。または、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂などの樹脂膜を用いても構わない。
なお、アクリル樹脂は、水の吸収が少なく、また水の放出が少ないアクリル樹脂を用いると好ましい。
発光層７８２は、一層に限定されず、複数種の発光層などを積層して設けてもよい。例えば、図２１（Ｃ）に示すような構造とすればよい。図２１（Ｃ）は、中間層７８５ａ、発光層７８６ａ、中間層７８５ｂ、発光層７８６ｂ、中間層７８５ｃ、発光層７８６ｃおよび中間層７８５ｄの順番で積層した構造である。このとき、発光層７８６ａ、発光層７８６ｂおよび発光層７８６ｃに適切な発光色の発光層を用いると演色性の高い、または発光効率の高い、発光素子７１９を形成することができる。
発光層を複数種積層して設けることで、白色光を得てもよい。図２１（Ｂ）には示さないが、白色光を着色層を介して取り出す構造としても構わない。
ここでは発光層を３層および中間層を４層設けた構造を示しているが、これに限定されるものではなく、適宜発光層の数および中間層の数を変更することができる。例えば、中間層７８５ａ、発光層７８６ａ、中間層７８５ｂ、発光層７８６ｂおよび中間層７８５ｃのみで構成することもできる。また、中間層７８５ａ、発光層７８６ａ、中間層７８５ｂ、発光層７８６ｂ、発光層７８６ｃおよび中間層７８５ｄで構成し、中間層７８５ｃを省いた構造としても構わない。
また、中間層は、正孔注入層、正孔輸送層、電子輸送層および電子注入層などを積層構造で用いることができる。なお、中間層は、これらの層を全て備えなくてもよい。これらの層は適宜選択して設ければよい。なお、同様の機能を有する層を重複して設けてもよい。また、中間層としてキャリア発生層のほか、電子リレー層などを適宜加えてもよい。
電極７８１は、可視光透過性を有する導電膜を用いればよい。可視光透過性を有するとは、可視光領域（例えば４００ｎｍ以上８００ｎｍ以下の波長範囲）における平均の透過率が７０％以上、特に８０％以上であることをいう。
電極７８１としては、例えば、Ｉｎ−Ｚｎ−Ｗ酸化物膜、Ｉｎ−Ｓｎ酸化物膜、Ｉｎ−Ｚｎ酸化物膜、酸化インジウム膜、酸化亜鉛膜および酸化スズ膜などの酸化物膜を用いればよい。また、前述の酸化物膜は、Ａｌ、Ｇａ、Ｓｂ、Ｆなどが微量添加されてもよい。また、光を透過する程度の金属薄膜（好ましくは、５ｎｍ以上３０ｎｍ以下程度）を用いることもできる。例えば５ｎｍの膜厚を有するＡｇ膜、Ｍｇ膜またはＡｇ−Ｍｇ合金膜を用いてもよい。
または、電極７８１は、可視光を効率よく反射する膜が好ましい。電極７８１は、例えば、リチウム、アルミニウム、チタン、マグネシウム、ランタン、銀、シリコンまたはニッケルを含む膜を用いればよい。
電極７８３は、電極７８１として示した膜から選択して用いることができる。ただし、電極７８１が可視光透過性を有する場合は、電極７８３が可視光を効率よく反射すると好ましい。また、電極７８１が可視光を効率よく反射する場合は、電極７８３が可視光透過性を有すると好ましい。
なお、電極７８１および電極７８３を図２１（Ｂ）に示す構造で設けているが、電極７８１と電極７８３を入れ替えても構わない。アノードとして機能する電極には、仕事関数の大きい導電膜を用いることが好ましく、カソードとして機能する電極には仕事関数の小さい導電膜を用いることが好ましい。ただし、アノードと接してキャリア発生層を設ける場合には、仕事関数を考慮せずに様々な導電膜をアノードに用いることができる。
隔壁７８４は、絶縁膜３１８の記載を参照する。または、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂などの樹脂膜を用いても構わない。
発光素子７１９と接続するトランジスタ７４１は、安定した電気特性を有する。そのため、表示品位の高いＥＬ表示装置を提供することができる。
図２２（Ａ）および図２２（Ｂ）は、図２１（Ｂ）と一部が異なるＥＬ表示装置の断面図の一例である。具体的には、ＦＰＣ７３２と接続する配線が異なる。図２２（Ａ）では、端子７３１を介してＦＰＣ７３２と配線７３３ｂが接続している。配線７３３ｂは、ソース電極３１６ａおよびドレイン電極３１６ｂと同じ工程で形成された層である。図２２（Ｂ）では、端子７３１を介してＦＰＣ７３２と配線７３３ｃが接続している。配線７３３ｃは、電極７８１と同じ工程で形成された層である。
＜３−１−２．液晶表示装置＞
次に、液晶素子を用いた表示装置（液晶表示装置ともいう。）について説明する。
図２３は、液晶表示装置の画素の構成例を示す回路図である。図２３に示す画素７５０は、トランジスタ７５１と、キャパシタ７５２と、一対の電極間に液晶の充填された素子（以下液晶素子ともいう）７５３とを有する。
トランジスタ７５１では、ソースおよびドレインの一方が信号線７５５に電気的に接続され、ゲートが走査線７５４に電気的に接続されている。
キャパシタ７５２では、一方の電極がトランジスタ７５１のソースおよびドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。
液晶素子７５３では、一方の電極がトランジスタ７５１のソースおよびドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。なお、上述のキャパシタ７５２の他方の電極が電気的に接続する配線に与えられる共通電位と、液晶素子７５３の他方の電極に与えられる共通電位とが異なる電位であってもよい。
なお、液晶表示装置も、上面図はＥＬ表示装置と概略同様である。図２１（Ａ）の一点鎖線Ｍ−Ｎに対応する液晶表示装置の断面図を図２４（Ａ）に示す。図２４（Ａ）において、ＦＰＣ７３２は、端子７３１を介して配線７３３ａと接続される。なお、配線７３３ａは、ゲート電極３０４と同じ工程で形成された層である。
図２４（Ａ）には、トランジスタ７５１とキャパシタ７５２とが、同一平面に設けられた例を示す。このような構造とすることで、キャパシタ７５２をトランジスタ７５１のゲート電極、ゲート絶縁膜およびソース電極（ドレイン電極）と同一平面に作製することができる。このように、トランジスタ７５１とキャパシタ７５２とを同一平面に設けることにより、液晶表示装置の作製工程を短縮化し、生産性を高めることができる。
トランジスタ７５１としては、上述したトランジスタを適用することができる。図２４（Ａ）においては、図６に示したトランジスタを適用した例を示す。そのため、トランジスタ７５１の各構成のうち、以下で特に説明しないものについては、図６についての記載を参照する。
なお、トランジスタ７５１は極めてオフ電流の小さいトランジスタとすることができる。従って、キャパシタ７５２に保持された電荷がリークしにくく、長期間に渡って液晶素子７５３に印加される電圧を維持することができる。そのため、動きの少ない動画や静止画の表示の際に、トランジスタ７５１をオフ状態とすることで、トランジスタ７５１の動作のための電力が不要となり、消費電力の小さい液晶表示装置とすることができる。
トランジスタ７５１およびキャパシタ７５２上には、絶縁膜７２１が設けられる。
ここで、絶縁膜７２１および絶縁膜３１８には、トランジスタ７５１のドレイン電極３１６ｂに達する開口部が設けられる。
絶縁膜７２１上には、電極７９１が設けられる。電極７９１は、絶縁膜７２１および絶縁膜３１８に設けられた開口部を介してトランジスタ７５１のドレイン電極３１６ｂと接する。
電極７９１上には、配向膜として機能する絶縁膜７９２が設けられる。
絶縁膜７９２上には、液晶層７９３が設けられる。
液晶層７９３上には、配向膜として機能する絶縁膜７９４が設けられる。
絶縁膜７９４上には、スペーサ７９５が設けられる。
スペーサ７９５および絶縁膜７９４上には、電極７９６が設けられる。
電極７９６上には、基板７９７が設けられる。
なお、絶縁膜７２１は、絶縁膜３１８の記載を参照する。または、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂などの樹脂膜を用いても構わない。
液晶層７９３は、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶などを用いればよい。これらの液晶は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相などを示す。
なお、液晶層７９３として、ブルー相を示す液晶を用いてもよい。その場合、配向膜として機能する絶縁膜７９２および絶縁膜７９４を設けない構成とすればよい。
電極７９１は、可視光透過性を有する導電膜を用いればよい。
電極７９１としては、例えば、Ｉｎ−Ｚｎ−Ｗ酸化物膜、Ｉｎ−Ｓｎ酸化物膜、Ｉｎ−Ｚｎ酸化物膜、酸化インジウム膜、酸化亜鉛膜および酸化スズ膜などの酸化物膜を用いればよい。また、前述の酸化物膜は、Ａｌ、Ｇａ、Ｓｂ、Ｆなどが微量添加されてもよい。また、光を透過する程度の金属薄膜（好ましくは、５ｎｍ以上３０ｎｍ以下程度）を用いることもできる。
または、電極７９１は、可視光を効率よく反射する膜が好ましい。電極７９１は、例えば、アルミニウム、チタン、クロム、銅、モリブデン、銀、タンタルまたはタングステンを含む膜を用いればよい。
電極７９６は、電極７９１として示した膜から選択して用いることができる。ただし、電極７９１が可視光透過性を有する場合は、電極７９６が可視光を効率よく反射すると好ましい。また、電極７９１が可視光を効率よく反射する場合は、電極７９６が可視光透過性を有すると好ましい。
なお、電極７９１および電極７９６を図２４（Ａ）に示す構造で設けているが、電極７９１と電極７９６を入れ替えても構わない。
絶縁膜７９２および絶縁膜７９４は、有機化合物または無機化合物から選択して用いればよい。
スペーサ７９５は、有機化合物または無機化合物から選択して用いればよい。なお、スペーサ７９５の形状は、柱状、球状など様々にとることができる。
電極７９１、絶縁膜７９２、液晶層７９３、絶縁膜７９４および電極７９６の重なる領域が、液晶素子７５３となる。
基板７９７は、ガラス、樹脂または金属などを用いればよい。基板７９７は可とう性を有してもよい。
図２４（Ｂ）および図２４（Ｃ）は、図２４（Ａ）と一部が異なる液晶表示装置の断面図の一例である。具体的には、ＦＰＣ７３２と接続する配線が異なる。図２４（Ｂ）では、端子７３１を介してＦＰＣ７３２と配線７３３ｂが接続している。配線７３３ｂは、ソース電極３１６ａおよびドレイン電極３１６ｂと同じ工程で形成された層である。図２４（Ｃ）では、端子７３１を介してＦＰＣ７３２と配線７３３ｃが接続している。配線７３３ｃは、電極７９１と同じ工程で形成された層である。
液晶素子７５３と接続するトランジスタ７５１は、安定した電気特性を有する。そのため、表示品位の高い液晶表示装置を提供することができる。また、トランジスタ７５１はオフ電流を極めて小さくできるため、消費電力の小さい液晶表示装置を提供することができる。
以下に液晶の動作モードについて例に挙げて説明する。なお、液晶表示装置には、液晶の駆動方法に、基板に対して直交に電圧を印加する縦電界方式、基板に対して平行に電圧を印加する横電界方式がある。
まず図２５（Ａ１）および（Ａ２）に、ＴＮモードの液晶表示装置の画素構成を説明する断面模式図を示す。
互いに対向するように配置された基板３１０１および基板３１０２に、液晶層３１００が挟持されている。また、基板３１０１側に偏光板３１０３が形成され、基板３１０２側に偏光板３１０４が形成されている。偏光板３１０３の吸収軸と、偏光板３１０４の吸収軸は、クロスニコルの状態で配置されている。
なお図示しないが、バックライト等は、偏光板３１０４の外側に配置される。基板３１０１および基板３１０２上には、それぞれ電極３１０８および電極３１０９が設けられている。そして、バックライトと反対側、つまり視認側の電極である電極３１０８は、透光性を有するように形成する。
このような構成を有する液晶表示装置において、ノーマリホワイトモードの場合、電極３１０８および電極３１０９に電圧が印加（縦電界方式と呼ぶ）されると、図２５（Ａ１）に示すように、液晶分子３１０５は縦に並んだ状態となる。すると、バックライトからの光は偏光板３１０３を通過することができず、黒色表示となる。
そして図２５（Ａ２）に示すように、電極３１０８および電極３１０９の間に電圧が印加されていないときは、液晶分子３１０５は横に並び、平面内で捩れている状態となる。その結果、バックライトからの光は偏光板３１０３を通過することができ、白色表示となる。また、電極３１０８および電極３１０９に印加する電圧を調節することにより、階調を表現することができる。このようにして、所定の映像表示が行われる。
このとき、着色層を設けることにより、フルカラー表示を行うことができる。着色層は、基板３１０１側、または基板３１０２側のどちらに設けることもできる。
ＴＮモードに使用される液晶分子は、公知のものを使用すればよい。
図２５（Ｂ１）および（Ｂ２）に、ＶＡモードの液晶表示装置の画素構成を説明する断面模式図を示す。ＶＡモードは、無電界の時に液晶分子３１０５が基板に垂直となるように配向されているモードである。
図２５（Ａ１）および（Ａ２）と同様に、基板３１０１、および基板３１０２上には、それぞれ電極３１０８、電極３１０９が設けられている。そして、バックライトと反対側、つまり視認側の電極である電極３１０８は、透光性を有するように形成する。そして基板３１０１側には、偏光板３１０３が形成され、基板３１０２側に偏光板３１０４が形成されている。また、偏光板３１０３の吸収軸と、偏光板３１０４の吸収軸は、クロスニコルの状態で配置されている。
このような構成を有する液晶表示装置において、電極３１０８および電極３１０９に電圧が印加される（縦電界方式）と、図２５（Ｂ１）に示すように液晶分子３１０５は横に並んだ状態となる。すると、バックライトからの光は、偏光板３１０３を通過することができ、白色表示となる。
そして図２５（Ｂ２）に示すように、電極３１０８および電極３１０９の間に電圧が印加されていないときは、液晶分子３１０５は縦に並んだ状態となる。その結果、偏光板３１０４により偏光されたバックライトからの光は、液晶分子３１０５の複屈折の影響を受けることなくセル内を通過する。すると、偏光されたバックライトからの光は、偏光板３１０３を通過することができず、黒色表示となる。また、電極３１０８および電極３１０９に印加する電圧を調節することにより、階調を表現することができる。このようにして、所定の映像表示が行われる。
このとき、着色層を設けることにより、フルカラー表示を行うことができる。着色層は、基板３１０１側、または基板３１０２側のどちらに設けることもできる。
図２５（Ｃ１）および（Ｃ２）に、ＭＶＡモードの液晶表示装置の画素構成を説明する断面模式図を示す。ＭＶＡモードは一画素を複数に分割し、それぞれの部分の配向方向を異ならせて、視野角依存性を互いに補償する方法である。図２５（Ｃ１）に示すように、ＭＶＡモードでは、電極３１０８および電極３１０９上に配向制御用に断面が三角の突起物３１５８および突起物３１５９が設けられている。なお、他の構成はＶＡモードと同様である。
電極３１０８および電極３１０９に電圧が印加される（縦電界方式）と、図２５（Ｃ１）に示すように液晶分子３１０５は突起物３１５８および３１５９の面に対して液晶分子３１０５の長軸が概ね垂直となるように配向する。すると、バックライトからの光は、偏光板３１０３を通過することができ、白色表示となる。
そして図２５（Ｃ２）に示すように、電極３１０８および電極３１０９の間に電圧が印加されていないときは、液晶分子３１０５は縦に並んだ状態となる。その結果、バックライトからの光は、偏光板３１０３を通過することができず、黒色表示となる。また、電極３１０８および電極３１０９に印加する電圧を調節することにより、階調を表現することができる。このようにして、所定の映像表示が行われる。
このとき、着色層を設けることにより、フルカラー表示を行うことができる。着色層は、基板３１０１側、または基板３１０２側のどちらに設けることもできる。
ＭＶＡモードの他の例を上面図および断面図を図２８に示す。図２８（Ａ）に示すように、電極３１０９ａ、電極３１０９ｂおよび電極３１０９ｃは、くの字（Ｖ字）のように屈曲したパターンに形成されている。図２８（Ｂ）で示すように、電極３１０９ａ、３１０９ｂ、３１０９ｃ上および電極３１０８上に配向膜である絶縁膜３１６２および絶縁膜３１６３がそれぞれが形成されている。電極３１０８上には突起物３１５８が電極３１０９ｂと重なるように形成されている。
図２６（Ａ１）および（Ａ２）に、ＯＣＢモードの液晶表示装置の画素構成を説明する断面模式図を示す。ＯＣＢモードは、液晶層内で液晶分子３１０５が視野角依存性を補償するように配向しており、これはベンド配向と呼ばれる。
図２５と同様に、基板３１０１および基板３１０２上には、それぞれ電極３１０８および電極３１０９が設けられている。そして、バックライトと反対側、つまり視認側の電極である電極３１０８は、透光性を有するように形成する。そして基板３１０１側には、偏光板３１０３が形成され、基板３１０２側に偏光板３１０４が形成されている。また、偏光板３１０３の吸収軸と、偏光板３１０４の吸収軸は、クロスニコルの状態で配置されている。
このような構成を有する液晶表示装置において、電極３１０８および電極３１０９に電圧が印加される（縦電界方式）と黒色表示が行われる。このとき液晶分子３１０５は、図２６（Ａ１）に示すように縦に並んだ状態となる。すると、バックライトからの光は、偏光板３１０３を通過することができず、黒色表示となる。
そして図２６（Ａ２）に示すように、電極３１０８および電極３１０９の間に電圧が印加されていないときは、液晶分子３１０５はベンド配向の状態となる。その結果、バックライトからの光は、偏光板３１０３を通過することができ、白色表示となる。また、電極３１０８および電極３１０９に印加する電圧を調節することにより、階調を表現することができる。このようにして、所定の映像表示が行われる。
このとき、着色層を設けることにより、フルカラー表示を行うことができる。着色層は、基板３１０１側、または基板３１０２側のどちらに設けることもできる。
このようなＯＣＢモードでは、液晶層内で液晶分子３１０５の配列により視野角依存性を補償できる。さらに、一対の積層された偏光子を含む層によりコントラスト比を高めることができる。
図２６（Ｂ１）および（Ｂ２）に、ＦＬＣモードおよびＡＦＬＣモードの液晶表示装置の画素構成を説明する断面模式図を示す。
図２５と同様に、基板３１０１、および基板３１０２上には、それぞれ電極３１０８、電極３１０９が設けられている。そして、バックライトと反対側、つまり視認側の電極である電極３１０８は、透光性を有するように形成する。そして基板３１０１側には、偏光板３１０３が形成され、基板３１０２側に偏光板３１０４が形成されている。また、偏光板３１０３の吸収軸と、偏光板３１０４の吸収軸は、クロスニコルの状態で配置されている。
このような構成を有する液晶表示装置において、電極３１０８および電極３１０９に電圧が印加（縦電界方式と呼ぶ）されると、液晶分子３１０５はラビング方向からずれた方向で横に並んでいる状態となる。その結果、バックライトからの光は、偏光板３１０３を通過することができ、白色表示となる。
そして図２６（Ｂ２）に示すように、電極３１０８および電極３１０９の間に電圧が印加されていないときは、液晶分子３１０５はラビング方向に沿って横に並んだ状態となる。すると、バックライトからの光は、偏光板３１０３を通過することができず、黒色表示となる。また、電極３１０８および電極３１０９に印加する電圧を調節することにより、階調を表現することができる。このようにして、所定の映像表示が行われる。
このとき、着色層を設けることにより、フルカラー表示を行うことができる。着色層は、基板３１０１側、または基板３１０２側のどちらに設けることもできる。
ＦＬＣモードおよびＡＦＬＣモードに使用される液晶分子は、公知のものを使用すればよい。
図２７（Ａ１）および（Ａ２）に、ＩＰＳモードの液晶表示装置の画素構成を説明する断面模式図を示す。ＩＰＳモードは、一方の基板側のみに設けた電極の横電界によって液晶分子３１０５を基板に対して平面内で回転させるモードである。
ＩＰＳモードは一方の基板に設けられた一対の電極により液晶を制御することを特徴とする。そのため、基板３１０２上に一対の電極３１５０および電極３１５１が設けられている。一対の電極３１５０および電極３１５１は、それぞれ透光性を有するとよい。そして基板３１０１側には、偏光板３１０３が形成され、基板３１０２側に偏光板３１０４が形成されている。また、偏光板３１０３の吸収軸と、偏光板３１０４の吸収軸は、クロスニコルの状態で配置されている。
このような構成を有する液晶表示装置において、一対の電極３１５０および電極３１５１に電圧が印加されると、図２７（Ａ１）に示すように液晶分子３１０５はラビング方向からずれた電気力線に沿って配向する。すると、バックライトからの光は、偏光板３１０３を通過することができ、白色表示となる。
そして図２７（Ａ２）に示すように、一対の電極３１５０および電極３１５１の間に電圧が印加されていないとき、液晶分子３１０５は、ラビング方向に沿って横に並んだ状態となる。その結果、バックライトからの光は、偏光板３１０３を通過することができず、黒色表示となる。また、一対の電極３１５０および電極３１５１の間に印加する電圧を調節することにより、階調を表現することができる。このようにして、所定の映像表示が行われる。
このとき、着色層を設けることにより、フルカラー表示を行うことができる。着色層は、基板３１０１側、または基板３１０２側のどちらに設けることもできる。
ＩＰＳモードで用いることできる一対の電極３１５０および電極３１５１の例を図２９に示す。図２９（Ａ）乃至図２９（Ｃ）の上面図に示すように、一対の電極３１５０および電極３１５１が互い違いとなるように形成されており、図２９（Ａ）では電極３１５０ａおよび電極３１５１ａはうねりを有する波状形状であり、図２９（Ｂ）では電極３１５０ｂおよび電極３１５１ｂは櫛歯状であり一部重なっている形状であり、図２９（Ｃ）では電極３１５０ｃおよび電極３１５１ｃは櫛歯状であり電極同士がかみ合うような形状である。
図２７（Ｂ１）および（Ｂ２）に、ＦＦＳモードの液晶表示装置の画素構成を説明する断面模式図を示す。ＦＦＳモードはＩＰＳモードと同じ横電界方式であるが、図２７（Ｂ１）および（Ｂ２）に示すように、電極３１５０上に絶縁膜３１５４を介して電極３１５１が形成される構造である。
一対の電極３１５０、電極３１５１は、それぞれ透光性を有するとよい。そして基板３１０１側には、偏光板３１０３が形成され、基板３１０２側に偏光板３１０４が形成されている。また、偏光板３１０３の吸収軸と、偏光板３１０４の吸収軸は、クロスニコルの状態で配置されている。
このような構成を有する液晶表示装置において、一対の電極３１５０、電極３１５１に電圧が印加されると、図２７（Ｂ１）に示すように液晶分子３１０５はラビング方向からずれた電気力線に沿って配向する。すると、バックライトからの光は、偏光板３１０３を通過することができ、白色表示となる。
そして図２７（Ｂ２）に示すように、一対の電極３１５０および電極３１５１の間に電圧が印加されていないとき、液晶分子３１０５は、ラビング方向に沿って横に並んだ状態となる。その結果、バックライトからの光は、偏光板３１０３を通過することができず、黒色表示となる。また、一対の電極３１５０および電極３１５１の間に印加する電圧を調節することにより、階調を表現することができる。このようにして、所定の映像表示が行われる。
このとき、着色層を設けることにより、フルカラー表示を行うことができる。着色層は、基板３１０１側、または基板３１０２側のどちらに設けることもできる。
ＦＦＳモードで用いることできる一対の電極３１５０および電極３１５１の例を図３０に示す。図３０（Ａ）乃至図３０（Ｃ）の上面図に示すように、電極３１５０上に様々なパターンに形成された電極３１５１が形成されており、図３０（Ａ）では電極３１５０ａ上の電極３１５１ａは屈曲したくの字（Ｖ字）形状であり、図３０（Ｂ）では電極３１５０ｂ上の電極３１５１ｂは櫛歯状で電極同士がかみ合うような形状であり、図３０（Ｃ）では電極３１５０ｃ上の電極３１５１ｃは櫛歯状の形状である。
ＩＰＳモードおよびＦＦＳモードに使用される液晶分子は、公知のものを使用すればよい。
また、これら以外にも、ＰＶＡモード、ＡＳＭモード、ＴＢＡモードなどの動作モードを適用することが可能である。
液晶表示装置において、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などは適宜設ける。例えば、偏光基板および位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
また、バックライトとして複数の発光ダイオード（ＬＥＤ）を用いて、時間分割表示方式（フィールドシーケンシャル駆動方式）を行うことも可能である。フィールドシーケンシャル駆動方式を適用することで、着色層を用いることなく、カラー表示を行うことができる。
上述したように、画素部における表示方式は、プログレッシブ方式やインターレース方式などを用いる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒは赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、ＲＧＢＷ（Ｗは白を表す）、またはＲＧＢに、イエロー、シアン、マゼンタなどを一色以上追加したものがある。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、本発明はカラー表示の液晶表示装置に限定されるものではなく、モノクロ表示の液晶表示装置に適用することもできる。
＜３−２．タッチセンサ＞
以下では、本発明の一態様に係る、被検知体の近接または接触を検知可能なセンサ（以降、タッチセンサと呼ぶ）の構成例について説明する。
タッチセンサとしては、静電容量方式、抵抗膜方式、表面弾性波方式、赤外線方式、光学方式など、様々な方式を用いることができる。
静電容量方式のタッチセンサとしては、代表的には表面型静電容量方式、投影型静電容量方式などがある。また、投影型静電容量方式としては、主に駆動方法の違いから、自己容量方式、相互容量方式などがある。ここで、相互容量方式を用いると、同時に多点を検出すること（多点検出）が可能となるため好ましい。
＜３−２−１．タッチセンサの検知方法の例＞
図３１（Ａ）、図３１（Ｂ）は、相互容量方式のタッチセンサの構成を示す模式図と、入出力波形の模式図である。タッチセンサは一対の電極を備え、これらの間に容量が形成されている。一対の電極のうち一方の電極に入力電圧が入力される。また、他方の電極に流れる電流（または、他方の電極の電位）を検出する検出回路を備える。
例えば図３１（Ａ）に示すように、入力電圧波形として矩形波を用いた場合、出力電流波形として鋭いピークを有する波形が検出される。
また図３１（Ｂ）に示すように、伝導性を有する被検知体が容量に近接または接触した場合、電極間の容量値が減少するため、これに応じて出力の電流値が減少する。
このように、入力電圧に対する出力電流（または電位）の変化を用いて、容量の変化を検出することにより、被検知体の近接、または接触を検知することができる。
＜３−２−２．タッチセンサの構成例＞
図３１（Ｃ）は、マトリクス状に配置された複数の容量を備えるタッチセンサの構成例を示す。
タッチセンサは、Ｘ方向（紙面横方向）に延在する複数の配線と、これら複数の配線と交差し、Ｙ方向（紙面縦方向）に延在する複数の配線とを有する。交差する２つの配線間には容量が形成される。
また、Ｘ方向に延在する配線には、入力電圧または共通電位（接地電位、基準電位を含む）のいずれか一方が入力される。また、Ｙ方向に延在する配線には、検出回路（例えば、ソースメータ、センスアンプなど）が電気的に接続され、当該配線に流れる電流（または電位）を検出することができる。
タッチセンサは、Ｘ方向に延在する複数の配線に対して順に入力電圧が入力されるように走査し、Ｙ方向に延在する配線に流れる電流（または電位）の変化を検出することで、被検知体の２次元的なセンシングが可能となる。
＜３−２−３．タッチパネルの構成例＞
以下では、複数の画素を有する表示部にタッチセンサを組み込んだタッチパネルの構成例について説明する。ここでは、画素に設けられる表示素子として、液晶素子を適用した例を示す。なお、画素に設けられる表示素子として、ＥＬ素子を適用しても構わない。
図３２（Ａ）は、本構成例で例示するタッチパネルの表示部に設けられる画素回路の一部における等価回路図である。
一つの画素は少なくともトランジスタ３５０３と液晶素子３５０４を有する。またトランジスタ３５０３のゲートに配線３５０１が、ソースまたはドレインの一方には配線３５０２が、それぞれ電気的に接続されている。
画素回路は、Ｘ方向に延在する複数の配線（例えば、配線３５１０＿１、配線３５１０＿２）と、Ｙ方向に延在する複数の配線（例えば、配線３５１１）を有し、これらは互いに交差して設けられ、その間に容量が形成される。
また、画素回路に設けられる画素のうち、一部の隣接する複数の画素は、それぞれに設けられる液晶素子の一方の電極が電気的に接続され、一つのブロックを形成する。当該ブロックは、島状のブロック（例えば、ブロック３５１５＿１、ブロック３５１５＿２）と、Ｙ方向に延在するライン状のブロック（例えば、ブロック３５１６）の、２種類に分類される。
Ｘ方向に延在する配線３５１０＿１（または３５１０＿２）は、島状のブロック３５１５＿１（またはブロック３５１５＿２）と電気的に接続される。なお、図示しないが、Ｘ方向に延在する配線３５１０＿１は、ライン状のブロックを介してＸ方向に沿って不連続に配置される複数の島状のブロック３５１５＿１を電気的に接続する。また、Ｙ方向に延在する配線３５１１は、ライン状のブロック３５１６と電気的に接続される。
図３２（Ｂ）は、Ｘ方向に延在する複数の配線３５１０と、Ｙ方向に延在する複数の配線３５１１の接続関係を示した等価回路図である。Ｘ方向に延在する配線３５１０の各々には、入力電圧または共通電位を入力することができる。また、Ｙ方向に延在する配線３５１１の各々には接地電位を入力する、または配線３５１１と検出回路と電気的に接続することができる。
＜３−２−４．タッチパネルの動作例＞
以下、図３３および図３４を用いて、上述したタッチパネルの動作について説明する。
図３４に示すように、１フレーム期間を書き込み期間と、検知期間とに分ける。書き込み期間は画素への画像データの書き込みを行う期間であり、配線３５１０（ゲート線ともいう）が順次選択される。一方、検知期間は、タッチセンサによるセンシングを行う期間であり、Ｘ方向に延在する配線３５１０が順次選択され、入力電圧が入力される。
図３３（Ａ）は、書き込み期間における等価回路図である。書き込み期間では、Ｘ方向に延在する配線３５１０と、Ｙ方向に延在する配線３５１１の両方に、共通電位が入力される。
図３３（Ｂ）は、検知期間のある時点における等価回路図である。検知期間では、Ｙ方向に延在する配線３５１１の各々は、検出回路と電気的に接続する。また、Ｘ方向に延在する配線３５１０のうち、選択されたものには入力電圧が入力され、それ以外のものには共通電位が入力される。
このように、画像の書き込み期間とタッチセンサによるセンシングを行う期間とを、独立して設けることが好ましい。これにより、画素の書き込み時のノイズに起因するタッチセンサの感度の低下を抑制することができる。
＜３−２−５．画素構成例＞
以下では、上記タッチパネルに用いることのできる画素の構成例について説明する。
図３５（Ａ）は、液晶表示装置のＦＦＳモードが適用された画素の一部を示す断面概略図である。
画素は、トランジスタ３５２１と、電極３５２２と、電極３５２３と、液晶３５２４と、カラーフィルタ３５２５と、を備える。開口部を有する電極３５２３はトランジスタ３５２１のソースまたはドレインの一方に電気的に接続される。また、電極３５２３は絶縁膜を介して電極３５２２上に設けられる。電極３５２３と電極３５２２は、それぞれ液晶素子の一方の電極として機能し、これらの間に異なる電位を与えることで、液晶の配向を制御することができる。
例えば電極３５２２を、上述の配線３５１０または配線３５１１に電気的に接続することにより、上述タッチパネルの画素を構成することができる。
なお、電極３５２２を電極３５２３上に設けることもできる。その場合は電極３５２２を、開口部を有する形状とし、絶縁膜を介して電極３５２３上に設ければよい。
図３５（Ｂ）は、液晶表示装置のＩＰＳモードが適用された画素の一部を示す断面概略図である。
画素に設けられる電極３５２３と電極３５２２はいずれもくし歯状の形状を有し、互いにかみ合うように、かつ離間して同一平面上に設けられている。
例えば電極３５２２を、上述の配線３５１０または配線３５１１に電気的に接続することにより、上述したタッチパネルの画素を構成することができる。
図３５（Ｃ）は、液晶表示装置のＶＡモードが適用された画素の一部を示す断面概略図である。
電極３５２２は、液晶３５２４を介して電極３５２３と対向するように設けられている。また電極３５２２と重ねて配線３５２６が設けられている。配線３５２６は、例えば図３５（Ｃ）に示す画素が属するブロックと、該ブロックとは異なるブロック間を電気的に接続するために設けることができる。
例えば電極３５２２を、上述の配線３５１０または配線３５１１に電気的に接続することにより、上述したタッチパネルの画素を構成することができる。
＜３−３．マイクロコンピュータ＞
上述したトランジスタは、さまざまな電子機器に搭載されるマイクロコンピュータに適用することができる。
以下では、マイクロコンピュータを搭載した電子機器の例として火災報知器の構成および動作について、図３６、図３７、図３８および図３９（Ａ）を用いて説明する。
なお、本明細書中において、火災報知器とは、火災の発生を急報する装置全般を示すものであり、例えば、住宅用火災警報器や、自動火災報知設備や、当該自動火災報知設備に用いられる火災感知器なども火災報知器に含むものとする。
図３６に示す警報装置は、マイクロコンピュータ５００を少なくとも有する。ここで、マイクロコンピュータ５００は、警報装置の内部に設けられている。マイクロコンピュータ５００は、高電位電源線ＶＤＤと電気的に接続されたパワーゲートコントローラ５０３と、高電位電源線ＶＤＤおよびパワーゲートコントローラ５０３と電気的に接続されたパワーゲート５０４と、パワーゲート５０４と電気的に接続されたＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）５０５と、パワーゲート５０４およびＣＰＵ５０５と電気的に接続された検出部５０９と、が設けられる。また、ＣＰＵ５０５には、揮発性記憶部５０６と不揮発性記憶部５０７と、が含まれる。
また、ＣＰＵ５０５は、インターフェース５０８を介してバスライン５０２と電気的に接続されている。インターフェース５０８もＣＰＵ５０５と同様にパワーゲート５０４と電気的に接続されている。インターフェース５０８のバス規格としては、例えば、Ｉ２Ｃバスなどを用いることができる。また、警報装置には、インターフェース５０８を介してパワーゲート５０４と電気的に接続される発光素子５３０が設けられる。
発光素子５３０は指向性の強い光を放出するものが好ましく、例えば、有機ＥＬ素子、無機ＥＬ素子、ＬＥＤなどを用いることができる。
パワーゲートコントローラ５０３はタイマーを有し、当該タイマーに従ってパワーゲート５０４を制御する。パワーゲート５０４は、パワーゲートコントローラ５０３の制御に従って、ＣＰＵ５０５、検出部５０９およびインターフェース５０８に高電位電源線ＶＤＤから供給される電源を供給または遮断する。ここで、パワーゲート５０４としては、例えば、トランジスタなどのスイッチング素子を用いることができる。
このようなパワーゲートコントローラ５０３およびパワーゲート５０４を用いることにより、光量を測定する期間に検出部５０９、ＣＰＵ５０５およびインターフェース５０８への電源供給を行い、測定期間の合間には検出部５０９、ＣＰＵ５０５およびインターフェース５０８への電源供給を遮断することができる。このように警報装置を動作させることにより、上記の各構成に常時電源供給を行う場合より消費電力の低減を図ることができる。
また、パワーゲート５０４としてトランジスタを用いる場合、不揮発性記憶部５０７に用いられる、極めてオフ電流の低いトランジスタ、例えば上述した酸化物半導体層を含む多層膜を用いたトランジスタを用いることが好ましい。このようなトランジスタを用いることにより、パワーゲート５０４で電源を遮断する際にリーク電流を低減し、消費電力の低減を図ることができる。
警報装置に直流電源５０１を設け、直流電源５０１から高電位電源線ＶＤＤに電源を供給してもよい。直流電源５０１の高電位側の電極は、高電位電源線ＶＤＤと電気的に接続され、直流電源５０１の低電位側の電極は、低電位電源線ＶＳＳと電気的に接続される。低電位電源線ＶＳＳはマイクロコンピュータ５００に電気的に接続される。ここで、高電位電源線ＶＤＤは、高電位Ｈが与えられている。また、低電位電源線ＶＳＳは、例えば接地電位（ＧＮＤ）などの低電位Ｌが与えられている。
直流電源５０１として電池を用いる場合は、例えば、高電位電源線ＶＤＤと電気的に接続された電極と、低電位電源線ＶＳＳに電気的に接続された電極と、当該電池を保持することができる筐体と、を有する電池ケースを筐体に設ける構成とすればよい。なお、警報装置は、必ずしも直流電源５０１を設けなくてもよく、例えば、当該警報装置の外部に設けられた交流電源から配線を介して電源を供給する構成としてもよい。
また、上記電池として、二次電池、例えば、リチウムイオン二次電池（リチウムイオン蓄電池、リチウムイオン電池、またはリチウムイオンバッテリーとも呼ぶ。）を用いることもできる。また、当該二次電池を充電できるように太陽電池を設けることが好ましい。
検出部５０９は、異常に係る物理量を計測して計測値をＣＰＵ５０５に送信する。異常に係る物理量は、警報装置の用途によって異なり、火災報知器として機能する警報装置では、火災に係る物理量を計測する。故に、検出部５０９には、火災に係る物理量として光量を計測し、煙の存在を感知する。
検出部５０９は、パワーゲート５０４と電気的に接続された光センサ５１１と、パワーゲート５０４と電気的に接続されたアンプ５１２と、パワーゲート５０４およびＣＰＵ５０５と電気的に接続されたＡＤコンバータ５１３と、を有する。発光素子５３０、光センサ５１１、アンプ５１２およびＡＤコンバータ５１３は、パワーゲート５０４が検出部５０９に電源を供給したときに動作する。
図３７に警報装置の断面の一部を示す。ｐ型の半導体基板４０１に素子分離領域４０３を有し、ゲート絶縁膜４０７およびゲート電極４０９、ｎ型の不純物領域４１１ａ、ｎ型の不純物領域４１１ｂ、絶縁膜４１５および絶縁膜４１７を有するｎ型のトランジスタ５１９が形成されている。ｎ型のトランジスタ５１９は、単結晶シリコンなどの半導体を用いて形成されており、高速動作が可能である。従って、高速なアクセスが可能なＣＰＵの揮発性記憶部を形成することができる。
また、絶縁膜４１５および絶縁膜４１７の一部を選択的にエッチングした開口部にコンタクトプラグ４１９ａおよびコンタクトプラグ４１９ｂを形成し、絶縁膜４１７およびコンタクトプラグ４１９ａおよびコンタクトプラグ４１９ｂ上に溝部を有する絶縁膜４２１を設けている。また、絶縁膜４２１の溝部に配線４２３ａおよび配線４２３ｂを形成する。また、絶縁膜４２１、配線４２３ａおよび配線４２３ｂ上にスパッタリング法、ＣＶＤ法等により絶縁膜４２０を形成し、当該絶縁膜４２０上に、溝部を有する絶縁膜４２２を形成する。絶縁膜４２２の溝部に電極４２４を形成する。電極４２４は、第２のトランジスタ５１７のバックゲート電極として機能する電極である。このような電極４２４を設けることにより、第２のトランジスタ５１７のしきい値電圧の制御を行うことができる。
また、絶縁膜４２２および電極４２４上に、スパッタリング法、ＣＶＤ法等により、絶縁膜４２５を設けている。
絶縁膜４２５上には、第２のトランジスタ５１７と、光電変換素子５１４が設けられる。第２のトランジスタ５１７は、酸化物半導体層４０６ａおよび酸化物半導体層４０６ｂを含む多層膜４０６と、多層膜４０６上に接するソース電極４１６ａ、ドレイン電極４１６ｂと、ゲート絶縁膜４１２と、ゲート電極４０４と、絶縁膜４１８を含む。また、光電変換素子５１４と第２のトランジスタ５１７を覆う絶縁膜４４５が設けられ、絶縁膜４４５上にドレイン電極４１６ｂに接して配線４４９を有する。配線４４９は、第２のトランジスタ５１７のドレイン電極とｎ型のトランジスタ５１９のゲート電極４０９とを電気的に接続するノードとして機能する。
光センサ５１１は、光電変換素子５１４と、容量素子と、第１のトランジスタと、第２のトランジスタ５１７と、第３のトランジスタと、ｎ型のトランジスタ５１９と、を含む。ここで光電変換素子５１４としては、例えば、フォトダイオードなどを用いることができる。
光電変換素子５１４の端子の一方は、低電位電源線ＶＳＳと電気的に接続され、端子の他方は、第２のトランジスタ５１７のソース電極およびドレイン電極の一方に電気的に接続される。第２のトランジスタ５１７のゲート電極は、電荷蓄積制御信号Ｔｘが与えられ、ソース電極およびドレイン電極の他方は、容量素子の一対の電極の一方と、第１のトランジスタのソース電極およびドレイン電極の一方と、ｎ型のトランジスタ５１９のゲート電極と電気的に接続される（以下、当該ノードをノードＦＤと呼ぶ場合がある）。容量素子の一対の電極の他方は、低電位電源線ＶＳＳと電気的に接続される。第１のトランジスタのゲート電極は、リセット信号Ｒｅｓが与えられ、ソース電極およびドレイン電極の他方は、高電位電源線ＶＤＤと電気的に接続される。ｎ型のトランジスタ５１９のソース電極およびドレイン電極の一方は、第３のトランジスタのソース電極およびドレイン電極の一方と、アンプ５１２と電気的に接続される。また、ｎ型のトランジスタ５１９のソース電極およびドレイン電極の他方は、高電位電源線ＶＤＤと電気的に接続される。第３のトランジスタのゲート電極は、バイアス信号Ｂｉａｓが与えられ、ソース電極およびドレイン電極の他方は、低電位電源線ＶＳＳと電気的に接続される。
なお、容量素子は必ずしも設けなくてよく、例えば、ｎ型のトランジスタ５１９などの寄生容量が十分大きい場合、容量素子を設けない構成としてもよい。
また、第１のトランジスタおよび第２のトランジスタ５１７に、極めてオフ電流の低いトランジスタを用いることが好ましい。また、極めてオフ電流の低いトランジスタとしては、上述した酸化物半導体層を含む多層膜を用いたトランジスタを用いることが好ましい。このような構成とすることによりノードＦＤの電位を長時間保持することが可能となる。
また、図３７に示す構成は、第２のトランジスタ５１７と電気的に接続して、絶縁膜４２５上に光電変換素子５１４が設けられている。
光電変換素子５１４は、絶縁膜４２５上に設けられた半導体膜４６０と、半導体膜４６０上に接して設けられたソース電極４１６ａ、電極４１６ｃと、を有する。ソース電極４１６ａは第２のトランジスタ５１７のソース電極またはドレイン電極として機能する電極であり、光電変換素子５１４と第２のトランジスタ５１７とを電気的に接続している。
半導体膜４６０、ソース電極４１６ａおよび電極４１６ｃ上には、ゲート絶縁膜４１２、絶縁膜４１８および絶縁膜４４５が設けられている。また、絶縁膜４４５上に配線４５６が設けられており、ゲート絶縁膜４１２、絶縁膜４１８および絶縁膜４４５に設けられた開口を介して電極４１６ｃと接する。
電極４１６ｃは、ソース電極４１６ａおよびドレイン電極４１６ｂと、配線４５６は、配線４４９と同様の工程で形成することができる。
半導体膜４６０としては、光電変換を行うことができる半導体膜を設ければよく、例えば、シリコンやゲルマニウムなどを用いることができる。半導体膜４６０にシリコンを用いた場合は、可視光を検知する光センサとして機能する。また、シリコンとゲルマニウムでは吸収できる電磁波の波長が異なるため、半導体膜４６０にゲルマニウムを用いる構成とすると、赤外線を検知するセンサとして用いることができる。
以上のように、マイクロコンピュータ５００に、光センサ５１１を含む検出部５０９を内蔵して設けることができるので、部品数を削減し、警報装置の筐体を縮小することができる。
上述したＩＣチップを含む火災報知器には、上述したトランジスタを用いた複数の回路を組み合わせ、それらを１つのＩＣチップに搭載したＣＰＵ５０５が用いられる。
＜３−３−１．ＣＰＵ＞
図３８は、上述したトランジスタを少なくとも一部に用いたＣＰＵの具体的な構成を示すブロック図である。
図３８（Ａ）に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、論理演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図３８（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
図３８（Ａ）に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、上述したトランジスタを用いることができる。
図３８（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。即ち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
電源停止に関しては、図３８（Ｂ）または図３８（Ｃ）に示すように、メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図３８（Ｂ）および図３８（Ｃ）の回路の説明を行う。
図３８（Ｂ）および図３８（Ｃ）は、メモリセルへの電源電位の供給を制御するスイッチング素子に、上述したトランジスタを用いた記憶装置である。
図３８（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、メモリセル１１４２を複数有するメモリセル群１１４３とを有している。具体的に、各メモリセル１１４２には、上述したトランジスタを用いることができる。メモリセル群１１４３が有する各メモリセル１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、メモリセル群１１４３が有する各メモリセル１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
図３８（Ｂ）では、スイッチング素子１１４１として、上述したトランジスタを用いており、該トランジスタは、そのゲート電極層に与えられる信号ＳｉｇＡによりスイッチングが制御される。
なお、図３８（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
また、図３８（Ｂ）では、スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていてもよい。
また、図３８（Ｃ）には、メモリセル群１１４３が有する各メモリセル１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。
＜３−３−２．設置例＞
図３９（Ａ）において、テレビジョン装置８０００は、筐体８００１に表示部８００２が組み込まれており、表示部８００２により映像を表示し、スピーカ部８００３から音声を出力することが可能である。上述のトランジスタを表示部８００２に用いることが可能である。
表示部８００２は、液晶表示装置、有機ＥＬ素子などの発光素子を各画素に備えた発光装置、電気泳動表示装置、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）などの、半導体表示装置を用いることができる。
また、テレビジョン装置８０００は、情報通信を行うためのＣＰＵや、メモリを備えていてもよい。ＣＰＵやメモリに、先に示したトランジスタ、記憶装置、またはＣＰＵを用いることによって省電力化を図ることができる。
図３９（Ａ）において、警報装置８１００は、住宅用火災警報器であり、検出部と、マイクロコンピュータ８１０１を有している。マイクロコンピュータ８１０１には、上述したトランジスタを用いたＣＰＵが含まれる。
図３９（Ａ）において、室内機８２００および室外機８２０４を有するエアコンディショナーには、上述したトランジスタを用いたＣＰＵが含まれる。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、ＣＰＵ８２０３等を有する。図３９（Ａ）において、ＣＰＵ８２０３が、室内機８２００に設けられている場合を例示しているが、ＣＰＵ８２０３は室外機８２０４に設けられていてもよい。または、室内機８２００と室外機８２０４の両方に、ＣＰＵ８２０３が設けられていてもよい。上述したトランジスタを用いたＣＰＵが含まれることで、エアコンディショナーを省電力化できる。
図３９（Ａ）において、電気冷凍冷蔵庫８３００には、上述したトランジスタを用いたＣＰＵが含まれる。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３０４等を有する。図３９（Ａ）では、ＣＰＵ８３０４が、筐体８３０１の内部に設けられている。上述したトランジスタを用いたＣＰＵが含まれることで、電気冷凍冷蔵庫８３００を省電力化できる。
図３９（Ｂ）および図３９（Ｃ）に、電気自動車の例を示す。電気自動車９７００には、二次電池９７０１が搭載されている。二次電池９７０１の電力は、制御回路９７０２により出力が調整されて、駆動装置９７０３に供給される。制御回路９７０２は、図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって制御される。上述したトランジスタを用いたＣＰＵが含まれることで、電気自動車９７００を省電力化できる。
駆動装置９７０３は、直流電動機もしくは交流電動機単体、または電動機と内燃機関と、を組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負荷情報など）の入力情報に基づき、制御回路９７０２に制御信号を出力する。制御回路９７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバータも内蔵される。
なお、本実施の形態は、基本原理の一例について述べたものである。従って、本実施の形態の一部または全部について、他の実施の形態の一部また全部と、自由に組み合わせることや、適用することや、置き換えて実施することができる。
本実施例では、酸化物半導体層をリン酸水溶液によってエッチングし、被処理面における組成の変化を調査した。
実施例試料は、ガラス基板と、ガラス基板上の厚さが３５ｎｍの第１の酸化物半導体層と、第１の酸化物半導体層上の厚さが２０ｎｍの第２の酸化物半導体層と、を有する。
第１の酸化物半導体層は、ターゲットとしてＩｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）を用いてスパッタリング法で成膜した。また、第２の酸化物半導体層は、ターゲットとしてＩｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）を用いてスパッタリング法で成膜した。
まず、実施例試料の表面に対し、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）によって組成を測定した。ＸＰＳは、ＰＨＩ社製ＱｕａｎｔｅｒａＳＸＭを用い、Ｘ線源としては単色化ＡｌＫα線（１４８６．６ｅＶ）を用いた。なお、検出領域は、直径が１００μｍの円形とした。このときの検出深さは、４ｎｍから５ｎｍ程度である。
次に、実施例試料をリン酸水溶液に１５秒間浸し、その後水洗し、乾燥した。リン酸水溶液は、８５ｗｅｉｇｈｔ％リン酸水溶液を、さらに１／１００まで希釈した水溶液を用いた。次に、実施例試料の表面に対し、ＸＰＳによって組成を測定した。
表１は、リン酸水溶液による処理前後の酸化物半導体層の組成（ａｔｏｍｉｃ％で表記。）である。なお、当該リン酸水溶液による処理では、第２の酸化物半導体層は１０ｎｍ以上残存するため、ＸＰＳによる組成分析には第１の酸化物半導体層の影響はほとんど生じない。
表１より、実施例試料の表面近傍（深さ４ｎｍから５ｎｍ程度）の組成は、リン酸水溶液で処理することにより、インジウム濃度が低くなることがわかった。また、リン濃度が高くなることがわかった。また、酸素濃度が高くなっていることがわかった。また、ガリウム濃度はほとんど変化しないことがわかった。また、亜鉛濃度はほとんど変化しないことがわかった。
また、ＸＰＳの結果をインジウムで規格化した値を表２に示す。
表２より、インジウム濃度が相対的に低くなることで、ガリウム濃度が高くなっていることがわかった。同様に、亜鉛濃度が高くなっていることがわかった。また、酸素濃度が高くなっていることがわかった。また、リン濃度が高くなっていることがわかった。
従って、リン酸水溶液で処理することで、第２の酸化物半導体層の表面近傍は、ガリウムを高い濃度で含む酸化物半導体層となっていることがわかる。
また、実施例試料の表面近傍に対し、ＸＰＳに代えて飛行時間二次イオン質量分析（ＴｏＦ−ＳＩＭＳ：Ｔｉｍｅ−ｏｆ−ｆｌｉｇｈｔ ｓｅｃｏｎｄａｒｙ ｉｏｎ ｍａｓｓ ｓｐｅｃｔｒｏｍｅｔｒｙ）を行った。ＴｏＦ−ＳＩＭＳによって検出された二次イオン強度を比較することで、リン酸水溶液処理前後における各元素の増減を評価した。
図４０には、代表として、Ｚｎ（質量電荷比が６３．９３）、６６Ｚｎ（質量電荷比が６５．９３）、Ｇａ（質量電荷比が６８．９３）、７１Ｇａ（質量電荷比が７０．９２）、１１３Ｉｎ（質量電荷比が１１２．９０）、ＧａＯ３（質量電荷比が１１６．９１）、ＩｎＯ２（質量電荷比が１４６．８９）、ＰＯ２（質量電荷比が６２．９６）およびＰＯ３（質量電荷比が７８．９６）の二次イオン強度を示す。
図４０より、Ｇａおよび７１Ｇａの二次イオン強度がリン酸水溶液処理後に増加していることがわかった。
従って、ＴｏＦ−ＳＩＭＳによっても、リン酸水溶液で処理することで、第２の酸化物半導体層の表面近傍は、ガリウムを高い濃度で含む酸化物半導体層となっていることがわかる。
本実施例では、本発明の一態様に係るトランジスタを作製し、信頼性評価を行った。
トランジスタは、図６に示すＢＧＴＣ構造とした。以下では、図６を用いて、実施例試料であるトランジスタの構成を示す。基板３００として、厚さが０．７ｍｍのガラスを用いた。ゲート電極３０４として、厚さが２００ｎｍのタングステン膜を用いた。ゲート絶縁膜３１２として、下から順に、厚さが４００ｎｍの窒化シリコン層と、厚さが５０ｎｍの酸化窒化シリコン層と、の積層膜を用いた。多層膜３０６として、下から順に、第１の酸化物半導体層と、第２の酸化物半導体層と、の積層膜を用いた。ソース電極３１６ａおよびドレイン電極３１６ｂとして、下から順に、厚さが５０ｎｍのチタン層と、厚さが４００ｎｍのアルミニウム層と、厚さが１００ｎｍのチタン層と、の積層膜を用いた。絶縁膜３１８としては、下から順に、厚さが４５０ｎｍの酸化窒化シリコン層と、厚さが１００ｎｍの窒化シリコン層と、の積層膜を用いた。また、絶縁膜３１８上には、厚さが２μｍのアクリル樹脂を設けた。
実施例試料であるトランジスタの作製方法について、以下に示す。
まず、基板３００上にゲート電極３０４を形成した。次に、ゲート絶縁膜３１２を形成した。次に、第１の酸化物半導体層および第２の酸化物半導体層を、この順で形成した。
なお、第１の酸化物半導体層は、ターゲットとしてＩｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）を用いてスパッタリング法で成膜した。また、第２の酸化物半導体層は、ターゲットとしてＩｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）を用いてスパッタリング法で成膜した。
第１の酸化物半導体層は、厚さが３５ｎｍとなるように成膜した。
第２の酸化物半導体層は、厚さが２０ｎｍとなるように成膜した。
次に、ソース電極３１６ａおよびドレイン電極３１６ｂを形成した。
本実施例では、ソース電極３１６ａおよびドレイン電極３１６ｂを形成した後で、リン酸水溶液に１５秒間浸した試料（処理あり）と、リン酸水溶液に浸していない試料（処理なし）と、を準備した。リン酸水溶液は、８５ｗｅｉｇｈｔ％リン酸水溶液を、さらに１／１００まで希釈した水溶液を用いた。
なお、第２の酸化物半導体層は、ソース電極３１６ａおよびドレイン電極３１６ｂの形成と、リン酸水溶液による処理と、によって、１０ｎｍ程度エッチングされる。
次に、絶縁膜３１８を形成した。次に、アクリル樹脂を形成することで、トランジスタを作製した。
次に、トランジスタに対し、ゲートＢＴストレス試験（以下ＧＢＴ試験）を行った。ＧＢＴ試験は、暗状態（ｄａｒｋ）または明状態（ｐｈｏｔｏ）で行った。なお、明状態では、白色ＬＥＤを用いて１００００ｌｘの光をトランジスタに照射した。図４１に、明状態でのＧＢＴ試験に用いた白色ＬＥＤの発光スペクトルを示す。
なお、ＧＢＴ試験は、チャネル長Ｌが６μｍ、チャネル幅Ｗが５０μｍのトランジスタで行った。また、Ｖｇ−Ｉｄ特性の測定は、ドレイン電圧を１０Ｖとし、ゲート電圧を−３０Ｖから３０Ｖまでの範囲で掃引したときのドレイン電流を測定することで行った。
プラスＧＢＴ試験（＋ＧＢＴ）では、まず基板の温度を４０℃として、１回目のＶｇ−Ｉｄ特性の測定を行った後、基板の温度を１２５℃、ゲート電圧Ｖｇを３０Ｖ、ドレイン電圧Ｖｄを０Ｖとして１時間保持した後、基板の温度を４０℃として、２回目のＶｇ−Ｉｄ特性の測定を行った。
マイナスＧＢＴ試験（−ＧＢＴ）では、まず基板の温度を４０℃として、１回目のＶｇ−Ｉｄ特性の測定を行った後、基板の温度を１２５℃、ゲート電圧Ｖｇを−３０Ｖ、ドレイン電圧Ｖｄを０Ｖとして１時間保持した後、基板の温度を４０℃として、２回目のＶｇ−Ｉｄ特性の測定を行った。
ＧＢＴ試験前後のしきい値電圧の変化（ΔＶｔｈ）およびシフト値の変化（ΔＳｈｉｆｔ）を、それぞれ図４２（Ａ）および図４２（Ｂ）に示す。図４２では、暗状態でのプラスＧＢＴ試験の結果を＋Ｄａｒｋ、暗状態でのマイナスＧＢＴ試験の結果を−Ｄａｒｋ、明状態でのプラスＧＢＴ試験の結果を＋Ｐｈｏｔｏ、明状態でのマイナスＧＢＴ試験の結果を−Ｐｈｏｔｏと表記する。
なお、しきい値電圧（Ｖｔｈ）とは、チャネルが形成されたときのゲート電圧（ソースとゲート間の電圧）をいう。しきい値電圧は、ゲート電圧（Ｖｇ）を横軸に、ドレイン電流（Ｉｄ、ソースとドレイン間の電流）の平方根を縦軸にプロットした曲線（Ｖｇ−√Ｉｄ特性）において、最大傾きである接線を外挿したときの直線とドレイン電流の平方根が０（Ｉｄ＝０Ａ）との交点におけるゲート電圧として算出した。また、シフト値（Ｓｈｉｆｔ）は、ゲート電圧（Ｖｇ）を横軸、ドレイン電流（Ｉｄ）の対数を縦軸にプロットした曲線（Ｖｇ−Ｉｄ特性）において、最大傾きである接線を外挿したときの直線と、ドレイン電流が１×１０−１２Ａとの交点におけるゲート電圧として算出した。
リン酸水溶液で処理したトランジスタは、リン酸水溶液で処理していないトランジスタと比較して、暗状態でのプラスＧＢＴ試験によるしきい値電圧の変動およびシフト値の変動が小さいことがわかった。暗状態でのプラスＧＢＴ試験による劣化は、他の劣化と比べて、変動量が大きい。従って、暗状態でのプラスＧＢＴ試験による劣化が小さいということは、信頼性の高いトランジスタであるといえる。
実施例１で示した結果より、リン酸水溶液で処理したトランジスタは、第２の酸化物半導体層の表面近傍の領域において、ガリウムを高い濃度で含むトランジスタである。従って、当該領域を有することで、信頼性が向上したことがわかる。
本実施例では、本発明の一態様に係るトランジスタを作製し、信頼性評価を行った。
トランジスタは、図６に示すＢＧＴＣ構造とした。以下では、図６を用いて、実施例試料であるトランジスタの構成を示す。基板３００として、厚さが０．７ｍｍのガラスを用いた。ゲート電極３０４として、厚さが２００ｎｍのタングステン膜を用いた。ゲート絶縁膜３１２として、下から順に、厚さが４００ｎｍの窒化シリコン層と、厚さが５０ｎｍの酸化窒化シリコン層と、の積層膜を用いた。多層膜３０６として、下から順に、第１の酸化物半導体層と、第２の酸化物半導体層と、の積層膜を用いた。ソース電極３１６ａおよびドレイン電極３１６ｂとして、下から順に、厚さが５０ｎｍのチタン層と、厚さが４００ｎｍのアルミニウム層と、厚さが１００ｎｍのチタン層と、の積層膜を用いた。絶縁膜３１８としては、下から順に、厚さが４５０ｎｍの酸化窒化シリコン層と、厚さが１００ｎｍの窒化シリコン層と、の積層膜を用いた。また、絶縁膜３１８上には、厚さが２μｍのアクリル樹脂を設けた。
実施例試料であるトランジスタの作製方法について、以下に示す。
まず、基板３００上にゲート電極３０４を形成した。次に、ゲート絶縁膜３１２を形成した。次に、第１の酸化物半導体層および第２の酸化物半導体層を、この順で形成した。
なお、第１の酸化物半導体層は、ターゲットとしてＩｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）を用いてスパッタリング法で成膜した。また、第２の酸化物半導体層は、ターゲットとしてＩｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）を用いてスパッタリング法で成膜した。
第１の酸化物半導体層は、厚さが３５ｎｍとなるように成膜した。
第２の酸化物半導体層は、厚さが５ｎｍ、１０ｎｍ、１２．５ｎｍ、１５ｎｍ、１７．５ｎｍ、２０ｎｍまたは２５ｎｍとなるように成膜した。また、比較のために、第２の酸化物半導体層を設けない試料も準備した。
次に、ソース電極３１６ａおよびドレイン電極３１６ｂを形成した。
本実施例では、ソース電極３１６ａおよびドレイン電極３１６ｂを形成した後で、リン酸水溶液に１５秒間浸した。リン酸水溶液は、８５ｗｅｉｇｈｔ％リン酸水溶液を、さらに１／１００まで希釈した水溶液を用いた。
なお、第１の酸化物半導体層および第２の酸化物半導体層は、ソース電極３１６ａおよびドレイン電極３１６ｂの形成と、リン酸水溶液による処理と、によって、１０ｎｍ程度エッチングされる。
次に、絶縁膜３１８を形成した。次に、アクリル樹脂を形成することで、トランジスタを作製した。
次に、トランジスタに対し、ＧＢＴ試験を行った。ＧＢＴ試験の詳細は、実施例２の記載を参照する。
ＧＢＴ試験前後のしきい値電圧の変化（ΔＶｔｈ）およびシフト値の変化（ΔＳｈｉｆｔ）を、それぞれ図４３（Ａ）および図４３（Ｂ）に示す。なお、図４３では、第２の酸化物半導体層の成膜時の厚さを示すが、前述したように、第２の酸化物半導体層（第１の酸化物半導体層）は、１０ｎｍ程度エッチングされるため、測定時の厚さとは異なってくる。
図４３より、第２の酸化物半導体層の成膜時の厚さが１０ｎｍ以上２５ｎｍ以下（測定時の厚さ０ｎｍ以上１５ｎｍ以下程度）、特に１５ｎｍ以上２０ｎｍ以下（測定時の厚さ５ｎｍ以上１０ｎｍ以下程度）の暗状態でのプラスＧＢＴ試験によるしきい値電圧の変動およびシフト値の変動が小さいことがわかった。
本実施例では、本発明の一態様に係るトランジスタを作製し、信頼性評価を行った。
トランジスタは、図６に示すＢＧＴＣ構造とした。以下では、図６を用いて、実施例試料であるトランジスタの構成を示す。基板３００として、厚さが０．７ｍｍのガラスを用いた。ゲート電極３０４として、厚さが１００ｎｍのタングステン膜を用いた。ゲート絶縁膜３１２として、下から順に、厚さが４００ｎｍの窒化シリコン層と、厚さが５０ｎｍの酸化窒化シリコン層と、の積層膜を用いた。多層膜３０６として、下から順に、第１の酸化物半導体層と、第２の酸化物半導体層と、の積層膜を用いた。ソース電極３１６ａおよびドレイン電極３１６ｂとして、下から順に、厚さが５０ｎｍのチタン層と、厚さが４００ｎｍのアルミニウム層と、厚さが１００ｎｍのチタン層と、の積層膜を用いた。絶縁膜３１８としては、下から順に、厚さが４５０ｎｍの酸化窒化シリコン層と、厚さが１００ｎｍの窒化シリコン層と、の積層膜を用いた。また、絶縁膜３１８上には、厚さが１．５μｍのアクリル樹脂を設けた。
実施例試料であるトランジスタの作製方法について、以下に示す。
まず、基板３００上にゲート電極３０４を形成した。次に、ゲート絶縁膜３１２を形成した。次に、第１の酸化物半導体層および第２の酸化物半導体層を、この順で形成した。
なお、第１の酸化物半導体層は、ターゲットとしてＩｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）を用いてスパッタリング法で成膜した。また、第２の酸化物半導体層は、ターゲットとしてＩｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）を用いてスパッタリング法で成膜した。
第１の酸化物半導体層は、厚さが３５ｎｍとなるように成膜した。
第２の酸化物半導体層は、厚さが２０ｎｍとなるように成膜した。また、比較のために、第２の酸化物半導体層を設けない試料も準備した。
次に、ソース電極３１６ａおよびドレイン電極３１６ｂを形成した。
本実施例では、ソース電極３１６ａおよびドレイン電極３１６ｂを形成した後で、リン酸水溶液に１５秒間浸した。リン酸水溶液は、８５ｗｅｉｇｈｔ％リン酸水溶液を、さらに１／１００まで希釈した水溶液を用いた。
なお、第１の酸化物半導体層および第２の酸化物半導体層は、ソース電極３１６ａおよびドレイン電極３１６ｂの形成と、リン酸水溶液による処理と、によって、１０ｎｍ程度エッチングされる。
次に、絶縁膜３１８を形成した。次に、アクリル樹脂を形成することで、トランジスタを作製した。
次に、トランジスタに対し、定電流ストレス試験を行った。定電流ストレス試験は、暗状態（ｄａｒｋ）で行った。
なお、定電流ストレス試験は、チャネル長Ｌが６μｍ、チャネル幅Ｗが５μｍのトランジスタで行った。また、Ｖｇ−Ｉｄ特性の測定は、ドレイン電圧を０．１Ｖまたは１０Ｖとし、ゲート電圧を−１５Ｖから１５Ｖまでの範囲で掃引したときのドレイン電流を測定することで行った。
定電流ストレス試験では、まず基板の温度が室温（２０℃以上２５℃以下）として、１回目のＶｇ−Ｉｄ特性の測定を行った後、基板の温度を６０℃とし、ゲート電位およびドレイン電位を接地電位（ＧＮＤ）とし、ソース電流が−５００ｎＡとなるように、ソース電位を調整し、２時間保持した。定電流ストレス試験開始から、１００秒後、３００秒後、６００秒後、１０００秒後、１８００秒後、３６００秒後および７２００秒後（２時間後）にストレスを止め、それぞれのストレス時間におけるＶｇ−Ｉｄ特性を室温で測定した。
図４４は、第２の酸化物半導体層を設けなかったトランジスタの定電流ストレス試験結果を示す。なお、図４４（Ａ）にＶｇ−Ｉｄ特性を示し、図４４（Ｂ）にドレイン電流の変化率（ΔＩｄ）を示す。
図４５は、第２の酸化物半導体層を設けたトランジスタの定電流ストレス試験結果を示す。なお、図４５（Ａ）にＶｇ−Ｉｄ特性を示し、図４５（Ｂ）にドレイン電流の変化率（ΔＩｄ）を示す。
図４４および図４５より、第２の酸化物半導体層を設けたトランジスタは、第２の酸化物半導体層を設けなかったトランジスタより、定電流ストレス試験によるドレイン電流の変化率が小さいことがわかった。
従って、第２の酸化物半導体層を設けたトランジスタは、電流駆動のデバイスに好適なトランジスタであることがわかる。
７０ａ 成膜室
７０ｂ 成膜室
７１ 大気側基板供給室
７２ａ ロードロック室
７２ｂ アンロードロック室
７３ 搬送室
７３ａ 搬送室
７３ｂ 搬送室
７４ カセットポート
７５ 基板加熱室
７６ 基板搬送ロボット
８０ａ 成膜室
８０ｂ 成膜室
８０ｃ 成膜室
８０ｄ 成膜室
８１ 大気側基板供給室
８２ ロード／アンロードロック室
８３ 搬送室
８４ カセットポート
８５ 基板加熱室
８６ 基板搬送ロボット
８７ ターゲット
８８ 防着板
８９ ガラス基板
９０ 基板ステージ
９２ 基板ステージ
９３ 加熱機構
９４ 精製機
９５ａ クライオポンプ
９５ｂ クライオポンプ
９５ｃ ターボ分子ポンプ
９５ｄ クライオポンプ
９５ｅ クライオポンプ
９５ｆ クライオポンプ
９６ 真空ポンプ
９６ａ 真空ポンプ
９６ｂ 真空ポンプ
９６ｃ 真空ポンプ
９７ マスフローコントローラ
９８ ガス加熱機構
９９ クライオトラップ
１００ 基板
１０６ 酸化物半導体層
１０６ａ 酸化物半導体層
１０６ａ１ 酸化物半導体層
１０６ｂ 酸化物半導体層
１０６ｂ１ 酸化物半導体層
１０６ｂ２ 酸化物半導体層
１１２ 絶縁膜
１１８ 絶縁膜
２０６ 酸化物半導体層
２０６ａ 酸化物半導体層
２０６ｂ 酸化物半導体層
２０６ｂ１ 酸化物半導体層
２０６ｃ 酸化物半導体層
２０６ｃ１ 酸化物半導体層
２０６ｃ２ 酸化物半導体層
２０６ｄ 酸化物半導体層
３００ 基板
３０４ ゲート電極
３０６ 多層膜
３０６ａ 酸化物半導体層
３０６ａ１ 酸化物半導体層
３０６ｂ 酸化物半導体層
３０６ｂ１ 酸化物半導体層
３０６ｃ ソース領域
３０６ｄ ドレイン領域
３１２ ゲート絶縁膜
３１６ａ ソース電極
３１６ａ１ 導電層
３１６ａ２ 導電層
３１６ａ３ 導電層
３１６ａ４ 導電層
３１６ｂ ドレイン電極
３１６ｂ１ 導電層
３１６ｂ２ 導電層
３１６ｂ３ 導電層
３１６ｂ４ 導電層
３１８ 絶縁膜
３１８ａ 酸化シリコン層
３１８ｂ 酸化シリコン層
３１８ｃ 窒化シリコン層
４００ 基板
４０１ 半導体基板
４０２ 下地絶縁膜
４０３ 素子分離領域
４０４ ゲート電極
４０６ 多層膜
４０６ａ 酸化物半導体層
４０６ａ１ 酸化物半導体層
４０６ｂ 酸化物半導体層
４０６ｂ１ 酸化物半導体層
４０６ｃ ソース領域
４０６ｄ ドレイン領域
４０７ ゲート絶縁膜
４０９ ゲート電極
４１１ａ 不純物領域
４１１ｂ 不純物領域
４１２ ゲート絶縁膜
４１５ 絶縁膜
４１６ａ ソース電極
４１６ｂ ドレイン電極
４１６ｃ 電極
４１７ 絶縁膜
４１８ 絶縁膜
４１９ａ コンタクトプラグ
４１９ｂ コンタクトプラグ
４２０ 絶縁膜
４２１ 絶縁膜
４２２ 絶縁膜
４２３ａ 配線
４２３ｂ 配線
４２４ 電極
４２５ 絶縁膜
４４５ 絶縁膜
４４９ 配線
４５６ 配線
４６０ 半導体膜
５００ マイクロコンピュータ
５０１ 直流電源
５０２ バスライン
５０３ パワーゲートコントローラ
５０４ パワーゲート
５０５ ＣＰＵ
５０６ 揮発性記憶部
５０７ 不揮発性記憶部
５０８ インターフェース
５０９ 検出部
５１１ 光センサ
５１２ アンプ
５１３ ＡＤコンバータ
５１４ 光電変換素子
５１７ トランジスタ
５１９ トランジスタ
５３０ 発光素子
７００ 基板
７１９ 発光素子
７２０ 絶縁膜
７２１ 絶縁膜
７３１ 端子
７３２ ＦＰＣ
７３３ａ 配線
７３３ｂ 配線
７３３ｃ 配線
７３４ シール材
７３５ 駆動回路
７３６ 駆動回路
７３７ 画素
７４１ トランジスタ
７４２ キャパシタ
７４３ スイッチ素子
７４４ 信号線
７５０ 画素
７５１ トランジスタ
７５２ キャパシタ
７５３ 液晶素子
７５４ 走査線
７５５ 信号線
７８１ 電極
７８２ 発光層
７８３ 電極
７８４ 隔壁
７８５ａ 中間層
７８５ｂ 中間層
７８５ｃ 中間層
７８５ｄ 中間層
７８６ａ 発光層
７８６ｂ 発光層
７８６ｃ 発光層
７９１ 電極
７９２ 絶縁膜
７９３ 液晶層
７９４ 絶縁膜
７９５ スペーサ
７９６ 電極
７９７ 基板
１０００ ターゲット
１００１ イオン
１００２ スパッタ粒子
１００３ 酸化物半導体層
１００４ 非晶質膜
１００５ 劈開面
１００６ 部分
１００７ プラズマ
１１４１ スイッチング素子
１１４２ メモリセル
１１４３ メモリセル群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
３１００ 液晶層
３１０１ 基板
３１０２ 基板
３１０３ 偏光板
３１０４ 偏光板
３１０５ 液晶分子
３１０８ 電極
３１０９ 電極
３１０９ａ 電極
３１０９ｂ 電極
３１０９ｃ 電極
３１５０ 電極
３１５０ａ 電極
３１５０ｂ 電極
３１５０ｃ 電極
３１５１ 電極
３１５１ａ 電極
３１５１ｂ 電極
３１５１ｃ 電極
３１５４ 絶縁膜
３１５８ 突起物
３１５９ 突起物
３１６２ 絶縁膜
３１６３ 絶縁膜
３５０１ 配線
３５０２ 配線
３５０３ トランジスタ
３５０４ 液晶素子
３５１０ 配線
３５１０＿１ 配線
３５１０＿２ 配線
３５１１ 配線
３５１５＿１ ブロック
３５１５＿２ ブロック
３５１６ ブロック
３５２１ トランジスタ
３５２２ 電極
３５２３ 電極
３５２４ 液晶
３５２５ カラーフィルタ
３５２６ 配線
８００１ 筐体
８１００ 警報装置
８１０１ マイクロコンピュータ
８２００ 室内機
８２０１ 筐体
８２０２ 送風口
８２０３ ＣＰＵ
８２０４ 室外機
８３００ 電気冷凍冷蔵庫
８３０１ 筐体
８３０２ 冷蔵室用扉
８３０３ 冷凍室用扉
８３０４ ＣＰＵ
９７００ 電気自動車
９７０１ 二次電池
９７０２ 制御回路
９７０３ 駆動装置
９７０４ 処理装置

Claims (9)

  1. 酸化物半導体層と、前記酸化物半導体層と接するゲート絶縁膜と、前記ゲート絶縁膜を介して前記酸化物半導体層と重なるゲート電極と、を有し、
    前記酸化物半導体層の上面から深さが０ｎｍ以上５ｎｍ未満の領域は、深さが５ｎｍ以上の領域と比べてエネルギーギャップが大きい領域を有することを特徴とする半導体装置。
  2. 請求項１において、
    前記酸化物半導体層は、第２の酸化物半導体層を介して設けられた電極を有し、
    前記第２の酸化物半導体層は、前記酸化物半導体層の上面から深さが５ｎｍ以上の領域よりエネルギーギャップが大きい領域を有することを特徴とする半導体装置。
  3. インジウムおよび元素Ｍ（アルミニウム、ガリウム、イットリウム、ジルコニウムまたはスズ）を含む酸化物半導体層と、前記酸化物半導体層と接するゲート絶縁膜と、前記ゲート絶縁膜を介して前記酸化物半導体層と重なるゲート電極と、を有し、
    前記酸化物半導体層は、上面から深さが０ｎｍ以上５ｎｍ未満の範囲に、インジウムの原子数比が元素Ｍの原子数比より低い領域を有することを特徴とする半導体装置。
  4. 請求項３において、
    前記酸化物半導体層は、第２の酸化物半導体層を介して設けられた電極を有し、
    前記第２の酸化物半導体層は、インジウムの原子数比が元素Ｍの原子数比より低い領域を有することを特徴とする半導体装置。
  5. 請求項１乃至請求項４のいずれか一において、
    前記酸化物半導体層は、前記ゲート絶縁膜と対向する側でシリコンを含む絶縁膜と接し、かつ前記絶縁膜から離れた領域にチャネルが形成される領域を有することを特徴とする半導体装置。
  6. ゲート電極を形成し、
    前記ゲート電極上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜上に第１の酸化物半導体層を形成し、前記第１の酸化物半導体層上に第２の酸化物半導体層を形成することで、前記第１の酸化物半導体層と前記第２の酸化物半導体層との間に、前記第１の酸化物半導体層と前記第２の酸化物半導体層との混合領域を形成し、
    前記第２の酸化物半導体層上に導電膜を形成し、
    前記導電膜の一部をエッチングすることで、前記第２の酸化物半導体層を露出させ、
    前記第２の酸化物半導体層の露出した領域を前記第２の酸化物半導体層が０ｎｍ以上５ｎｍ未満となるようエッチングすることを特徴とする半導体装置の作製方法。
  7. 請求項６において、
    前記第２の酸化物半導体層は、前記第１の酸化物半導体層よりエネルギーギャップが大きい領域を有することを特徴とする半導体装置の作製方法。
  8. 請求項６または請求項７において、
    前記第２の酸化物半導体層および前記第１の酸化物半導体層は、インジウムおよび元素Ｍ（アルミニウム、ガリウム、イットリウム、ジルコニウムまたはスズ）を含み、
    前記第２の酸化物半導体層は、前記第１の酸化物半導体層より元素Ｍの原子数比が高い領域を有することを特徴とする半導体装置の作製方法。
  9. 請求項６乃至請求項８のいずれか一において、
    前記第２の酸化物半導体層は、スパッタリング法により、基板温度１００℃以上５００℃未満で形成することを特徴とする半導体装置の作製方法。
JP2013244852A 2012-12-03 2013-11-27 半導体装置およびその作製方法 Withdrawn JP2014135478A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013244852A JP2014135478A (ja) 2012-12-03 2013-11-27 半導体装置およびその作製方法

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2012264751 2012-12-03
JP2012264751 2012-12-03
JP2012273991 2012-12-14
JP2012273991 2012-12-14
JP2013244852A JP2014135478A (ja) 2012-12-03 2013-11-27 半導体装置およびその作製方法

Publications (2)

Publication Number Publication Date
JP2014135478A true JP2014135478A (ja) 2014-07-24
JP2014135478A5 JP2014135478A5 (ja) 2016-12-22

Family

ID=50824578

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013244852A Withdrawn JP2014135478A (ja) 2012-12-03 2013-11-27 半導体装置およびその作製方法

Country Status (3)

Country Link
US (2) US9406810B2 (ja)
JP (1) JP2014135478A (ja)
KR (1) KR102209665B1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9831353B2 (en) 2014-12-26 2017-11-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, display module, electronic device, oxide, and manufacturing method of oxide
JP2020043362A (ja) * 2014-06-20 2020-03-19 株式会社半導体エネルギー研究所 半導体装置
US10734413B2 (en) 2016-07-11 2020-08-04 Semiconductor Energy Laboratory Co., Ltd. Metal oxide and semiconductor device
US20220115207A1 (en) * 2019-06-24 2022-04-14 Trumpf Huettinger Sp. Z O. O. Method of adjusting the output power of a power supply supplying electrical power to a plasma, plasma apparatus and power supply

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5374980B2 (ja) * 2008-09-10 2013-12-25 ソニー株式会社 固体撮像装置
US8883555B2 (en) * 2010-08-25 2014-11-11 Semiconductor Energy Laboratory Co., Ltd. Electronic device, manufacturing method of electronic device, and sputtering target
KR102113160B1 (ko) * 2012-06-15 2020-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8900937B2 (en) * 2013-03-11 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device structure and methods of making same
US9153650B2 (en) 2013-03-19 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor
US10304859B2 (en) * 2013-04-12 2019-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide film on an oxide semiconductor film
TWI652822B (zh) * 2013-06-19 2019-03-01 日商半導體能源研究所股份有限公司 氧化物半導體膜及其形成方法
TWI608523B (zh) 2013-07-19 2017-12-11 半導體能源研究所股份有限公司 Oxide semiconductor film, method of manufacturing oxide semiconductor film, and semiconductor device
TWI646690B (zh) 2013-09-13 2019-01-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR102317297B1 (ko) 2014-02-19 2021-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물, 반도체 장치, 모듈, 및 전자 장치
US20160005871A1 (en) * 2014-07-04 2016-01-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN107406966B (zh) * 2015-03-03 2020-11-20 株式会社半导体能源研究所 氧化物半导体膜、包括该氧化物半导体膜的半导体装置以及包括该半导体装置的显示装置
CN105137660A (zh) * 2015-09-25 2015-12-09 京东方科技集团股份有限公司 一种光配向膜杂质去除装置和方法
KR102527306B1 (ko) * 2016-01-18 2023-04-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 금속 산화물막, 반도체 장치, 및 표시 장치
US10283945B2 (en) 2016-03-23 2019-05-07 Eaton Intelligent Power Limited Load center thermally conductive component
US10115657B2 (en) * 2016-03-23 2018-10-30 Eaton Intelligent Power Limited Dielectric heat path devices, and systems and methods using the same
US9774174B1 (en) 2016-03-23 2017-09-26 Eaton Corporation Dielectric heat transfer windows, and systems and methods using the same
KR102656977B1 (ko) 2016-05-20 2024-04-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 또는 이를 포함하는 표시 장치
US10043659B2 (en) 2016-05-20 2018-08-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device or display device including the same
TWI771281B (zh) * 2016-07-11 2022-07-21 日商半導體能源硏究所股份有限公司 金屬氧化物及包括該金屬氧化物的半導體裝置
US10263107B2 (en) * 2017-05-01 2019-04-16 The Regents Of The University Of California Strain gated transistors and method
WO2019080060A1 (zh) * 2017-10-26 2019-05-02 深圳市柔宇科技有限公司 感光电路、感光电路制备方法及显示装置
TWI682373B (zh) * 2018-04-17 2020-01-11 友達光電股份有限公司 顯示裝置及其製造方法
KR20200076343A (ko) 2018-12-19 2020-06-29 엘지디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 표시장치
US20210376156A1 (en) * 2020-05-29 2021-12-02 Taiwan Semiconductor Manufacturing Company Limited Raised source/drain oxide semiconducting thin film transistor and methods of making the same

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005197579A (ja) * 2004-01-09 2005-07-21 Nec Corp 半導体記憶装置
JP2009212476A (ja) * 2007-03-27 2009-09-17 Fujifilm Corp 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP2010040552A (ja) * 2008-07-31 2010-02-18 Idemitsu Kosan Co Ltd 薄膜トランジスタ及びその製造方法
JP2010067954A (ja) * 2008-08-14 2010-03-25 Fujifilm Corp 薄膜電界効果型トランジスタ
JP2010135773A (ja) * 2008-11-07 2010-06-17 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP2010232647A (ja) * 2009-03-06 2010-10-14 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP2010287735A (ja) * 2009-06-11 2010-12-24 Fujifilm Corp 薄膜トランジスタ及びその製造方法、電気光学装置、並びにセンサー
JP2012028481A (ja) * 2010-07-22 2012-02-09 Fujifilm Corp 電界効果型トランジスタ及びその製造方法
JP2012059860A (ja) * 2010-09-08 2012-03-22 Fujifilm Corp 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
JP2012069935A (ja) * 2010-08-25 2012-04-05 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP4982620B1 (ja) * 2011-07-29 2012-07-25 富士フイルム株式会社 電界効果型トランジスタの製造方法、並びに、電界効果型トランジスタ、表示装置、イメージセンサ及びｘ線センサ
JP2012169609A (ja) * 2011-01-28 2012-09-06 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の駆動方法

Family Cites Families (142)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR100394896B1 (ko) 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7601984B2 (en) 2004-11-10 2009-10-13 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide active layer containing microcrystals and gate electrode opposed to active layer through gate insulator
KR100911698B1 (ko) 2004-11-10 2009-08-10 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
KR100953596B1 (ko) 2004-11-10 2010-04-21 캐논 가부시끼가이샤 발광장치
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101112655B1 (ko) 2005-11-15 2012-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액티브 매트릭스 디스플레이 장치 및 텔레비전 수신기
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) * 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP4555358B2 (ja) 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR100941850B1 (ko) * 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963027B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
TWI633605B (zh) 2008-10-31 2018-08-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI506795B (zh) 2008-11-28 2015-11-01 Semiconductor Energy Lab 半導體裝置和其製造方法
JP5606682B2 (ja) 2009-01-29 2014-10-15 富士フイルム株式会社 薄膜トランジスタ、多結晶酸化物半導体薄膜の製造方法、及び薄膜トランジスタの製造方法
US20120049193A1 (en) * 2009-02-06 2012-03-01 Sharp Kabushiki Kaisha Semiconductor device
TWI476917B (zh) * 2009-04-16 2015-03-11 Semiconductor Energy Lab 半導體裝置和其製造方法
US8654292B2 (en) * 2009-05-29 2014-02-18 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same
JP4415062B1 (ja) 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP4571221B1 (ja) 2009-06-22 2010-10-27 富士フイルム株式会社 Ｉｇｚｏ系酸化物材料及びｉｇｚｏ系酸化物材料の製造方法
KR102011616B1 (ko) * 2009-06-30 2019-08-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
WO2011013596A1 (en) 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
MY180559A (en) 2009-10-30 2020-12-02 Semiconductor Energy Lab Logic circuit and semiconductor device
JP5497417B2 (ja) * 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
JP2011138934A (ja) 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
KR101921619B1 (ko) 2009-12-28 2018-11-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
WO2011102190A1 (en) 2010-02-19 2011-08-25 Semiconductor Energy Laboratory Co., Ltd. Demodulation circuit and rfid tag including the demodulation circuit
JP2011187506A (ja) 2010-03-04 2011-09-22 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
KR101763052B1 (ko) * 2010-12-03 2017-07-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5859839B2 (ja) * 2011-01-14 2016-02-16 株式会社半導体エネルギー研究所 記憶素子の駆動方法、及び、記憶素子
JP5897910B2 (ja) 2011-01-20 2016-04-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2012160679A (ja) 2011-02-03 2012-08-23 Sony Corp 薄膜トランジスタ、表示装置および電子機器
KR20130007426A (ko) 2011-06-17 2013-01-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US9166055B2 (en) 2011-06-17 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8748886B2 (en) 2011-07-08 2014-06-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US9214474B2 (en) 2011-07-08 2015-12-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US8952377B2 (en) 2011-07-08 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR102119914B1 (ko) 2012-05-31 2020-06-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR102113160B1 (ko) 2012-06-15 2020-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102161077B1 (ko) 2012-06-29 2020-09-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9190525B2 (en) 2012-07-06 2015-11-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including oxide semiconductor layer
KR20140016170A (ko) 2012-07-30 2014-02-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 밀봉체 및 유기 전계 발광 장치
JP6134598B2 (ja) 2012-08-02 2017-05-24 株式会社半導体エネルギー研究所 半導体装置
TWI746200B (zh) 2012-09-24 2021-11-11 日商半導體能源研究所股份有限公司 半導體裝置
WO2014046222A1 (en) 2012-09-24 2014-03-27 Semiconductor Energy Laboratory Co., Ltd. Display device
WO2014061535A1 (en) 2012-10-17 2014-04-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2014065301A1 (en) 2012-10-24 2014-05-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9153649B2 (en) 2012-11-30 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for evaluating semiconductor device

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005197579A (ja) * 2004-01-09 2005-07-21 Nec Corp 半導体記憶装置
JP2009212476A (ja) * 2007-03-27 2009-09-17 Fujifilm Corp 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP2010040552A (ja) * 2008-07-31 2010-02-18 Idemitsu Kosan Co Ltd 薄膜トランジスタ及びその製造方法
JP2010067954A (ja) * 2008-08-14 2010-03-25 Fujifilm Corp 薄膜電界効果型トランジスタ
JP2010135773A (ja) * 2008-11-07 2010-06-17 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP2010232647A (ja) * 2009-03-06 2010-10-14 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP2010287735A (ja) * 2009-06-11 2010-12-24 Fujifilm Corp 薄膜トランジスタ及びその製造方法、電気光学装置、並びにセンサー
JP2012028481A (ja) * 2010-07-22 2012-02-09 Fujifilm Corp 電界効果型トランジスタ及びその製造方法
JP2012069935A (ja) * 2010-08-25 2012-04-05 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2012059860A (ja) * 2010-09-08 2012-03-22 Fujifilm Corp 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
JP2012169609A (ja) * 2011-01-28 2012-09-06 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の駆動方法
JP4982620B1 (ja) * 2011-07-29 2012-07-25 富士フイルム株式会社 電界効果型トランジスタの製造方法、並びに、電界効果型トランジスタ、表示装置、イメージセンサ及びｘ線センサ

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020043362A (ja) * 2014-06-20 2020-03-19 株式会社半導体エネルギー研究所 半導体装置
US11282865B2 (en) 2014-06-20 2022-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including indium at insulating film interface
US9831353B2 (en) 2014-12-26 2017-11-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, display module, electronic device, oxide, and manufacturing method of oxide
US10734413B2 (en) 2016-07-11 2020-08-04 Semiconductor Energy Laboratory Co., Ltd. Metal oxide and semiconductor device
US10950634B2 (en) 2016-07-11 2021-03-16 Semiconductor Energy Laboratory Co., Ltd. Metal oxide and semiconductor device
US11658185B2 (en) 2016-07-11 2023-05-23 Semiconductor Energy Laboratory Co., Ltd. Metal oxide and semiconductor device
US20220115207A1 (en) * 2019-06-24 2022-04-14 Trumpf Huettinger Sp. Z O. O. Method of adjusting the output power of a power supply supplying electrical power to a plasma, plasma apparatus and power supply
US11929233B2 (en) * 2019-06-24 2024-03-12 Trumpf Huettinger Sp. Z O. O. Method of adjusting the output power of a power supply supplying electrical power to a plasma, plasma apparatus and power supply

Also Published As

Publication number Publication date
US10269835B2 (en) 2019-04-23
KR102209665B1 (ko) 2021-01-28
US20160254295A1 (en) 2016-09-01
US9406810B2 (en) 2016-08-02
US20140151687A1 (en) 2014-06-05
KR20140071259A (ko) 2014-06-11

Similar Documents

Publication Publication Date Title
JP2014135478A (ja) 半導体装置およびその作製方法
US10217796B2 (en) Semiconductor device comprising an oxide layer and an oxide semiconductor layer
US9647095B2 (en) Semiconductor device and method for manufacturing the same
JP6351991B2 (ja) 半導体装置
JP6189182B2 (ja) 半導体装置
JP6329762B2 (ja) 半導体装置
JP2023029986A (ja) 半導体装置
JP2023109908A (ja) 酸化物の作製方法
CN107207252B (zh) 氧化物及其制造方法
JP2014131024A (ja) 半導体装置およびその評価方法
JP2015026808A (ja) 酸化物半導体層の処理方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161107

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20161107

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170815

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170829

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171027

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20171114

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180112

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20180206

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20180426