JP2014135478A5 - 半導体装置の作製方法 - Google Patents

Claims (4)

1. ゲート電極を形成し、
   前記ゲート電極上にゲート絶縁膜を形成し、
   前記ゲート絶縁膜上に第１の酸化物半導体層を形成し、前記第１の酸化物半導体層上に第２の酸化物半導体層を形成することで、前記第１の酸化物半導体層と前記第２の酸化物半導体層との間に、前記第１の酸化物半導体層と前記第２の酸化物半導体層との混合領域を形成し、
   前記第２の酸化物半導体層上に導電膜を形成し、
   前記導電膜の一部をエッチングすることで、前記第２の酸化物半導体層を露出させ、
   前記第２の酸化物半導体層の露出した領域を前記第２の酸化物半導体層の厚さが０ｎｍ以上５ｎｍ未満となるようエッチングすることを特徴とする半導体装置の作製方法。
2. 請求項１において、
   前記第２の酸化物半導体層は、前記第１の酸化物半導体層よりエネルギーギャップが大きい領域を有することを特徴とする半導体装置の作製方法。
3. 請求項１または請求項２において、
   前記第２の酸化物半導体層および前記第１の酸化物半導体層は、インジウムおよび元素Ｍ（アルミニウム、ガリウム、イットリウム、ジルコニウム、またはスズ）を含み、
   前記第２の酸化物半導体層は、前記第１の酸化物半導体層より元素Ｍの原子数比が高い領域を有することを特徴とする半導体装置の作製方法。
4. 請求項１乃至３のいずれか一において、
   前記第２の酸化物半導体層を、スパッタリング法により、基板温度１００℃以上５００℃未満で形成することを特徴とする半導体装置の作製方法。