JP2005197579A - 半導体記憶装置 - Google Patents

Abstract

【課題】ペロブスカイト構造の誘電体容量素子を低温で形成し、半導体集積回路の特性変動や特性劣化を抑え、高性能な電体容量素子と高性能なロジック回路との混載を可能にする。
【解決手段】Ｐｂ系ペロブスカイト誘電体容量素子において、ペロブスカイト型導電性酸化物ＬａＮｉＯ₃と貴金属であるＲｕを積層にした下部電極を用い、Ｒｕ系層とＬａＮｉＯ₃系膜の界面に密着性を向上させるためのＲｕがＬａＮｉＯ₃系膜中に拡散したミキシング層を有し、かつＲｕの（００２）配向度が９０％以上であり、ＬａＮｉＯ₃が（１００）に優先配向していることを特徴とすることで、ＰＺＴ膜の配向とグレインサイズを制御し、平坦で配向性に優れたＰＺＴ膜を得る。
【選択図】図１

Description

本発明は、誘電体メモリを有する半導体記憶装置に関し、詳しくは鉛を含有する誘電体膜を備えた容量素子を有する半導体集積回路に関する。

現在、情報記憶用の半導体集積回路として誘電体メモリ（ＦｅＲＡＭ）が注目を浴びている。誘電体メモリは、誘電体材料の分極が印加電界に対してヒステリシス（履歴特性）を示すことを利用した記憶装置である。誘電体メモリセルにおいて情報蓄積の役割を果たす強誘電体容量素子は、対向する電極間に強誘電体を挟むことによって構成される。強誘電体容量素子の対向する電極間に正または負の電圧を印加してから電圧を除去すると、その電圧の極性に応じて正また負の残留分極と呼ばれる分極が容量素子内部に蓄積されている。この極性により２値情報を記憶することにより１ビット分のメモリセルとなる。

前記強誘電体容量素子に情報を書き込むためには、対向する電極間に電圧を印加する必要があり、強誘電体メモリセルには、電圧印加あるいは情報読み出し用のスイッチング素子としてＭＯＳトランジスタを構成要素として含んでいる。

１ビット分の情報を記録するには、スイッチングトランジスタ１つと強誘電体容量素子１つから構成される１Ｔ／１Ｃ構造で対応可能である。しかし、より安定な動作を実現する方法として１Ｔ／１Ｃ構造を２つ組み合わせて２Ｔ／２Ｃ構造とする方法が提案されている。すなわち、１ビットを記録するのに、２Ｔ／２Ｃ構造の２つの強誘電体容量素子に相補的な情報を書き込むのである。このような構造では、原理的に読み出し時のマージンが２倍になるだけでなく、使用環境や使用状況によって特性が変動した場合でも、安定して情報の読み出しを行うことが可能である。事実、現状の強誘電体容量素子はこのような経時変化が大きいことが課題になっている。

強誘電体メモリは、電圧印加を除去しても情報を保持できるいわゆる不揮発性ランダムアクセスメモリである。強誘電体メモリと同様の構成を有するランダムアクセスメモリに、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）があるが、不揮発性を有しておらず、電源を遮断すると情報が揮発してしまう。ＤＲＡＭは、原則的に強誘電体メモリと同様にスイッチングトランジスタと電荷蓄積容量素子からなる。ＤＲＡＭの場合には、この容量素子は常誘電体であり、印加電圧を除去すると電荷は“０”となってしまう。情報を保持しているときは、容量素子を電気的に浮遊させるが、漏れ電流等により徐々に電荷を失っていく。このため、一定周期毎に情報を再書き込みするリフレッシュと称する動作を行う必要がある。このリフレッシュ動作を行うためには、回路を駆動させる必要があるので、情報を保持するだけでも電源を遮断することは許されない。しかし、ＤＲＡＭは長年の研究開発により技術の蓄積が大きく、立体構造の容量素子や複雑な形状を有する容量素子を作製する事により、容量素子の面積を維持しながらもセル面積を縮小してきた。このため高密度・高集積メモリを実現しており、また比較的高速にアクセスすることが可能なので、コンピュータの主記憶装置等の用途で幅広く使われている。

一方、不揮発性を有する半導体記憶装置としては、フラッシュメモリやＥＥＰＲＯＭなどがある。これらは、ＭＯＳトランジスタのゲート電極に電荷を蓄積し、ＭＯＳトランジスタのしきい値の変動により書き込まれた情報を読み出す方式であり、情報の書き込みや消去において１２Ｖ程度の高い電圧を必要とするだけでなく、ミリ秒オーダーの長い時間を要する。また、書き込みや消去時にゲート絶縁膜を損傷するため、新しい情報を書き込む度に信頼性が低下するという問題点がある。事実、フラッシュメモリやＥＥＰＲＯＭの書き換え耐性は１０⁴回から１０⁶回と言われている。これに対して、強誘電体メモリは書き込みおよび読み出し時に要する電圧は通常のロジック回路の電源電圧程度である２Ｖから５Ｖで十分であり、書き換え耐性も１０¹⁰回以上を保証できる。また、読み書きの速度も速く、ナノ秒オーダーで行うことが可能である。

強誘電体メモリに用いる強誘電体材料としては、５Ｖ以下程度の低電圧で分極反転が可能で、高い残留分極を示すものが望ましい。このような観点から、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ₃（ジルコン酸チタン酸鉛、以下ＰＺＴ）や、これに添加物を加えた（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ₃などのＰｂ系ペロブスカイト誘電体、およびＳｒＢｉ₂Ｔａ₂Ｏ₉や、Ｂｉ₄Ｔｉ₃Ｏ₁₂などをはじめとしたＢｉ系層状ペロブスカイト誘電体を中心として開発が進められている。

Ｐｂ系ペロブスカイト誘電体は、開発当初、分極反転の繰り返しによる特性劣化である“疲労”と呼ばれる現象が深刻であった。しかし、近年になって、ＩｒＯ₂に代表されるような酸化物系の電極を用いることにより、疲労耐性は飛躍的に向上し、１０¹²回以上の書き換え耐性を実現するに至っている。また、組成や膜厚の最適化により、より低電圧での動作が追求されつつある。Ｐｂ系ペロブスカイト誘電体の結晶化温度は一般に６００−７５０℃程度である。

一方のＢｉ系層状ペロブスカイト誘電体は、電極を工夫することなく良好な疲労耐性を示しており、この点に関してはＰｂ系誘電体よりも優れていた。しかし、結晶化温度が一般にＰｂ系よりも高く、８００℃前後の熱処理が必要であるとされている。

強誘電体膜の成膜には、強誘電体の構成金属元素を含む溶液を塗布し結晶化させるゾルゲル法やＭＯＤ（有機金属分解；Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｄｅｃｏｍｐｏｓｉｔｉｏｎ）法、構成元素を含む単一もしくは複数のターゲット用いるスパッタ法や、構成金属元素を含む有機原料を用いて気相成長させるＭＯＣＶＤ（有機金属化学気相成長；Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などがある。

例えば、特許文献１には下地層の形成温度を強誘電体薄膜の結晶化温度以上とすることにより、リーク電流の少ない良好な強誘電体薄膜の作製方法が開示されている。特許文献２には、微結晶状態のチタン酸ジルコン酸鉛組成薄膜を形成し、更にこの薄膜を６５０〜８００℃の温度で熱処理して結晶成長を行うことにより、均一性に優れた強誘電体薄膜の製造方法が開示されている。特許文献３には、基板上に（１００）配向のバッファー層を形成した後、室温において（００１）配向を有する強誘電体薄膜の製造方法が開示されている。また、特許文献４には、第一の電極上と強誘電体薄膜の間に、３層以上の強誘電体の構成元素を有する層を積層させることによって、均一で所望の構造を有する強誘電体キャパシタの製造方法が開示されている。

強誘電体メモリの応用として、高性能な論理ＬＳＩと混載する事で、高機能ＬＳＩを実現する事が期待されている。半導体集積回路に、強誘電体容量素子を組み込むためには、トランジスタ等からなる集積回路の特性変動を極力抑えるプロセスを採用する必要がある。特に、本来高い機能を有するロジック回路においては、高温プロセス中の特性変動によってその機能を発揮できなくなる。論理回路の特性変動を防ぐためには、具体的には、強誘電体容量素子の形成温度を可能な限り低く抑え、トランジスタ特性や配線の特性変動を抑えなければならない。例えば、タングステンプラグ上に容量素子を形成する際には、タングステンとシリコン基板上に形成された拡散層との反応を防ぎ、かつタングステンと下部電極界面の酸化等の反応を抑えるために、６００℃以下での成膜が望まれる。さらに多層配線を形成した後に容量素子を形成する際には、配線材となるアルミ合金が軟化する４５０℃以下での成膜が要求されることになる。

強誘電体容量素子の形成プロセスを低温化させるためには、強誘電体膜／下部電極界面の制御が極めて重要である。強誘電体膜／下部電極界面制御は、この他にも強誘電体膜の配向性を制御する目的で行われることもある。以下では、強誘電体膜／下部電極界面制御について述べられている従来例を示す。

（第１の従来例）
特許文献５では、気相成長法における、ペロブスカイト型金属酸化物誘電体ＡＢＯ₃の成長温度低減の方法について述べられている。表面反応を活用することで、成長温度を低温化する該発明においては、金属酸化物誘電体の成長ステップを二段階とし、第一の成膜条件にて初期層形成を行い、第二の成長条件にて所望の膜成長を行っている。例えばＰＺＴの場合、Ｂにあたる元素はＺｒとＴｉから構成されるが、第一のステップでは、複数あるＢ元素の一部を用い、単純な元素構成とすることで初期核生成を制御している。さらに、第二のステップでは、組成の自己整合条件を用いることで、良質な誘電体膜を得ることを特徴としている。

（第２の従来例）
特許文献６では、ＡＢＯ₃で表されるペロブスカイト組成の電気伝導性酸化物を用いる構造が開示されている。ＡＢＯ₃の各構成元素の種類やその組成を選択することにより界面のバリアハイトや格子整合等を最適化することが可能である。本従来例ではＰｔを下部電極に用いる際には、誘電体膜を成長させる高温プロセスで、電極表面が荒れることが問題とされており、耐熱性電極として導電性酸化物を用いることが効果的であるとしている。本耐熱性電極は、高温が印加された際に、相互拡散を抑制する効果もある。

（第３の従来例）
特許文献７及び８では、下部電極にＰｔ、ＴｉＮ、あるいは金属間化合物と導電性酸化物の積層構造を用いることが開示されている。Ｐｔや金属間化合物の上に、（００１）に配向したペロブスカイト型の導電性酸化物であるＬＳＣＯを挿入することで、その上に形成する（Ｐｂ、Ｎｂ）（Ｚｒ，Ｔｉ）Ｏ₃のようなペロブスカイト型の強誘電体膜が良好な配向特性を示す。また、ＴｉＮ上にはＬａＮｉＯ₃を用いることが可能であることも示されている。

（第４の従来例）
特許文献９では、導電性を有するペロブスカイト型導電性酸化物を下部電極に用い、Ｐｂを含むペロブスカイト型強誘電体膜を有するキャパシタの構造が開示されている。この構造では、下部電極とＳｉ系材料との反応が抑制され、密着性を高めることが可能である。

（第５の従来例）
非特許文献１には、ＬａＮｉＯ₃という導電性ペロブスカイト酸化物が、ＲＦスパッタ法にて、３５０℃で形成できるという報告がある。本報告では、Ｐｔ電極上に１００ｎｍの（１００）に配向したＬＮＯ膜を設けることで、ゾルゲル法によるＰＺＴ成膜温度を５０℃低減し、５００℃で良好なペロブスカイト強誘電体膜の成膜に成功している。さらに、グレインサイズもＰｔ電極上よりも小さくなっているという記載もある。
特開平７−３４３１号公報 特開平７−１１１１０７号公報 特開平９−６７１９３号公報 特開平１０−１７３１４０号公報 特開２０００−５８５２５号公報 特開平９−１３９４８０号公報 特許第３３４３３５６号公報 特表平１１−５０８４１２号公報 特許第３０２１１６５号公報 Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ、第３４巻、ｐ．４８７０−４８７５頁

しかしながら、第１乃至第５の従来例には以下に述べる課題がある。
第１の従来例では、成長温度の低温化を実現できるが、成長温度を低温化することで核生成密度が低下し、個々のグレインサイズが大きくなってしまう場合があった。グレインサイズが大きくなると、膜の凹凸が大きくなり局所的な膜厚の分布が生じる。膜の薄い部分では印加電界が強くなるため、漏れ電流の増大や絶縁耐圧の低下をもたらす。また、膜の厚い部分では逆に、印加電界が弱くなるため十分な分極特性が得られなくなる。したがって、グレインサイズを小さくし、膜の凹凸を小さくする工夫が必要である。

第２の従来例では誘電体プロセスが高温であることが前提とされており、低温成膜時における結晶性、配向性、グレインの制御等については記載されていない。誘電体を低温成膜する際には、導電性ペロブスカイト膜を形成する温度、配向性、グレインサイズの制御がきわめて重要であり、これらの状況で誘電体膜の膜質や凹凸などの形状が決定される。そのためには、導電性ペロブスカイト膜の形成法や膜厚、および下層に存在する膜の制御も重要である。

第３および第４の従来例では、ペロブスカイト型導電性酸化物の性状を決定する手法が示されていない。上述したように、誘電体膜の性状を決定するために重要な導電性酸化膜の性状を制御することはきわめて重要である。また、導電性酸化物は一般に抵抗が高いため、可能な限り薄くすることが望まれる。このような、導電性酸化膜に求められる性状とその制御に関する記載がない。

第５の従来例では、Ｐｔ電極上にペロブスカイト型導電性酸化物を設ける例が挙げられている。Ｐｔ電極は、よく知られているように、反応性が乏しいため、半導体プロセスとして一般に用いられる反応性イオンエッチングが困難であるという特徴を有する。また、この従来例ではＬＮＯ膜の膜厚が１００ｎｍと厚いためその抵抗が高くなるだけでなく、キャパシタとした際の全体の高さが高くなるため、その後の製造プロセス（層間絶縁膜の埋設など）において困難をもたらす場合があった。したがって、ＬＮＯおよびデバイスに見合った性状を決定しておく必要がある。さらに、導電性酸化物と金属膜とは密着性が悪く、ＬＮＯ膜とＰｔ膜との界面で剥離を生じやすいという問題もある。

そこで、本発明は低温処理を可能とすることで容量素子を搭載した半導体装置のトランジスタ特性や配線の特性変動を抑えることを目的とする。また、誘電体の配向性及びグレイン構造の制御することで容量素子のリーク電流を低減し、容量素子の電気特性を向上させることを目的とする。

上記課題を解決するため、本発明は以下の構成を有することを特徴とする。すなわち、本発明は、Ｒｕ系膜と該Ｒｕ系膜上に形成されたペロブスカイト型構造のＬａＮｉＯ₃系膜とで構成される下部電極と、該ＬａＮｉＯ₃系膜上に形成されたペロブスカイト型構造の誘電体膜と、該誘電体膜上に形成された上部電極と、を有する容量素子を搭載する半導体装置に関する。

本発明の半導体装置は更に、前記ＬａＮｉＯ₃系膜が、厚さ方向において前記Ｒｕ系膜側に形成されＲｕ元素を含むミキシング層と、厚さ方向において前記誘電体膜側に形成され実質的にＬａＮｉＯ₃からなる層とを有することが好ましい。
本発明の半導体装置は更に、前記ミキシング層の膜厚が１０ｎｍ未満であることが好ましい。
本発明の半導体装置は更に、前記ＬａＮｉＯ₃系膜の膜厚が２０ｎｍ未満であることが好ましい。

本発明の半導体装置は更に、前記Ｒｕ系膜の（００２）配向度が９０％以上であることが好ましい。
本発明の半導体装置は更に、前記ＬａＮｉＯ₃系膜が（１００）優先配向であることが好ましい。
本発明の半導体装置は更に、前記誘電体がＰｂ（Ｚｒ，Ｔｉ）Ｏ₃を主成分とする複合金属酸化物であり、かつ該誘電体膜が｛１００｝優先配向であることが好ましい。
本発明の半導体装置は更に、前記複合金属酸化物の結晶グレインサイズが５０ｎｍ以下であることが好ましい。

本発明によれば、４５０℃以下の低温で誘電体容量素子の形成が可能となり、集積回路を構成するトランジスタ、金属配線に悪影響を及ぼすことなく、半導体集積回路に誘電体容量素子を付加することが可能となる。また、下部電極積層膜のグレイン構造と配向性を制御することによって、誘電体膜のグレイン構造と配向性を制御するとともに、表面の平坦性を実現できる。この結果、高機能なロジック半導体集積回路と高速かつ不揮発性を有する誘電体メモリを混載することが可能となるだけでなく、半導体装置の構成に自由度が拡がる。

（半導体装置）
本発明の誘電体容量素子の構造によれば、強誘電性を有するペロブスカイト構造のＰｂ系誘電体膜を、４５０℃以下の低温で得ることができ、かつ誘電体膜のグレインサイズを５０ｎｍ以下に抑えることで表面平坦性を向上させ、誘電体容量素子の電気特性を向上させることができる。また、Ｒｕは酸素との親和性が高いため、ＬａＮｉＯ₃（以下、ＬＮＯと記載する。）との界面でＲｕＯ_xとなり、このＲｕＯ_xがＬＮＯ中にわずかに拡散することでミキシング層を形成し、金属膜とＬＮＯ膜の密着性が飛躍的に向上する。

本発明の誘電体容量素子は、対向する二つの電極間に誘電体膜を挟むことにより構成される。ここでは、二つの電極と誘電体膜が基板表面に対して垂直方向に積層されたプレーナ型容量素子を用いる。すなわち、下方から下部電極、誘電体膜、上部電極の順に積層された誘電体容量素子である。本発明の容量素子の一例を図１に示す。図１の容量素子は下部電極、誘電体１３２、上部電極１３３から構成されている。下部電極の下部には更に導電性プラグ１３０が設けられており、配線と接続される。下部電極は更にＬａＮｉＯ₃からなる層１３１ａ、ミキシング層１３１ｂ、Ｒｕ系膜１３１ｃから構成されている。

本発明のＰｂ系誘電体とは、第２図に示すようなペロブスカイト構造を有し、図２のＡサイトの主成分としてＰｂを含有する複合金属酸化物誘電体を示す。すなわち、ＡサイトにＰｂを主成分とし、０〜１０％程度のＰｂをＬａ、Ｃａ、Ｎｂ、Ｓｒ等で置換し、ＢサイトとしてＺｒおよびＴｉを含有する酸化物誘電体である。

（下部電極）
下部電極のうち酸化物である誘電体膜と直接接触する部分には、誘電体膜を構成する材料の還元および下部電極材料自体の酸化を抑えるために酸化されにくい材料、酸化物が導電性を呈する材料、既に酸化されている材料を用いる必要がある。また、下部電極は誘電体膜が成長する際の基板表面となるため、誘電体膜の膜質や結晶性等に多大な影響を与える。特に、誘電体膜と同様のペロブスカイト構造を有する導電性酸化物を用いることで、誘電体膜のグレインサイズや配向性を制御しやすくなる。このような観点から、本発明では下部電極Ｒｕ系膜と誘電体膜の界面にＬＮＯを挿入している。

また、下部電極下にはＬＳＩ配線層を設け、導電性プラグを介して該下部電極と該ＬＳＩ配線が接続される場合がある。導電性酸化物と導電性プラグが直接、接する構造の容量素子では導電性酸化物と導電性プラグが接する部分で導電性プラグを構成する材料が酸化し、電気的接続が切断される。従って、導電性酸化物と導電性プラグとの間には、酸化バリア層を挿入する必要がある。酸化バリア材料は、自身が耐酸化性を有するか、もしくは酸化物が導電性である必要がある。このような材料として、Ｐｔ、Ｉｒ、Ｒｕなどの貴金属材料がよく知られている。一般に、これらの貴金属材料は、蒸気圧の高い反応生成物が得られ難いため、ＬＳＩプロセスで用いられる反応性イオンエッチングによってパターニングすることが難しいが、Ｒｕのみは例外で、酸素を含むプラズマ中で揮発性の反応物を生成する。以上の様に下部電極の下層としてＲｕを主成分とする金属層（Ｒｕ系膜）を用いる。Ｒｕ系膜は反応性イオンエッチングによるパターニングを容易に行うことが可能で、ＬＮＯ系膜形成時にＲｕ系膜の表面に形成されるＲｕＯ₂が導電性を有し、下層の導電性プラグ等に対する酸化バリア膜として機能する。なお、Ｒｕ系膜中のＲｕ含量は９５原子％以上１００原子％以下であることが好ましい。Ｒｕ系膜の膜厚はＳＥＭ又はＴＥＭによって測定可能であり、４０ｎｍ以上５０ｎｍ以下であることが好ましい。

上記のように下部電極としては、ペロブスカイト型導電性酸化物（ＬＮＯ）とＲｕ系膜の積層構造とすることが重要である。一般的に導電性酸化物は電気抵抗が高く、また、ペロブスカイト型の導電性酸化物はその結晶化温度が５００℃以上と比較的高い材料が多い。結晶化温度については、従来例で示したようにＬａＮｉＯ₃では低いことが公知である。したがって、所望のペロブスカイト型誘電体膜が得られるよう下部電極構造としてこれらの材料を組み合わせて実現する必要がある。また、電気抵抗に関しては、導電性酸化物の膜厚を薄膜化することで、その影響を小さくすることができる。

（誘電体膜）
ペロブスカイト型誘電体膜に望まれるのは、言うまでも無く、強誘電性と絶縁耐性である。これらの特性は配向性やグレインサイズ等を制御することで制御可能である。この誘電体の配向性やグレインサイズはその下に積層されているＬＮＯ／Ｒｕの構造の影響を大きく受ける。そこで、誘電体膜の配向性やグレインサイズの点から最適なＬＮＯ／Ｒｕの構造を説明する。

図３に、Ｒｕの配向性とスパッタ温度の関係を示す。ここでは、チャンバ内にＡｒを７．２ｍＴｏｒｒで導入し、スパッタパワーを３ｋＷとしてＲｕを成膜し、Ｘ線回折測定を行った結果に基づいて配向度の計算を行っている。配向度は、ＪＣＰＤＳカードに示されている粉末パターンで較正して算出している。図に示すように、Ｒｕ膜は３００℃以上になると急激に（００２）（ｃ面と呼ばれる）の配向度が大きくなることがわかる。

図４に、Ｒｕ膜の上にスパッタリング法によって成膜したＬＮＯのＸ線回折スペクトルを示す。ここで、ＬＮＯの成膜に用いた基板の最表面は（００２）配向度が９３％のＲｕ膜、もしくは（００２）配向度が７８％のＲｕ膜となっている。ＬＮＯ膜は、ＲＦスパッタ法により、基板温度３５０℃、Ａｒ／Ｏ₂流量比＝３／１、３ｍＴｏｒｒ、ＲＦパワー３ｋＷとして成膜した。図４の結果より低配向（（００２）配向度７８％）のＲｕ膜上にＬＮＯ膜を成膜した場合には、ＬＮＯは（１１０）の強いピークと（１００）のピークを有し、比較的ランダムな配向となる。これに対して、高配向（（００２）配向度９３％）のＲｕ膜上に成膜したＬＮＯは、（１００）優先配向となっており、そのピーク形状もシャープで良好な結晶性を有している。このように、ＬＮＯの配向を（１００）優先配向とするためには、Ｒｕの（００２）配向度を９０％以上にしておくことが好ましい。そのためには、Ｒｕを成膜する際には、基板温度を３００℃以上にしておくことが好ましいことが図３から読み取ることが出来る。図２に示すような構造のＰｂ含有ペロブスカイト誘電体膜は、（００１）方向に分極軸を持つので、（１００）優先配向のＬＮＯを用いることで、誘電体膜は（１００）及び（００１）に配向しやすくなり、分極特性が向上する。

次にＬＮＯ膜を導入する効果と最適膜厚について説明する。上述したように、容量素子電極における寄生抵抗低減という観点からは、ＬＮＯの膜厚は可能な限り薄くすることが好ましい。図５に、膜厚４０ｎｍのＲｕ膜上に膜厚を変化（０〜５５ｎｍ）させてＬＮＯ膜を成膜し、基板温度を４３０℃として気相成長法でＰＺＴを成膜した際の、ＰＺＴのＸ線回折スペクトルを示す。まず、ＬＮＯ膜厚０ｎｍ、すなわちＲｕ膜上に直接ＰＺＴを成膜した場合には、常誘電性の異相であるパイロクロア相（Ｐｙ）（２θ＝２９度付近）が見られている。成膜したＬＮＯ膜厚が５ｎｍ以上の場合には、パイロクロア相は完全に消失しており、ＬＮＯがペロブスカイト誘電体の成長核として有効に機能している。また、ＬＮＯ膜が存在する場合には、ＬＮＯ膜厚が何れの場合でもＰＺＴの配向は、（１００）及び（００１）配向度が強く、ＬＮＯの結晶配向を引き継いでいる。但し、成膜した膜厚が５ｎｍのＬＮＯ膜上にＰＺＴを成膜した場合には、ＰＺＴにおけるペロブスカイト相のピーク強度が小さく、ＰＺＴのピーク強度は、ＬＮＯ膜の膜厚が５ｎｍから大きくなるに従って大きくなっている。

図６に、スパッタ成膜するＬＮＯ膜の膜厚を５、１０、５５ｎｍとした際のＰＺＴ成膜後の鳥瞰ＳＥＭ像を示したものである。成膜したＬＮＯ膜の膜厚が５ｎｍの場合は、ＰＺＴ膜のグレインサイズが大きい様子が見られており、表面の凹凸が大きい。ところが、成膜するＬＮＯ膜の膜厚が１０ｎｍ、５５ｎｍの場合には、ＰＺＴのグレインサイズが４０ｎｍ程度で表面の平坦性が向上している。この原因を探るために、断面ＴＥＭによる観察を行った。

図７にＰＺＴ膜／ＬＮＯ膜界面付近の断面ＴＥＭ像を示す。この写真はＬＮＯ膜を５０ｎｍ成膜した上にＰＺＴを成膜したサンプルである。写真から明らかなように、ＬＮＯ膜とＲｕ膜の界面からＬＮＯ膜側へ８ｎｍ未満の領域ではＬＮＯが微結晶の領域が存在している。この領域では、Ｒｕ元素がＬＮＯ中へ拡散してきており、ＬＮＯとＲｕの酸化物であるＲｕＯ_xがミキシングを起こしていることが確認されている。ミキシング層の膜厚は、スパッタ成膜したＬＮＯ系膜の膜厚に依存せず、５ｎｍ以上１０ｎｍ未満であることを確認できた。ミキシング層の膜厚は２ｎｍ以上１０ｎｍ未満であることが好ましく、５ｎｍ以上１０ｎｍ未満であることがより好ましい。ミキシング層の厚さがこれらの範囲内にあることによって、連続した安定膜を形成することができる。因みにスパッタしたＬＮＯ膜の膜厚が５ｎｍの場合には、膜全体がミキシング層となっており、純粋なＬＮＯ膜が観察されなかった。したがって、このミキシング層はスパッタしたＬＮＯにＲｕ元素が拡散して形成されることが確認できる。このミキシング層は、３５０℃で酸素雰囲気でＬＮＯ膜をスパッタする際に、酸素と親和性の高いＲｕの表面が酸化されると同時にＬＮＯターゲットから飛来するスパッタ粒子が反応して形成される。このようにして形成されたミキシング層は、ＬＮＯ膜を成膜する３５０℃よりもさらに高温でＰＺＴを成膜しても、その膜厚が増膜せず安定である。Ｒｕ金属と酸化物の界面でこのようなミキシング層が形成されることによって、両者の密着性が飛躍的に向上する。下部電極金属膜としてＲｕの代わりにＰｔのような耐酸化性金属を用いると、Ｐｔの反応性が低いために上記のようなミキシング層が形成されず、ＬＮＯとＰｔの界面で剥離が生じる。

ＬＮＯ中には、Ｒｕ上の微結晶ミキシング層を介して柱状のグレイン構造が観測されている。すなわち、３５０℃という温度エネルギーを与えることによって、ＬＮＯの結晶化が促進されている。以上のように、３５０℃の酸素雰囲気でＬＮＯ膜をスパッタ成膜することによって、ミキシング層の形成による密着性の向上と、結晶化の促進を達成することができる。
また、図７からは、柱状のグレイン構造は、ＬＮＯからＰＺＴへ引き継がれていることも確認できており、ＬＮＯの結晶がＰＺＴの結晶核として機能していることがわかる。

ＬＮＯは、導電性酸化物であるがその抵抗率は８Ω・ｃｍ程度あり、Ｒｕの１２μΩ・ｃｍと比較すると約３桁程度高い。したがって、電極の一部として用いた場合にはその寄生抵抗が問題となる。そこで、ＬＮＯ膜の膜厚は可能な限り薄くする必要がある。ただし、Ｒｕ膜上のＬＮＯ膜には５ｎｍ以上１０ｎｍ未満のミキシング層が存在するため、結晶化したＬＮＯからなる層を得るためには、そのマージンを含んで５ｎｍを超え、２０ｎｍ未満であることが好ましく、１０ｎｍ以上２０ｎｍ未満としておくことがより好ましい。ＬＮＯ膜の膜厚がこれらの範囲内にあることによって、寄生抵抗とミキシング層によるＰＺＴ膜の制御の面から最適化を図ることができる。

Ｒｕ膜上に４３０℃の気相成長ＰｂＴｉＯ₃（ＰＴＯ）の核形成層、３５０℃の低温スパッタでＲｕ膜上にスパッタ成長ＬＮＯ膜を積層させた両試料に、更にＰＺＴ膜を積層させた場合のＰＺＴ膜の断面ＳＥＭ像を図８に示す（図８（ａ）は、ＬＮＯ膜上にＰＺＴ膜を積層させた場合のＰＺＴ膜の断面：図８（ｂ）は、ＰＴＯ膜上にＰＺＴ膜を積層させた場合のＰＺＴ膜の断面）。ＰＴＯを用いた場合（図８（ｂ））でも、ペロブスカイト単相のＰＺＴ膜は得られているが、低温で表面反応を活用した気相成長であるため、核密度が上がらずグレインサイズが大きくなり、表面の凹凸が顕著に見られる。これに対して、本願発明において得られる３５０℃という低温のスパッタ法で結晶化できるＬＮＯは、均一なペロブスカイト核を提供できる。このため、微細な柱状グレイン構造のＰＺＴ膜を得ることができ、表面の平坦性を向上させることができる。グレインサイズはＴＥＭによる断面写真上で観察される凸部の底面の幅とし（図１６）、１０ｎｍ以上５０ｎｍ以下が好ましい。グレインサイズがこれらの範囲内にあることによって、容量素子のリーク電流を低減させて特性の向上を図ることができる。

次にＰＺＴの薄膜化について言及する。容量素子全体としてのアスペクト比を低減させることは、パターニング時のエッチング時間の短縮や、容量素子を覆う層間絶縁膜の埋設性向上のために有効である。容量素子のアスペクト比が大きくなると、メモリセル内における個々の容量素子間を絶縁膜で埋めることが困難になる。図９に、誘電体膜を薄膜化した際に見られる表面の凹凸を、断面ＴＥＭ観察により見積もった結果を示す。横軸は、ＰＺＴ膜の平均膜厚である。表面の凹凸は、ＰＺＴ膜厚の増加に対して単調に増加している。したがって、表面平坦化のためにも薄膜化は望ましい。

図１０に、リーク電流のＰＺＴ膜厚依存性を示す。横軸には電界をとり、縦軸に電流密度をとってプロットしている。破線は、膜厚１００ｎｍのＲｕ膜上に直接、形成した平均膜厚２３０ｎｍのＰＺＴ容量のリーク電流を示しており、他はミキシング層を含んだ膜厚１０ｎｍのＬＮＯ膜を挟んでＰＺＴを成膜した容量素子のリーク電流である。各実線はＰＺＴ膜厚を変化させた場合のリーク電流を表す。各実線に付された数字は、ＰＺＴの膜厚を示している。図１０を見ても明らかなように、ＬＮＯを挿入することで、リーク電流が大幅に低下し、絶縁破壊電界（図１０において曲線の傾きが急激に上昇するときの電界強度）が上昇している。ＰＺＴ膜厚が薄くなると、絶縁破壊電界は単調に増加していることも確認できる。これは、図９に示したような表面の凹凸に起因する現象であると考えられる。すなわち、凹凸が大きくなると、局所的に膜厚が薄くなる部分が生じ、電界強度が局所的に強くなる部分が生じる。このため、表面凹凸が大きいときに、平均的な絶縁破壊電界は小さくなるわけである。以上のように、容量素子のアスペクト比低減および絶縁性の向上の観点から、ＰＺＴを薄膜化することが望ましい。

（上部電極）
前記ＬＮＯ系膜／Ｒｕ系膜を積層した下部電極上に、ＰＺＴ膜を成膜した後に、上部電極を形成する。上部電極に関しては、ＰＺＴ膜の結晶性等に影響を及ぼすわけではないので、電極膜自身の構造に関する制限は緩和される。ただし、ＰＺＴ膜との界面制御については極めて重要である。通常良く用いられるのは、下部電極と同様の貴金属材料であり、微量酸素含有Ｒｕであることが好ましく、下部電極中のＲｕ含量は９５原子％以上が好ましい。上部電極形成時には少なくともＰＺＴとの界面を形成する部分には酸素を供給しながら成膜する手法が望ましい。例えば、スパッタリング法によって上部電極を形成する際には、Ａｒのみでスパッタリングを行うことで、プラズマの影響でＰＺＴ表面に酸素欠損起因の損傷が導入される。スパッタリング雰囲気に酸素を導入することで、この損傷を回避することができる。この際、結果として誘電体と上部電極との間に形成される膜が導電性酸化物であっても、酸素添加の金属相であってもかまわない。好ましくは下部電極としてＲｕ／ＲｕＯ₂膜、微量酸素含有Ｉｒ、ＩｒＯ₂、Ｉｒ／ＩｒＯ₂膜、Ｒｕ／ＬＮＯ膜、Ｉｒ／ＬＮＯ膜を用いることができる。また、上部電極の膜厚は４０ｎｍ以上５０ｎｍ以下が好ましい。

以上のようにして得られた誘電体容量素子の構造を、ロジック混載誘電体メモリに適用することで、高信頼性・高機能ＬＳＩを構成することが可能となる。

また、ＰＺＴ容量は誘電率が高いことを利用して高周波デバイスにおける受動素子としての活用も考えられる。図１１に、容量密度のＰＺＴ膜厚依存性を示す。誘電率は膜厚の低下にともなって低下する傾向を示すが、薄膜化によって単位面積あたりの容量は単調に増加し、膜厚４０ｎｍの場合には８０ｆＦ／μｍ²と、極めて大きな容量値を示した。受動素子に関しても、メモリと同様に、低温プロセスを採用することで、高信頼性・高機能ＬＳＩを構成することが可能となる。また、当然ながら、誘電体メモリと大容量受動素子の双方を高機能なロジック回路と組み合わせることで、ＬＳＩの付加価値がさらに高くなる。

（半導体装置の製造方法）
本発明の半導体装置の製造方法の一例では下部電極（Ｒｕ系膜、ＬＮＯ系膜）、誘電体膜、上部電極の順に成膜する。Ｒｕ系膜の成膜にはスパッタリング、ＣＶＤ法、真空蒸着法などの成膜法を用いる。ここでは、スパッタリングを用いた成膜法について説明する。スパッタリングは高純度のＲｕターゲットを用い、Ａｒなどの不活性ガスをチャンバに導入して行う。

次に、ＬＮＯ系膜の成膜にはＬａ、Ｎｉ及び酸素を構成元素とするターゲットを用いてスパッタリングにより行う。チャンバには例えば、高酸素濃度のＡｒ／Ｏ₂ガスを導入する。ガス中のＯ₂濃度は２０体積％以上４０体積％以下が好ましく、２５体積％以上３５体積％以下がより好ましい。また、このときの温度は３００℃以上４００℃以下が好ましく、３４０℃以上３６０℃以下がより好ましい。温度がこれらの範囲内にあることによって、ミキシング層の膜厚を１０ｎｍ未満とし低抵抗化を図ると共にＬＮＯの結晶性悪化を防止することができる。スパッタパワーは１ｋＷ以上５ｋＷ以下が好ましく、２ｋＷ以上３ｋＷ以下がより好ましい。スパッタ時間は２０秒以上４０秒以下が好ましく、２５秒以上３５秒以下がより好ましい。スパッタパワー及びスパッタ時間がこれらの範囲内にあることによってＬＮＯ系膜の膜厚を２０ｎｍ未満とすることができる。

更に、ＬＮＯ系膜上にスパッタリングによってＰＺＴ膜を成膜する。ここで、スパッタリングはＰｂ、Ｌａ、Ｚｒ、Ｔｉ及び酸素を構成元素とするターゲットを用いて行い、アルゴンなどの不活性ガスをチャンバ内に導入して行う。

ＰＺＴ膜上には上部電極を成膜する。上部電極は下部電極と同様の条件で成膜することができるが、スパッタ雰囲気中に酸素を含有させることによって、微量酸素添加Ｒｕ系膜を成膜することが好ましい。なお、ＰＺＴ膜と上部電極のＰＺＴ膜と接する面側にＬＮＯ系膜を成膜しても良い。なお、ＬＮＯ系膜の成膜条件は、下部電極のＬＮＯ系膜の成膜条件と同じ条件に設定することができる。このようにＰＺＴ膜を成膜することによって、ＰＺＴ膜の上層と下層の界面が対称となり、ヒステリシス特性が向上する。

以下に、本発明の誘電体容量素子の形成法を用いた、ロジック回路に誘電体容量素子を混載する工程の実施例を述べる。

（第１の実施例）
まず、図１２（ａ）に示すように、Ｓｉウエハ１０１上に拡散層１０２、ゲート酸化膜１０４、ゲート電極１０５（メモリセル部のゲート１０５ｂはワード線となる配線を形成する）、からなるＭＯＳトランジスタを形成する。トランジスタは素子分離１０３により互いに分離されて配置されている。トランジスタを形成した後に、絶縁膜１１０を成膜し、拡散層及びゲートの所定の位置に配線によって接続するためのコンタクトホール１１１を形成する。コンタクトホール形成後、バリアメタルおよび密着層として機能するＴｉＮ／Ｔｉ積層の薄膜をスパッタ法によって成膜し、コンタクトホールを導電体で完全に埋めるためにＣＶＤ法によりタングステンを埋め込む。その後、プラズマエッチングもしくは研磨を行うことにより、コンタクト部以外に成膜された余分なタングステンを除去し、コンタクトプラグ１１２を形成する。

次に、図１２（ｂ）に示すように、誘電体容量素子を形成する。誘電体容量素子は、下部電極１３１、誘電体膜１３２、上部電極１３３の順に成膜する。下部電極材料としては、スパッタ法により成膜した膜厚（ミキシング層を含む）１０ｎｍのＬＮＯ系膜である１３１ａおよび４０ｎｍのＲｕである１３１ｃの積層膜を形成する。この際、ＬＮＯを酸化性雰囲気で形成することで、ＲｕとＬＮＯのミキシング層１３１ｂを形成し、導電性酸化物と金属電極の間の密着性を向上させることが重要である。

下部電極の下部には、必要に応じてＴｉＮなどのバリア膜やＴｉなどの密着膜を設ける。ＴｉＮは、酸化物であるＬＮＯ系膜や誘電体膜を形成する際に、プラグ表面の酸化を抑制するだけでなく、元素の相互拡散も抑制することができる。

下部電極Ｒｕ系膜１３１ｃは、ＤＣマグネトロンスパッタ法にて形成した。９９．９％以上の純度を有するＲｕターゲットを用い、８ｍＴｏｒｒのＡｒをチャンバに導入し、基板温度を３００℃とし、ＤＣパワーを２ｋＷとして１５秒間のスパッタリングによって得た（（００２）配向度９３％）。また、ＬＮＯ系膜１３１ａは、ＲＦマグネトロンスパッタ法にて形成され、Ｌａ、Ｎｉおよび酸素を構成元素とするターゲットを用い、酸素体積（もしくはモル）濃度２５％で３ｍＴｏｒｒのＡｒ／Ｏ₂を導入し、基板温度を３５０℃とし、ＲＦパワーを３ｋＷとして、３５秒間の成膜によって得た。ここで形成する下層のＲｕは柱状グレイン構造の（００１）優先配向膜であり、ＬＮＯ−Ｒｕミキシング層１３１ｂを含めたＬＮＯ系膜の膜厚は１０ｎｍであり、ＬＮＯ系膜の上部は柱状グレイン構造の（１００）優先配向となっている（（１００）配向度８５％）。下部電極と誘電体がともに酸化物であるため、その界面特性は良好で極めて安定したものとなるとともに、誘電体膜であるＰＺＴが（１００）及び（００１）に優先配向する表面が平坦な柱状構造を有するという特徴を有する。

次に、下部電極上にＰＺＴ膜をＲＦマグネトロンスパッタ法にて成膜する。ターゲットにはＰｂ_1.02Ｌａ_0.03Ｚｒ_0.35Ｔｉ_0.65Ｏ_xを用い、Ａｒのみ、１１ｍＴｏｒｒ、４２５℃、３ｋＷ、１３５秒間のスパッタを行い、膜厚１５０ｎｍのＰＺＴ膜を得た（｛１００｝配向度９９％）。以上のようにしてＰＺＴ膜を成膜した後には、スパッタ中に形成され得る酸素欠損を補填するために、４００℃、酸素雰囲気で１０分間の熱処理を行った後に、上部電極を成膜した。上部電極は、膜厚５０ｎｍの微量酸素添加Ｒｕ系膜を用いた。ここではＤＣマグネトロンスパッタチャンバに、酸素体積（もしくはモル）濃度２２％で１３ｍＴｏｒｒのＡｒ／Ｏ₂を導入し、基板温度を３００℃とし、ＤＣパワーを２ｋＷとして１６秒間の成膜によって得られる膜を用いた。

容量素子を構成する各層を成膜後、下部電極１３１、誘電体膜１３２、上部電極膜１３３を１回のフォトリソグラフィー工程で一括加工する。すなわち、フォトレジストで容量素子のパターニングを行い、ドライエッチングにより上部電極から下部電極まで加工する。なお、上部電極膜を加工し、その後、誘電体膜／下部電極の積層構造膜を加工してもよい。その場合、アライメントマージンを確保するため、上部電極が誘電体／下部電極加工パターンに対して１００ｎｍ〜５００ｎｍ程度小さくする必要がある。容量素子の加工後には、４００℃の酸素雰囲気で１０分間の熱処理を行う。

次に、図１２（ｃ）に示すように、容量素子保護層間絶縁膜１３４としてＯ₃−ＴＥＯＳ熱ＣＶＤ法によりノンドープシリカ膜（ＮＳＧ膜）を２００〜４００ｎｍ成膜し、上部電極コンタクト１３５と同時にトランジスタのコンタクトプラグに接続する第１のスルーホール１３６を開口する。これらのホール１３５および１３６は、前記ノンドープシリカ膜上に、開口したい部分以外にフォトレジストが残るようにパターニングを行い、ドライエッチングによって開口を行うことによって形成する。続いて、第一層目の配線層１２１となる金属膜をスパッタ法にて成膜し、配線を形成したい部分のみにフォトレジストが残るようにパターニングを行って、ドライエッチングによって不要な配線膜をエッチングし、第一層目の配線パターン１２１を形成する。ここで、１２１ａはロジックの第一層目の配線を示しており、１２１ｂはメモリセル内におけるプレート線となっている。ＮＳＧ膜上には、最終プロセスであるロジック部の水素アロイによるトランジスタ特性安定化を行うときの水素還元に対する容量素子保護膜として厚さ５０ｎｍ程度の薄いシリコン酸窒化膜を積層してもかまわない。

続いて、図１２（ｄ）に示すように、層間絶縁膜１５１としてプラズマ酸化膜を２．５μｍ成膜し、ＣＭＰによる平坦化を施したのちに、第２のスルーホール１５２をフォトリソグラフィー工程とドライエッチングにより同時に形成し、第２の配線層１５３を形成する。ここで、１５３ａはロジック回路の第２層目の配線層となっており、１５３ｂはメモリセル部のビット線となっている。ＣＭＰでは、シリカスラリーを用い、研磨圧力０．４ｋｇ／ｃｍ²、基板回転速度５０ｒｐｍ、研磨パッド回転速度３５ｒｐｍとした。スルーホールの埋設はＣＶＤ法によるタングステンによって行っており、ＣＶＤに先立って、バリア膜としてスパッタ法によりＴｉＮを形成しておく。タングステンをＣＶＤにて成膜し、全面エッチバックによってホール以外の部分のタングステンを除去し、第２層配線をスパッタ法により成膜し、ドライエッチングにより、第２層目の配線層を形成する。

層間絶縁膜形成、ＣＭＰによる平坦化、スルーホールの形成、配線層の形成を所定の回数繰り返すことにより、多層配線を形成する。

（第２の実施例）
また、本発明における誘電体容量素子の構造は、プロセス温度を４５０℃以下に低減しても良好な強誘電性を確保することが可能であるので、多層配線形成後に容量素子を形成することが可能である。図１３に本実施例を説明する図面を示す。まず、第１２図（ａ）に示すように、図１２（ａ）と同様にしてトランジスタおよびコンタクトプラグを形成した後に第１層目のアルミ系配線層１２１をスパッタ法とドライエッチングによって形成する。尚、図中における１２１ａはロジックの第１層目の配線層であり、１２１ｅは容量素子とトランジスタを接続するためのパッドであり、１２１ｆはメモリセルにおけるビット線となっている。

続いて、図１３（ｂ）に示すように、第１の層間絶縁膜１５１、第１のスルーホール１５２、第２の配線層１５３を形成する。ここで、第２の配線層１５３ａはロジックの第２層目の配線となっており、１５３ｅはメモリセルの容量素子とトランジスタを接続するためのパッドとなっている。スルーホールの埋設は、ＣＶＤ法によるタングステンで行っており、ＣＶＤに先立ってバリア膜としてＴｉＮ膜を成膜するのが望ましい。ＣＶＤ成膜後、ＣＭＰ法によってスルーホール部以外の部分のタングステンを除去し、スルーホール部分のみにタングステンを残す。続いて、アルミ系の配線層をスパッタ法とドライエッチングによってパターニングする。この後、層間絶縁膜、スルーホール、配線の形成を所定の回数繰り返すことで、所望の層数の多層配線を形成する。

図１３（ｃ）は、容量素子下の多層配線の層数が２層の場合の例を示している。第２層目の配線層を形成した後に、第２の層間絶縁膜１６１を形成し、容量素子の下部電極とトランジスタを接続するためのスルーホール１６３ｅを形成し、ＣＶＤ法によるタングステンの埋設を行い、ＣＭＰによりプラグ部以外の余分なタングステンを除去するとともに、表面の平坦化を行う。続いて、容量素子の下部電極の下層部として厚さ４０ｎｍのＲｕ系膜１３１ｃを、３００℃、ＤＣパワーを２ｋＷとし、１５秒間のスパッタにより形成する（（００２）配向度９３％）。Ｒｕ系膜形成後には、真空中でウエハの搬送を行い、ＤＣスパッタ法によりＬＮＯ系膜１３１ａを成膜する。ＬＮＯは、３５０℃、ＤＣパワーを２ｋＷ、流量比Ａｒ／Ｏ₂＝３／１、８ｍＴｏｒｒで、２５秒間のスパッタによって１２ｎｍの成膜を行った（（１００）配向度８５％）。このとき、ＬＮＯ系膜を酸化雰囲気で成膜することでＲｕ系膜表面を酸化し、ＬＮＯ系膜とＲｕ系膜の界面ミキシング層１３１ｂを８ｎｍ程度形成することで、密着性の向上を図っている。続いて、基板温度を４１０℃とし、ＭＯＣＶＤ法によって１００ｎｍのＰＺＴ膜１３２の成膜を行った（｛１００｝配向度９９％）。ＰＺＴ成膜後には、上部電極１３３としてＲｕ系膜５０ｎｍもしくはＲｕ系膜／ＬＮＯ系膜を４０／１０ｎｍ成膜する。上部電極のＰＺＴ膜側にＬＮＯ系膜を形成することによって、ＰＺＴの下層と上層の界面が対称となり、ヒステリシス特性の対称性が向上する。Ｒｕ上部電極上には、コンタクトエッチング時のエッチングストッパとして機能するキャップ膜ＴｉＮを成膜すると効果的である。続いて、上部電極から下部電極までドライエッチングによって一括で加工する。この際、パターニングしたフォトレジストをマスクとしてエッチングを行っても良いし、パターニングした酸化膜をハードマスクとして用いてエッチングを行っても良い。容量素子の加工後、層間絶縁膜１６２を成膜し、第２層目の配線に接続される第２のスルーホール１６３ａ、容量素子の上部電極コンタクト１６３ｆを同時に開口する。続いて、第２のスルーホール１６３ａと上部電極コンタクト１６３ｆに、ＣＶＤ法によりタングステンの埋設を行う。この際、ＣＶＤに先立って、バリア膜としてＴｉＮを成膜しておくことが望ましい。最後に、ロジック回路の最上層配線１６４ａおよびメモリセル内のプレート線１６４ｅを同時に形成する。

（第３の実施例）
ＰＺＴ容量は誘電率が高いため、高周波デバイス用のオンチップキャパシタとしての利用も考えることが出来る。図１４では、第３の実施例を説明する、高周波デバイスを目的とした大容量キャパシタの例を示す。まず、図１２（ａ）と同様にしてトランジスタとタングステンによるコンタクトプラグを形成した後、誘電率が２．４〜３．０の低誘電率層間絶縁膜２１１を成膜する。その後、配線を形成する部分に、タングステンコンタクトの上面位置に相当する深さまでの溝を形成する。続いて、スパッタ法により、バリア膜としてＴａ／ＴａＮを１５／１５ｎｍ形成し、その上に８０ｎｍのＣｕ膜をスパッタ法で形成する。その後、電解メッキ法にてＣｕ膜を析出させ、ＣＭＰにより余剰なＣｕ膜およびバリア膜を除去することで、予め形成しておいた溝部分にのみＣｕを残して、配線パターンを形成する。以上のようにして、図１４（ａ）に示す様に、第１層目の配線を形成した。

次に、図１４（ｂ）に示すように、第２層目の配線を形成する。まず、誘電率が２．４〜３．０の低誘電率絶縁膜２２１を成膜し、第２層目の配線２２３を形成する溝と、第２層目の配線と第１層目の配線を接続するためのプラグ２２２を形成するためのビアホールをドライエッチングによって形成する。続いて、第１層目の配線層を形成したときと同様に、Ｔａ／ＴａＮをスパッタ法によって形成し、これと連続してスパッタ法によってＣｕ膜を８０ｎｍ成膜した。その後、電解メッキ法でＣｕ膜を成膜し、配線溝にのみＣｕが残るように、余剰なＣｕおよびバリア膜をＣＭＰによって除去する。以降、所定の回数だけ、上記のプロセスを繰り返し、低誘電率層間絶縁膜とＣｕ配線からなる多層配線を形成した後に、キャパシタを形成するプロセスに入る。

図１４（ｃ）からは、２層配線を形成した後にキャパシタを形成するプロセスを説明する。第２層目の配線層の上に低誘電率絶縁膜２３１を形成し、キャパシタの下部電極と第２層目の配線を接続するためのプラグ２３２ａを形成するためのビアホールをドライエッチングにて開口する。この際、容量素子を形成しない部分で、容量素子の上下の配線層を接続する必要がある部分にもプラグ２３２ｂを同時に形成しておく。その後、下層の配線層と同様に、Ｃｕ／Ｔａ／ＴａＮをスパッタ法によって形成した後、電解メッキ法でＣｕを成膜し、ＣＭＰによりプラグ部にのみＣｕを残して余剰なＣｕ膜およびバリア膜を除去する。続いて、ＰＺＴ容量２３３を形成する。まず、最下層にはバリア膜としてＴｉＮを５０ｎｍ成膜し、続いて下部電極となるＲｕ系膜を５０ｎｍ、ＬＮＯ系膜を１５ｎｍ成膜する（Ｒｕ系膜の（００２）配向度９３％、ＬＮＯ系膜の（１００）配向度８５％））。次に、ＭＯＣＶＤ法によって、基板温度を４００℃としてＰＺＴ膜を５０ｎｍ成膜する（｛１００｝配向度９９％）。ＰＺＴを薄膜化することによって、容量値を増大させ、小面積・大容量の容量素子を提供することが可能となる。続いて、上部電極としてＲｕ系膜を５０ｎｍ成膜し、上部電極Ｒｕからバリア膜ＴｉＮまでを一括で加工する。続いて、下層と同様に低誘電率絶縁膜２４１を成膜し、容量素子の上部電極コンタクトホール２４２ａと、配線接続用ビアホール２４２ｂを形成するとともに、配線用溝２４３を形成し、下層配線と同様にしてバリア膜の形成とＣｕの埋設を行った後にＣＭＰによって、配線パターンを形成する。

（第４の実施例）
図１５に第４の実施例を説明する図を示す。本実施例では、第２層目の配線を形成した後に、容量素子を形成する例を示す。第２層目の配線までは、第３の実施例に従って形成する。その後、図１５（ａ）に示すように、層間絶縁膜１３７を成膜し、容量素子を形成する部分に溝を形成する。続いて、ＰＺＴ膜１３２と下部電極１３１を形成する（Ｒｕ系膜の（００２）配向度９３％、ＬＮＯ系膜の（１００）配向度８５％、ＰＺＴ膜の｛１００｝配向度９９％）。下部電極は、Ｔａ／ＴａＮバリア膜１０／１０ｎｍをＤＣスパッタ法によって形成した後に、Ｒｕ系膜３０ｎｍをＤＣスパッタ法によって成膜し、最後にＬＮＯ系膜１０ｎｍをＲＦスパッタ法によって成膜することで形成した。ＰＺＴ膜は、ＭＯＣＶＤ法により、基板温度を３８０℃として、３０ｎｍ成膜した。

引き続いて図１５（ｂ）に示すように、ＣＭＰによって、溝部分以外のＰＺＴ膜および下部電極膜を除去し、絶縁膜２４１を成膜し、上部電極用のビアホールを形成する。このとき、配線接続用のビアホール２４２ｂも同時に形成しておく。さらに、配線２４３を形成するための溝も同時に形成しておき、Ｔａ／ＴａＮバリア膜をスパッタ法によって形成する。このバリア膜は、容量素子における上部電極としての機能も果たすことになる。続いて、スパッタ法によってＣｕを成膜した後、電解メッキ法でホールの埋設と配線溝の埋設を行う。最後に、ＣＭＰによって、余剰なＣｕを除去し、配線パターンを形成する。

（第５の実施例）
第４の実施例の変形例を示す。容量素子形成用の溝部分に、ＰＺＴ／下部電極膜を形成する際、ＰＺＴ形成後に上部電極膜としてＲｕ系膜を３０ｎｍ成膜した後に、ＣＭＰを行って、容量素子部分を形成してもよい。第４の実施例では、ビアホール用のバリア膜を上部電極で代用したが、上部電極を貴金属とした場合の方が、容量素子の特性は安定する。容量素子にＣＭＰを行った後のプロセスは、第４の実施例と全く同様にして差し支えない。

本願発明による容量素子の積層構造を示す図である。 誘電体を有するペロブスカイト構造を表す結晶格子図である。 本願発明における実施の形態を説明する、スパッタ法によるＲｕ系膜の配向性とスパッタ時の基板温度の関係を示す図である。 本願発明における実施の形態を説明する、配向率を変化させたＲｕ上に形成したＬＮＯ膜のＸ線回折スペクトルを示す図である。 本願発明における実施の形態を説明する、ＬＮＯ膜厚を変化させて形成したＰＺＴ膜のＸ線回折スペクトルを示す図である。 本願発明における実施の形態を説明する、ＬＮＯ膜の膜厚を変化させて形成したＰＺＴの表面形状を観察した電子顕微鏡写真である。 本願発明における実施の形態を説明する、ＰＺＴ／ＬＮＯ界面を詳細に観察した透過電子顕微鏡写真である。 本願発明における実施の形態を説明する、ＬＮＯ膜の有無によるＰＺＴ膜表面の形状を比較する電子顕微鏡写真である。 本願発明における実施の形態を説明する、ＰＺＴ表面の凹凸とＰＺＴ膜厚の関係を示す図である。 本願発明における実施の形態を説明する、リーク電流特性のＰＺＴ膜厚依存性を示す図である。 本願発明における実施の形態を説明する、容量値および誘電率とＰＺＴ膜厚の関係を示す図である。 本願発明における第１の実施例を説明する、半導体装置の工程断面図である。 本願発明における第２の実施例を説明する、半導体装置の工程断面図である。 本願発明における第３の実施例を説明する、半導体装置の断面構造図である。 本願発明における第４の実施例を説明する、半導体装置の断面構造図である。 グレインサイズの測定方法を表す模式図である。

符号の説明

１０１ Ｓｉウエハ
１０２ 拡散層
１０３ 素子分離
１０４ ゲート酸化膜
１０５ａ ゲート電極
１０５ｂ ワード線（ゲート）
１１０ 層間絶縁膜
１１１ コンタクトホール
１１２ コンタクトプラグ
１２１ａ 第１層配線（ロジック部）
１２１ｂ 第１層配線（メモリセル部、プレート線）
１２１ｅ 第１層配線（メモリセル部、接続パッド）
１２１ｆ 第１層配線（メモリセル部、ビット線）
１３０ 導電性プラグ
１３１ 容量素子の下部電極
１３１ａ ＬａＮｉＯ₃からなる層
１３１ｂ ミキシング層
１３１ｃ Ｒｕ系膜
１３２ 誘電体膜
１３３ 容量素子の上部電極
１３４ 容量素子保護層間膜
１３５ 容量素子の上部電極コンタクト
１３６ 第１のスルーホール
１３７ 絶縁膜
１５１ 層間絶縁膜
１５２ スルーホール
１５３ａ 第２層配線（ロジック部）
１５３ｂ 第２層配線（メモリセル部、ビット線）
１５３ｅ 第２層配線（メモリセル部、接続パッド）
１６１ 層間絶縁膜
１６３ｅ スルーホール
１６２ 層間絶縁膜
１６３ａ スルーホール
１６３ｆ 上部電極コンタクト
１６４ａ 最上層配線
１６４ｅ プレート線
２１１ 低誘電率絶縁膜
２２１ 低誘電率絶縁膜
２２２ ビアプラグ
２２３ 金属配線
２３１ 低誘電率絶縁膜
２３２ａ ビアプラグ
２３２ｂ ビアプラグ
２３３ ＰＺＴ容量
２４１ 低誘電率絶縁膜
２４２ａ 上部電極コンタクト
２４２ｂ ビアプラグ
２４３ 金属配線

Claims (8)

1. Ｒｕ系膜と該Ｒｕ系膜上に形成されたペロブスカイト型構造のＬａＮｉＯ₃系膜とで構成される下部電極と、該ＬａＮｉＯ₃系膜上に形成されたペロブスカイト型構造の誘電体膜と、該誘電体膜上に形成された上部電極と、を有する容量素子を搭載する半導体装置。
2. 前記ＬａＮｉＯ₃系膜が、厚さ方向において前記Ｒｕ系膜側に形成されＲｕ元素を含むミキシング層と、厚さ方向において前記誘電体膜側に形成され実質的にＬａＮｉＯ₃からなる層とを有することを特徴とする請求項１記載の半導体装置。
3. 前記ミキシング層の膜厚が１０ｎｍ未満であることを特徴とする請求項２記載の半導体装置。
4. 前記ＬａＮｉＯ₃系膜の膜厚が２０ｎｍ未満であることを特徴とする請求項１乃至３の何れか1項に記載の半導体装置。
5. 前記Ｒｕ系膜の（００２）配向度が９０％以上であることを特徴とする請求項１乃至４の何れか1項に記載の半導体装置。
6. 前記ＬａＮｉＯ₃系膜が（１００）優先配向であることを特徴とする請求項１乃至５の何れか1項に記載の半導体装置。
7. 前記誘電体がＰｂ（Ｚｒ，Ｔｉ）Ｏ₃を主成分とする複合金属酸化物であり、かつ該誘電体が｛１００｝優先配向であることを特徴とする請求項１乃至６の何れか1項に記載の半導体装置。
8. 前記複合金属酸化物の結晶グレインサイズが５０ｎｍ以下であることを特徴とする請求項７記載の半導体装置。

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