JP2007053141A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 導電プラグの酸化を防止するとともに、強誘電体キャパシタの下部電極の結晶配向性を改善し、強誘電体膜の分極性を向上する半導体装置を製造する。
【解決手段】 半導体装置の製造方法は、半導体基板上の絶縁膜に、前記半導体基板上の素子に接続する導電性プラグを形成する工程と、前記導電性プラグ上に、チタンアルミナイトライドから成る酸素バリア層を形成する工程と、前記酸素バリア層上に、チタンから成るシード層を形成する工程と、前記シード層上に、強誘電体キャパシタの下部電極膜を形成する工程とを含む。
【選択図】 図２

Description

本発明は、半導体装置とその製造方法に関し、特に、強誘電体キャパシタを有する半導体装置とその製造方法に関する。

電源を切っても情報を記憶することのできる不揮発性メモリとして、フラッシュメモリや強誘電体メモリ（ＦＲＡＭ）が知られている。

フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）のゲート絶縁膜中に埋め込んだフローティングゲートを有し、フローティングゲートに記憶情報を表わす電荷を蓄積することによって情報を記憶する。情報の書き込み、消去には絶縁膜を通過するトンネル電流を流す必要があり、比較的高い電圧を必要とする。

ＦＲＡＭは、強誘電体のヒステリシス特性を利用して情報を記憶する。強誘電体膜を１対の電極間のキャパシタ誘電体として有する強誘電体キャパシタは、電極間の印加電圧に応じて分極を生じ、印加電圧を取り去っても自発分極を有する。印加電圧の極性を反転すれば、自発分極の極性も反転する。この自発分極を検出すれば情報を読み出すことが出来る。ＦＲＡＭは、フラッシュメモリに比べ低電圧で動作し、省電力で高速の書き込みができる。

図１（ａ）および図１（ｂ）は、ＦＲＡＭのメモリセルの回路図を示す。図１（ａ）は１ビットの情報の記憶に２つのトランジスタＴａ，Ｔｂと２つのキャパシタＣａ，Ｃｂを用いる２Ｔ／２Ｃ形式の回路であり、従来技術のＦＲＡＭに使用されている。１つのキャパシタＣａに“１”または“０”の情報を記憶し、もう一方のキャパシタＣｂに反対の情報を記憶するという相補的な動作をさせる。プロセスの変動に対して強い構成になるが、以下に述べる１Ｔ／１Ｃ型式に比べてセル面積が約２倍になる。

図１（ｂ）は、１ビットの情報の記憶に１つのトランジスタＴ１またはＴ２と１つのキャパシタＣ１またはＣ２を用いる１Ｔ／１Ｃ型式の回路であり、ＤＲＡＭと構成が同じで、セル面積が小さく高集積化が可能である。しかし、メモリセルから読み出された電荷が“１”の情報か“０”の情報かを判定するために、基準電圧が必要となる。この基準電圧を発生させるリファレンスセルは、読み出される毎に分極を反転させることになるので、疲労により、メモリセルよりも早く劣化してしまう。また、１Ｔ／１Ｃは、判定のマージンが２Ｔ／２Ｃに比べて狭くなり、プロセスの変動に対して弱い。

ＦＲＡＭの強誘電体膜は、チタン酸ジルコン酸鉛（ＰＺＴ）、ＬａドープＰＺＴ（ＰＬＺＴ）等のＰＺＴ系材料や、ＳｒＢｉ_２Ｔａ_２Ｏ_９（ＳＢＴ、Ｙ１）、ＳｒＢｉ_２（Ｔａ、Ｎｂ）_２Ｏ_９（ＳＢＴＮ、ＹＺ）等のＢｉ層状構造化合物等で形成される。強誘電体薄膜は水素により還元し易く、ＦＲＡＭとしての品質を確保するためには、強誘電体薄膜の形成後、５００℃〜７００℃で酸化性雰囲気中にて回復アニールを行う必要がある。強誘電体キャパシタ形成後のプロセスには、層間絶縁膜の成長など、水素が発生する工程があるためである。

次世代のＦＲＡＭ、例えば０．１８μｍＦＲＡＭでは、１Ｔ／１Ｃは当然で、さらに集積度を向上させるため、スタックキャパシタ構造（強誘電体キャパシタとトランジスタ部をプラグ電極で直接つなぐ構造）を採用する方向である。

プラグ電極には一般的にタングステン（Ｗ）が用いられる。タングステンはドープドシリコンに比べ低抵抗で耐熱性もあるためである。しかし、タングステンは酸化されると非常に高抵抗の酸化物となるので、一部が酸化しただけでも抵抗が高くなりコンタクトの確保が難しくなってＦＲＡＭとして機能しなくなる。

一方、強誘電体キャパシタの下部電極には、酸化性雰囲気で回復アニールが行われるため、白金（Ｐｔ）やイリジウム（Ｉｒ）等の貴金属や、酸化しても導電性を維持することのできるＩｒＯ_２、ＳｒＲｕＯ_３、Ｌａ_０．５Ｓｒ_０．５ＣｏＯ_３等が用いられる。しかし、これらの下部電極は、６００℃前後の温度では酸素の拡散を抑制することが出来ない。したがって、高温で回復アニールを行うと、下部電極を通じてプラグ電極であるタングステンを酸化させてしまう。

このような界面酸化を防止するために下部電極とプラグ電極間に酸素バリア層を設けることが提案されている（たとえば、特許文献１参照）。この方法によれば、酸素バリア層として、チタンアルミナイトライド（ＴｉＡｌＮ）を用いると、プラグ電極を酸化することなく、高誘電率材料のキャパシタを形成できる。なぜなら、ＴｉＡｌＮの酸化速度は、ＴｉＮよりも２桁以上遅いためである。また、ＡｌＮは絶縁体であるが、不純物が添加されたＡｌＮは導電体となる。不純物の添加は、Ｎを不足させるか、Ｔｉのような陽イオン性の不純物を添加することで実現できる。

ところで、強誘電体膜の形成方法としては現在ではスパッタ法が用いられているが、その他に、ゾルゲル法、ＭＯＣＶＤ法が知られている。スパッタ法により強誘電体膜、例えばＰＺＴ膜を形成する場合には、下地となる下部電極膜の材料として白金（Ｐｔ）が用いられる。これは、ＰＺＴ膜の結晶の自発分極を大きくするためには、その下地となる下部電極膜が（１１１）面に強く配向している必要があるところ、白金（Ｐｔ）は、（１１１）面に強く配向しており、ＰＺＴ膜の下地となる下部電極膜として適しているからである。

しかし、スパッタ法により形成されたＰＺＴ膜は、高温で成膜すると結晶性が悪いので、アモルファスな膜を低温で形成後に、酸素雰囲気中でＲＴＡ処理を行って結晶化する必要がある。ＲＴＡ処理による結晶化は、７００℃以上の高温が必要なため、スタック構造においては、チタンアルミナイトライド（ＴｉＡｌＮ）のような酸素バリア層を用いてもＷプラグ電極を酸化させてしまう恐れがある。

これに対して、ＰＺＴ膜をＭＯＣＶＤ法により形成すれば、ＰＺＴ膜は成長過程において下部電極膜上で良好な結晶性を保ったまま成長されるので、結晶化アニールが不要となって低温化が期待できる。しかし、ＰＺＴ膜をＭＯＣＶＤ法により形成する場合に下部電極膜の構成材料としてＰｔを用いると、ＰＺＴ膜中の鉛（Ｐｂ）がＰｔと反応してＰｔＰｂｘを形成してしまい、下部電極膜とＰＺＴ膜の界面に荒れが生じ、膜質が劣化する。従って、ＭＯＣＶＤ法によりＰＺＴ膜を形成する場合には、下部電極膜としてＰｔを採用することはできない。

そこで、ＭＯＣＶＤ法により強誘電体膜を形成する場合には、下部電極膜としてＰｔ以外の貴金属材料や導電性貴金属酸化物の採用が考えられる。それらの材料のうち、酸化イリジウム（ＩｒＯｘ）などの酸化物導電材を下部電極膜として用いると、ＭＯＣＶＤ法によりＰＺＴ膜を形成する際に酸化物導電材が還元されるので採用するのは難しい。

そのため、下部電極の材料としてイリジウム（Ｉｒ）のようなＰＺＴ膜と反応しにくい貴金属が採用されている。また、酸素バリア層としてチタンアルミナイトライド（ＴｉＡｌＮ）を用いると、７００℃で回復アニールを行っても、Ｗプラグ電極のコンタクト性を維持しており、耐酸化性の上で有利である。
特開平８−６４７８６号公報

しかし、本発明者が調査したところ、チタンアルミナイトライド上に形成したイリジウムの結晶性が劣ることが分かった。チタンアルミナイトライド自体の結晶性が劣るため、イリジウムの結晶性も引きずられて悪くなり、強誘電体膜の結晶性も悪くなってＦＲＡＭとしての機能を十分引き出すことが出来なくなるという問題が生じる。

そこで、本発明は、スタックキャパシタ構造のＦＲＡＭにおいて、耐酸化性に優れたチタンアルミナイトライドを用いた場合でも、下部電極であるイリジウムの結晶性を向上させ、強誘電体膜の結晶性を維持することのできる半導体装置、換言すれば、高信頼性を持った強誘電体膜を有する半導体装置と、その製造方法を提供することを課題とする。

イリジウムを成膜する前に、チタンアルミナイトライド上に、自己配向性の強いＴｉ層をシード層として成膜する。これによって、イリジウムの結晶性がよくなり、さらにその上に形成される強誘電体膜の結晶性も向上する。

具体的には、本発明の第１の側面では、強誘電体キャパシタを有する半導体装置を提供する。この半導体装置において、強誘電体キャパシタの下部電極は、前記強誘電体キャパシタを素子に接続する導電性プラグ上に位置するチタンアルミナイトライド膜上に、チタン膜を介して形成されていることを特徴とする。

本発明の第２の側面では、半導体装置の製造方法を提供する。半導体装置の製造方法は、
（ａ）半導体基板上の絶縁膜に、前記半導体基板上の素子に接続する導電性プラグを形成する工程と、
（ｂ）前記導電性プラグ上に、チタンアルミナイトライドから成る酸素バリア層を形成する工程と、
（ｃ）前記酸素バリア層上に、チタンから成るシード層を形成する工程と、
（ｄ）前記シード層上に、強誘電体キャパシタの下部電極膜を形成する工程と
を含むことを特徴とする。

このような半導体装置およびその製造方法では、強誘電体キャパシタを基板上の素子と接続する導電プラグの酸化を効果的に防止するとともに、強誘電体キャパシタの下部電極の結晶性を改善し、強誘電体膜の分極特性を向上することができる。

強誘電体薄膜の結晶性を改善する一方で、コンタクトプラグの酸化を防止できるので、高いスイッチング電荷量Ｑｓｗを保ったまま、基板上の素子とのコンタクトをとることが可能になる。

この結果、高信頼性を持つスタック構造の強誘電体キャパシタを得ることができる。

以下、本発明の具体的な実施の形態につき、図面を参照しながら説明する。上述したように、本発明では、すぐれた酸素バリア性を有するが結晶の配向性に劣るチタンアルミナイトライド（ＴｉＡｌＮ）を用いつつ、強誘電体キャパシタの下部電極および強誘電体膜の配向性を高く維持するために、ＴｉＡｌＮ上にチタン（Ｔｉ）膜を挿入する。

図２〜図４は、本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。

図２（ａ）に示すように、まず基板１０上の素子分離領域１１で区画されるウェル領域１２に、公知の方法でＭＯＳトランジスタ２０を作製する。ＭＯＳトランジスタ２０を保護するカバー絶縁膜（たとえばＳｉＯＮ膜）２１を形成し、第１の層間絶縁膜２２を堆積し、ＭＯＳトランジスタ２０の不純物拡散領域に到達するコンタクトプラグ３０を形成する。コンタクトプラグ３０の形成は、たとえば、層間絶縁膜２２に開口したコンタクトホール（不図示）内に、ＴｉＮ（５０ｎｍ）／Ｔｉ（３０ｎｍ）グルー膜３０ａをスパッタリングし、タングステン（Ｗ）３０ｂをＣＶＤにより堆積した後にＣＭＰで平坦化する。

次に、図２（ｂ）に示すように、強誘電体キャパシタの下部電極を構成するＴｉＡｌＮ膜４０、Ｔｉ膜５０、Ｉｒ膜６０、強誘電体膜７０、上部電極と構成するＩｒＯ₂膜８０、Ｉｒ膜９０を、この順で堆積する。具体的には、酸素バリア層としてのＴｉＡｌＮ膜４０を１００ｎｍ成膜し、次に上層の配向性を改善するためのシード層であるＴｉ膜５０を２０ｎｍ成膜する。そして、電極膜としてＩｒ膜６０をスパッタにより１００ｎｍ形成する。

下部電極であるＩｒ膜６０上に、第一層目のＰＺＴをＭＯＣＶＤ法により５ｎｍ堆積し、その上に連続してＭＯＣＶＤ法によりＰＺＴ膜を１１５ｎｍ成膜して、強誘電体膜７０とする。その際の基板温度は６２０℃であり、圧力は５Ｔｏｒｒである。１層目と２層目のＰＺＴ膜は同じ組成のものであるが、唯一の違いは成膜時の酸素分圧であり、１層目の成膜時は酸素分圧を下げている。低酸素分圧の方がＰＺＴ膜自身の結晶性が改善されるためである。しかし、全層、低酸素分圧で成膜すると、ＰＺＴ膜中の酸素欠損が多くなってリーク電流が増大するので、２段階成長法を採用している。

さらに、強誘電体膜であるＰＺＴ膜７０上に、上部電極層となる厚さが１５０ｎｍのＩｒＯ_２膜８０をスパッタ法により形成し、次いで５０ｎｍのＩｒ膜９０を形成する。

次に、図２（ｃ）に示すように、パターニング、エッチング技術を用いて、上部電極７２、強誘電体膜７０、下部電極７１から成るスタック構造の強誘電体キャパシタ７５を形成する。その後、上部電極成膜による強誘電体膜へのダメージを回復するために、回復アニールを施す。この例では、アニール炉で５５０℃、Ｏ_２雰囲気で６０分のアニールを行う。

次に、図３（ｄ）に示すように、ステップカバレッジが良好なアルミニウム酸化物層膜の保護膜１００を、原子層堆積（ＡＬＤ：Atomic Layer Deposition）法により２０ｎｍ堆積する。

次に、図３（ｅ）に示すように、第２の層間絶縁膜１１０を成膜した後、ＣＭＰにより平坦化を行う。この例では、層間絶縁膜１１０は、ＨＤＰ（High Density Plasma）装置を用いた酸化膜であり、ＣＭＰ後の残し膜厚は、強誘電体キャパシタ７５の上部電極９０上３００ｎｍとする。

次に、図４（ｆ）に示すように、パターニング、エッチング技術を用いて、下層のＷプラグ３０と接続するコンタクトホール（不図示）を形成する。その後、グルー膜１２０ａを形成し、タングステン（Ｗ）１２０ｂを成膜した後にＷ−ＣＭＰを行い、Ｗプラグ１２０を形成する。この例では、グルー膜はＴｉＮ（５０ｎｍ）を用いる。このＷプラグ１２０と、下層のＷプラグ３０とで、ｖｉａ−ｔｏ−ｖｉａコンタクトが実現でき、上層のメタル配線（後述）から基板へのコンタクトが達成される。

次に、図４（ｇ）に示すように、たとえばＳｉＯＮ（１００ｎｍ）でタングステン（Ｗ）酸化防止膜（不図示）を成膜する。続いて、パターニング、エッチングにより、強誘電体キャパシタ７５の上部電極９０に達するコンタクトホール（不図示）を形成し、その後回復アニールを施す。この例では、５００℃、Ｏ_２のファーネスアニールを６０分間行う。そして、Ｗ酸化防止膜をエッチバックする。さらにＴｉＮグルー膜１３０ａと、コンタクトホール内に充填されるタングステン（Ｗ）１３０ｂを成膜し、ＣＭＰを用いてＷおよびＴｉＮを平坦化し、Ｗプラグ１３０を形成する。

さらに、第２層絶縁膜１１０上に第１のメタル配線１４０を形成する。この例では、ＴｉＮ（７０ｎｍ）膜１４０ａ、Ａｌ−Ｃｕ（３６０ｎｍ）膜１４０ｂ、ＴｉＮ（５０ｎｍ）膜１４０ａを順次成膜して、所定の形状にパターニングして、メタル配線１４０とする。この後すべては図示していないが、２層目以降のメタル配線と配線間のコンタクトプラグを形成していき、最後にＳｉＮにより構成されるカバー膜を形成する。

このようにして製造される半導体装置は、強誘電体キャパシタ７５の下部電極７１において、酸素バリアとして機能するＴｉＡｌＮ膜４０の上に、結晶の配向性を改善するＴｉ膜（Ｔｉシード層）５０を形成してから電極膜Ｉｒを形成するので、コンタクトプラグ３０の酸化を防止するとともに、下部電極を構成する金属（Ｉｒ）膜６０および強誘電体膜７０の配向性を向上することができる。

図５は、Ｔｉシード層５０の効果について、従来工程と本実施形態とを比較する実験結果を示すグラフである。図５（ａ）は、従来技術として、熱酸化膜上にＴｉＡｌＮ膜を形成し、その上にＴｉシード層を設けずに、Ｉｒ膜を形成したときのＩｒ膜のＸＲＤ（Ｘ線回折）によるロッキングカーブを示す。図５（ｂ）は、本発明の実施形態に基づき、熱酸化膜上にＴｉＡｌＮ膜を形成し、その上にＴｉシード層５０を設けてから、Ｉｒ膜を形成したときのＩｒ膜のＸＲＤロッキングカーブである。

Ｔｉシード層５０の有無を除いては、同じプロセス条件でサンプルウェハを作成し、それぞれのＩｒ（１１１）ピークをＸ線回折法により調査して、Ｉｒ膜の結晶性を比較した。より具体的には、Ｉｒ（１１１）ピークに関して、ウェハ中心部のみのロッキングカーブ測定を行い、半値幅（ＦＷＨＭ：Full Width at Half Maximum）を求めた。半値幅は狭いほど結晶が揃っていることを意味し、結晶性の良さを示す
図５（ａ）の従来技術によるサンプルでは、ピークがつぶれ、ＨＷＨＭ値は、１２°近くになっている。これに比べ、図５（ｂ）の実施形態によるサンプルでは、Ｉｒ（１１１）ピークの積分強度が増大し、半値幅が図５（ａ）と比較して、２°以上小さくなって、１０°未満になっている。このことから、下地のＴｉ膜の存在により、Ｉｒ膜の結晶配向性が改善されていることが分かる。

以上のことから、本発明によれば、スタック構造のＦＲＡＭにおいて酸素バリア層としてチタンアルミナイトライド（ＴｉＡｌＮ）を用いた場合でも、下部電極であるイリジウムの結晶性が改善され、強誘電体であるＰＺＴ膜の結晶性を向上させることが可能になる。その結果、高いスイッチング電荷量Ｑｓｗ、つまり高信頼性を持つ強誘電体キャパシタを得ることができる。

最後に、以上の説明に関して、以下の付記を開示する。
（付記１） 強誘電体キャパシタを有する半導体装置であって、
前記強誘電体キャパシタの下部電極は、前記強誘電体キャパシタを素子に接続する導電性プラグ上に位置するチタンアルミナイトライド膜上に、チタン膜を介して形成されていることを特徴とする半導体装置。
（付記２） 前記下部電極膜は、イリジウム（Ｉｒ）であることを特徴とする付記１に記載の半導体装置。
（付記３） 前記強誘電体キャパシタは、強誘電体膜として、前記下部電極膜上に位置するＰＺＴ膜を有することを特徴とする付記１に記載の半導体装置。
（付記４） 前記チタンアルミナイトライド膜は、前記導電性プラグとその周辺領域を覆って島状に形成されていることを特徴とする付記１に記載の半導体装置。
（付記５） 前記チタン膜上の下部電極膜のＸ線回折パターンの半値幅は、１０°未満であることを特徴とする付記１に記載の半導体装置。
（付記６） 前記導電性プラグは、タングステン（W）から成るプラグであることを特徴とする付記１に記載の半導体装置。
（付記７） 半導体基板上の絶縁膜に、前記半導体基板上の素子に接続する導電性プラグを形成する工程と、
前記導電性プラグ上に、チタンアルミナイトライドから成る酸素バリア層を形成する工程と、
前記酸素バリア層上に、チタン（Ｔｉ）から成るシード層を形成する工程と、
前記シード層上に、強誘電体キャパシタの下部電極膜を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
（付記８） 前記下部電極膜は、イリジウム（Ｉｒ）で形成されることを特徴とする付記７に記載の半導体装置の製造方法。
（付記９） 前記下部電極膜上に、強誘電体膜としてＰＺＴ膜を形成する工程をさらに含むことを特徴とする付記７に記載の半導体装置の製造方法。
（付記１０） 前記下部電極膜上に、ＭＯＣＶＤ法により強誘電体膜を形成する工程をさらに含むことを特徴とする付記７に記載の半導体装置の製造方法。
（付記１１） 前記強誘電体膜上に上部電極膜を形成する工程と、
前記上部電極膜、強誘電体膜、下部電極膜。チタンシード膜、および酸素バリア層を所定の形状にパターニングして、前記強誘電体キャパシタを形成する工程と
をさらに含むことを特徴とする付記８または９に記載の半導体装置の製造方法。
（付記１２） 前記強誘電体キャパシタのパターニングの後に、回復アニールを行なう工程
をさらに含むことを特徴とする付記１１に記載の半導体装置の製造方法。
（付記１３） 前記導電性プラグは、タングステン（Ｗ）から成るプラグであることを特徴とする付記７に記載の半導体装置の製造方法。

ＦＲＡＭのメモリセルの回路図であり、図１（ａ）は２Ｔ／２Ｃ型、図１（ｂ）は１Ｔ／１Ｃ型の回路を示す。 本発明の実施例による強誘電体キャパシタを有する半導体装置の製造工程（その１）を示す断面図である。 本発明の実施例による強誘電体キャパシタを有する半導体装置の製造工程（その２）を示す断面図であり、図２（ｃ）に引き続く工程を示す。 本発明の実施例による強誘電体キャパシタを有する半導体装置の製造工程（その３）を示す断面図であり、図３（ｅ）に引き続く工程を示す。 イリジウムの結晶性を示すグラフであり、図５（ａ）は従来の工程で形成したサンプルのイリジウムのロッキングカーブ、図５（ｂ）は実施形態の工程で形成したサンプルのイリジウムのロッキングカーブである。

符号の説明

１０ 基板
２０ ＭＯＳトランジスタ
３０ 導電性プラグ（Ｗプラグ）
４０ チタンアルミナイトライド膜（酸素バリア層）
５０ チタン膜（シード膜）
６０ イリジウム（下部電極膜）
７０ 強誘電体膜
７５ 強誘電体キャパシタ
８０ 酸化イリジウム膜（上部電極膜）
９０ イリジウム膜（上部電極膜）

Claims (10)

1. 強誘電体キャパシタを有する半導体装置であって、
   前記強誘電体キャパシタの下部電極は、前記強誘電体キャパシタを素子に接続する導電性プラグ上に位置するチタンアルミナイトライド膜上に、チタン膜を介して形成されていることを特徴とする半導体装置。
2. 前記下部電極膜は、イリジウム（Ｉｒ）であることを特徴とする請求項１に記載の半導体装置。
3. 前記強誘電体キャパシタは、強誘電体膜として、前記下部電極膜上に位置するＰＺＴ膜を有することを特徴とする請求項１に記載の半導体装置。
4. 前記チタンアルミナイトライド膜は、前記導電性プラグとその周辺領域を覆って島状に形成されていることを特徴とする請求項１に記載の半導体装置。
5. 前記チタン膜上の下部電極膜のＸ線回折パターンの半値幅は、１０°未満であることを特徴とする請求項１に記載の半導体装置。
6. 前記導電性プラグは、タングステン（W）から成るプラグであることを特徴とする請求項１に記載の半導体装置。
7. 半導体基板上の絶縁膜に、前記半導体基板上の素子に接続する導電性プラグを形成する工程と、
   前記導電性プラグ上に、チタンアルミナイトライドから成る酸素バリア層を形成する工程と、
   前記酸素バリア層上に、チタン（Ｔｉ）から成るシード層を形成する工程と、
   前記シード層上に、強誘電体キャパシタの下部電極膜を形成する工程と
   を含むことを特徴とする半導体装置の製造方法。
8. 前記下部電極膜は、イリジウム（Ｉｒ）で形成されることを特徴とする請求項７に記載の半導体装置の製造方法。
9. 前記下部電極膜上に、強誘電体膜としてＰＺＴ膜を形成する工程
   をさらに含むことを特徴とする請求項７に記載の半導体装置の製造方法。
10. 前記下部電極膜上に、ＭＯＣＶＤ法により強誘電体膜を形成する工程
    をさらに含むことを特徴とする請求項７に記載の半導体装置の製造方法。
    

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