JP4801078B2 - 半導体装置の製造方法 - Google Patents
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Description
本発明は、半導体装置の製造方法に関する。
電源を切っても情報を記憶することができる不揮発性メモリとして、フラッシュメモリや強誘電体メモリが知られている。
このうち、フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（IGFET）のゲート絶縁膜中に埋め込んだフローティングゲートを有し、記憶情報を表す電荷をこのフローティングゲートに蓄積することによって情報を記憶する。しかし、このようなフラッシュメモリでは、情報の書き込みや消去の際に、ゲート絶縁膜にトンネル電流を流す必要があり、比較的高い電圧が必要であるという欠点がある。
これに対し、強誘電体メモリは、FeRAM(Ferroelectric Random Access Memory)とも呼ばれ、強誘電体キャパシタが備える強誘電体膜のヒステリシス特性を利用して情報を記憶する。その強誘電体膜は、キャパシタの上部電極と下部電極の間に印加される電圧に応じて分極を生じ、その電圧を取り去っても自発分極が残留する。印加電圧の極性を反転すると、この自発分極も反転し、その自発分極の向きを「１」と「０」に対応させることで、強誘電体膜に情報が書き込まれる。この書き込みに必要な電圧はフラッシュメモリにおけるよりも低く、また、フラッシュメモリよりも高速で書き込みができるという利点がFeARMにはある。
図１は、このFeRAMのキャパシタQの断面図である。
これに示されるように、キャパシタQは、下地膜１００上に下部電極１０１、キャパシタ誘電体膜１０２、及び上部電極１０３をこの順に積層してなる。
これらのうち、キャパシタ誘電体膜１０２としては一般にPZT(Pb(Zrx,Ti1-x)O3)膜が使用されるが、そのPZT膜の残留分極電荷等の強誘電体特性はPZT結晶の配向に大きく依存し、その配向が(111)に揃っているほど上記の強誘電体特性が高められる。
一方、下部電極１０１としては、例えばチタン(Ti)膜とプラチナ(Pt)膜とをこの順に形成した積層膜が使用される。この積層膜では、チタン膜中のチタンがプラチナ膜の粒界に沿って拡散してプラチナ膜の表面に至り、その上にスパッタ法でPZT膜を形成する際に、PZT中に含まれる微量の酸素によって上記のチタンが酸化されて酸化チタン（TiO2）核が形成され、この酸化チタンがPZT膜の初期成長核となってPZT膜の配向が(111)方向に揃えられる。
なお、その酸化チタン核は、PZT膜を酸素雰囲気中でアニールして結晶化させる際にも、雰囲気中の酸素が上記のチタンを酸化することで形成され得る。
また、Pt(111)とPZT(111)との格子不整合が小さいので、格子不整合に伴う欠陥が低減されたPZT膜をプラチナ膜上に良好に形成することもできる。
ところで、このようなキャパシタQに使用されるキャパシタ誘電体膜１０２は、キャパシタQを微細化しても高い強誘電性が得られるように高密度な結晶であることが要求される。そこで、この要求を叶えるために、キャパシタ誘電体膜１０２の成膜方法としては、ゾル・ゲル法やスパッタ法ではなく、MOCVD(Metal Organic CVD)法を採用するのが好ましい。
しかしながら、MOCVD法でPZT膜を形成する場合には、PZT膜中の鉛（Pb）と下部電極１０１のプラチナとが反応して下部電極１０１に表面荒れが発生し、その表面荒れに起因してPZT膜の配向を(111)方向に揃えるのが難しくなる。
また、下部電極１０１として酸化イリジウム(IrOx)膜等の酸化物を形成し、その酸化物の配向の作用によってPZT膜を(111)方向に配向させる方法もある。しかし、酸化物よりなる下部電極１０１上にMOCVD法でPZT膜を形成すると、PZTによって酸化物が還元されて下部電極１０１がアモルファスな状態となってしまうので、下部電極１０１の配向でPZT膜の配向をコントロールすることができなくなる。
そこで、MOCVD法でPZT膜を形成する場合は、下部電極１０１としてイリジウム(Ir)膜を形成する場合が多い。この場合、PZTの初期成長核となる酸化チタンを下部電極１０１上に形成すべく、イリジウム膜の下にチタン膜を形成し、イリジウムの粒界に沿ってそのチタンをイリジウムの上面まで拡散させることが考えられる。
しかし、イリジウム膜は、既述のプラチナ膜と比較してグレインが小さく密であるため、イリジウムの粒界に沿ったチタンの拡散は期待できず、上記した酸化チタンよりなる初期成長核は発生しない。よって、イリジウム膜とチタン膜との積層膜を下部電極１０１としたのでは、酸化チタンの初期成長核を利用してPZTを(111)方向に配向させることは難しい。
しかも、Ir(111)の格子定数はPZT(111)のそれよりも小さく、イリジウム膜とPZT膜との格子不整合が大きいため、イリジウム膜上に形成されたPZT膜は、分極方向とは異なる(100)方向に配向したり、ランダムに配向したりしてしまう。
上記では、PZTの初期成長核として酸化チタンを使用する点について説明したが、下記の特許文献１ではPbTiO3をその成長核として用いている。
しかしながら、PbTiO3は、３元化合物であるため、その組成比を制御するのが難しいという問題がある。
また、特許文献２には、下部電極となるイリジウム膜の上に酸化チタン膜を形成し、その酸化チタン膜を核にしてPZT膜を形成することが開示されている。
しかし、TiO2等の酸化チタンは、酸化温度や雰囲気で様々な結合状態となるので、その配向を制御するのは難しい。
このように、従来は、(111)方向に配向が揃えられたPZT膜をイリジウム膜上に形成するのがひどく困難であった。
その他に、本発明に関連する技術が特許文献３及び特許文献４にも開示されている。
特開２０００−５８５２５号公報
特開平１０−１２８３２号公報
特開平９−２８２９４３号公報
特開平１１−２９７９６６号公報
本発明の目的は、キャパシタ誘電体膜の配向性を高めることが可能な半導体装置の製造方法を提供することにある。
本発明の一観点によれば、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上に第１導電膜を形成する工程と、前記第１導電膜上にアルミニウム結晶膜をドット状に形成する工程と、前記アルミニウム結晶膜上に、Pb(ZrxTi1-x)O3（但し0≦x≦1）を含む強誘電体膜を形成する工程と、前記強誘電体膜上に第２導電膜を形成する工程と、前記第１導電膜、前記強誘電体膜、及び前記第２導電膜をパターニングすることにより、下部電極、キャパシタ誘電体膜、及び上部電極を順に積層してなるキャパシタを形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。
本発明では、第１導電膜上にアルミニウム結晶層を形成し、そのアルミニウム結晶層をPZT（Pb(ZrxTi1-x)O3（但し0≦x≦1））の成長の初期核として利用する。従って、従来のように、酸化チタンよりなる初期核を形成するためのチタン膜を下部電極に使用する必要が無い。また、チタンの拡散を利用して酸化チタンの初期核を形成する従来と比較して、下部電極上にPZTの初期核となるアルミニウム結晶層が確実に形成されるので、その初期核の作用によって強誘電体膜の配向性が確実に高められる。
特に、アルミニウム結晶層の配向を(111)方向にすることで、強誘電体膜を構成するPZTがその分極方向である(111)方向に配向するようになるので、強誘電体膜の強誘電体特性、例えば残留分極電荷量が増大し、キャパシタへの情報の書き込みや読み出しが行い易くなる。
しかも、Al(111)とPZT(111)との格子面間隔差が０なので、PZTを含む強誘電体膜とアルミニウム結晶層とが格子整合し易くなり、格子不整合に伴う配向の乱れが低減された強誘電体膜をアルミニウム結晶層上に形成することができる。
上記のアルミニウム結晶層は、PZTを含む強誘電体膜の成長の初期核として機能しさえすればよく、それを厚く形成すると強誘電体膜の中にアルミニウムが多量に取り込まれ、強誘電体膜の強誘電体特性が劣化する恐れがある。
そこで、アルミニウム結晶層を薄い厚さのドット状に形成することで、アルミニウムが強誘電体膜中に多く取り込まれるのを防ぐことが好ましい。
また、アルミニウム結晶層の厚さを５nm以下とすることで、強誘電体膜に取り込まれるアルミニウムの量が低減され、強誘電体膜の強誘電体特性を良好に保つことができる。
そして、MOCVD法で強誘電体膜を形成すると、強誘電体膜の結晶を高密度にしてキャパシタの微細化を可能としながら、上記のようにアルミニウム結晶層の作用で強誘電体膜の配向性を高めることができる。
また、第１導電膜の上にアルミニウム結晶層を直接形成するので、従来はその上に配向の良いPZT膜を形成するのが困難であったイリジウム膜を第１導電膜として形成しても、アルミニウム結晶層の作用で第１導電膜上に配向の揃った強誘電体膜を形成することができる。
また、本発明の別の観点によれば、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上に第１導電膜を形成する工程と、前記第１導電膜をパターニングして下部電極にする工程と、前記下部電極の側面と上面とにアルミニウム結晶膜をドット状に形成する工程と、前記アルミニウム結晶膜上と前記絶縁膜上とに、Pb(ZrxTi1-x)O3（但し0≦x≦1）を含む強誘電体膜を形成する工程と、前記強誘電体膜上に第２導電膜を形成する工程と、前記強誘電体膜をパターニングして前記下部電極の側面と上面にキャパシタ誘電体膜として残す工程と、前記第２導電膜をパターニングして前記下部電極の上方と側方とに上部電極として残し、前記上部電極、前記キャパシタ誘電体膜、及び前記下部電極でキャパシタを構成する工程とを有することを特徴とする半導体装置の製造方法が提供される。
本発明によれば、下部電極の上面だけでなくその側面にもキャパシタ誘電体膜が形成されるので、下部電極とキャパシタ誘電体膜との対向面積が増加し、一つのキャパシタにおける残留分極電荷量を増やすことができる。更に、既述のように、アルミニウム結晶層によってキャパシタ誘電体膜の配向も高めることができる。
そして、本発明の他の観点によれば、半導体基板と、前記半導体基板上に形成された絶縁膜と、前記絶縁膜上に形成され、下部電極、Pb(ZrxTi1-x)O3（但し0≦x≦1）とアルミニウムとを含むキャパシタ誘電体膜、及び上部電極を順に積層してなるキャパシタと、を有する半導体装置が提供される。
以下に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。
（１）第１実施形態
図２〜図７は、本発明の第１実施形態に係る半導体装置の製造途中の断面図である。
図２〜図７は、本発明の第１実施形態に係る半導体装置の製造途中の断面図である。
最初に、図２（ａ）に示す断面構造を得るまでの工程について説明する。
まず、n型又はp型のシリコン（半導体）基板１表面に、トランジスタの活性領域を画定するSTI(Shallow Trench Isolation)用の溝を形成し、その中に酸化シリコン等の絶縁膜を埋め込んで素子分離絶縁膜３とする。なお、素子分離構造はSTIに限られず、LOCOS(Local Oxidation of Silicon)法で素子分離絶縁膜３を形成してもよい。
次いで、シリコン基板１の活性領域にp型不純物を導入してpウェル２を形成した後、その活性領域の表面を熱酸化することにより、ゲート絶縁膜４となる熱酸化膜を形成する。
続いて、シリコン基板１の上側全面に非晶質又は多結晶のシリコン膜及びタングステンシリサイド膜を順に形成し、これらの膜をフォトリソグラフィによりパターニングして二つのゲート電極５を形成する。
pウェル２上には、上記の２つのゲート電極５が間隔をおいてほぼ平行に配置され、それらのゲート電極５はワード線の一部を構成する。
次いで、ゲート電極５をマスクにするイオン注入により、ゲート電極５の横のシリコン基板１にn型不純物を導入し、第１、第２ソース／ドレインエクステンション６ａ、６ｂを形成する。
その後に、シリコン基板１の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極５の横に絶縁性サイドウォール７として残す。その絶縁膜として、例えばCVD法により酸化シリコン膜を形成する。
続いて、絶縁性サイドウォール７とゲート電極５をマスクにしながら、シリコン基板１にn型不純物を再びイオン注入することにより、二つのゲート電極５の側方のシリコン基板１に互いに間隔がおかれた第１、第２ソース／ドレイン領域８ａ、８ｂを形成する。
ここまでの工程により、シリコン基板１の活性領域には、ゲート絶縁膜４、ゲート電極５、及び第１、第２ソース／ドレイン領域８ａ、８ｂによって構成される第１、第２MOSトランジスタTR1、TR2が形成されたことになる。
次に、シリコン基板１の上側全面に、スパッタ法によりコバルト層等の高融点金属層を形成した後、この高融点金属層を加熱してシリコンと反応させ、シリコン基板１上に高融点金属シリサイド層９を形成する。その高融点金属シリサイド層９はゲート電極５の表層部分にも形成され、それによりゲート電極５が低抵抗化されることになる。
その後、素子分離絶縁膜３の上等で未反応となっている高融点金属層をウエットエッチングして除去する。
続いて、プラズマCVD法により、シリコン基板１の上側全面に酸窒化シリコン（SiON）膜を厚さ約２００nmに形成し、それをカバー絶縁膜１１とする。次いで、このカバー絶縁膜１１の上に、TEOSガスを使用するプラズマCVD法により第１絶縁膜１２として酸化シリコン膜を厚さ約１．０μmに形成する。
次に、例えば常圧の窒素雰囲気中で第１絶縁膜１２を７００℃の基板温度で３０分間加熱し、これにより第１絶縁膜１１を緻密化する。その後に、第１絶縁膜１２の上面をCMP(Chemical Mechanical Polishing)法により研磨して平坦化する。
次いで、フォトリソグラフィによりカバー絶縁膜１１と第１絶縁膜１２とをパターニングして、第１、第２ソース／ドレイン領域８ａ、８ｂの上にコンタクトホールを形成する。そして、そのコンタクトホールの内面と第１絶縁膜の上面とに導電膜を形成し、その導電膜をCMP法により研磨して上記のコンタクトホールの中に第１、第２導電性プラグ１０ａ、１０ｂとして残す。その導電膜は、例えばスパッタ法で形成されたグルー膜とCVD法で形成されたタングステン膜との積層膜である。また、グルー膜としては、厚さ約２０nmのチタン膜と厚さ約５０nmの窒化チタン膜とをこの順に積層した膜が使用される。
なお、上記したプラグ１０ａ、１０ｂのうち、第２導電性プラグ１０ｂは、その下の第２ソース／ドレイン領域８ｂと共にビット線の一部を構成する。
続いて、図２（ｂ）に示すように、各導電性プラグ１０ａ、１０ｂと第１絶縁膜１２のそれぞれの上面に、酸化防止絶縁膜１４としてCVD法により酸窒化シリコン膜を厚さ約１００nmに形成する。第２導電性プラグ１０ｂは、酸素によって容易に酸化され得るタングステンを主にして構成されるが、その上面を酸化防止絶縁膜１４で覆うことで、第２導電性プラグ１０ｂを酸素雰囲気中でアニールしても該プラグ１０ｂが酸化してコンタクト不良を引き起こすのが防止される。
そして、この酸化防止絶縁膜１４の上に、TEOSガスを用いるプラズマCVD法により酸化シリコン膜を約１００nmの厚さに形成し、それを絶縁性密着膜１５とする。その絶縁性密着膜１５は、後述するキャパシタの下部電極との密着性を向上させる役割を担う。
次に、図２（ｃ）に示す断面構造を得るまでの工程について説明する。
まず、フォトリソグラフィにより酸化防止絶縁膜１４と絶縁性密着膜１５をパターニングし、これらの膜に開口１４ａを形成する。
そして、絶縁性密着膜１５上と開口１４ａ内とに、開口１４ａを完全に埋める厚さ、例えば４００nmの厚さのイリジウム層をスパッタ法で形成し、それを酸素バリアメタル膜１６とする。その後に、絶縁性密着膜１５上の余分な酸素バリアメタル膜１６をCMPにより研磨して除去し、開口１４ａ内にのみ酸素バリアメタル膜１６を島状に残す。
イリジウムよりなる酸素バリアメタル膜１６は酸素の透過を阻止する能力に優れているので、酸素バリアメタル１６の下の第１導電性プラグ１０ａは、酸素雰囲気中でアニールを行っても酸化し難くなる。
次いで、図３（ａ）に示すように、絶縁性密着膜１５と酸素バリアメタル膜１６のそれぞれの上に、DCスパッタ法によりイリジウム膜を約１５０nmの厚さに形成し、それを第１導電膜２１とする。このDCスパッタ法における成膜条件は特に限定されないが、本実施形態では、イリジウムターゲットへの印加電力を０．３kW、スパッタガスであるアルゴンガスの流量を１９９sccmとする。また、第１導電膜２１の成膜時における基板温度は５５０℃、成膜時間は３５０秒である。
次に、図３（ｂ）に示す断面構造を得るまでの工程について説明する。
まず、不図示のMOCVDチャンバ内にシリコン基板１を入れ、基板温度を２７０℃に安定させる。そして、室温で液体のDMAH(ジメチルハイドライド：(CH3)2AlH)を高温に保持された気化器に通して気化した後、それを水素と共にチャンバ内に供給する。なお、DMAHのキャリアガスとしては窒素が使用され、チャンバ内の全圧は１．２Torr、DMAHの分圧は３×１０-3Torrとされる。
このような状態を所定時間維持することで、第１導電膜２１の上面に、(111)方向に配向したアルミニウム結晶層２０が成長する。そのアルミニウム結晶層２０は、次の工程で形成されるPZT膜の初期成長核として機能しさえすればよいので、その膜厚を厚くする必要はなく、図示のように５nm以下の厚さにドット状に形成するのが好ましい。
また、アルミニウム結晶層２０を形成するためのアルミニウム原料も上記のDMAHに限定されない。DMAHに代えて、ジエチルアルミニウムハイドライド((C2H5)2AlH)、トリイソブチルアルミニウム(Al(i-C4H9)3)、トリメチルアミンアラン(AlH3N(CH3)3)、トリエチルアミンアラン(AlH3N(C2H5)3)、ジメチルエチルアミンアランAlH3N(CH3)2(C2H5)、DMAHとトリメチルアルミニウム(Al(CH3)3)との分子間化合物、或いはこれらの混合物をアルミニウム原料として使用してもよい。
次に、図４（ａ）に示すように、MOCVD法によりアルミニウム結晶層２０の上にPZT（Pb(ZrxTi1-x)O3（但し0≦x≦1））膜を厚さ約１２０nmに形成し、それを強誘電体膜２２とする。なお、同図において、強誘電体膜２２中の点線は、PZTのグレインの界面を示すものである。
上記のMOCVD法における成膜条件は限定されないが、本実施形態ではPZTの原料としてPb(thd)2、Zr(DMHD)4、及びTi(O-iPr)2(thd)2を使用し、これらを各々０．３２ml/分、０．２ml/分、０．２ml/分の流量で気化器に供給して２６０℃の温度で気化する。そして、気化されたこれらの原料と２５００sccmの酸素とを混合し、それらを６２０℃に保持されたシリコン基板１に向かって５Torrの圧力下で４３０秒間噴霧する。
強誘電体膜２２の成長の初期の段階では、(111)方向に配向したアルミニウム結晶層２０がPZTの初期核となってPZTよりなる強誘電体膜２２の成長が促されると共に、このアルミニウム結晶層２０の作用によって強誘電体膜２２中のPZT結晶が(111)方向に強く配向し、強誘電体膜２２が大きな自発分極を呈するようになる。
そして、強誘電体膜２２の成長が終了する時点では、アルミニウム結晶層２０が強誘電体膜２２の膜中に取り込まれるので、強誘電体膜２２はアルミニウムを含んだPZTで構成される。
なお、上記のMOCVD法は、アルミニウム結晶層２０を形成するのに使用したMOCVDチャンバを用いて行ってもよいし、それとは別のチャンバで行ってもよい。
また、上記ではMOCVD法によって強誘電体膜２２を成膜したが、スパッタ法やゾル・ゲル法で強誘電体膜２２を成膜してもよい。これらの成膜方法においても、強誘電体膜２２を成長させる際にアルミニウム結晶層２０がPZTの初期核になると共に、そのアルミニウム結晶層２０により強誘電体膜２２のPZTを(111)方向に配向させ易くすることができる。
なお、スパッタ法で強誘電体膜２２を形成する場合には、PZTの他にストロンチウム(Sr)、カルシウム(Ca)、ランタン(La)、及びニオブ(Nb)の少なくとも一つを含んだスパッタターゲットを使用し、これらの元素の少なくとも一つを含むPZT膜を強誘電体膜２２として形成してもよい。これらの元素のうち、ストロンチウム、カルシウム、及びランタンは強誘電体膜２２の自発分極を大きくする作用を有する。一方、ニオブは、強誘電体膜２２のリーク電流を低減させる作用を有する。
更に、スパッタ法で強誘電体膜２２を形成する場合は、酸素を含む雰囲気中において５００℃〜７５０℃の基板温度で強誘電体膜２２に対して急速加熱処理を施し、強誘電体膜２２の結晶化を行う。このとき、先に形成したアルミニウム結晶層２０が初期核となって、結晶配向が(111)方向になるようにPZT結晶を制御性良く成長させることができる。
続いて、図４（ｂ）に示すように、強誘電体膜２２上にスパッタ法により酸化イリジウム膜を厚さ約２００nmに形成し、それを第２導電膜２３とする。なお、酸化イリジウム膜に代えてプラチナ膜を第２導電膜２３として形成してもよい。
続いて、図５（ａ）に示すように、不図示のハードマスクを第２導電膜２３上に形成した後、ハロゲン元素を含む雰囲気中でスパッタ反応により第２導電膜２３、強誘電体膜２２、及び第１導電膜２１を一括してプラズマエッチングして、下部電極２１ａ、キャパシタ誘電体膜２２ａ、及び上部電極２３ａをこの順に積層してなるキャパシタQを形成する。その後にハードマスクは除去される。
そのキャパシタQの下部電極２１ａは、酸素バリアメタル膜１６と第１導電性プラグ１０ａとを介して第１ソース／ドレイン領域８ａと電気的に接続する。また、キャパシタQのパターニング時のエッチングでは、酸化シリコンよりなる絶縁性密着膜１５がエッチングストッパとして機能するので、第２導電性プラグ１０ｂは絶縁性密着膜１５と酸化防止絶縁膜１４によって保護されたままとなる。
次に、上記したプラズマエッチングによってキャパシタ誘電体膜２２ａが受けたダメージを回復させるため、基盤温度６５０℃、処理時間６０分間の条件で、酸素を含むファーネス内でキャパシタ誘電体膜２２ａに対してアニールを施す。このようなアニールは回復アニールとも呼ばれる。
この回復アニールの際、ビット線を構成する第２導電性プラグ１０ｂは、その上の酸化防止絶縁膜１４によって酸化されるのが防がれる。一方、キャパシタQの直下の第１導電性プラグ１６は、酸素バリアメタル膜１６によって酸化が防止される。
続いて、図５（ｂ）に示すように、キャパシタQの上にスパッタ法によりキャパシタ保護絶縁膜２５としてPZT膜を厚さ約５０nmに形成する。このキャパシタ保護絶縁膜２５は、水素等の還元性雰囲気からキャパシタQを保護するものであり、PZT膜の他、アルミナ膜で構成してもよい。
その後に、ファーネス内において、基板温度を６５０℃とする条件でキャパシタQを約２０分間アニールする。
次いで、反応ガスとしてシランガスを使用するHDPCVD(High Density Plasma CVD)法により、キャパシタ保護絶縁膜２５の上に酸化シリコン膜を形成し、その酸化シリコン膜を第２絶縁膜２６とする。そして、CMP法によりこの第２絶縁膜２６の上面を研磨して平坦化し、上部電極２３ａ上での第２絶縁膜２６の厚さを約３００nmとする。
次に、図６（ａ）に示すように、フォトリソグラフィにより第２絶縁膜２６から酸化防止絶縁膜１４までをエッチングし、これらの膜に第１ホール２６ａを形成する。そして、この第１ホール２６ａの内面と第２絶縁膜２６の上面に、スパッタ法によりチタン膜と窒化チタン膜とをこの順にグルー膜として厚さ約５０nmに形成する。更に、このグルー膜上にCVD法でタングステン膜を形成し、このタングステン膜で第１ホール２６ａを完全に埋め込む。その後に、第２絶縁膜２６の上面の余分なタングステン膜とグルー膜とを研磨して除去し、これらの膜を第１ホール２６ａ内に第３導電性プラグ２７として残す。
続いて、図６（ｂ）に示すように、第３導電性プラグ２７と第２絶縁膜２６のそれぞれの上面に、酸化防止膜２８として酸窒化シリコン膜をCVD法により約１００nmの厚さに形成する。
そして、フォトリソグラフィにより酸化防止膜２８からキャパシタ保護絶縁膜２５までをパターニングし、上部電極２３ａ上の第２絶縁膜２６に第２ホール２６ｂを形成する。第２ホール２６ｂを形成したことによってダメージを受けたキャパシタQはアニールによって回復される。そのアニールは、例えば酸素含有雰囲気中で基板温度を５５０℃として約６０分間行われる。
このアニールの前に上記のように酸化防止膜２８を予め形成したことで、アニール中に第３導電性プラグ２７が酸化してコンタクト不良を起こすのを防ぐことができる。
そして、このアニールを終了した後に、酸化防止膜２８はエッチバックにより除去される。
次に、図７に示す断面構造を得るまでの工程について説明する。
まず、第２ホール２６ｂの内面と第２絶縁膜２６の上面に、スパッタ法により多層金属膜を形成する。その多層金属膜として、例えば、厚さ約６０nmのチタン膜、厚さ約３０nmの窒化チタン膜、厚さ約４００nmの銅含有アルミニウム膜、厚さ約５nmのチタン膜、及び厚さ約７０nmの窒化チタン膜をこの順に形成する。
その後に、フォトリソグラフィにより多層金属膜をパターニングすることにより、第２ホール２６ｂを通じて上部電極２３ａと電気的に接続された一層目金属配線２９ａと、第３導電性プラグ２７と電気的に接続された導電性パッド２９ｂとを形成する。
以上により、本実施形態に係る半導体装置の基本構造が完成した。
上記した本実施形態によれば、図４（ａ）で説明したように第１導電膜２１上にアルミニウム結晶層２０を形成するので、そのアルミニウム結晶層２０を初期核としながらPZTよりなる強誘電体膜２２が成長する共に、(111)方向に配向したアルミニウム結晶層２０によってPZTの(111)配向が誘起される。
従って、従来のように酸化チタンよりなる初期核を形成するためのチタン膜を下部電極２１ａに使用する必要が無い。また、チタンの拡散を利用して酸化チタンの初期核を形成する従来と比較して、下部電極２１ａ上にPZTの初期核となるアルミニウム結晶層２０が確実に形成されるので、その初期核の作用によって強誘電体膜２２の配向性が確実に高められる。
これらにより、本実施形態では、従来はその上に配向の良いPZT膜を形成するのが困難であったイリジウム膜を下部電極２１ａとして形成しても、アルミニウム結晶層２０の作用で下部電極２１ａ上に配向の揃ったキャパシタ誘電体膜２２ａを形成することができる。
更に、強誘電体膜２０をMOCVD法で形成するので、その強誘電体膜２２の結晶を高密度にしてキャパシタQの微細化を可能にしながら、上記のようにアルミニウム結晶層の作用で強誘電体膜２２の配向性を高めることができる。
ところで、PZTの初期核は、その格子定数がPZT(111)のそれに近いほど強誘電体膜２２が(111)方向に配向し、強誘電体膜２２の自発分極が大きくなる。
図８は、PZT(111)との格子面間隔差を様々な結晶について調査して得られた図である。なお、格子面間隔差とは、「（PZT(111)の格子面間隔−比較対象の結晶の格子面間隔）／PZT(111)の格子面間隔」で定義される。
アルミニウム結晶層２０を構成するAl(111)結晶は立方晶であり、その格子面間隔は２．３４である。一方、PZT(111)結晶も立方晶で、その格子面間隔がAl(111)結晶と同じ２．３４である。そのため、図８に示されるように、Al(111)とPZT(111)との格子面間隔差が０となるので、PZTよりなる強誘電体膜２２がアルミニウム結晶層２０と格子整合し易くなり、格子不整合に伴う配向の乱れが低減された強誘電体膜２２をアルミニウム結晶層２０上に形成することができる。
これに対し、PZTの(111)配向を誘起するために従来下部電極として使用されるPt(111)は、その格子面間隔が２．２６であるため、格子面間隔が２．３４であるPZT(111)と格子整合し難い。また、PZTの初期核として従来形成されるPbTiO3(111)やTiO2(200)は、いずれも格子面間隔が２．３０であり、やはりPZT(111)と格子整合し難い
このように、Al(111)よりなるアルミニウム結晶層２０は、他の結晶に比べて強誘電体膜２０と非常に格子整合し易く、格子不整合に伴う欠陥を強誘電体膜２０に入り難くすることが可能となる。
このように、Al(111)よりなるアルミニウム結晶層２０は、他の結晶に比べて強誘電体膜２０と非常に格子整合し易く、格子不整合に伴う欠陥を強誘電体膜２０に入り難くすることが可能となる。
ところで、アルミニウム結晶層２０は、PZTよりなる強誘電体膜２２の配向を高める作用に優れているが、その膜厚が厚すぎると強誘電体膜２２中に取り込まれたアルミニウムがAl2O3となり、これにより強誘電体膜２２の強誘電体特性、例えば残留分極電荷量等が劣化する。このような不都合を回避するために、アルミニウム結晶層２０の膜厚はなるべく薄く、例えば５nm以下とするのが好ましい。５nmよりも厚くアルミニウム結晶層２２を形成すると、上記した理由により強誘電体膜２２の強誘電体特性が劣化し、強誘電体膜２２が強誘電性を示さなくなる。
（２）第２実施形態
図９〜図１３は、本発明の第２実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において、第１実施形態で説明した要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。
図９〜図１３は、本発明の第２実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において、第１実施形態で説明した要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。
本実施形態に係る半導体装置を製造するには、まず第１実施形態で説明した図２（ａ）の工程を行う。その後に、図９（ａ）に示すように、第１、第２導電性プラグ１０ａ、１０ｂと第１絶縁膜１２のそれぞれの上面に、第１導電膜２１としてイリジウム膜を約２００nmの厚さにDCスパッタ法で形成する。
次に、図９（ｂ）に示すように、フォトリソグラフィによりこの第１導電膜２１をパターニングして、第１導電性プラグ１０ａの上に島状の下部電極２１ａを形成する。
続いて、図１０（ａ）に示すように、下部電極２１ａの側面と上面、及び第１絶縁膜１１の上面に、第１実施形態と同じ成膜条件を採用するMOCVD法によりドット状のアルミニウム結晶層２０を５nm以下の厚さに形成する。
そして、図１０（ｂ）に示すように、アルミニウム結晶層２０上と第１絶縁膜１２上とに、MOCVD法によりPZT膜を厚さ約１２０nmに形成し、それを強誘電体膜２２とする。なお、強誘電体膜２２の成膜条件は第１実施形態と同じなので省略する。
次に、図１１（ａ）に示すように、強誘電体膜２２上にスパッタ法で酸化イリジウム膜を形成し、その酸化イリジウム膜を第２導電膜２３とする。なお、その第２導電膜２３の厚さは特に限定されないが、本実施形態ではその厚さを約２００nmとする。
続いて、図１１（ｂ）に示すように、フォトリソグラフィにより第２導電膜２３と強誘電体膜２２とを一括してパターニングすることにより、強誘電体膜２２を下部電極２１ａの側面と上面にキャパシタ誘電体膜２２ａとして残すと共に、第２導電膜２３を下部電極２１ａの上方と側方とに上部電極２３ａとして残す。
これにより、第１導電性プラグ１０ａの上には、下部電極２１ａ、キャパシタ誘電体膜２２ａ、及び上部電極２３ａをこの順に積層してなるキャパシタQが形成されたことになる。
次に、図１２（ａ）に示すように、水素等の還元性雰囲気からキャパシタQを保護するために、キャパシタQの上にスパッタ法によりキャパシタ保護絶縁膜２５としてPZT膜を厚さ約５０nmに形成する。
次いで、反応ガスとしてシランガスを使用するHDPCVD法により、キャパシタ保護絶縁膜２５の上に酸化シリコン膜を形成し、その酸化シリコン膜を第２絶縁膜２６とする。そして、CMP法によりこの第２絶縁膜２６の上面を研磨して平坦化し、上部電極２３ａ上での第２絶縁膜２６の厚さを約３００nmとする。
次いで、図１２（ｂ）に示すように、フォトリソグラフィにより第２絶縁膜２６とキャパシタ保護絶縁膜２５とをパターニングし、第２導電性プラグ１０ｂの上のこれらの膜に第１ホール２６ａを形成する。その後に、第１実施形態の図６（ａ）で説明したのと同様の工程を行うことにより、窒化チタン膜等のグルー膜とタングステン膜とをこの順に形成してなる第３導電性プラグ２７を第１ホール２６ａ内に形成する。
次に、図１３（ａ）に示すように、第３導電性プラグ２７と第２絶縁膜２６のそれぞれの上面に、酸化防止膜２８として酸窒化シリコン膜をCVD法により１００nmの厚さに形成する。
そして、フォトリソグラフィにより酸化防止膜２８からキャパシタ保護絶縁膜２５までをパターニングして、上部電極２３ａ上の第２絶縁膜２６に第２ホール２６ｂを形成する。
その後に、第２ホール２６ａを形成したときにキャパシタQが受けたダメージを回復させるために、酸素含有雰囲気中で基板温度を５５０℃とするアニールをキャパシタQに対して約６０分間行う。
このアニールの際、第３導電性プラグ２７は酸化防止膜２８によって酸素含有雰囲気から保護されているので、第３導電性プラグ２７が酸化してコンタクト不良を起こすのが防止される。
その後に、エッチバックにより酸化防止膜２８は除去される。
次に、図１３（ｂ）に示すように、第２ホール２６ｂ内と第２絶縁膜２６上とにスパッタ法により多層金属膜を形成し、この多層金属膜をパターニングして一層目金属配線２９ａと導電性パッド２９ｂとを形成する。その多層金属膜は、第１実施形態と同様に、下から厚さ約６０nmのチタン膜、厚さ約３０nmの窒化チタン膜、厚さ約４００nmの銅含有アルミニウム膜、厚さ約５nmのチタン膜、及び厚さ約７０nmの窒化チタン膜である。
以上により、本実施形態に係る半導体装置の基本構造が完成した。
この半導体装置が備えるキャパシタQでは、図１３（ｂ）に示されるように、下部電極２１ａの上面だけでなくその側面にもキャパシタ誘電体膜２２ａが形成される。その結果、第１実施形態と比較して、下部電極２１ａとキャパシタ誘電体膜２２ａとの対向面積が増加するので、一つのキャパシタQにおける残留分極電荷量を増やすことができる。このようなキャパシタQの構造を以下では立体キャパシタ構造ということにする。
その立体キャパシタ構造では、図１０（ｂ）に示されるように、下部電極２１ａの側面２１ｃに強誘電体膜２２を形成する必要があるが、この強誘電体膜２２のステップカバレッジが悪いと、例えば下部電極２１ａの角２１ｂで強誘電体膜２２の膜厚が薄くなり、この角２１ｂにおいて下部電極２１ａから上部電極２３ａ（図１３（ｂ）参照）にリーク電流が流れてしまう。
よって、立体キャパシタ構造では、強誘電体膜２２に対して良好なステップカバレッジが求められる。
本実施形態では、ステップカバレッジに優れた膜を形成することが可能なMOCVD法で強誘電体膜２２を形成するので、その強誘電体膜２２の厚さが下部電極２１ａの側面と上面とで略同じとなり、上記したような上部電極２３ａと下部電極２１ａとの間のリーク電流の発生を抑えることができ、高品位なキャパシタQを形成することができる。
また、図１０（ｂ）に示したように、下部電極２１ａの上にPZTの成長核となるアルミニウム結晶層２０を形成するので、第１実施形態で説明したように、強誘電体膜２２中のPZTを(111)方向に強く配向させることができる。
（３）その他の実施形態
上記した第１、第２実施形態では、キャパシタ誘電体膜２２ａを単層のPZT膜で構成したが、本発明はこれに限定されない。
上記した第１、第２実施形態では、キャパシタ誘電体膜２２ａを単層のPZT膜で構成したが、本発明はこれに限定されない。
例えば、図１４に示されるように、第１実施形態におけるキャパシタ誘電体膜２２ａとして、PZTよりなる第１強誘電体膜２２ｂと、ストロンチウム、カルシウム、ランタン、及びニオブの少なくとも一つがドープされたPZTよりなる第２強誘電体膜２２ｃとの積層膜を形成してもよい。
このような第１、第２強誘電体膜２２ｂ、２２ｃの積層膜は、図１５に示されるように、第２実施形態におけるキャパシタ誘電体膜２２ａとしても形成してもよい。
図１４、図１５のような積層構造のキャパシタ誘電体膜２２ａを採用しても、第１、第２実施形態で説明したように、アルミニウム結晶層２０の作用によって各膜２２ｂ、２２ｃにおいてPZT(111)の配向が誘起され、キャパシタ誘電体膜２２ａの配向性を極めて良好にすることができる。
また、上記した第１、第２実施形態では、第１導電性プラグ１０ａの上方に下部電極２１ａが形成されるスタック型のFeRAMについて説明したが、プレーナ型のFeRAMにも本発明は適用され得る。
Claims (7)
- 半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上に第１導電膜を形成する工程と、
前記第１導電膜上にアルミニウム結晶膜をドット状に形成する工程と、
前記アルミニウム結晶膜上に、Pb(ZrxTi1-x)O3（但し0≦x≦1）を含む強誘電体膜を形成する工程と、
前記強誘電体膜上に第２導電膜を形成する工程と、
前記第１導電膜、前記強誘電体膜、及び前記第２導電膜をパターニングすることにより、下部電極、キャパシタ誘電体膜、及び上部電極を順に積層してなるキャパシタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記アルミニウム結晶層の配向は（111）方向であることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記アルミニウム結晶層を形成する工程において、該アルミニウム結晶層を５nm以下の厚さに形成することを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記強誘電体膜を形成する工程において、MOCVD(Metal Organic CVD)法により該強誘電体膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記第１導電膜を形成する工程において、該第１導電膜としてイリジウム膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
- 半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上に第１導電膜を形成する工程と、
前記第１導電膜をパターニングして下部電極にする工程と、
前記下部電極の側面と上面とにアルミニウム結晶膜をドット状に形成する工程と、
前記アルミニウム結晶膜上と前記絶縁膜上とに、Pb(ZrxTi1-x)O3（但し0≦x≦1）を含む強誘電体膜を形成する工程と、
前記強誘電体膜上に第２導電膜を形成する工程と、
前記強誘電体膜をパターニングして前記下部電極の側面と上面にキャパシタ誘電体膜として残す工程と、
前記第２導電膜をパターニングして前記下部電極の上方と側方とに上部電極として残し、前記上部電極、前記キャパシタ誘電体膜、及び前記下部電極でキャパシタを構成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記アルミニウム結晶層の配向は（111）方向であることを特徴とする請求項６に記載の半導体装置の製造方法。
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