CN100576515C - 半导体器件及其制造方法 - Google Patents

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Abstract

提供一种能够提高电容器电介质膜的取向性的半导体器件及其制造方法。半导体器件的制造方法，包括：在硅衬底(1)上形成绝缘膜(15)的工序；在绝缘膜(15)上形成第一导电膜(21)的工序；在第一导电膜(21)上形成铝结晶层(20)的工序；在铝结晶层(20)上形成含有Pb(ZrxTi1-x)O3(其中，0≤x≤1)的铁电膜(22)的工序；通过对第一导电膜(21)、铁电膜(22)及第二导电膜(23)进行图案成形，形成电容器Q的工序，所述电容器Q是依次层叠下部电极(21a)、电容器电介质膜(22a)及上部电极(23a)而成的。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法。
背景技术
作为即使切断电源也可以存储信息的非易失性存储器，闪存或铁电存储器已被公知。
其中，闪存具有浮栅，所述浮栅填埋在绝缘栅极型的场效应晶体管(IGFET)的栅极绝缘膜中，并且通过表示存储信息的电荷存储到浮栅中由此存储信息。但是，在这种闪存中存在如下缺点，即，信息的写入或删除时，需要向栅极绝缘膜通隧道电流，并需要较高的电压。
相对于此，铁电存储器也被称之为FeRAM(Ferroelectric Random AccessMemory)，其利用铁电电容器具有的铁电膜的磁滞特性来存储信息。该铁电膜，根据施加在电容器的上部电极和下部电极之间的电压产生极化，即使去掉该电压也残留自发极化。当使施加的电压的极性反相时，该自发极化也颠倒，通过将其自发极化的方向与“1”和“0”相对应，而向铁电膜写入信息。FeRAM具有以下优点：该写入所需的电压比闪存的电压还低，另外，比闪存还要高速地写入。
图1是该FeRAM的电容器Q的剖面图。
如该图所示，电容器Q是在基底膜100上依次层叠下部电极101、电容器电介质膜102及上部电极103而成的。
这些当中，作为电容器电介质膜102，一般使用PZT(Pb(Zrx，Ti1-x)O3)膜，该PZT膜的残留极化电荷等铁电体特性是很大程度上依赖于PZT结晶的取向，其取向越在(111)方向上一致则越能够提高上述铁电体的特性。
另一方面，作为下部电极101，使用例如，将钛(Ti)膜和铂(Pt)膜，依次形成的叠层膜。在该叠层膜中，钛膜中的钛沿着铂膜的晶界扩散至铂膜的表面，通过溅射法在其上形成PZT膜时，上述的钛被包含在PZT中的微量的氧气氧化，而形成氧化钛(TiO2)核，该氧化钛成为PZT膜的初期生长核，并且PZT膜的取向在(111)方向上一致。
另外，该氧化钛核能够通过如下方式形成，即，将PZT膜在氧气环境中进行退火并使之结晶化时，环境中的氧气将上述钛氧化。
还有，Pt(111)和PZT(111)的晶格失配小，所以还能够将PZT膜良好地形成在铂膜上，所述PZT可减少与晶格失配相伴的缺陷。
另外，用于这种电容器Q上的电容器电介质膜102，需要高密度的结晶，以便即使将电容器微细化也能得到高铁电性。因此，为了满足该要求，作为电容器电介质膜102的成膜方法，理想地，不是溶胶凝胶法或溅射法，而是采用MOCVD(Metal Organic CVD)法
但是，用MOCVD法形成PZT膜时，PZT膜中的铅(Pb)和下部电极101的铂反应而在下部电极101上产生表面粗糙，因该表面粗糙而难以使PZT膜的取向在(111)方向上一致。
另外，还有以下方法，即形成氧化铱(IrOx)膜等的氧化物作为下部电极101，并通过该氧化物的取向作用，使PZT膜沿着(111)方向取向。但是，当在由氧化物构成下部电极101上通过MOCVD法形成PZT膜时，因为氧化物被PZT还原且下部电极101成为非晶状态，所以无法通过下部电极101的取向控制PZT膜的取向。
因此，用MOCVD法形成PZT膜时，作为下部电极101形成铱(Ir)膜的情况多。这时，为了在下部电极101上形成成为PZT的初期生长核的氧化钛，可以在铱膜下形成钛膜，并沿着铱的晶界使该钛扩散到铱的上表面为止。
但是，铱膜比起已经叙述的铂膜，晶粒小而密，因此，无法期望沿着铱的晶界的钛的扩散，不发生上述的由氧化钛构成的初期生长核。由此，将铱膜和钛膜的叠层膜作为下部电极101的情况下，利用氧化钛的初期生长核难以使PZT沿着(111)方向取向。
而且，Ir(111)的晶格常数比PZT(111)的还小，铱膜和PZT膜的晶格失配大，所以导致形成在铱膜上的PZT膜，向与极化方向不同的(100)方向取向或随机取向。
在上述中，对使用氧化钛作为PZT的初期生长核的这一点进行了说明，但在下面记载的专利文献1中将PbTiO3作为其成长核来使用。
但是，因为PbTiO3是三元化合物，所以存在难以控制其组成比率的问题。
另外，在专利文献2中，公开了成为下部电极的铱膜上形成氧化钛膜，并将该氧化钛膜作为核形成PZT膜。
但是，TiO2等的氧化钛，以氧化温度和环境成为各种组合状态，因此，难以控制其取向。
这样，到目前为止在铱膜上很难形成在(111)方向上取向一致的PZT膜。
除此之外，本发明相关的技术在专利文献3及专利文献4中也公开了。
专利文献1：JP特开2000-58525号公报
专利文献2：JP特开平10-12832号公报
专利文献3：JP特开平9-282943号公报
专利文献4：JP特开平11-297966号公报
发明内容
本发明的目的在于提供一种半导体器件及其制造方法。所述半导体器件，能够提高电容器电介质膜的取向性。
根据本发明的一个观点，提供一种半导体器件的制造方法，所述半导体器件的制造方法，包括：在半导体衬底上形成绝缘膜的工序；在上述绝缘膜上形成第一导电膜的工序；在上述第一导电膜上形成铝结晶层的工序；在上述铝结晶层上形成含有Pb(ZrxTi1-x)O3(其中，0≤x≤1)的铁电膜的工序；在上述铁电膜上形成第二导电膜的工序；通过对上述第一导电膜、上述铁电膜及上述第二铁电膜进行图案成形，形成电容器的工序，其中，所述电容器是依次层叠下部电极、电容器电介质膜及上部电极而成的。
在本发明中，在第一导电膜上形成铝结晶层，将该铝结晶层作为PZT(Pb(ZrxTi1-x)O3(其中，0≤x≤1))的成长的初期核来利用。因此，不需要跟以前一样将由氧化钛构成的用于形成初期核的钛膜使用在下部电极上。另外，与利用钛的扩散形成氧化钛的初期核的现有技术相比，在下部电极上确实地形成由PZT的初期核的铝结晶层，因此，通过其初期核的作用确实能够提高铁电膜的取向性。
特别是，通过使铝结晶层沿着(111)方向上取向，使构成铁电膜的PZT沿着作为其极化方向的(111)方向取向，因此，铁电膜的铁电特性、例如残留极化电荷量增大，从而使向电容器读写信息变成容易。
还有，因为Al(111)和PZT(111)的晶格间隔差为0，所以含有PZT的铁电膜和铝结晶层容易晶格匹配，能够在铝结晶层上形成铁电膜，所述铁电膜减少由晶格失配而导致的取向无序现象。
上述的铝结晶层，只要作为含有PZT的铁电膜的生长的初期核起作用即可，若将其形成为厚，则在铁电膜中加进多量的铝，从而有可能铁电膜的铁电特性劣化。
由此，通过将铝结晶层形成为薄厚度的点阵状，理想地防止铝多导入到铁电膜内。
另外，通过使铝结晶层的厚度为5nm以下，从而减少了导入到铁电膜里的铝量，能够良好地保持铁电膜的铁电特性。
而且，当通过MOCVD(Metal Organic CVD)法形成所述铁电膜时，能够将铁电膜的结晶变成高密度并可使电容器微细化的同时，如上所述能够通过铝结晶层的作用提高铁电膜的取向性。
另外，因为在第一导电膜上直接形成铝结晶层，所以即使形成以前难以在其上面形成取向好的PZT膜的铱膜，也能够通过铝结晶层的作用，在第一导电膜上形成取向一致的铁电膜。
另外，根据本发明的另外的观点，提供一种半导体器件的制造方法，所述半导体制造方法包括：在半导体衬底上形成绝缘膜的工序；在上述绝缘膜上形成第一导电膜的工序；对上述第一导电膜进行图案成形，由此形成下部电极的工序；在上述下部电极的侧面和上表面形成铝结晶层的工序；在上述铝结晶层上和上述绝缘膜上，形成含有Pb(ZrxTi1-x)O3(其中，0≤x≤1)的铁电膜的工序；在上述铁电膜上形成第二导电膜的工序；对上述铁电膜进行图案成形，以使其留在在上述下部电极的侧面和上表面而作为电容器电介质膜的工序；对上述第二导电膜进行图案成形，以使其留在上述下部电极的上方和侧方而作为上部电极，从而由该上部电极、上述电容器电介质膜及上述下部电极构成电容器。
根据本发明，不只是在下部电极的上表面，而且在其侧面也形成电容器电介质膜，所以下部电极和电容器电介质膜的对置面积增加，从而能够增加一个电容器中的残留极化电荷量。还有，如上所述，通过铝结晶层还能够提高电容器电介质膜的取向。
而且，根据本发明的其他的观点，提供一种半导体器件，所述半导体器件具有：半导体衬底；绝缘膜，其形成在上述半导体衬底上；电容器，其形成在上述绝缘膜上，而且依次层叠下部电极、电容器电介质膜以及上部电极而成，其中，上述电容器电介质膜含有Pb(ZrxTi1-x)O3(其中，0≤x≤1)和铝。
附图说明
图1是现有例子中半导体器件所具有的电容器的剖面图。
图2(a)～(c)是本发明的第一实施方式的半导体器件的制造过程中的剖面图(其1)。
图3(a)、(b)是本发明的第一实施方式的半导体器件的制造过程中的剖面图(其2)。
图4(a)、(b)是本发明的第一实施方式的半导体器件的制造过程中的剖面图(其3)。
图5(a)、(b)是本发明的第一实施方式的半导体器件的制造过程中的剖面图(其4)。
图6(a)、(b)是本发明的第一实施方式的半导体器件的制造过程中的剖面图(其5)。
图7是本发明的第一实施方式的半导体器件的制造过程中的剖面图(其6)。
图8是对各种结晶调查与PZT(111)的晶格面间隔差而得到的图。
图9(a)、(b)是本发明的第二实施方式的半导体器件的制造过程中的剖面图(其一)。
图10(a)、(b)是本发明的第二实施方式的半导体器件的制造过程中的剖面图(其2)。
图11(a)、(b)是本发明的第二实施方式的半导体器件的制造过程中的剖面图(其3)。
图12(a)、(b)是本发明的第二实施方式的半导体器件的制造过程中的剖面图(其4)。
图13(a)、(b)是本发明的第二实施方式的半导体器件的制造过程中的剖面图(其5)。
图14是使本发明的第一实施方式的半导体器件的电容器电介质膜成为双2层结构时的剖面图。
图15是使本发明的第二实施方式的半导体器件的电容器电介质膜成为双层结构时的剖面图。
具体实施方式
以下，对于本发明的实施方式，参照附图进行详细的说明。
(1)第一实施方式
图2至图7是本发明的第一实施方式的半导体器件的制造过程中的剖面图。
开始，说明得到图2(a)所示的断面结构为止的工序。
首先，在n型或p型的硅(半导体)衬底1表面上，形成划定晶体管的有源区域的STI(Shallow Trench Isolation：浅沟槽隔离)用的槽，在其中埋入氧化硅等绝缘膜，并将其作为元件分离绝缘膜3。另外，元件分离结构并不局限于STI，也可以用LOCOS(Local Oxidation Of Silicon：硅的局部氧化)法形成元件分离绝缘膜3。
下面，在硅衬底1的有源区域里导入p型杂质形成p阱之后，通过对该有源区域的表面进行热氧化，从而形成成为栅极绝缘膜4的热氧化膜。
接着，在硅衬底1上侧的整个面上依次形成非晶质或多结晶的硅膜及钨硅化物膜，并通过光刻法对这些膜进行图案成形，形成两个栅电极5。
上述的两个栅电极5留有间隔地大致平行地设置在P阱2上，，这些栅电极5构成字线的一部分。
接着，通过将栅电极5设为掩模的离子注入，向栅电极5旁边的硅衬底1中导入n型杂质，从而形成第一、第二源极/漏极延伸区6a、6b。
之后，在硅衬底1上侧的整个面上形成绝缘膜，对该绝缘膜进行回蚀，在栅电极5的旁边留下绝缘性侧壁7。例如，通过CVD法形成氧化硅膜而作为该绝缘膜。
接着，将绝缘性侧壁7和栅电极5设为掩模的同时，向硅衬底1再度离子注入n型杂质，由此形成在两个栅电极5的侧方的硅衬底1上相互留有间隔的第1、第2源极/漏极区域8a、8b。
通过到此为止的工序，在硅衬底1的有源区域中，形成了由栅极绝缘膜4、栅电极5、及由第一、第二源极/漏极区域8a、8b构成的第一、第二MOS晶体管TR1、TR2。
下面，在硅衬底1上侧的整个面上，用溅射法形成钴层等的高溶点金属层之后，加热该高溶点金属层并与硅进行反应，从而在硅衬底1上形成高溶点金属硅化物层9。该高溶点金属硅化物层9还形成在栅电极5的表层部分上，由此使栅电极5低阻抗化。
之后，用湿蚀刻清除元件分离绝缘膜3之上等处于未反应的高溶点金属层。
接着，通过等离子CVD法，在硅衬底1上侧的整个面上形成厚度约200nm的氮氧化硅(SiON)膜，并将其作为保护绝缘膜11。接着，在该保护绝缘膜11上，通过使用TEOS气体的等离子CVD法，形成厚度约为1.0μm的氧化硅膜而作为第一绝缘膜12。
下面，例如，在常压的氮气环境中，以700℃的衬底温度将第一绝缘膜12进行30分钟的加热，以此使第一绝缘膜11致密化。之后，通过CMP(Chemical Mechanical Polishing：化学机械研磨)法对第一绝缘膜12的上表面进行研磨并使其平坦化。
接着，利用光刻法，对保护绝缘膜11和第一绝缘膜12进行图案成形，在第一、第二源极/漏极区域8a、8b上形成接触塞。而且，在该接触塞的内面和第一绝缘膜的上表面上形成导电膜，并利用CMP法对该导电膜进行研磨并在上述接触塞之中作为第一、第二导电插塞10a、10b留下。该导电膜是例如，用溅射法形成的胶膜和用CVD法形成的钨膜的叠层膜。另外，使用将厚度约20nm的钛膜和厚度约50nm的氮化钛依次层叠而成的膜，作为胶膜。
另外，上述插塞10a、10b之中，第二导电插塞10b，与其下的第二源极/漏极区域8b一起构成位线的一部分。
接着，如图2(b)所示，在各导电插塞10a、10b和第一绝缘膜12的各自的上表面，通过CVD法形成厚度约100nm的氮氧化硅膜来作为防氧化绝缘膜14。第二导电插塞10b，主要由可以容易地被氧气氧化的钨构成，但通过用防氧化绝缘膜14覆盖其上表面，从而即使在氧气环境中对第二导电插塞10b进行退火也能够防止该插塞10b氧化而引起接触不良。
而且，通过使用TEOS的等离子CVD法，在该防氧化绝缘膜14上形成厚度约100nm的氧化硅膜，并将其作为绝缘性紧贴膜15。该绝缘性紧贴膜15担负着提高与后述的电容器的下部电极的贴紧强度的作用。
接着，说明得到图2(c)所示的断面结构为止的工序。
首先，通过光刻法，对防氧化绝缘膜14和绝缘性紧贴膜15进行图案成形，并在这些膜上形成开口14a。
然后，在绝缘性紧贴膜15上和开口14a内，通过溅射法，以完全填埋开口14a的厚度，例如，400nm的厚度形成铱层，并将其作为氧阻挡金属膜16。之后，通过CMP法研磨并清除绝缘性紧贴膜15上的多余的氧阻挡金属16，仅在开口14a内岛状地留下氧阻挡金属膜16。
因为由铱构成的氧阻挡金属膜16有良好的阻止氧气通过的能力，所以氧阻挡金属16下的第一导电插塞10a，即使在氧气环境中进行退火也难以氧化。
接着，如图3(a)所示，在绝缘性紧贴膜15和氧阻挡金属膜16各自的上面，通过DC溅射法，形成厚度约150nm的铱膜，并将其作为第一导电膜21。这种DC溅射法的成膜条件没有特别的限制，不过本实施方式中，使向铱靶施加的电力为0.3kW，使作为溅射气体的氩气的流量为199sccm。另外，第一导电膜21成膜时的衬底温度为550℃，成膜时间为350秒。
下面，说明得到图3(b)所示的剖面结构为止的工序。
首先，将硅衬底1放进未图示的MOCVD腔室内，将衬底温度稳定到270℃。然后，使在室温下为液体的DMAH(二甲烷氢化铝：(CH3)2AlH)通过保持为高温的气化器并气化后，将其与氢气一起供应到腔室内。另外，使用氮气作为DMAH的载气，腔室内的总压为1.2Torr，DMAH的分压为3×10-3Torr。
通过将这种状态维持规定时间，使沿着(111)方向取向的铝结晶层20生长在第一导电膜21的上表面。该铝结晶层20，只要作为下面工序中形成的PZT膜的初期生长核发挥作用即可，所以不需要将其膜厚变厚，如图所示，优先以点阵状形成5nm以下的厚度。
另外，用于形成铝结晶层20的铝原料也没有限制在上述的DMAH上。替代DMAH，可以将氢化二乙基铝((C2H5)2AlH)、三异丁基铝(Al(i-C4H9)3)、三甲胺氢化铝(AlH3N(CH3)3)、三乙胺氢化铝(AlH3N(C2H5)3)、二甲胺乙基氢化铝(AlH3N(CH3)2(C2H5))、三甲基铝(Al(CH3)3)的分子间化合物、或它们的混合物作为铝的原料来使用。
下面，如图4(a)所示，通过MOCVD法，在铝结晶层20上形成厚度约120nm的PZT(Pb(ZrxTi1-x)O3(其中，0≤x≤1))膜，并将其作为铁电膜22。另外，在该图中，铁电膜22中的虚线是表示PZT的晶粒界面。
上述的MOCVD法中的成膜条件没有限制，但本实施方式中作为PZT的原料使用Pb(thd)2、Zr(DMHD)4及Ti(O-iPr)2(thd)2，将这些分别以0.32ml/分、0.2ml/分、0.2ml/分的流量向气化器供应并在260℃的温度下气化。然后，将已被气化的这些原料与2500sccm的氧气混合，并将这些在5Torr的压力下向保持在620℃的硅衬底1喷雾430秒钟。
在铁电膜22的生长的初期阶段中，沿着(111)方向取向的铝结晶层20成为PZT的初期核并促进由PZT构成的铁电膜22的生长，同时通过该铝结晶层20的作用，铁电膜22中的PZT结晶强力地沿着(111)方向取向，从而使铁电膜22呈现出大的自发极化。
然后，在铁电膜22的生长结束时，铝结晶层20被导入到铁电膜22的膜中，所以铁电膜22由含有铝的PZT构成。
另外，上述的MOCVD法，可以利用为了形成铝结晶层20而使用的MOCVD腔室进行，也可以使用另外的腔室进行。
还有，在上述中用MOCVD法使铁电膜22成膜，但也可以用溅射法和溶胶凝胶法成膜铁电膜22。在这些成膜方法中，也可以在使铁电膜22生长时铝结晶层20成为PZT的初期核的同时，通过该铝结晶层20能够使铁电膜22的PZT容易沿着(111)方向取向。
另外，在用溅射法形成铁电膜22时，使用除了PZT之外还含有锶(Sr)、钙(Ca)、镧(La)及铌(Nb)中的至少一种的溅射靶，也可以将含有这些元素中的至少一种的PZT膜作为铁电膜22来形成。这些元素中，锶、钙、镧具有将铁电膜22的自发极化变大的作用。另一方面、铌具有降低铁电膜22的漏电流的作用。
还有，在用溅射法形成铁电膜22时，在含有氧气的环境中以500℃至750℃的衬底温度，对铁电膜22进行快速加热处理，并进行铁电膜22的结晶化。这时，在先形成的铝结晶层20成为初期核，并能够使PZT结晶以具有良好控制性地生长，以便结晶取向为(111)方向。
接着，如图4(b)所示，通过溅射法在铁电膜22上形成厚度约200nm的氧化铱膜，并将其作为第二导电膜23。另外，也可以代替氧化铱膜而将铂膜作为第二导电膜23形成。
接着，如图5(a)所示，在第二导电膜23上形成未图示的硬掩模后，在含有卤元素的环境中，通过溅射反应，对第二导电膜23、铁电膜22及第一导电膜21一并等离子蚀刻，从而形成电容器Q，所述电容器Q是将下部电极21a、电容器电介质膜22a及上部电极23a依次层叠而成的。之后清除硬掩模。
该电容器Q的下部电极21a，经由氧阻挡金属膜16和第一导电插塞10a，与第一源极/漏极区域8a电连接。另外，在电容器Q的图案成形时的蚀刻中，由氧化硅构成的绝缘性紧贴膜15作为蚀刻阻止膜来发挥作用，因此，第二导电插塞11b保持被绝缘性紧贴膜15和防氧化绝缘膜14保护的状态。
下面，为了恢复电容器电介质膜22a因上述等离子蚀刻而受的损伤，以衬底温度650℃，处理时间60分钟的条件，在含有氧气的炉内，对电容器电介质膜22a进行退火。这种退火称为还原退火。
在该还原退火时，构成位线的第二导电插塞10b通过其上的防氧化绝缘膜14防止被氧化。另一方面，通过氧阻挡金属膜16防止电容器Q正下方的第一导电插塞16被氧化。
接着，如图5(b)所示，用溅射法在电容器Q上形成厚度约50nm的PZT膜来作为电容器保护绝缘膜25。该电容器保护绝缘膜25是，从氢气等的还原性环境中保护电容器Q，在PZT膜以外也可以由氧化铝膜构成。
之后，在炉中，在使衬底温度为650℃的条件下，对电容器Q进行约20分钟的退火。
接着，通过将硅烷作为反应气体来使用的HDPCVD(High Density PlasmaCVD：高密度等离子化学气相沉积)法，在电容器保护绝缘膜25上形成氧化硅膜，并将该氧化硅膜作为第二绝缘膜26。然后，通过CMP法研磨该第二绝缘膜26的上表面并使之平坦，使上部电极23a上的第二绝缘膜26的厚度约为300nm。
接着，如图6(a)所示，通过光刻法从第二绝缘膜26蚀刻到防氧化绝缘膜14，在这些膜中形成第一孔26a。然后，在该第一孔26a的内面和第二绝缘膜26的上表面上，通过溅射法依次形成厚度约50nm的钛膜和氮化钛膜而作为胶膜。另外，用CVD法在该胶膜上形成钨膜，用该钨膜完全填埋第一孔26a。之后，研磨并清除第二绝缘膜26的上表面的多余的钨膜和胶膜，并将这些膜作为第三导电插塞27留在第一孔26a内。
接着，如图6(b)所示，在第三导电插塞27和第二绝缘膜26的各自上面，通过CVD法形成厚度约100nm的氮氧化硅膜作为防氧化膜28。
然后，通过光刻法，将从防氧化膜28到电容器保护绝缘膜25进行图案成形，并在上部电极23a上的第二绝缘膜26中形成第二孔26b。因形成第二孔26b而受损伤的电容器Q，通过退火进行恢复。该退火，例如，在含有氧气的环境中使衬底温度为550℃进行约60分钟。
在该退火之前，如上所述，预先形成防氧化膜28，以此可以防止退火中第三导电插塞27被氧化而引起接触不良。
而且，结束该退火后，通过回蚀清除防氧化膜28。
接着，说明得到图7所示的剖面结构为止的工序。
首先，在第二孔26b的内面和第二绝缘膜26的上表面上，通过溅射法形成多层金属膜。例如，将厚度约为60nm的钛膜、厚度约为30nm的氮化钛膜、厚度约为400nm的含铜铝膜、厚度约为5nm的钛膜及厚度约为70nm的氮化钛膜依次形成，作为该多层金属膜。
之后，通过用光刻法对多层金属进行图案成形，从而形成经由第二孔26b形成与上部电极23a电连接的第一层金属布线29a、和与第三导电插塞27电连接的导电片29b。
通过上述方法，完成了本实施方式的半导体器件的基本结构。
根据上述本实施方式，如图4(a)所说明，在第一导电膜21上形成铝结晶层20，因此，将该铝结晶20作为初期核而使由PZT构成的铁电膜22生长，并利用沿着(111)方向取向的铝结晶层20来诱导PZT的取向。
因此，不需要将钛膜用在下部电极21a，所述钛膜是用于形成与以前一样的由氧化钛构成的初期核。另外，与利用钛的扩散形成氧化钛的初期核的现有技术相比，在下部电极21a上确实地形成了成为PZT的初期核的铝结晶层20，因此，通过该初期核的作用，确实可以提高铁电膜22的取向性。
由此，在本实施方式中，即使将当前难以在其上形成取向良好的PZT膜的铱膜作为下部电极21a来形成，也能够通过铝结晶20的作用，在下部电极21a上形成取向一致的电容器电介质膜22a。
还有，因为用MOCVD法形成铁电膜20，所以将该铁电膜22的结晶变成高密度并可使电容器Q微细化的同时，如上所述，通过铝结晶层的作用，能够提高铁电膜22的取向性。
另外，PZT的初期核的晶格常数与PZT(111)的晶格常数约越近，则铁电膜22越能够沿着(111)方向取向，从而使铁电膜22的自发极化变大。
图8是对各种结晶进行与PZT(111)的晶格面间隔差的调查而得的图。另外，所谓晶格面间隔差，定义为“PZT(111)的晶格面间隔-比较对象的结晶的晶格面间隔/PZT(111)的晶格面间隔”。
构成铝结晶层20的Al(111)结晶是立方晶，其晶格面间隔是2.34。另一方面，PZT(111)结晶也是立方晶，其晶格面间隔与Al(111)同样是2.34。因此，如图8所示，Al(111)和PZT(111)的晶格面间隔差为0，所以由PZT构成铁电膜22，与铝结晶层20容易晶格匹配，可以在铝结晶层20上形成铁电膜22，所述铁电膜22可减少由晶格失配导致的取向的无序现象。
相对于此，作为诱导PZT的(111)取向的现有下部电极来使用的Pt(111)，其晶格面间隔为2.26，与晶格面间隔为2.34的PZT(111)难以晶格匹配。另外，作为PZT的初期核，现有形成的PbTiO3(111)或TiO2(200)，晶格面间隔都是2.30，也是难以与PZT(111)晶格匹配。
这样，由Al(111)构成的铝结晶层20，与其他的结晶相比，非常容易与铁电膜20晶格匹配，并能够使由晶格失配而导致的缺陷难以进入到铁电膜20上。
另外，铝结晶层20，在提高由PZT构成的铁电膜22的取向上非常优秀，但若其膜厚度过厚，则导入到铁电膜22中的铝变成Al2O3，由此铁电膜22的铁电体特性、例如残留极化电荷量等劣化。为了避免这种问题，尽量将铝结晶层20的膜厚变薄，例如，理想地是5nm以下。若形成比5nm还厚的铝结晶层22，则由于上述理由，铁电膜22的铁电特性劣化，铁电膜22不显示出铁电性。
(2)第二实施方式
图9至图13是本发明的第二实施方式的半导体器件的制造过程中的剖面图。另外，在这些图中，对第一实施方式中说明过的要素标注与第一实施方式相同的附图标记，并在下面省略其说明。
要制造本实施方式的半导体器件，首先，进行第一实施方式中说明过的图2(a)的工序。之后，如图9(a)所示，在第一、第二导电插塞10a、10b和第一绝缘膜12的各自上面，通过DC溅射法，形成厚度约200nm的铱膜来作为第一导电膜21。
接着，如图9(b)所示，通过光刻法，对该第一导电膜21进行图案成形，并在第一导电插塞10a上形成岛状的下部电极21a。
接着，如图10(a)所示，在下部电极21a的侧面和上表面及第一绝缘膜11的上表面，通过采用与第一实施方式相同的成膜条件的MOCVD法，以5nm以下的厚度形成点阵状的铝结晶层20。
然后，如图10(b)所示，通过MOCVD法，在铝结晶层20上和第一绝缘膜12上，形成厚度约120nm的PZT膜，并将其作为铁电膜22。另外，因为铁电膜22的成膜条件与第一实施方式相同，所以省略。
下面，如图11(a)所示，用溅射法在铁电膜22上形成氧化铱膜，将该氧化铱膜作为第二导电膜23。另外，该第二导电膜23的厚度没有特别的限制，但在本实施方式中使其厚度约为200nm。
接着，如图11(b)所示，通过用光刻法将第二导电膜23和铁电膜22一并进行图案成形，将铁电膜22作为电容器电介质膜22a而留在下部电极21a的侧面和上表面的同时，将第二导电膜23作为上部电极23a留在下部电极21a的上方和侧方上。
由此，在第一导电插塞10a上形成电容器Q，所述电容器Q是将下部电极21a、电容器电介质膜22a及上部电极23a依次层叠而成的。
下面，如图12(a)所示，为了从氢气等还原性环境中保护电容器Q，通过溅射法，在电容器Q上形成厚度约为50nm的PZT膜，作为电容器保护绝缘膜25。
接着，通过使用硅烷气体作为反应气体的HDPCVD法，在电容器保护绝缘膜25上形成氧化硅膜，并将该氧化硅膜作为第二绝缘膜26。然后，通过CMP法对第二绝缘膜26的上表面研磨并使之平坦化，并使在上部23a上的第二绝缘膜26的厚度约为300nm。
接着，如图12(b)所示，通过光刻法，对第二绝缘膜26和电容器保护绝缘膜25进行图案成形，在第二导电插塞10b上的这些膜中形成第一孔26a。之后，通过进行与在第一实施方式的图6(a)中说明过的工序相同的工序，在第一孔26a内形成第三导电插塞27，所述第三导电插塞27时将氮化钛膜等的胶膜和钨膜依次形成而成的。
下面，如图13(a)所述，在第三导电插塞27和第二绝缘膜26的各自上面，通过CVD法形成厚度100nm的氮氧化硅膜，作为防氧化膜28。
然后，通过光刻法从防氧化膜28到电容器保护绝缘膜25进行图案成形，在上部电极23a上的第二绝缘膜26中形成第二孔26b。
之后，为了恢复形成第二孔26a时电容器Q所受的损伤，在含有氧气的环境中对电容器Q进行约60分钟衬底温度为550℃的退火。
在该退火时，第三导电插塞27，通过防氧化膜28从含有氧气的环境中受保护，因此，可以防止第三导电插塞27被氧化而引起接触不良。
之后，通过回蚀清除防氧化膜28。
下面，如图13(b)所示，通过溅射法在第二孔26b内和第二绝缘膜26上形成多层金属膜，并对该多层金属膜进行图案成形而形成第一层金属布线29a和导电片29b。其多层金属膜，同第一实施方式相同，从下起为厚度约为60nm的钛膜、厚度约为30nm的氮化钛膜、厚度约为400nm的含铜铝膜、厚度约为5nm的钛膜及厚度约为70nm的氮化钛膜。
由此，完成了本发明的半导体器件的基本结构。
在该半导体器件所具有的电容器Q中，如图13(b)所示，不只在下部电极21a的上表面，而且还在其侧面上形成电容器电介质膜22a。其结果，与第一实施方式相比，下部电极21a和电容器电介质膜22a的对置面积增加，所以能够增加一个电容器Q中的残留极化电荷量。这种电容器Q的结构，下面称为立体电容器结构。
在该立体电容器结构中，如图10(b)所示，需要在下部电极21a的侧面21c上形成铁电膜22，但若该铁电膜22的阶梯覆盖性不好，例如，在下部电极21a的角21b中铁电膜22的膜厚度变薄，导致在该角21b上漏电流从下部电极21a流向上部电极23a(参照图13(b))。
由此，在立体电容器结构中，对铁电膜22要求良好的阶梯覆盖性。
在本实施方式中，通过能够形成具有优秀的阶段覆盖性的膜的MOCVD法，形成铁电膜22，所以该铁电膜22的厚度因下部电极21a的侧面和上表面而变成大致相同，能够抑制如上所述的上部电极23a和下部电极21a间的漏电流的发生，从而能够形成高品位的电容器Q。
另外，如图10(b)所示，在下部电极21a上形成成为PZT的成长核的铝结晶层20，所以如第一实施方式说明那样，能够使铁电膜22中的PZT强力地沿着(111)方向取向。
(3)其他的实施方式
在上述的第一、第二实施方式中，用单层的PZT膜构成了电容器电介质膜22a，但本发明不仅局限于此。
例如，如图14所示，作为第一实施方式中的电容器电介质膜22a，形成第一铁电膜22b和第二铁电膜22c的叠层膜，其中，所述第一铁电膜22b由PZT构成，所述第二铁电膜22c，由掺杂有锶、钙、镧及铌中的至少一种的PZT构成。
这种第一、第二铁电膜22b、22c的叠层膜，如图15所示，也可以作为第二实施方式的电容器电介质膜22a形成。
即使采用如图14、图15这样的叠层结构的电容器电介质膜22a，如第一、第二实施方式说明那样，通过铝结晶层20的作用，在各膜22b、22c中诱导PZT(111)的取向，能够使电容器电介质膜22a的取向性变得极好。
另外，在上述第一、第二实施方式中，说明了在第一导电插塞10a的上方形成下部电极21a的叠层型FeRAM，但本发明也可适用于平面型的FeRAM。

Claims (10)

1.一种半导体器件的制造方法，其特征在于，包括：
在半导体衬底上形成绝缘膜的工序；
在上述绝缘膜上形成第一导电膜的工序；
在上述第一导电膜上形成取向为(111)方向的铝结晶层的工序；
在上述铝结晶层上形成含有Pb(ZrxTi1-x)O3的铁电膜的工序，其中，0≤x≤1；
在上述铁电膜上形成第二导电膜的工序；
通过对上述第一导电膜、上述铁电膜及上述第二导电膜进行图案成形，形成电容器的工序，其中，所述电容器是依次层叠下部电极、电容器电介质膜及上部电极而成的。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，在形成上述铝结晶层的工序中，将该铝结晶层形成为点阵状。
3.如权利要求1所述的半导体器件的制造方法，其特征在于，在形成上述铝结晶层的工序中，将该铝结晶层形成为5nm以下的厚度。
4.如权利要求1所述的半导体器件的制造方法，其特征在于，在形成上述铁电膜的工序中，通过金属有机化学气相沉积法形成该铁电膜。
5.如权利要求1所述的半导体器件的制造方法，其特征在于，在形成上述第一导电膜的工序中，形成铱膜而作为该第一导电膜。
6.如权利要求1所述的半导体器件的制造方法，其特征在于，在形成上述铁电膜的工序中，形成使上述Pb(ZrxTi1-x)O3含有锶、钙、镧及铌中的至少一种而成的膜而作为上述铁电膜。
7.如权利要求1所述的半导体器件的制造方法，其特征在于，在形成上述铁电膜的工序中，形成第一铁电膜和第二铁电膜的叠层膜而作为上述铁电膜，其中，所述第一铁电膜由上述Pb(ZrxTi1-x)O3构成，所述第二铁电膜是使Pb(ZrxTi1-x)O3含有锶、钙、镧及铌中的至少一种而成的膜。
8.一种半导体器件的制造方法，其特征在于，包括：
在半导体衬底上形成绝缘膜的工序；
在上述绝缘膜上形成第一导电膜的工序；
对上述第一导电膜进行图案成形，由此形成下部电极的工序；
在上述下部电极的侧面和上表面形成取向为(111)方向的铝结晶层的工序；
在上述铝结晶层上和上述绝缘膜上，形成含有Pb(ZrxTi1-x)O3的铁电膜的工序，其中，0≤x≤1；
在上述铁电膜上形成第二导电膜的工序；
对上述铁电膜进行图案成形，以使其留在上述下部电极的侧面和上表面而作为电容器电介质膜的工序；
对上述第二导电膜进行图案成形，以使其留在上述下部电极的上方和侧方而作为上部电极，从而由该上部电极、上述电容器电介质膜及上述下部电极构成电容器的工序。
9.一种半导体器件，其特征在于，具有：
半导体衬底；
绝缘膜，其形成在上述半导体衬底上；
电容器，其形成在上述绝缘膜上，而且依次层叠下部电极、电容器电介质膜以及上部电极而成，其中，上述电容器电介质膜含有Pb(ZrxTi1-x)O3和铝，0≤x≤1。
10.如权利要求9所述的半导体器件，其特征在于，上述下部电极由铱构成。
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