KR100774898B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 발명은 강유전체 커패시터를 구비하는 커패시터 유전체막의 결정성을 향상시키는 것이 가능한 반도체 장치와 그 제조 방법을 제공하는 것을 과제로 한다.
본 발명은 실리콘 기판(10)과, 실리콘 기판(10) 위에 형성된 제 1 절연막(20)과, 제 1 절연막(20)의 제 1 컨택트홀(20a)내에 형성된 제 1 도전성 플러그(25)와, 제 1 도전성 플러그(25)와 그 주위의 제 1 절연막(20) 위에 형성되어, 상면(上面)이 평탄한 바탕 도전막(30)과, 바탕 도전막(30) 위에 형성된 결정성 도전막(31)과, 결정성 도전막(31) 위에, 하부 전극(33a), 강유전체 재료로 이루어진 커패시터 유전체막(34a), 및 상부 전극(35a)을 순차로 적층하여 형성된 커패시터(Q)를 갖는 반도체 장치에 의한 것이다.
불순물 확산 영역, 바탕 도전막, 결정성 도전막, 강유전체 재료, 질소 함유 플라즈마, 산소 배리어 메탈막.

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1의 (a) 내지 (c)는 가상적인 반도체 장치의 제조 도중의 단면도 (그 1).
도 2의 (a) 및 (b)는 가상적인 반도체 장치의 제조 도중의 단면도(그 2).
도 3은 가상적인 반도체 장치의 제조 도중의 단면도(그 3).
도 4는 절연막에 형성된 리세스에 의해, 절연막 위의 막의 결정성이 교란하는 것을 나타낸 도면.
도 5의 (a) 내지 (c)는 본 발명의 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 1).
도 6의 (a) 및 (b)는 본 발명의 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 2).
도 7의 (a) 및 (b)는 본 발명의 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 3).
도 8의 (a) 및 (b)는 본 발명의 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 4).
도 9의 (a) 및 (b)는 본 발명의 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 5).
도 10의 (a) 및 (b)는 본 발명의 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 6).
도 11은 본 발명의 실시예에 따른 반도체 장치의 제조 도중의 단면도(그 7).
도 12는 질화 티탄막 위에 형성된 이리듐막의 (111)방향과 (200)방향의 배향 강도를 나타낸 로킹 커브.
도 13은 질화 티탄막 위에 형성된 이리듐막의 (222)방향 배향 강도를 나타낸 로킹 커브.
*도면의 주요 부분에 대한 부호의 설명*
10…실리콘 기판
11…소자 분리 절연막
12…p웰
13…게이트 절연막
14…게이트 전극
15a, 15b…제 1, 제 2 소스/드레인 익스텐션
16…절연성 사이드월
17a, 17b…제 1, 제 2 소스/드레인 영역
18…고융점 금속 실리사이드층
19…커버 절연막
20… 제 1 절연막
20a… 제 1 컨택트홀
23…글루막
24…플러그용 도전막
25…도전성 플러그
30…바탕 도전막
31…결정성 도전막
32…산소 배리어 메탈막
33…제 1 도전막
31a…하부 전극
34…강유전체막
34a…커패시터 유전체막
35… 제 2 도전막
35a…상부 전극
36…제 1 마스크 재료층
37…제 2 마스크 재료층
38…하드 마스크
40…제 1 커패시터 보호 절연막
42…제 2 커패시터 보호 절연막
43…제 2 절연막
43a…홀
45…제 2 도전성 플러그
46…산화 방지 절연막
47a…1층짜리 금속 배선
47b…비트선용 금속 패드
본 발명은 반도체 장치와 그 제조 방법에 관한 것이다.
전원을 꺼도 정보를 기억할 수 있는 불휘발성 메모리로서, 플래쉬 메모리나 강유전체 메모리가 알려져 있다.
이 중에서, 플래쉬 메모리는 절연 게이트형 전계 효과 트랜지스터(IGFET)의 게이트 절연막 중에 매립된 플로팅 게이트를 가지고, 기억 정보를 나타내는 전하를 이 플로팅 게이트에 축적함으로써 정보를 기억한다. 그러나, 이와 같은 플래쉬 메모리에서는 정보의 기입이나 소거시에, 게이트 절연막에 터널 전류를 흘려보낼 필요가 있고, 비교적 높은 전압이 필요하다는 결점이 있다.
이에 반해서, 강유전체 메모리는 FeRAM(페러일렉트로닉스 랜덤 액세스 메모리: Ferroelectric Random Access Memory)이라고도 칭하며, 강유전체 커패시터가 구비하는 강유전체막의 히스테리시스 특성을 사용하여 정보를 기억한다. 그 강유전체막은 커패시터의 상부 전극과 하부 전극 사이에 인가되는 전압에 따라 분극이 생기고, 그 전압을 제거해도 자발 분극이 잔류한다. 인가 전압의 극성이 반전되면, 이 자발 분극도 반전되고, 그 자발 분극의 방향을 「1」과「0」에 대응시킴으로써, 강유전체막에 정보가 기입된다. 이 기입에 필요한 전압은 플래쉬 메모리에서 보다도 낮고, 또한, 플래쉬 메모리보다도 고속으로 기입할 수 있다는 이점이 FeARM에는 있다.
FeRAM은 그 구조에 의해 스택형과 플래너형으로 대별된다. 후자의 플래너형에서는 반도체 기판에 형성된 MOS트랜지스터와 커패시터 하부 전극이 커패시터 상방(上方)의 금속 배선을 통하여 전기적으로 접속되어, 커패시터의 평면 형상이 커지기 쉬운 경향이 있다.
이에 반하여, 스택형의 FeRAM에서는 MOS트랜지스터의 소스/드레인 영역에 연결되는 도전성 플러그의 바로 위에 커패시터 하부 전극이 형성되고, 그 도전성 플러그를 통하여 하부 전극과 MOS트랜지스터가 전기적으로 접속된다. 이와 같은 구조에 의하면, 플래너형과 비교하여 커패시터의 평면 형상을 작게 할 수 있고, 이후 요구되는 FeRAM의 미세화에 유리해진다.
스택형의 FeRAM이 갖는 커패시터 유전체막에는 이와 같이 미세화되어도 그 결정성이 열화하지 않고, 우수한 강유전체 특성을 나타내는 것이 요구된다.
또한, 본 발명에 관련된 기술이 다음의 특허문헌 1 내지 4에도 개시되어 있다.
[특허문헌 1]일본국 공개특허 제2004-146772호 공보
[특허문헌 2]일본국 공개특허 평11-330411호 공보
[특허문헌 3]일본국 공개특허 평10-340871호 공보
[특허문헌 4]일본국 공개특허 평7-22578호 공보
본 발명의 목적은 강유전체 커패시터가 구비하는 커패시터 유전체막의 결정성을 향상시키는 것이 가능한 반도체 장치와 그 제조 방법을 제공하는 것에 있다.
본 발명의 1관점에 의하면, 반도체 기판과, 상기 반도체 기판의 표층에 형성된 불순물 확산 영역과, 상기 반도체 기판 위에 형성되어, 상기 불순물 확산 영역 위에 홀을 구비한 절연막과, 상기 홀내에 형성되어 상기 불순물 확산 영역과 전기적으로 접속된 도전성 플러그와, 상기 도전성 플러그와 그 주위의 상기 절연막 위에 형성되어, 상면이 평탄한 바탕 도전막과, 상기 바탕 도전막 위에 형성된 결정성 도전막과, 상기 결정성 도전막 위에, 하부 전극, 강유전체 재료로 이루어진 커패시터 유전체막, 및 상부 전극을 차례로 적층하여 형성된 커패시터를 갖는 반도체 장치가 제공된다.
또한, 본 발명의 다른 관점에 의하면, 반도체 기판의 표층에 불순물 확산 영역을 형성하는 공정과, 상기 반도체 기판 위에 절연막을 형성하는 공정과, 상기 불순물 확산 영역 위의 절연막에 홀을 형성하는 공정과, 상기 절연막의 상면과 상기 홀내에, 플러그용 도전막을 형성하는 공정과, 상기 플러그용 도전막을 연마하여 상기 홀내에만 남기고, 상기 홀내의 상기 플러그용 도전막을 상기 불순물 확산 영역과 전기적으로 접속된 도전성 플러그로 하는 공정과, 상기 절연막과 상기 도전성 플러그의 각각의 상면에 바탕 도전막을 형성하는 공정과, 상기 바탕 도전막의 상면을 연마하여 평탄화하는 공정과, 상기 바탕 도전막 위에 결정성 도전막을 형성하는 공정과, 상기 결정성 도전막 위에, 하부 전극, 강유전체 재료로 이루어진 커패시터 유전체막, 및 상부 전극을 차례로 적층하여 이루어지는 커패시터를 형성하는 공정을 갖는 반도체 장치의 제조 방법이 제공된다.
본 발명에 의하면, 플러그용 도전막을 연마하여 홀내에 도전성 플러그를 형성할 때에, 과잉 연마에 의해 홀 주위의 절연막에 리세스가 발생해도, 이 절연막 위에 형성되는 바탕 도전막을 연마하여 그 상면을 평탄화하기 때문에, 상기 리세스에 기인하여 하부 전극의 결정성이 교란하는 것을 방지할 수 있다.
또한, 바탕 도전막에 대한 연마에 의해 바탕 도전막의 결정이 변형되어도, 결정성 금속막을 형성했기 때문에 그 변형이 하부 전극에 전해지기 어려워지는 동시에, 결정성 금속막의 작용에 의해 그 위의 하부 전극의 배향을 양호하게 보존할 수 있다.
이에 의해, 본 발명에서는 양호한 결정성을 갖는 하부 전극의 작용에 의해 커패시터 유전체막의 결정성을 높일 수 있고, 커패시터 유전체막의 강유전체 특성, 예를 들면 잔류 분극 전하량을 향상시키는 것이 가능해진다.
또한, 바탕 도전막의 상면을 평탄화한 후에, 상기 바탕 도전막의 상면을 질소 함유 플라즈마에 노출하고, 평탄화에 의해 바탕 도전막에 발생한 결정의 변형을 해소하게 할 수도 있다.
또한, 결정성 도전막의 상면을 질소 함유 플라즈마에 노출하고, 결정성 도전막의 결정성을 더 높일 수도 있다.
또한, 질소 함유 분위기내에서 질화된 티탄막을 결정성 도전막으로서 채용하 는 경우는 상기한 2개의 플라즈마 처리를 행하지 않아도, 결정성 도전막의 결정성을 유지할 수 있다.
또한, 결정성 도전막 위에 산소 배리어 메탈막을 형성하고, 그 위에 커패시터를 형성할 수도 있다. 커패시터를 구성하는 강유전체막에는 FeRAM에 특유한 여러가지 어닐링, 예를 들면 산소 함유 분위기에서의 회복 어닐링이 행해지지만, 상기 산소 배리어 메탈막에 의해 산소가 도전성 플러그에 도달하는 것이 저지되어, 도전성 플러그가 산화하여 컨택트 불량이 발생하는 것을 억제할 수 있다.
그와 같은 산소 배리어 메탈막을 형성할 경우에는 상기한 어닐링 후에, 커패시터로 덮여 있지 않은 부분의 산소 배리어 메탈막, 결정성 도전막, 및 바탕 도전막을 에치백하여, 이 막들을 커패시터 아래에 섬 형상으로 남기는 것이 바람직하다.
이하에, 본 발명의 실시예에 대하여, 첨부된 도면을 참조하면서 상세하게 설명한다.
(1) 예비적 사항의 설명
본 실시예의 설명에 앞서, 본 발명의 예비적 사항에 관하여 설명한다.
도 1 내지 도 3은 가상적인 반도체 장치의 제조 도중의 단면도이다. 이 반도체 장치는 스택형의 FeRAM이며, 이하와 같이 하여 작성된다.
처음에, 도 1의 (a)에 나타낸 단면 구조를 얻을 때까지의 공정에 관하여 설명한다.
우선, n형 또는 p형의 실리콘(반도체) 기판(10) 표면에, 트랜지스터의 활성 영역을 획정(劃定)하는 STI(Sallow Trench Isolation)용의 홈을 형성하고, 그 중에 산화 실리콘 등의 절연막을 매립하여 소자 분리 절연막(11)으로 한다. 또한, 소자 분리 구조는 STI에 한정되지 않고, LOCOS(Local Oxidation of Silicon)법으로 소자 분리 절연막(11)을 형성할 수도 있다.
이어서, 실리콘 기판(10)의 활성 영역에 p형 불순물을 도입하여 p웰(12)을 형성한 후, 그 활성 영역의 표면을 열산화함으로써, 게이트 절연막(13)이 되는 열산화막을 형성한다.
계속하여, 실리콘 기판(10)의 상측 전체 면에 비정질 또는 다결정의 실리콘막을 형성하고, 이 막들을 포토리소그래피에 의해 패터닝하여 2개의 게이트 전극(14)을 형성한다.
p웰(12) 위에는 상기 2개의 게이트 전극(14)이 간격을 두고 평행하게 배치되고, 그 게이트 전극(14)은 워드선(ward line)의 일부를 구성한다.
이어서, 게이트 전극(14)을 마스크로 하는 이온 주입에 의해, 게이트 전극(14)의 가로의 실리콘 기판(10)에 n형 불순물을 도입하고, 제 1, 제 2 소스/드레인 익스텐션(15a, 15b)을 형성한다.
그 후에, 실리콘 기판(10)의 상측 전체 면에 절연막을 형성하고, 그 절연막을 에치백(etching back)하여 게이트 전극(14)의 가로에 절연성 사이드월(sidewall)(16)을 형성한다. 그 절연막으로서, 예를 들면 CVD법에 의해 산화 실리콘막을 형성한다.
계속하여, 절연성 사이드월(16)과 게이트 전극(14)을 마스크로 하면서, 실리 콘 기판(10)에 n형 불순물을 다시 이온 주입함으로써, 2개의 게이트 전극(14)의 측방에 있는 실리콘 기판(10) 표층에 제 1, 제 2 소스/드레인 영역(불순물 확산 영역) (17a, 17b)을 형성한다.
여기까지의 공정에 의해, 실리콘 기판(10)의 활성 영역에는 게이트 절연막(13), 게이트 전극(14), 및 제 1, 제 2 소스/드레인 영역(17a, 17b)으로 구성되는 제 1, 제 2 MOS트랜지스터(TR1, TR2)가 형성되게 된다.
다음에, 실리콘 기판(10)의 상측 전체 면에, 스퍼터링법에 의해 코발트층 등의 고융점 금속층을 형성한 후, 이 고융점 금속층을 가열하여 실리콘과 반응시켜, 실리콘 기판(10) 위에 실리사이드층(18)을 형성한다. 그 고융점 금속 실리사이드층(18)은 게이트 전극(14)의 표층 부분에도 형성되고, 그에 의해 게이트 전극(14)이 저저항화되게 된다.
그 후, 소자 분리 절연막(11)의 상등(上等)에서 미반응으로 되어 있는 고융점 금속층을 습식 에칭하여 제거한다.
계속하여, 플라즈마 CVD법에 의해, 실리콘 기판(10)의 상측 전체 면에 질화 실리콘(SiN)막을 두께 약 80㎚으로 형성하고, 이를 커버 절연막(19)으로 한다. 이어서, 이 커버 절연막(19) 위에, TEOS가스를 사용하는 플라즈마 CVD법에 의해 제 1 절연막(20)으로서 산화 실리콘막을 두께 약 11,000㎚으로 형성한다. 그 후에, 제 1 절연막(20)의 상면을 CMP(케미컬 머케니컬 폴리싱: Chemical Mechanical Polishing)법에 의해 연마하여 평탄화한다. 이 CMP의 결과, 제 1 절연막(11)의 두께는 실리콘 기판(10)의 평탄면 위에서 약 800㎚이 된다.
다음에, 도 1의 (b)에 나타낸 바와 같이, 포토리소그래피에 의해 커버 절연막(19)과 제 1 절연막(20)을 패터닝하여, 제 1 소스/드레인 영역(17a) 위에 제 1 컨택트홀(20a)을 형성한다.
계속하여, 도 1의 (c)에 나타낸 바와 같이, 제 1 절연막(20)의 상면과 제 1 컨택트홀(20a)의 내면에, 글루막(23)으로서 스퍼터링법에 의해 티탄막과 질화 티탄막을 이 순서로 각각 30㎚, 20㎚의 두께로 형성한다.
또한, 이 글루막(23) 위에, 6불화 텅스텐 가스를 사용하는 CVD법에 의해 플러그용 도전막(24)으로서 텅스텐막을 형성하고, 그 플러그용 도전막(24)으로 제 1 컨택트홀(20a)을 완전히 매립한다. 이 플러그용 도전막(24)은 제 1 절연막(20)의 평탄면 위에서 약 300㎚의 두께를 가진다.
이어서, 도 2의 (a)에 나타난 바와 같이, 제 1 절연막(20) 위의 여분인 글루막(23)과 플러그용 도전막(24)을 CMP법에 의해 연마하여 제거한다. 이에 의해, 글루막(23)과 플러그용 도전막(24)은 제 1 소스/드레인 영역(17a)과 전기적으로 접속되는 제 1 도전성 플러그(25)로서 제 1 컨택트홀(20a)내에만 남겨진다.
이 CMP에서는 연마 대상인 글루막(23)과 플러그용 도전막(24)의 연마 속도가 바탕의 제 1 절연막(20)보다도 빨라지는 슬러리, 예를 들면 카봇 마이크로일렉트로닉스사(Cabot Microelectronics Coporation) 제품인 SSW2000를 사용한다. 그리고, 제 1 절연막(20) 위에 연마 나머지를 남기지 않기 때문에, 이 CMP의 연마량은 각 막(23, 24)의 합계 막두께보다도 두텁게 설정되어, 이 CMP는 오버코트 연마가 된다.
그 결과, 도시한 바와 같이, 제 1 도전성 플러그(25)의 상면의 높이가 제 1 절연막(20)의 높이보다도 낮아져, 제 1 도전성 플러그(25) 주위의 제 1 절연막(20)에 리세스(20b)가 형성되게 된다.
다음에, 도 2의 (b)에 나타난 바와 같이, 질화 티탄막 등의 결정성 도전막(31)과, 제 1 도전성 플러그(25)의 산화를 방지하는 산소 배리어 메탈막(32)을 이 차례로 스퍼터링법에 의해 형성한다. 그 산소 배리어 메탈막(32)은 예를 들면 질화 티탄 알루미늄(TiAlN)막이다.
그리고, 스퍼터링법에 의해 이리듐막 등의 제 1 도전막(33)을 형성하고, 그 위에 MOCVD(메탈 올가닉 CVD: Metal Organic CVD)법에 의해 PZT(리드 지르코네이트 티타네이트: Lead Zirconate Titanate; PbZrTiO3)막 등의 강유전체막(34)을 더 형성한다. 그 후, 스퍼터링법에 의해 제 2 도전막(35)으로서 산화 이리듐막을 형성한다.
이 후에, 도 3에 나타난 바와 같이, 제 2 도전막(35)으로부터 결정성 도전막(31)까지를 패터닝함으로써, 하부 전극(33a), 커패시터 유전체막(34a), 및 상부 전극(35a)을 이 차례로 적층하여 이루어지는 커패시터(Q)를 형성한다.
이상의 공정에 의해, 스택형 FeRAM의 기본 구조가 완성되게 된다.
그 FeRAM에서는 커패시터(Q)의 하부 전극(33a)이 그 바로 아래에 형성된 제 1 도전성 플러그(25)와 전기적으로 접속된 구조가 된다.
그런데, 제 1 도전성 플러그(25)를 형성하는 공정에서는 도 2의 (a)를 참조 하여 설명한 바와 같이, 글루막(23)과 플러그용 도전막(24)의 CMP가 오버코트 연마가 되게 행해지고, 그에 의해 컨택트홀(20a) 주위의 제 1 절연막(20)에 리세스(20b)가 형성된다.
그러나, 이와 같은 리세스(20b)가 존재하면, 리세스(20b) 위의 하부 전극(33a)의 결정성이 교란하고, 그에 영향을 받아서 커패시터 유전체막(34a)의 결정성도 교란하게 되고, 커패시터 유전체막(34a)의 강유전체 특성, 예를 들면 잔류 분극 전하량이 저하된다.
이와 같은 결정성의 교란에 대하여 도 4를 참조하여 설명한다.
도 4의 상측 도면은 상기한 반도체 장치의 제조 도중에서, 그 단면을 TEM(Transmission Electron Microscopy)에 의해 관찰하여 얻어진 상이다. 또한 도 4의 하측 도면은 상기 단면의 점 A 내지 E에서의 전자선 회절상이다.
도 4의 회절상에서 명백히 나타난 바와 같이, 제 1 절연막(20)의 평탄면 위의 점 C에서는 산소 배리어 메탈막(32)을 구성하는 질화 티탄 알루미늄막이 (111)방향으로 배향하고 있는 동시에, 그 위의 제 1 도전막(33)이 (111)방향으로 양호하게 배향하고 있다.
이에 반하여, 제 1 도전성 플러그(25)의 상방에서의 점 A, B에서는 상기 점 C과 비교하여 산소 배리어 메탈막(32)이나 제 1 도전막(33)의 (111)방향의 회절선이 약하고, (111)방향 이외의 회절상도 더 나타나 있다. 이 때문에, 제 1 도전성 플러그(25)의 상방에서는 다른 부분과 비교하여 각 막(32, 33)의 결정성이 교란하게 되는 것이 이해된다.
또한, 강유전체막(34)에 주목하면, 제 1 도전성 플러그(25)로부터 떨어진 점 D에서는 강유전체막(34)을 구성하는 PZT의 (200)방향이나 (111)방향의 회절선이 강하게 나타나 있다. 이에 반하여, 제 1 도전성 플러그(25)에 가까운 점 E에서는 점 D와 비교하여 회절선의 강도가 약하고, PZT의 결정성이 교란하는 것이 이해된다.
도 4의 결과로부터, 제 1 도전성 플러그(25) 주위의 제 1 절연막(20)에 형성되는 리세스(20b)에 의해, 그 위의 제 1 도전막(33)이나 강유전체막(34)의 결정성이 열화하는 것이 입증되었다.
그런데, 커패시터(Q)(도 3 참조)를 형성한 후에는 프로세스 중에 커패시터 유전체막(34a)이 받은 데미지를 회복시키기 위해서, 산소 함유 분위기중에서 회복 어닐링이라 칭하는 어닐링이 커패시터 유전체막(34a)에 대하여 행해진다.
산소 배리어 메탈막(32)은 이 회복 어닐링시에, 산화하기 쉬운 텅스텐을 위주로 하여 구성되는 제 1 도전성 플러그(25)를 보호하여, 제 1 도전성 플러그(25)가 산화하여 컨택트 불량을 일으키는 것을 방지하도록 기능한다.
그런데, 기술한 바와 같이 제 1 절연막(20)에 리세스(20b)가 형성되어 있으면, 이 리세스(20b)를 반영한 오목부가 산소 배리어 메탈막(32)에 형성된다. 산소 배리어 메탈막(32)은 스텝 커버리지 특성이 부족한 스퍼터링법으로 형성되기 때문에, 도 3의 점선 원내에 나타난 바와 같이, 상기 오목부의 측면에서의 막두께가 다른 부분보다도 얇아진다. 이렇게 되면, 산소 배리어 메탈막(32)의 산소 투과 저지능력이 그 측면에서 저하되고, 화살표로 나타난 바와 같은 경로로 산소가 제 1 도전성 플러그(25)에 도달하기 쉬워진다. 그 결과, 제 1 도전성 플러그(25)가 산화 되어 컨택트 불량을 일으키고, 반도체 장치의 제조 수율이 저하되게 된다.
본원 발명자는 이와 같은 문제점을 감안하여, 이하에 설명하는 바와 같은 본 발명의 실시예에 상도(想倒)했다.
(2) 본 발명의 실시예
도 5 내지 도 11은 본 실시예에 따른 반도체 장치의 제조 도중의 단면도이다.
그 반도체 장치를 제조하기 위해서는 우선, 기술한 도 1의 (a) 내지 도 2의 (a)의 공정을 행한다. 이어서, 도 5의 (a)에 나타난 바와 같이, 제 1 절연막(20)과 제 1 도전성 플러그(25) 각각의 상면에, 바탕 도전막(30)으로서 스퍼터링법에 의해 질화 티탄막을 형성하고, 이 바탕 도전막(30)으로 리세스(20b)를 매립한다. 이와 같은 매립을 가능하게 하기 위해서, 본 실시예에서는 리세스(20b)의 깊이 D보다도 깊게 바탕 도전막(30)을 형성한다. 리세스(20b)의 깊이 D는 전형적으로는 약 50㎚정도이기 때문에, 바탕 도전막(30)의 두께는 100㎚ 내지 300㎚, 예를 들면 약100㎚이 된다.
또한, 바탕 도전막(20)은 질화 티탄막에 한정되지 않고, 텅스텐막, 실리콘막, 및 구리막 중 어느 것을 바탕 도전막(30)으로 형성할 수도 있다.
제 1 도전성 플러그(25) 주위의 제 1 절연막(20)에 기술한 바와 같이 형성된 리세스(20b)를 반영하여, 그 바탕 도전막(30)의 상면에는 오목부(30b)가 형성된다. 그러나, 이와 같은 오목부(30b)가 형성되어 있으면, 도 4에서 설명한 바와 같이, 바탕 도전막(30)의 상방에 후에 형성되는 강유전체막의 결정성이 열화할 우려가 있 다.
그래서, 본 실시예에서는 CMP법에 의해 바탕 도전막(30)의 상면을 연마하여 평탄화하고, 상기한 오목부(30b)를 제거한다. 이 CMP에서 사용되는 슬러리는 특별히 한정되지 않지만, 본 실시예에서는 카봇 마이크로일렉트로닉스사(Cabot Microelectronics Corporation) 제품인 SSW2000를 사용한다.
그러나, CMP후의 바탕 도전막(30)의 두께는 연마 오차에 기인하여, 실리콘 기판의 면내나, 복수의 실리콘 기판 사이에서 편차가 생긴다. 그 편차를 고려하여, 본 실시예에서는 연마 시간을 제어함으로써, CMP후의 바탕 도전막(30) 두께의 목표값을 50㎚ 내지 100㎚, 더 바람직하게는 50㎚로 한다.
그러나, 상기한 바와 같이 바탕 도전막(30)에 대하여 CMP를 행한 후에는 바탕 도전막(30)의 상면 부근의 결정이 연마에 의해 변형된 상태가 되어 있다. 그러나, 이와 같이 결정에 변형이 발생하고 있는 바탕 도전막(30)의 상방에 커패시터의 하부 전극을 형성하면, 그 변형이 하부 전극에 영향을 주게 되어 하부 전극의 결정성이 열화하고, 나아가서는 그 위의 강유전체막의 강유전체 특성이 열화하게 된다.
이와 같은 결함을 회피하기 위해서, 다음 공정에서는 도 5의 (b)에 나타낸 바와 같이, 바탕 도전막(30)의 상면을 질소 함유 플라즈마, 예를 들면 N2O플라즈마에 노출함으로써, 바탕 도전막(30)의 결정의 변형이 그 위의 막에 전해지지 않게 한다.
이 N2O플라즈마 처리의 조건은 특별히 한정되지 않지만, 본 실시예에서는 플 라즈마 처리 챔버내의 압력을 3.0토르, 기판 온도를 350℃, N2O가스류량을 700sc㎝, N2가스류량을 200sc㎝으로 하고, 주파수가 13.56M㎐이고 파워가 300W인 고주파 전력을 챔버내에 인가한다. 또한, 처리 시간은 약 4분이 된다.
다음에, 도 5의 (c)에 나타난 바와 같이, 상기 N2O플라즈마 처리에 의해 결정의 변형이 해소된 바탕 도전막(30) 위에, 결정성 도전막(31)으로서 스퍼터링법에 의해 질화 티탄막을 두께 약 20㎚으로 형성한다.
결정성 도전막(31)은 자체 배향 작용에 의해 그 위에 후에 형성되는 막의 배향을 높이는 기능 이외에, 밀착막으로서의 기능도 갖는다.
그 결정성 도전막(31)의 성막 방법은 상기한 스퍼터링법에 한정되지 않는다.
예를 들면, 스퍼터링법에 의해 형성된 티탄막에 대하여, 질소 함유 분위기중으로 어닐링을 실시하고, 이에 의해 질화한 티탄막을 결정성 도전막(31)으로서 채용할 수도 있다. 그 어닐링은 예를 들면 기판 온도를 675℃, 처리 시간을 60초로 하는 RTA(Rapid Thermal Anneal)이다. 또한, 이와 같이 어닐링에 의해 질화된 티탄막을 결정성 도전막(31)으로서 형성하는 경우에는 도 5의 (b)에서 설명한 N2O플라즈마 처리를 생략할 수도 있다.
계속하여, 도 6의 (a)에 나타난 바와 같이, 결정성 도전막(31)의 상면을 질소 함유 플라즈마, 예를 들면 N2O플라즈마에 노출하고, 결정성 도전막(31)의 결정성을 더 높인다. 이 N2O플라즈마 처리 조건은 도 5의 (b)에서 설명한 바탕 도전막 (30)에 대한 N2O플라즈마 처리의 조건과 같기 때문에, 그 설명은 생략한다.
또한, RTA에 의해 질화된 티탄막을 배향 제어층(31)으로 할 경우, 결정성 도전막(31)의 결정성이 양호하기 때문에, 이 N2O플라즈마 처리를 생략할 수도 있다.
이어서, 도 6의 (b)에 나타난 바와 같이, 아르곤 가스와 질소 가스의 혼합 가스를 스퍼터링 가스로서 사용하고, 또한 티탄 알루미늄으로 이루어진 스퍼터링 타깃을 사용하는 스퍼터링법에 의해, 결정성 도전막(31) 위에 질화 티탄 알루미늄막을 두께 약 100㎚로 형성하고, 이를 산소 배리어 메탈막(32)으로 한다.
이 산소 배리어 메탈막(32)은 산소 투과 방지 기능이 우수하고, 산화되기 쉬운 텅스텐이 주로 구성된 제 1 도전성 플러그(25)가 외부의 산소에 의해 산화하여 컨택트 불량이 발생하는 것을 억제하는 역할을 담당한다. 그와 같은 기능을 갖는 막으로서는 상기 질화 티탄 알루미늄막 이외에, 질화 티탄막, 이리듐막, 산화 이리듐막, 플래티나막, 루데늄막, 및 SRO(SrRuO3)막이 있고, 이들 중의 어느 하나를 산소 배리어 메탈막(32)으로서 형성할 수도 있다.
다음에, 도 7의 (a)에 나타난 단면 구조를 얻을 때까지의 공정에 관하여 설명한다.
우선, 스퍼터링법에 의해, 산소 배리어 메탈막(32) 위에 제 1 도전막(33)으로서 이리듐막을 두께 약 50㎚ 내지 200㎚로 형성한다. 또한, 이리듐막 대신에, 플래티나막, 루데늄막, 로듐막, 레늄막, 오스뮴막, 및 팔라듐막 중 어느 하나를 제 1 도전막(33)으로서 형성할 수도 있다.
이어서, 제 1 도전막(33) 위에, MOCVD법에 의해 PZT막을 두께 약 120㎚으로 형성하고, 이를 강유전체막(34)으로 한다. 이 MOCVD법에서는 Pb(DPM2), Zr(dmhd)4,및 Ti(O-iPr)2(DPM)2가 Pb, Zr, Ti의 원료로서 각각 0.32㎖/분, 0.2㎖/분, 및 0.2㎖/분의 유량으로 MOCVD챔버에 공급되고, 기판 온도는 약 580℃가 된다. 또한, 성막 분위기에는 산소도 도입되고, 분위기중의 산소 분압은 약 5토르로 설정된다.
또한, 강유전체막(34)의 성막 방법으로서는 MOCVD법 이외에, 스퍼터링법이나 졸겔(sol·gel)법도 있다. 본 실시예와 같이 MOCVD법을 사용하는 경우는 성막시에 강유전체막(34)이 결정화하고 있지만, 스퍼터링법을 채용하는 경우는 성막시에 강유전체막(34)이 결정화하지 않기 때문에, 결정화를 행하기 위해서 산소 분위기중에서 결정화 어닐링을 행한다. 그 결정화 어닐링은 예를 들면, 아르곤과 산소의 혼합 가스 분위기중으로 기판 온도 600℃, 처리 시간 90초의 조건을 제 1 스텝, 산소 분위기중으로 기판 온도 750℃, 처리 시간 60초의 조건을 제 2 스텝으로 하는 2스텝 RTA이다.
또한, 강유전체막(34)의 재료는 상기 PZT에 한정되지 않고, 일반식이 ABO3로 나타난 PZT 이외의 페로브스카이트 구조의 유전체, 예를 들면 BLT(Bismuth Lanthanum Titanate:(Bi, La)4Ti3O12)이나, SrBi2Ta2O9, SrBi2(Ta, Nb)2O9 등의 Bi층 형상 구조 화합물로 강유전체막(34)을 구성할 수도 있다. 또한, 상기 PZT에 랜턴, 칼슘, 스트론튬, 및 실리콘의 어느 것을 도핑할 수도 있다.
그 후에, 강유전체막(34) 위에 스퍼터링법에 의해 산화 이리듐(IrO2)막을 두께 약 200㎚로 형성하고, 그 산화 이리듐막을 제 2 도전막(35)으로 한다. 제 2 도전막(35)으로서 형성할 수 있는 막으로서는 산화 이리듐막 이외에, 플래티나막, 루데늄막, 로듐막, 레늄막, 오스뮴막, 팔라듐막, 및 SRO막도 있다.
기술한 바와 같이, 본 실시예에서는 바탕 도전막(30)의 상면이 평탄화되어 있기 때문에, 상기한 제 1 도전막(33), 강유전체막(34), 및 제 2 도전막(34)의 평탄성은 양호하게 된다.
다음에, 도 7의 (b)에 나타낸 단면 구조를 얻을 때까지의 공정에 관하여 설명한다.
우선, 제 2 도전막(35) 위에 제 1 마스크 재료층(36)으로서 스퍼터링법으로 질화 티탄막을 형성하고, 그 위에 TEOS가스를 사용하는 CVD법으로 산화 실리콘막을 더 형성하여, 그 산화 실리콘막을 제 2 마스크 재료층(37)으로 한다.
이어서, 제 2 마스크 재료층(37)을 섬 형상으로 패터닝한 후, 이 제 2 마스크 재료층(37)을 마스크로 하여 제 1 마스크 재료층(36)을 에칭함으로써, 섬 형상의 제 1, 제 2 마스크 재료층(36, 37)으로 구성되는 하드 마스크(38)를 형성한다.
다음에, 도 8의 (a)에 나타난 바와 같이, HBr, O2, Ar, 및 C4F8의 혼합 가스를 에칭 가스로 하는 플라즈마 에칭에 의해, 하드 마스크(38)로 덮여 있지 않은 부분의 제 1 도전막(33), 강유전체막(34), 및 제 2 도전막(35)을 건식 에칭하고, 하부 전극(33a), 커패시터 유전체막(34a), 및 상부 전극(35a)으로 구성되는 커패시터 (Q)를 형성한다.
이 에칭은 산소 배리어 메탈막(32)의 위에서 정지하고, 에칭이 종료한 후에도 실리콘 기판(10)의 전체 면이 산소 배리어 메탈막(32)으로 덮여진 상태가 되어 있다.
계속하여, 도 8의 (b)에 나타난 바와 같이, 건식 에칭 또는 습식 에칭에 의해 제 2 마스크 재료층(37)을 제거한 후, 실리콘 기판(10)의 상측 전체 면에 스퍼터링법에 의해 제 1 커패시터 보호 절연막(40)으로서 알루미나막을 20㎚ 내지 50㎚의 두께로 형성한다. 제 1 커패시터 보호 절연막(40)의 성막 방법으로서는 스퍼터링법 이외에, MOCVD법이나 ALD(Atomic Layer Dielectric)법도 있다.
제 1 커패시터 보호 절연막(40)을 구성하는 알루미나막은 수소나 수분 등의 환원성 물질이 투과하는 것을 저지하는 기능이 우수하고, 환원성 물질에 의해 커패시터 유전체막(34a)이 환원되어 그 강유전체 특성이 열화하는 것을 방지하는 역할을 담당한다.
또한, 이 제 1 커패시터 보호 절연막(40)의 막벗겨짐을 방지하기 위해서, 제 1 커패시터 보호 절연막(40)의 형성전에 산소를 포함하는 로(爐)내에서 어닐링을 행할 수도 있다. 그 어닐링은 예를 들면 기판 온도 350℃, 처리 시간 1시간의 조건에서 행해진다.
그러나, 커패시터 유전체막(34a)은 스퍼터링이나 커패시터(Q)의 패터닝 등에 의해 데미지를 받아 산소 결핍의 상태가 되어, 그 강유전체 특성이 열화하고 있다.
그래서, 커패시터 유전체막(34a)의 데미지를 회복시키는 목적에서, 산소 함 유 분위기에서 커패시터 유전체막(34a)에 대하여 회복 어닐링을 실시한다. 이 회복 어닐링의 조건은 특별히 한정되지 않지만, 본 실시예에서는 로내에서 기판 온도 550℃ 내지 650℃로 하여 행해진다.
이와 같이, 산소 함유 분위기에서 회복 어닐링을 행해도, 기술한 바와 같이 실리콘 기판(10)의 상측 전체 면에 산소 배리어 메탈막(32)이 잔존하고 있기 때문에, 어닐링 분위기에서의 산소가 산소 배리어 메탈막(32)에 블록킹되어, 제 1 도전성 플러그(25)에는 이르지 않는다. 이에 의해, 상당히 산화되기 쉬운 텅스텐으로 주로 구성되는 제 1 도전성 플러그(25)가 산화하여 컨택트 불량을 일으키는 것이 방지되어, 반도체 장치의 제조 수율을 향상시키는 것이 가능해진다.
또한, 본 실시예에서는 바탕 도전막(30)을 형성함으로써 리세스(20b)에 기인한 오목부가 산소 배리어 메탈막(32)으로 형성되지 않기 때문에, 실리콘 기판(10)의 상측 전체 면에 산소 배리어막(32)이 균일한 두께로 형성되어 있다. 그 때문에, 산소 배리어 메탈막(32)의 모든 부분에서 산소가 효과적으로 블록킹되기 때문에, 제 1 도전성 플러그(25)의 산화를 확실하게 방지하면서, 회복 어닐링을 충분히 행하는 것이 가능해진다.
이 산소 배리어 메탈막(32)은 상기 회복 어닐링을 종료한 후에는 불필요하게 된다.
그래서, 다음 공정에서는 도 9의 (a)에 나타난 바와 같이, 실리콘 기판(10)의 상방으로부터 전면 에치백을 행하고, 커패시터(Q)로 덮여 있지 않는 부분의 산소 배리어 메탈막(32), 결정성 도전막(31), 및 바탕 도전막(30)을 에칭하여 제거하 고, 이 막을 커패시터(Q)에만 섬 형상으로 남긴다.
그 에치백은 예를 들면, 다운 플로형 플라즈마 에칭 챔버내에 유량비로 5%의 CF4가스와 95%의 O2가스로 된 혼합 가스를 에칭 가스로서 공급하는 동시에, 챔버의 상부 전극에 주파수가 2.45G㎐이고 파워가 1,400W인 고주파 전력을 공급하고, 기판 온도 200℃의 조건에서 행해진다.
또한, H2O2, NH3OH, 및 순수(純水)의 혼합 용액을 에칭액으로 하는 습식 에칭에 의해 상기 에치백을 행할 수도 있다.
또한, 이 에치백에서는 커패시터(Q)의 상면에 잔존하고 있는 제 1 마스크 재료층(36)도 제거된다. 또한, 이 에치백은 이방적으로 행해지기 때문에, 커패시터(Q)의 측면에는 제 1 커패시터 보호 절연막(40)이 잔존하고, 커패시터(Q)의 측면으로부터 커패시터 유전체막(34a)에 에칭에 의한 데미지가 방지된다.
다음에, 도 9의 (b)에 나타낸 단면 구조를 얻을 때까지의 공정에 관하여 설명한다.
우선, 실리콘 기판(10)의 상측 전체 면에, 제 2 커패시터 보호 절연막(42)으로서 스퍼터링법에 의해 알루미나막을 두께 약 20㎚ 내지 100㎚으로 형성한다. 또한, 스퍼터링법 대신에, MOCVD법이나 ALD법으로 제 2 커패시터 보호 절연막(42)을 형성할 수도 있다.
또한, 이 제 2 커패시터 보호 절연막(42)의 막벗겨짐을 방지하기 위해서, 제 2 커패시터 보호 절연막(42)의 형성전에 산소 함유 분위기에서 어닐링을 행할 수도 있다. 그 어닐링은 예를 들면 산소를 포함하는 로 중에서, 기판 온도 350℃, 처리 시간 1시간의 조건으로 행해진다.
이어서, 실란을 반응 가스로서 사용하는 HDPCVD(High Density Plasma CVD)법을 사용하여, 제 2 커패시터 보호 절연막(42) 위에 제 2 절연막(43)을 형성하고, 인접하는 2개의 커패시터(Q)의 사이 공간을 그 제 2 절연막(43)으로 매립한다. 그 후에, CMP법에 의해 제 2 절연막(43)의 상면을 연마하여 평탄화한다. 평탄화 후의 제 2 절연막(43)의 두께는 실리콘 기판(10)의 평탄면 위에서 약 2,000㎚이 된다.
다음에, 도 10의 (a)에 나타낸 단면 구조를 얻을 때까지의 공정에 관하여 설명한다.
우선, 포토리소그래피와 에칭에 의해, 제 2 절연막(43)에서 커버 절연막(19)까지를 패터닝하고, 제 2 소스/드레인 영역(17b) 위의 이 절연막들에 제 2 컨택트홀(20b)을 형성한다.
그리고, 이 제 2 컨택트홀(20b)의 내면과 제 2 절연막(43)의 상면에, 글루막으로서 스퍼터링법에 의해 질화 티탄막을 형성하고, 그 글루막 위에 CVD법으로 텅스텐막을 더 형성하고, 이 텅스텐막에서 제 2 컨택트홀(20b)을 완전히 매립한다. 그 후에, 제 2 절연막(43) 위의 여분인 글루막과 텅스텐막을 CMP법에 의해 연마하여 제거하고, 이 막들을 제 2 컨택트홀(20b)내에만 제 2 도전성 플러그(45)로서 남긴다.
계속하여, 이 제 2 컨택트홀(20b)과 제 2 절연막(43)의 각각의 상면에 CVD법에 의해 산질화 실리콘(SiON)막을 두께 약 100㎚로 형성하고, 이 산질화 실리콘막 을 산화 방지 절연막(46)으로 한다.
이어서, 도 10의 (b)에 나타난 바와 같이, 산화 방지 절연막(46), 제 2 절연막(43), 및 제 2 커패시터 보호 절연막(42)을 패터닝하고, 이 막들에 홀(43a)을 형성한다.
홀(43a)을 형성한 후에, 여기까지의 공정으로 커패시터 유전체막(34a)이 받은 데미지를 회복시키기 위해서, 산소 함유 분위기에서 회복 어닐링을 행할 수도 있다. 그 회복 어닐링시에, 제 2 도전성 플러그(45)의 상면은 산화 방지 절연막(46)으로 덮어져 있기 때문에, 제 2 도전성 플러그(45)가 산화하여 컨택트 불량이 발생하는 것을 억제할 수 있다.
다음에, 도 11에 나타낸 단면 구조를 얻을 때까지의 공정에 관하여 설명한다.
우선, 상기 산화 방지 절연막(46)을 에칭하여 제거한다.
이어서, 제 2 절연막(43)의 상면과 홀(43a)의 내면에, 스퍼터링법에 의해 금속 적층막을 형성한다. 그 금속 적층막은 예를 들면, 두께 약 50㎚의 질화 티탄막, 두께 약 360㎚의 구리 함유 알루미늄막, 및 두께 약 70㎚의 질화 티탄막을 이 순으로 적층하여 이루어진다.
그 후에, 포토리소그래피와 에칭에 의해 이 금속 적층막을 패터닝하여, 상부 전극(35a)과 전기적으로 접속되는 1층짜리 금속 배선(47a)을 형성하는 동시에, 제 2 도전성 플러그(45) 위에 비트선용 금속 패드(47b)를 형성한다.
이후에는 1층짜리 금속 배선(47a)과 금속 패드(47b) 위에 제 3 절연막을 형 성하는 공정으로 이동하지만, 그 상세한 설명에 대해서는 생략한다.
이상에 의해, 본 실시예에 따른 반도체 장치의 기본 구조가 완성하게 된다.
상기한 본 실시예에 의하면, 도 5의 (a)를 참조하여 설명한 바와 같이, 제 1 도전성 플러그(25)와 제 1 절연막(20) 위에 바탕 도전막(30)을 형성하고, 그 바탕 도전막(30)의 상면을 CMP에 의해 더 평탄화했다. 따라서, 이 바탕 도전막(30)의 상면에는 제 1 도전성 플러그(25) 주위의 제 1 절연막(20)에 발생하고 있는 리세스(20b)를 반영한 오목부가 형성되지 않는다.
따라서, 도 11에 나타낸 바와 같이, 바탕 도전막(30)의 상방의 하부 전극(33a)도 평탄하게 형성되기 때문에, 하부 전극(33a)의 결정성이 향상되고, 하부 전극(33a)을 구성하는 이리듐막의 (111)방향으로의 배향이 강화된다. 그리고, 이와 같은 하부 전극(33a)의 양호한 배향 작용에 의해, 그 위의 커패시터 유전체막(34a)이 그 분극 방향인 (111)방향으로 강하게 배향하고, 커패시터 유전체막(34a)의 강유전체 특성을 높일 수 있어, 커패시터(Q)에서의 정보의 기입이나 판독이 용이해진다.
그런데, 본 실시예에서는 CMP로 평탄화된 바탕 도전막(30) 위에 결정성 도전막(31)을 형성하고, 그 결정성 도전막(31)의 상방에 하부 전극(33a)을 형성했지만, 이 결정성 도전막(31)을 생략하고, 바탕 도전막(30) 위에 하부 전극(33a)을 직접 형성하는 것도 생각할 수 있다.
그러나, CMP가 행해진 바탕 도전막(30)의 표면에서는 바탕 도전막(30)을 구성하는 질화 티탄의 결정이 CMP에 의해 변형되어 있기 때문에, 그 위에 하부 전극 (33a)을 직접 형성하면, 질화 티탄 결정의 변형을 하부 전극(33)이 영향받아, 하부 전극(33a)의 결정성이 교란한다.
도 12, 도 13은 이를 확인하기 위해서 본원 발명자가 행한 실험의 결과를 나타낸 도면이다.
이 실험에서는 평탄한 질화 티탄막에 CMP를 실시하지 않고 그 위에 이리듐막을 직접 형성한 경우와, 질화 티탄막에 CMP를 실시하고나서 그 위에 이리듐막을 형성한 경우의 각각에, 이리듐 배향 강도를 XRD(엑스레이 디프랙션: X Ray Diffraction)에 의해 조사했다.
특히, 도 12는 이리듐의 (111)방향과 (200)방향의 배향 강도에 대해서, 도 13은 (222)방향의 배향 강도에 대하여 조사하여 얻어진 것이다. 또한, 이 도면의 횡축에서의 (θ)은 X선의 회절 방향을 나타내고, 종축은 X선의 카운트 수를 나타낸다.
도 12에서 명백히 나타난 바와 같이, CMP를 행했을 경우에는 CMP를 행하지 않은 경우와 비교하여 이리듐의 (111)방향의 배향 강도가 저하되고 있다.
또한, 도 13을 보면, CMP를 행하지 않은 경우에서는 로킹 커브의 피크가 일반적으로 1개이며, 이리듐이 (222)방향으로 양호하게 배향하고 있는 것을 알 수 있다. 이에 반하여, CMP를 행했을 경우에서는 로킹 커브의 피크가 2개 나타나, 이리듐에 복수의 배향이 혼재하고, 이리듐의 결정성이 교란하고 있는 것을 알 수 있다.
이 결과로부터, CMP를 행한 질화 티탄막 위에 이리듐막을 형성하면, 이리듐막의 배향이 교란하는 것이 명백하게 되었다.
이 점을 감안하여, 본 실시예에서는 기술한 바와 같이 CMP후의 바탕 도전막(30) 위에 결정성 도전막(31)을 형성하고, 그 상방에 하부 전극(33a)을 형성하게 했기 때문에, CMP에 기인하는 바탕 도전막(30)의 결정성의 교란을 하부 전극(33a)이 영향받지 않고, 하부 전극(33a)의 결정성이 향상한다.
또한, 상기 결정성 도전막(31)의 형성 전후에, N2O플라즈마 처리를 행했기 때문에, 결정성 도전막(31)의 결정성이 양호하게 되고, 그 결정성 도전막(31)의 작용에 의해 하부 전극(33a)의 결정성을 한층 더 향상시키는 것이 가능해진다.
또한, 본 실시예에서는 제 1 도전성 플러그(25)의 구성 재료로서, 로직용 반도체 장치 등에서 종래부터 널리 사용되고 있는 텅스텐을 사용하고 있고, 그 재료를 변경할 필요가 없다. 이에 의해, 지금까지 축적되어 있는 반도체 장치의 설계 자산을 활용하여 제 1 도전성 플러그(25)를 설계할 수 있고, 제 1 도전성 플러그(25)를 새롭게 설계하는데 필요한 노동력이나 비용을 삭감할 수 있다.
이하에, 본 발명의 특징을 부기한다.
(부기 1) 반도체 기판과,
상기 반도체 기판의 표층에 형성된 불순물 확산 영역과,
상기 반도체 기판 위에 형성되어, 상기 불순물 확산 영역 위에 홀을 구비한 절연막과,
상기 홀내에 형성되어 상기 불순물 확산 영역과 전기적으로 접속된 도전성 플러그와,
상기 도전성 플러그 위에 그 주위의 상기 절연막 위에 형성되어, 상면이 평탄한 바탕 도전막과,
상기 바탕 도전막 위에 형성된 결정성 도전막과,
상기 결정성 도전막 위에, 하부 전극, 강유전체 재료로 이루어진 커패시터 유전체막, 및 상부 전극을 순차로 적층하여 형성된 커패시터와,
를 갖는 것을 특징으로 하는 반도체 장치.
(부기 2) 상기 바탕 도전막은 텅스텐막, 실리콘막, 질화 티탄막, 및 구리막의 어느 것인 것을 특징으로 하는 부기 1에 기재된 반도체 장치.
(부기 3) 상기 결정성 도전막은 질화 티탄막인 것을 특징으로 하는 부기 1에 기재된 반도체 장치.
(부기 4) 상기 도전성 플러그의 상면의 높이가 상기 절연막의 상면의 높이보다도 낮은 것을 특징으로 하는 부기 1에 기재된 반도체 장치.
(부기 5) 반도체 기판의 표층에 불순물 확산 영역을 형성하는 공정과,
상기 반도체 기판 위에 절연막을 형성하는 공정과,
상기 불순물 확산 영역 위의 상기 절연막에 홀을 형성하는 공정과,
상기 절연막의 상면과 상기 홀내에, 플러그용 도전막을 형성하는 공정과,
상기 플러그용 도전막을 연마하여 상기 홀내에만 남기고, 상기 홀내의 상기 플러그용 도전막을 상기 불순물 확산 영역과 전기적으로 접속된 도전성 플러그로 하는 공정과,
상기 절연막과 상기 도전성 플러그의 각각의 상면에 바탕 도전막을 형성하는 공정과,
상기 바탕 도전막의 상면을 연마하여 평탄화하는 공정과,
상기 바탕 도전막 위에 결정성 도전막을 형성하는 공정과,
상기 결정성 도전막 위에, 하부 전극, 강유전체 재료로 이루어진 커패시터 유전체막, 및 상부 전극을 순차로 적층하여 이루어지는 커패시터를 형성하는 공정과,
를 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 6) 상기 바탕 도전막의 상면을 평탄화한 후에, 상기 바탕 도전막의 상면을 질소 함유 플라즈마에 노출하는 공정, 또는 상기 결정성 도전막의 상면을 질소 함유 플라즈마에 노출하는 공정을 행하는 것을 특징으로 하는 부기 5에 기재된 반도체 장치의 제조 방법.
(부기 7) 상기 질소 함유 플라즈마는 N2O플라즈마인 것을 특징으로 하는 부기 6에 기재된 반도체 장치의 제조 방법.
(부기 8) 상기 결정성 도전막을 형성하는 공정은 상기 바탕 도전막 위에 티탄막을 형성하는 공정과, 질소 함유 분위기내에서 상기 티탄막을 가열하여 질화하는 공정을 갖는 것을 특징으로 하는 부기 5에 기재된 반도체 장치의 제조 방법.
(부기 9) 상기 결정성 도전막을 형성한 후에, 상기 결정성 도전막 위에 산소 배리어 메탈막을 형성하는 공정을 가지고, 상기 커패시터를 형성하는 공정에서, 상기 산소 배리어 메탈막 위에 상기 커패시터를 형성하는 것을 특징으로 하는 부기 8 에 기재된 반도체 장치의 제조 방법.
(부기 10) 상기 커패시터를 형성한 후에, 상기 커패시터 유전체막에 대하여 산소 함유 분위기중에서 어닐링을 행하는 공정을 갖는 것을 특징으로 하는 부기 9에 기재된 반도체 장치의 제조 방법.
(부기 11) 상기 어닐링을 행하는 공정 후에, 상기 커패시터로 덮여 있지 않는 부분의 상기 산소 배리어 메탈막, 상기 결정성 도전막, 및 상기 바탕 도전막을에치백하여, 이 막을 상기 커패시터 아래에 섬 형상으로 남기는 공정을 갖는 것을 특징으로 하는 부기 10에 기재된 반도체 장치의 제조 방법.
(부기 12) 상기 커패시터를 형성한 후에, 상기 커패시터 위와 상기 산소 배리어 메탈 위에 커패시터 보호 절연막을 형성하는 공정을 가지고, 상기 산소 배리어 메탈막을 에치백하는 공정에서, 상기 커패시터 보호 절연막도 에치백하여 상기 커패시터의 측면에만 상기 커패시터 보호 절연막을 남기는 것을 특징으로 하는 부기 11에 기재된 반도체 장치의 제조 방법.
(부기 13) 상기 커패시터 보호 절연막으로서 알루미나막을 형성하는 것을 특징으로 하는 부기 12에 기재된 반도체 장치의 제조 방법.
(부기 14) 상기 에치백은 CF4가스와 O2가스를 포함하는 에칭 가스를 사용하는 건식 에칭, 또는 H2O2, NH3OH, 및 순수의 혼합 용액을 에칭액으로 하는 습식 에칭에 의해 행해지는 것을 특징으로 하는 부기 11에 기재된 반도체 장치의 제조 방법.
(부기 15) 상기 산소 배리어 메탈막으로서, 질화 티탄 알루미늄막, 질화 티탄막, 이리듐막, 산화 이리듐막, 플래티나막, 루데늄막, 및 SRO(SrRuO3)막의 어느 것인 것을 특징으로 하는 부기 9에 기재된 반도체 장치의 제조 방법.
(부기 16) 상기 바탕 도전막으로서, 텅스텐막, 실리콘막, 질화 티탄막, 및 구리막 중 어느 것을 형성하는 것을 특징으로 하는 부기 5에 기재된 반도체 장치의 제조 방법.
(부기 17) 상기 결정성 도전막으로서 질화 티탄막을 형성하는 것을 특징으로 하는 부기 5에 기재된 반도체 장치의 제조 방법.
본 발명에 의하면, 바탕 도전막을 평탄화하기 때문에, 그 상방에 형성되는 하부 전극의 결정성을 향상시킬 수 있다. 또한, 평탄화에 의해 바탕 도전막의 결정에 변형이 발생해도, 결정성 도전막에 의해 그 변형이 하부 전극에 전해지는 것이 저지되는 동시에, 결정성 도전막의 결정의 작용에 의해 하부 전극의 결정성이 양호해진다. 그 결과, 하부 전극 위에 형성되는 커패시터 유전체막의 결정성도 향상되어, 그 강유전체 특성을 향상시킬 수 있다.

Claims (10)

  1. 삭제
  2. 삭제
  3. 반도체 기판의 표층에 불순물 확산 영역을 형성하는 공정과,
    상기 반도체 기판 위에 절연막을 형성하는 공정과,
    상기 불순물 확산 영역 위의 절연막에 홀을 형성하는 공정과,
    상기 절연막의 상면과 상기 홀내에, 플러그용 도전막을 형성하는 공정과,
    상기 플러그용 도전막을 연마하여 상기 홀내에만 남기고, 상기 홀내의 상기 플러그용 도전막을 상기 불순물 확산 영역과 전기적으로 접속된 도전성 플러그로 하는 공정과,
    상기 절연막과 상기 도전성 플러그 각각의 상면에 바탕 도전막을 형성하는 공정과,
    상기 바탕 도전막의 상면을 연마하여 평탄화하는 공정과,
    상기 바탕 도전막 위에 결정성 도전막을 형성하는 공정과,
    상기 결정성 도전막 위에, 하부 전극, 강유전체 재료로 이루어진 커패시터 유전체막, 및 상부 전극을 순차로 적층하여 이루어지는 커패시터를 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 3 항에 있어서,
    상기 바탕 도전막의 상면을 평탄화한 후에, 상기 바탕 도전막의 상면을 질소 함유 플라즈마에 노출하는 공정, 또는 상기 결정성 도전막의 상면을 질소 함유 플라즈마에 노출하는 공정을 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 4 항에 있어서,
    상기 질소 함유 플라즈마는 N2O플라즈마인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 3 항에 있어서,
    상기 결정성 도전막을 형성하는 공정은 상기 바탕 도전막 위에 티탄막을 형성하는 공정과, 질소 함유 분위기내에서 상기 티탄막을 가열하여 질화하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 결정성 도전막을 형성한 후에, 상기 결정성 도전막 위에 산소 배리어 메탈막을 형성하는 공정을 가지며, 상기 커패시터를 형성하는 공정에서, 상기 산소 배리어 메탈막 위에 상기 커패시터를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 7 항에 있어서,
    상기 커패시터를 형성한 후에, 상기 커패시터 유전체막에 대하여 산소 함유 분위기중에서 어닐링을 행하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 어닐링을 행하는 공정 후에, 상기 커패시터로 덮여 있지 않는 부분의 상기 산소 배리어 메탈막, 상기 결정성 도전막, 및 상기 바탕 도전막을 에치백하여, 이 막들을 상기 커패시터 아래에 섬 형상으로 남기는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 커패시터를 형성한 후에, 상기 커패시터 위와 상기 산소 배리어 메탈막 위에 커패시터 보호 절연막을 형성하는 공정을 가지며,
    상기 산소 배리어 메탈막을 에치백하는 공정에서, 상기 커패시터 보호 절연막도 에치백하여 상기 커패시터의 측면에만 상기 커패시터 보호 절연막을 남기는 것을 특징으로 하는 반도체 장치의 제조 방법.
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