JPH0722578A

JPH0722578A - 積層集積半導体装置及びその製造方法

Info

Publication number: JPH0722578A
Application number: JP5165299A
Authority: JP
Inventors: Yoshiaki Kamigaki; 良昭神垣; Shoji Yadori; 章二宿利; Kazunari Torii; 和功鳥居; Hiroshi Miki; 浩史三木; Tokuo Kure; 得男久▲禮▼; Toru Kaga; 徹加賀
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-07-05
Filing date: 1993-07-05
Publication date: 1995-01-24

Abstract

(57)【要約】【目的】少なくとも一部分が互いに異なる材料からなる
複数の機能素子が三次元的に配置された、高信頼性の積
層集積半導体装置を提供すること。【構成】半導体基板１上に設けられた、ゲート電極３、
拡散層４、５からなる第１の機能素子と、第１の機能素
子上にさらに設けられた、強誘電体１３、上部電極１
４、下部電極１２からなる第２の機能素子と、その上に
設けられた基板１’からなり、第２の機能素子を構成す
る材料の少なくとも一部が、第１の機能素子を構成する
材料と異なる材料であり、第１の機能素子と第２の機能
素子の間の一部分に接着剤であるポリイミド９、９’膜
を有する積層集積半導体装置。【効果】第１及び第２の機能素子をそれぞれ別々に形成
することができ、それぞれの機能素子を独立に最適条件
で形成することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の機能素子が積層
された積層集積半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】半導体集積回路装置としては、大容量の
ダイナミックメモリ、超高速のスタティックメモリ、低
消費電力の不揮発性メモリ、高性能のマイクロプロセッ
サ及び応用指向の多機能半導体チップ等がある。これら
の半導体集積回路装置は、コンピュータ、通信、計測機
器、自動制御装置及び個人の周辺に用いられる生活機器
等の広い分野に使われるエレクトロニクス装置の中核を
なしている。

【０００３】従来の積層集積半導体装置は、単に同一の
機能素子を三次元的に拡張し、二次元面内の集積化の限
界を回避し、さらには機能の向上及び多様性を引き出そ
うとするものであった。

【０００４】他の例として、従来の大容量ダイナミック
メモリでは１ビット毎に具備しているキャパシタを、信
号電荷の蓄積容量をより大きくするために、半導体基板
の限られたビット平面積内でその表面積を出来うるかぎ
り大きくしようとして、側壁面の利用等立体的なより複
雑な構造としたものがある。これは例えば、「１Ｇビッ
トメモリ実現に必要な要素技術（電子材料１９９２年
６月号２２〜２６頁）」に記載されている。

【０００５】ところで同一機能素子の三次元的配置は、
単なる加工技術一世代分の集積度拡張に過ぎず、またそ
れ以上の積層は現実的に困難であり、積層技術の効果は
十分に活かされているとは言えない。むしろ半導体と異
なる材料による新たな機能素子を三次元的に配置し、こ
れまでとは異なる性能、機能の向上及び多様性等を引き
出すところに、積層集積半導体装置の進む道があると言
えよう。別の言い方をすれば、新しい材料からなる機能
素子の融合にこそ、三次元的配置を実現する積層技術が
活かされるのである。新しい材料とは、例えば高い誘電
率を持つ酸化物強誘電体や抵抗がゼロとなる酸化物高温
超伝導体等が有望である。特に強誘電体を用いれば、先
に述べたキャパシタの側壁面の利用等のような複雑な構
造を形成する必要がなく、平坦な構造で十分な信号電荷
の蓄積容量を得ることが出来る。

【０００６】しかしながら従来、異なる材料からなる機
能素子を組み合わせる三次元的配置の積層集積半導体装
置はこれまでの公知の技術によっては実現することは容
易ではなく、解決されねばならない技術的課題が多々存
在している。それは異なる材料間の構成原子或いは分子
の相互拡散に起因するそれぞれの機能素子の形状変化、
特性変動或いは形成過程の熱履歴及び雰囲気ガス等が、
他方の機能素子に好ましくない影響を与えたりすること
により、所望の性能を持つ異なる材料系からなる機能素
子の積層集積半導体装置が実現し難いことである。

【０００７】また、ダイナミックメモリに見られたよう
に、機能素子の構造が複雑になればなるほど、その製造
工程は長くなり、作成上望ましくない問題、例えば工程
期間アップ及び不良要因の入り込む確率が高まり良品率
の低下となる。さらにコストアップ等の問題が生じてし
まう。前述の従来技術「１Ｇビットメモリ実現に必要な
要素技術（電子材料１９９２年６月号２２〜２６
頁）」にも述べられているように、従来の積層集積半導
体装置の大容量化の流れは、加工技術の開発に頼ってき
たため素子構造の複雑化へと追い込まれていった。これ
からは、画期的に高性能な新材料を探索し素子構造の簡
素化を図っていくことが必要である。

【０００８】異なる材料からなる複数の機能素子を三次
元的配置に組み合わせた積層集積半導体装置の従来例を
図２及び図３に示す。図２はアイイーディーエムテク
ニカルダイジェスト１９８７年８５０〜８５１頁（Ｉ
ＥＤＭＴｅｃｈｎｉｃａｌＤｉｇｅｓｔ，１９８７，
ｐ８５０〜８５１）に報告された積層集積半導体装置の
一例の断面模式図であり、図３は「強誘電体薄膜の集積
回路への応用（電子材料１９９２年６月号７８〜８１
頁）」に示された積層集積半導体装置の一例の断面模式
図である。これらはいずれも従来の半導体集積回路素子
上に強誘電体材料のメモリ用薄膜キャパシタを積層した
積層集積半導体装置である。すなわち、この装置は、半
導体基板１に拡散層４、５とゲート電極３を形成してＭ
ＯＳＦＥＴ（酸化膜をゲート絶縁膜とする絶縁ゲート形
電界効果トランジスタ）を構成し、その上に層間絶縁膜
６を介して、強誘電体１３、下部電極１２、上部電極１
４からなるキャパシタを設け、上下の素子を金属配線１
８又はプラグ電極８で電気的に接続したものである。図
３の例では、特に強誘電体薄膜からなるキャパシタが、
平坦な従来の半導体集積回路素子上に形成されることを
示している点にそれ以前に見られなかった新たな示唆を
読み取ることができる。

【０００９】さらにまた、アイイーディーエムテクニ
カルダイジェスト１９８４年８１６〜８１９頁（Ｉ
ＥＤＭＴｅｃｈｎｉｃａｌＤｉｇｅｓｔ，１９８
４，ｐ８１６〜８１９）には、素子面が向かい合って結
合した積層集積半導体装置の例として、ＣＭＯＳ（相補
形ＭＯＳ）チップを形成するとき、ｎＭＯＳ（ｎチャン
ネルＭＯＳ）の上にｐＭＯＳ（ｐチャンネルＭＯＳ）を
積層する例が記載されている。

【００１０】

【発明が解決しようとする課題】上記従来の技術は、先
にも述べた素子作成のときの不純物の相互拡散、熱履
歴、雰囲気ガス等について十分配慮されていなかった。
例えば、従来の半導体素子上に、強誘電体素子を積層す
る場合に、強誘電体薄膜の形成温度が比較的高いため、
下層に存在する金属配線特にアルミニウムの配線の場
合、その融点を越えることになるため融け出してしい、
また、この間に異なる材料間の原子、分子の相互拡散の
生ずる可能性が大きいという問題があった。仮りにアル
ミニウムの配線を最上層面に形成しても、安定化のため
の水素アニールを施すことが必要であり、下層に設けて
ある強誘電体薄膜から酸素脱離が生じてしまい、強誘電
体材料に期待する特性が劣化してしまう。酸化物系の材
料からなる強誘電体材料及び高温超伝導体材料では、酸
素雰囲気以外の熱処理が施されると材料中の酸素が離脱
し、特性が変動してしまうという性質を持っている。

【００１１】本発明の目的は、少なくとも一部分が互い
に異なる材料からなる複数の機能素子が三次元的に配置
された、高信頼性の積層集積半導体装置を提供すること
にある。

【００１２】本発明の他の目的は、少なくとも一部分が
互いに異なる材料からなる複数の機能素子が三次元的に
配置された積層集積半導体装置を歩留まりよく製造する
ことの出来る製造方法を提供することにある。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に、本発明の積層集積半導体装置は、半導体基板上に設
けられた第１の機能素子と、第１の機能素子上にさらに
設けられた第２の機能素子からなり、第２の機能素子を
構成する材料の少なくとも一部は、第１の機能素子を構
成する材料と異なる材料であり、第１の機能素子と第２
の機能素子の間の一部分に接着剤の層を有するように構
成する。

【００１４】この積層集積半導体装置は、第２の機能素
子の上にさらに第２の基板を設けることが好ましい。つ
まり、第１の機能素子が設けられた半導体基板と第２の
機能素子が設けられた第２の基板をそれぞれの機能素子
が向き合うようにして接着した構造とすることが好まし
い。さらに、本発明の積層集積半導体装置は、半導体基
板上に設けられた第１の機能素子と、第１の機能素子上
にさらに設けられた第２の機能素子からなり、第２の機
能素子を構成する材料の少なくとも一部は、第１の機能
素子を構成する材料と異なる材料であり、第２の機能素
子の上にさらに第２の基板を有するように構成する。

【００１５】いずれの場合も、上記第２の基板は、上記
第１の基板より小さいことが好ましい。かつ、第１及び
第２の機能素子の性能が試験されることができるよう
に、外部との接続用の電極端子が半導体基板上に設けら
れることが好ましい。また、第１の機能素子を構成する
材料と異なる材料としては、例えば、第１の機能素子を
構成する材料が半導体であるとき、強誘電体、超伝導体
等が用いられる。第２の機能素子を構成する材料として
強誘電体と超伝導体と両方を用いてもよい。

【００１６】また、上記他の目的を達成するために、本
発明の積層集積半導体装置の製造方法は、第１の基板上
に第１の機能素子を、第２の基板上に、第１の機能素子
を構成する材料と異なる材料を少なくとも一部に有する
第２の機能素子をそれぞれ別個に形成し、第１の基板及
び第２の基板を第１の機能素子と第２の機能素子を向き
合わせて接着するようにしたものである。また、上記第
１及び第２の機能素子を形成した後、それぞれの性能を
試験し、所望の性能の第１及び第２の機能素子を選択し
てから、例えば、適切な性能を有する機能素子どうしを
選択して上記接着を行うことが好ましい。

【００１７】さらに、本発明の積層集積半導体装置の製
造方法は、第１の基板上に第１の機能素子を、第２の基
板上に、第１の機能素子を構成する材料と異なる材料を
少なくとも一部に有する第２の機能素子をそれぞれ別個
に形成し、かつ、それぞれその表面を平坦化し、第１の
基板及び第２の基板を第１の機能素子と第２の機能素子
を向き合わせて圧着するようにしたものである。また、
上記第１及び第２の機能素子を形成し、その表面を平坦
化した後、それぞれの性能を試験し、所望の性能の第１
及び第２の機能素子を選択してから、例えば、適切な性
能を有する機能素子どうしを選択して上記圧着を行うこ
とが好ましい。なお、第２の機能素子が形成される第２
の基板は、結合する前又は後に薄膜化する必要性は特に
生じない。

【００１８】

【作用】本発明の作用について次に述べる。第１の機能
素子及び第２の機能素子はそれぞれ別々に形成されるこ
とから、それぞれの製造条件が互いを制限することがな
くなり、素子設計の自由度が広くなり、素子設計が容易
となる。つまり、第１の機能素子及び第２の機能素子が
独立に最適条件で形成され、それぞれの機能素子の最適
な性能が引き出される。よって、高信頼性の積層集積半
導体装置とすることができる。

【００１９】また、第２の機能素子は平坦な基板上に形
成することができ、薄膜の結晶性等の材料特性が向上
し、作り易くなる。第１の機能素子及び第２の機能素子
の性能が試験された後、選別された機能素子どうしを結
合すれば、良品率が著しく向上し、製造コストも低減す
る。第１の機能素子及び第２の機能素子はそれぞれ別々
に形成されることから、積層集積半導体装置の製造工程
期間を短縮することができる。

【００２０】

【実施例】

〈実施例１〉第１の実施例の積層集積半導体装置の断面
模式図を図１に、その製造工程図を図５に示す。図１に
示した積層集積半導体装置は、ダイナミックメモリのメ
モリセル１ビット分を構成しており、ポリシリコンのゲ
ート電極３を半導体基板１上に持つ１トランジスタの第
１の機能素子と、その上部に絶縁体薄膜として強誘電体
１３を上部電極１４と下部電極１２で挾む１キャパシタ
の第２の機能素子とからなり、それぞれが電気的に接続
されている。１キャパシタは、図１に示した上部電極１
４にてその領域が決まっている。

【００２１】本実施例の積層集積半導体装置の製造方法
は、図５（ａ）〜（ｇ）に示すように、トランジスタ部
の第１の機能素子とキャパシタ部の第２の機能素子とを
全く別々に形成し、結合するものである。このとき結合
は、基板上に形成されたそれぞれの第１の機能素子と第
２の機能素子とが向きあうように図１に示された結合面
で結合される。以下に製造工程を３つの基本的な工程に
分けて説明する。

【００２２】まずトランジスタ部の第１の機能素子を作
る製造工程について述べる。ここでは、従来の高集積シ
リコン半導体回路の製造方法を用いて形成されるが、上
部に別の第２の機能素子を搭載するための、最表面平坦
化技術及び素子間配線接続技術が必要になる。図５
（ａ）に示すように、（１００）面を持つｐ型シリコン
の半導体基板１に基板表面処理が施され、さらに素子間
分離のための酸化膜を設け、機能素子や拡散層配線等が
配置される活性領域を形成する。次にゲート絶縁膜２が
酸素雰囲気中のシリコン酸化技術により形成される。ゲ
ート絶縁膜２はシリコン窒化膜を化学蒸着技術等により
形成してもよい。さらにトランジスタのスィッチ動作を
行うゲート電極３がポリシリコンによって形成される。
このゲート電極３は金属材料であってもよい。このゲー
ト電極３をマスクにして、ヒ素（Ａｓ）がイオン注入法
により、シリコン基板の活性領域にドープされ、電気的
に活性化されて、ソース領域、ドレイン領域を構成する
拡散層４、５が基板中に形成される。ヒ素（Ａｓ）の代
わりにリン（Ｐ）を用いてもよい。これらのゲート絶縁
膜２、ゲート電極３、及び拡散層４、５により第１の機
能素子が構成される。

【００２３】しかる後、図５（ｂ）に示すように、層間
絶縁膜６が形成される。本実施例では示されていない
が、さらに他の機能素子や電極配線等が半導体基板１上
に形成され、層間絶縁膜６の中に含まれていることがあ
るが、ここでは簡便に示すため省略されている。

【００２４】層間絶縁膜６は、ＣＶＤ（化学気相成長
法）により形成されたシリコン酸化膜（ＳｉＯ₂）で、
反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ
ＩｏｎＥｔｃｈｉｎｇ）法により表面は平坦化される。
層間絶縁膜６は、塗布ガラス（ＳＯＧ：Ｓｐｉｎ−Ｏｎ
Ｇｌａｓｓ）或いはテトラエチルオルソシリケート
（ＴＥＯＳ：Ｓｉ（ＯＣ₂Ｈ₅）₄）とオゾンＯ₃を用いた
常圧ＣＶＤ酸化膜或いはボロンリンガラス（ＢＰＳＧ：
Ｂｏｒｏ−ＰｈｏｓｐｈｏＳｉｌｉｃａｔｅＧｌａｓ
ｓ）を用いて熱処理により軟化して平坦化してもよい。
しかる後、接着剤の層であるポリイミド膜９を形成し、
その上にレジスト（図示せず）を塗布し、フォトリソグ
ラフィ技術によるパターニングにより素子間配線接続孔
を形成する。

【００２５】さらに、図５（ｃ）に示すように、アルミ
ニウム（Ａｌ）を蒸着法により成膜し、その後、レジス
ト上のＡｌと共にレジストをウェット除去するリフトオ
フ法により、プラグ電極８を形成する。この膜は、タン
グステン（Ｗ）、モリブデン（Ｍｏ）又は他の金属電極
材料を蒸着法等の方法により成膜してもよい。また、プ
ラグ電極８は、選択成長等の技術を用いても形成するこ
とができる。

【００２６】次にキャパシタ部の第２の機能素子を作る
製造工程について述べる。図５（ｄ）に示すように、Ｓ
ｉの基板１’上に、上部電極１４として白金（Ｐｔ）を
蒸着法により成膜する。このとき基板１’と上部電極１
４とを直接重ねることは原子どうしの拡散が生ずるた
め、それらの層間に障壁材として、ＳｉＯ₂を熱酸化法
等により薄く成膜して挿入してある。さらにリードジル
コネートチタネート（ＰＺＴ：Ｐｂ（ＺｒＴｉ）Ｏ₃）
からなる強誘電体１３の薄膜を反応性スパッタ法により
５０〜１００ｎｍの厚さに形成する。比誘電率は３００
〜１０００の程度である。

【００２７】次いで、図５（ｅ）に示すように、電極材
として白金チタネート（ＰｔＴｉ）を成膜し、フォトリ
ソグラフィ技術によるパターニングにより下部電極１２
を形成する。さらに、図５（ｆ）に示すように、ポリイ
ミドを塗布し、エッチバックによりポリイミド膜９’を
形成する。

【００２８】ここでは強誘電体材料の一例をもって説明
したが、当然種々の代替技術がある。例えば、基板１’
として、シリコン以外にも、サファイア、酸化マグネシ
ウム（ＭｇＯ）、チタン酸ストロンチウム（ＳＴＯ：Ｓ
ｒＴｉＯ₃）、ＬａＡｌＯ₃、Ａｌ₂Ｏ₃、Ｓｉ₃Ｎ₄等があ
る。また、上部電極１４の材料として、強誘電体結晶と
同じ酸化物結晶系の例えばＹＢＣＯ（ＹＢａ₂Ｃｕ
₃Ｏ₇）材料を始めとして高温超伝導体薄膜等を用いるこ
とは、強誘電体結晶と互いに近い格子定数を選択するこ
とができ、結晶性の良い強誘電体薄膜が得られる。な
お、ＹＢＣＯ膜はＭｇＯ膜上には直接成膜出来るが、シ
リコン基板上に形成するときは、その緩衝材としてＹＳ
Ｚ膜（イットリア安定化ジルコニア膜）を挿入する必要
がある。すなわち、ＰＺＴ／ＹＢＣＯ／ＭｇＯ或いはＰ
ＺＴ／ＹＢＣＯ／ＹＳＺ／Ｓｉ等の構成となるように材
料の組み合わせに注意しなければならない。また高温超
伝導体材料として、ＹＢＣＯの他、ＢＳＣＣＯ（Ｂｉ₂
Ｓｒ₂ＣａＣｕ₂Ｏ）、ＢＫＢＯ（ＢＫＢａＯ）、ＢＲＢ
Ｏ（ＢＲｕＢａＯ）等の薄膜材料が有効である。

【００２９】また、強誘電体及び高温超伝導体のような
多元の酸化物結晶を形成する方法として、スパッタリン
グ法の他に、レーザ蒸着法、化学気相成長法（ＭＯＣＶ
Ｄ）、イオンプレーティング法、ゾルゲル法等がデバイ
ス用途に応じて使いわけることができよう。さらに上部
電極の材料としては、Ｐｔの他、Ａｌ、Ｗ、Ｍｏ、ニッ
ケル（Ｎｉ）或いは他の金属電極材料を、デバイス用途
に応じて使い分けることができよう。

【００３０】さらに、トランジスタ部の第１の機能素子
とキャパシタ部の第２の機能素子を結合する製造工程に
ついて述べる。図５（ｇ）は、第１の機能素子と第２の
機能素子とを結合した形状を示したものである。ここで
第１の機能素子及び第２の機能素子は、結合前に簡易的
な特性試験が基板ウエハ上で実行されており、良品どう
し或いは特性性能の整合する機能素子どうしが結合され
るように、選択されている。結合される素子が選択的に
結合されるために、例えば第２の機能素子が形成される
チップはウエハから切り出され、第１の機能素子が配列
している基板ウエハ上で選択されて結合される。このと
き、第１の機能素子及び第２の機能素子の位置合わせ
は、基板を透過することのできる赤外線を用いた顕微鏡
により、それぞれの基板の合わせマークを検出して自動
的に行われる。第２の機能素子が形成されるチップと第
１の機能素子が配列しているウエハは、ポリイミドによ
って接着される。接着は１００℃から２００℃程度のベ
ーキングによって固定することができる。

【００３１】しかる後に、第１の機能素子が配列してい
る基板ウエハから、第１の機能素子と第２の機能素子と
が結合したチップが、特性試験をへた後に、再び切り離
される。従って、この試験が実行されるためには、第１
の機能素子が配列している基板ウエハから外部へ接続す
る端子が、少なくとも露出されて、形成されていなけれ
ばならない。第１の機能素子及び第２の機能素子の形成
されているそれぞれの基板は、パッケージの形状、構造
等の制約から必要に応じて裏面エッチされるが、それぞ
れの機能素子自身の特性上からの裏面エッチが必要にな
ることはほとんどない。

【００３２】ここで、本実施例と少し異なる例について
述べておくが、本発明の精神になんら代わることはな
い。その第一は、図５（ｄ）のキャパシタ部の第２の機
能素子を作る製造工程について、基板１’として導電性
の半導体基板を用いることにより、上部電極１４を用い
なくてもよく、製造工程の簡略化が可能となることであ
る。例えば基板１’として、ニオブドープのチタン酸ス
トロンチウムを用いると、強誘電体１３の薄膜との整合
性が良く、良好な強誘電体特性が得られる。

【００３３】その第二は、図５（ｃ）に示したトランジ
スタ部の第１の機能素子を形成したときに、図５（ｅ）
に示した下部電極１２の形成を連続して行うことであ
る。すなわち、下部電極１２を半導体基板１上に連続し
て形成することである。この場合、プラグ電極８と下部
電極１２の合わせは、トランジスタ部の第１の機能素子
とキャパシタ部の第２の機能素子を結合するときの合わ
せよりも精度が向上することが期待できる。なお、この
場合ポリイミド９は不要である。

【００３４】その第三は、ここで述べた異なる２つの可
能性について、それらを組み合わせることである。この
場合も平坦化用のポリイミド９は不要となる。下部電極
１２はプラグ電極８を形成する工程に引き続いて形成さ
れ、プラグ電極８に高精度に合わせられて下部電極１２
が加工される。導電性の基板１’が電極を兼ねているこ
とから上部電極１４は不要である。この場合キャパシタ
部の第２の機能素子はエッチング等の加工が施されるこ
とはない。また、キャパシタ部の第２の機能素子はトラ
ンジスタ部の第１の機能素子を覆うように、しかもトラ
ンジスタ部の第１の機能素子から外部への接続を可能と
する取り出し電極が露出するように切り出されて第１の
機能素子に結合される。この場合第１の機能素子と第２
の機能素子の結合の合わせ精度は緩くなる。

【００３５】図６に、本実施例の製造工程の流れを、従
来の製造工程の流れ（Ｂ）と対比できるように示してお
きたい。その前に従来の積層集積半導体装置の製造工程
を図４に示し説明する。第１の機能素子は上記実施例と
ほぼ同様に次のようにして形成される。半導体基板１上
にゲート絶縁膜２を設け、ゲート電極３を形成し、この
ゲート電極３をマスクにして拡散層４、５を形成する
（図４（ａ））。ついで層間絶縁膜６を形成する。この
際、層間絶縁膜６の中に含まれて金属配線１８が形成さ
れる（図４（ｂ））。実施例１と同様にしてプラグ電極
８を設け、第１の機能素子が形成される（図４
（ｃ））。ついでこの上に、下部電極１２のパターンが
形成される（図４（ｄ））。さらに強誘電体１３、上部
電極１４が設けられ、第２の機能素子が形成される（図
４（ｅ））。

【００３６】一方、本実施例の積層集積半導体装置の製
造方法は、前述のように第１の機能素子と第２の機能素
子とを全く別々に形成し、それぞれの機能素子の面が向
き合うように結合するものである。従って図６に示すよ
うに、本実施例の製造工程は、第１の機能素子を作る製
造工程（Ａ１）、それとは別に第２の機能素子を作る製
造工程（Ａ２）、さらに第１の機能素子と第２の機能素
子を結合する製造工程（Ａ３）の３つの基本的な製造工
程からなる。

【００３７】このとき本実施例に於ける注目すべき点に
ついて明記しておきたい。それは第２の機能素子を形成
する工程順が、従来の方法による第２の機能素子を形成
する工程順と、全く逆になっている点である。これは薄
膜形成上極めて重要な相違点である。本実施例では、全
く平坦な基板上に、最適な形成条件の元に第２の機能素
子を構成するための薄膜材料が形成されることとなり、
薄膜形成には他からの規制を受けにくく、極めて理想的
な条件を選ぶことができる。また第１の機能素子及び第
２の機能素子はそれぞれ別々に形成された後に、それぞ
れの機能素子の性能が試験された後、結合するのに適切
な特性を有する機能素子どうしが選別されて、それぞれ
の素子面を向かい合わせて結合される。

【００３８】〈実施例２〉第２の実施例を図７から図９
を用いて説明する。第２の実施例は、図７に示す半導体
基板上に設けた第１の機能素子のトランジスタと、図８
に示す他の基板上に設けた第２の機能素子の強誘電体ゲ
ート絶縁膜を有する不揮発性トランジスタとが、図９に
示すように結合した積層集積半導体装置である。第２の
実施例においても、第１の機能素子及び第２の機能素子
は、それぞれ別々の製造工程を経た後に結合される。

【００３９】図７に示す第１の機能素子のトランジスタ
は、図５（ａ）〜（ｃ）に示した場合と同様にして製造
される。シリコンの半導体基板７−１上に、シリコン酸
化膜のゲート絶縁膜７−２が形成された後、ポリシリコ
ンからなるゲート電極７−３が形成される。次に、この
ゲート電極７−３をマスクにして、活性化領域に不純物
をイオン打ち込みによってドープし、拡散層７−４、７
−５が形成される。層間絶縁膜７−６を堆積後、表面の
平坦化をＲＩＥにより行い、フォトリソグラフィー技術
によるパターニング法により、素子間配線接続孔を形成
し、リフトオフ法によりプラグ電極７−７を埋め込む。
さらに素子間接続或いは信号伝達用の配線電極７−８を
形成する。さらにポリイミドを塗布し、エッチバックに
より、ポリイミド膜７−９を形成する。

【００４０】第２の機能素子の不揮発性トランジスタの
形成を図８に示す。図７に示したトランジスタと製造工
程はほぼ同じであるが、第１の機能素子のトランジスタ
を形成したときとは材料が異なる。不揮発性トランジス
タは、ゲート絶縁膜８−２に強誘電体膜を用い、その分
極反転特性の不揮発性を応用している。基板８−１の半
導体材料と、ゲート絶縁膜８−２の間には、材料の適合
性を向上するために、薄いシリコン酸化膜等の緩衝材を
用いることがある。またゲート電極８−３の材料にも強
誘電体のゲート絶縁膜８−２とのよい接合特性が得られ
る白金又はチタン等の材料からなる電極を形成する。そ
の後は、第１の機能素子のときと同様に、層間絶縁膜８
−６を堆積後、表面の平坦化をＲＩＥにより行い、フォ
トリソグラフィー技術によるパターニング法により、素
子間配線接続孔を形成し、リフトオフ法等によりプラグ
電極８−７を埋め込む。さらに素子間接続或いは信号伝
達用の配線電極８−８を形成する。さらにポリイミドを
塗布し、エッチバックにより、ポリイミド膜８−９を形
成する。

【００４１】さらに、トランジスタ部の第１の機能素子
と不揮発性トランジスタ部の第２の機能素子を結合する
製造工程について述べる。図９は、図７の第１の機能素
子と図８の第２の機能素子とを結合した形状を示したも
のである。ここで第１の機能素子の配線電極７−８と第
２の機能素子の配線電極８−８は、それぞれの素子機能
を発揮するために異なる配線が互いに接触しないように
設けられることもある。ここで第１の機能素子及び第２
の機能素子は、結合前に簡易的な特性試験が、基板ウエ
ハ上で実行されており、良品どうし、或いは特性性能の
整合する機能素子どうしが結合されるように選択されて
いる。

【００４２】結合される素子が選択的に結合されるため
に、例えば第２の機能素子が形成されるチップはウエハ
から切り出され、第１の機能素子が配列している基板ウ
エハ上で、選択されて結合される。このとき、第１の機
能素子及び第２の機能素子の位置合わせは、基板を透過
することの出来る赤外線を用いた顕微鏡により、それぞ
れの基板の合わせマークを検出して自動的に行われる。
第２の機能素子が形成されるチップと第１の機能素子が
配列しているウエハは、ポリイミドによって接着され
る。接着は１００℃から２００℃程度のベーキングによ
って固定することができる。このベーキングのときガス
が生じて、ボイドが接着面に留まらぬように、第１の機
能素子及び第２の機能素子の表面は空気が抜けていくよ
うに、ポリイミド表面に、接着面の外部に連なる溝が設
けられていることが望ましい。この溝は実施例１の場合
にも設けることが望ましい。

【００４３】しかる後に、第１の機能素子が配列してい
る基板ウエハから、第１の機能素子と第２の機能素子と
が結合したチップが、特性試験を経た後に再び切り離さ
れる。従って、この試験が実行されるためには、第１の
機能素子が配列している基板ウエハから外部へ接続する
端子が、少なくとも露出されて、形成されていなければ
ならない。第１の機能素子及び第２の機能素子の形成さ
れているそれぞれの基板は、パッケージの形状、構造等
の制約から必要に応じて裏面エッチされるが、それぞれ
の機能素子自身の特性上からの裏面エッチが必要になる
ことはほとんどない。

【００４４】第２の実施例では、上層に不揮発性メモリ
トランジスタ部を積層し、しかも下層のトランジスタ部
と、配線を通じて信号のやり取りを制御することが可能
であるので、新たな素子応用が開ける。例えば、下層の
トランジスタ部にてデータメモリの信号を高速に処理
し、上層の不揮発性メモリトランジスタ部は電源オフ時
或いは停電時にデータの避難場所として働くことができ
る。或いはデータの書き込みを上層の不揮発性メモリト
ランジスタ部で行いながら、同時にデータの読み出しを
下層のトランジスタ部にて行うことができる。これは不
揮発性にデータを蓄積しながら、即座に又はほとんど同
時に書き込みデータを読み出すことが出来ることとな
り、従来にない新しい機能が実現する。このことはデー
タのフィードバックがすぐにかけられることから、広い
意味での自動制御等の応用分野について有効である。

【００４５】さらに詳しく、図１０及び図１１を用いて
説明を加えておきたい。図１０は、書き込みと読み出し
の信号処理の概念図を示すもので、第１の機能素子及び
第２の機能素子が結合したチップ上へ、データの入力と
出力が別々に独立に行われる。上層の不揮発性メモリト
ランジスタ部と下層のトランジスタ部とに共通のデータ
線が接続されており、また、それぞれのゲート電極に
は、別々のワード線が接続されている。書き込み信号
は、上層の不揮発性メモリトランジスタ部と下層のトラ
ンジスタ部へ同時に送りこまれる。しかし、下層のトラ
ンジスタ部から信号が読み出されているときは、上層の
不揮発性メモリトランジスタ部へのみ書き込まれる。し
かし、次に読み出しに入ると、上層の不揮発性メモリト
ランジスタ部から下層のトランジスタ部へ、信号の転送
を行うことが回路上実現可能である。

【００４６】図１１は、この図１０の書き込みと読み出
しの信号処理の概念を、タイミング波形を用いて説明し
たものである。波形１のデータ入力は、波形２に示す上
層の不揮発性メモリトランジスタ部の書き込み動作を起
動するとともに、波形４に示す下層のトランジスタ部へ
も信号が伝達する。ここで電源オフに対して揮発性では
あるが、データを蓄積する機能を下層のトランジスタ部
は持つように構成されている。通常は、波形５に示すよ
うに、データの読み出しは、下層のトランジスタ部へ蓄
えられた信号が読み出される。しかし、一度電源オフ或
いは停電を経験すると、波形４に示した揮発性の下層の
トランジスタ部の信号は、波形３に示した不揮発性の上
層のメモリトランジスタ部から信号が転送され、読み出
される。この上層のメモリトランジスタ部から下層のト
ランジスタ部への信号の転送は、読み出し信号が引き金
となって行われるように回路構成されている。これらの
動作を図１１に示したタイミング図は示している。

【００４７】〈実施例３〉第３の実施例を図１２から図
１４を用いて説明する。第３の実施例は、第１の実施例
における図５（ａ）〜（ｃ）に示す下層の半導体トラン
ジスタの代わりに超伝導トランジスタを形成したもので
ある。基板１２−１は超伝導体に近い構造を持つＰｒＢ
ａ₂Ｃｕ₃Ｏ_7-xを準備し、拡散層１２−４、１２−５は
この基板１２−１の上に設けた酸化物超伝導体のＨｏＢ
ａ₂Ｃｕ₃Ｏ_7-xの層を所望のパターンとして用いた。ゲ
ート絶縁膜１２−２にはチタン酸ストロンチウム（Ｓｒ
ＴｉＯ₃）を用いた。

【００４８】なお、超伝導トランジスタは、超高速低消
費を実現する近接効果を利用したＭＯＳ型又はバイポー
ラ型の三端子素子、高機能性を持つ単一電子トンネリン
グ型又は局在電位ホッピング伝導型の三端子素子及び高
効率に電流を制御する超伝導基板又はエミッタ型の三端
子素子等の可能性があり将来的に極めて有望である。

【００４９】図１３は、図５（ｆ）と同様に、高誘電率
の強誘電体１３−３を上部電極１３−２と下部電極１３
−４に挾んだキャパシタ部を有するで第２の機能素子を
示す。図１４は、超伝導トランジスタ部の第１の機能素
子と強誘電体キャパシタ部の第２の機能素子とを結合し
たところを示している。製造工程についてはここでは省
略するが、第１及び第２の実施例においてすでに述べて
きたものと概ね同じである。

【００５０】超伝導トランジスタ部の第１の機能素子は
超高速及び低消費という特性を併せ持つのでロジック回
路を組むのに理想的である。また強誘電体キャパシタ部
の第２の機能素子は高誘電率を示す絶縁膜であるので複
雑な形状を必要とせず、メモリキャパシタを構成するの
に理想的である。これらのともに理想的なロジックとメ
モリの機能素子を組み合わせることが本実施例によって
可能となった。

【００５１】〈実施例４〉第４の実施例として、接着剤
を用いないで製造した積層集積半導体装置について説明
する。実施例１と同様にして図５（ａ）に示した第１の
機能素子を形成する。さらに図５（ｂ）に示したよう
に、実施例１と同様に層間絶縁膜６を形成し、この表面
をＲＩＥ法により平坦化する。次いで、プラズマ電界研
磨、化学機械研磨し、表面をさらに平坦化する。この表
面に、ポリイミド膜９に変えて、上下の異なる材料から
の原子の相互拡散を防止する膜として、シリコンナイト
ライト膜を１００ｎｍの厚さに形成する。以下、実施例
１と同様にプラグ電極８を形成する。

【００５２】次に、実施例１と同様にして図５（ｅ）に
示した第２の機能素子を形成する。次いで、ポリイミド
膜９’に変えて、ＳｉＯ₂を蒸着して絶縁膜を形成し、
上記と同様にして平坦化する。第１の機能素子と第２の
機能素子の簡易的な特製試験をそれぞれ行い、選択され
た２個の素子どうしを向き合わせて１００℃から２００
℃の範囲の温度で圧着する。このように接着剤の層がな
くとも、両者の表面が極めて平坦化されていれば両者を
圧着することができる。得られた積層集積半導体装置
は、図５（ｇ）に示した構造であって、ポリイミド膜
９、９’に変えてそれぞれシリコンナイトライト膜と絶
縁膜とが設けられている。

【００５３】上記の場合、シリコンナイトライト膜は第
１の機能素子上に設けたが、第２の機能素子の方に設け
てもよく、両方に設けてもよい。この膜は、緻密である
ことから、水分の侵入防止効果がある。特に強誘電体、
高温超伝導体の材料を用いたときに効果が大きい。な
お、実施例１のように、接着剤の層を設ける場合でも、
シリコンナイトライト膜を設ければ、同様の効果があ
る。例えば、図５（ｂ）の層間絶縁膜６とポリイミド膜
９の間にシリコンナイトライト膜を設ければよい。

【００５４】さらに、実施例１に記載した上記と少し異
なる第一、第二、第三の例の場合、実施例２、３の場合
も、上記の接着剤を用いないで、第１及び第２の機能素
子の表面を平坦化して圧着する方法によって、同様に積
層集積半導体装置を得ることができた。

【００５５】

【発明の効果】本発明によれば、積層集積半導体装置を
形成するとき、設計の自由度が広がり、素子設計が容易
となり、薄膜特性、素子性能の向上、製造工程期間の短
縮、良品率の向上がもたらされる。これらのことは、素
子性能の著しい向上をもたらす一方で、信頼性の向上、
製造コストの低減が図られる等の付加価値の増大をもも
たらす。また、本発明の製造方法によって、例えば、理
想的なロジックの機能素子とメモリの機能素子を組み合
わせることが初めて可能となった。

【図面の簡単な説明】

【図１】本発明の積層集積半導体装置の一例の断面模式
図。

【図２】従来の積層集積半導体装置の断面模式図。

【図３】従来の積層集積半導体装置の断面模式図。

【図４】従来の積層集積半導体装置の製造工程図。

【図５】本発明の積層集積半導体装置の一実施例の製造
工程図。

【図６】積層集積半導体装置の製造工程の流れ図。

【図７】本発明の積層集積半導体装置の一実施例の第１
の機能素子の断面模式図。

【図８】本発明の積層集積半導体装置の一実施例の第２
の機能素子の断面模式図。

【図９】本発明の積層集積半導体装置の一実施例の第１
の機能素子と第２の機能素子の結合の断面模式図。

【図１０】書き込みと読み出しの信号処理の概念図。

【図１１】書き込みと読み出しの信号処理タイミング
図。

【図１２】本発明の積層集積半導体装置の他の実施例の
第１の機能素子の断面模式図。

【図１３】本発明の積層集積半導体装置の他の実施例の
第２の機能素子の断面模式図。

【図１４】本発明の積層集積半導体装置の他の実施例の
第１の機能素子と第２の機能素子の結合の断面模式図。

【符号の説明】

Ａ１、Ａ２、Ａ３…本発明の積層集積半導体装置の製造
工程Ｂ…従来の積層集積半導体装置の製造工程１、７−１…半導体基板１’、８−１、１２−１、１３−１…基板２、７−２、８−２、１２−２…ゲート絶縁膜３、７−３、８−３、１２−３…ゲート電極４、５、７−４、７−５、８−４、８−５、１２−４、
１２−５…拡散層６、７−６、８−６、１２−６…層間絶縁膜７−７、８、８−７、１２−８…プラグ電極７−８、８−８…配線電極７−９、８−９、９、９’、１２−７、１３−５、１３
−６…ポリイミド膜１２、１３−４…下部電極１３、１３−３…強誘電体１４、１３−２…上部電極

───────────────────────────────────────────────────── フロントページの続き (72)発明者三木浩史東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者久▲禮▼ 得男東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者加賀徹東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】半導体基板上に設けられた第１の機能素子
と、該第１の機能素子上にさらに設けられた第２の機能
素子からなる積層集積半導体装置において、上記第２の
機能素子を構成する材料の少なくとも一部は、上記第１
の機能素子を構成する材料と異なる材料であり、上記第
１の機能素子と第２の機能素子の間の一部分に接着剤の
層を有することを特徴とする積層集積半導体装置。
【請求項２】請求項１記載の積層集積半導体装置におい
て、上記第２の機能素子の上にさらに第２の基板を有す
ることを特徴とする積層集積半導体装置。
【請求項３】半導体基板上に設けられた第１の機能素子
と、該第１の機能素子上にさらに設けられた第２の機能
素子からなる積層集積半導体装置において、上記第２の
機能素子を構成する材料の少なくとも一部は、上記第１
の機能素子を構成する材料と異なる材料であり、上記第
２の機能素子の上にさらに第２の基板を有することを特
徴とする積層集積半導体装置。
【請求項４】請求項１から３のいずれか一に記載の積層
集積半導体装置において、上記第１の機能素子を構成す
る材料は、半導体であることを特徴とする積層集積半導
体装置。
【請求項５】請求項１から４のいずれか一に記載の積層
集積半導体装置において、上記第２の基板は、導電性基
板であり、該導電性基板は、上記第２の機能素子の電極
を構成することを特徴とする積層集積半導体装置。
【請求項６】請求項１から５のいずれか一に記載の積層
集積半導体装置において、上記第２の機能素子を構成す
る材料の少なくとも一部は、強誘電体であることを特徴
とする積層集積半導体装置。
【請求項７】請求項１から６のいずれか一に記載の積層
集積半導体装置において、上記第２の機能素子を構成す
る材料の少なくとも一部は、超伝導体であることを特徴
とする積層集積半導体装置。
【請求項８】請求項１から５のいずれか一に記載の積層
集積半導体装置において、上記第１の機能素子と第２の
機能素子のいずれか一方は揮発性メモリトランジスタ
を、他方は不揮発性メモリトランジスタをそれぞれ構成
し、両者にデータを書き込むための共通のデータ線が接
続され、両者のゲート電極にそれぞれ別のワード線が接
続されたことを特徴とする積層集積半導体装置。
【請求項９】請求項１から８のいずれか一に記載の積層
集積半導体装置において、上記第２の基板は、上記半導
体基板より小さいことを特徴とする積層集積半導体装
置。
【請求項１０】請求項１から９のいずれか一に記載の積
層集積半導体装置において、上記第１の機能素子と第２
の機能素子の間の一部分に、異なる材料からの原子の相
互拡散を防止する層を有することを特徴とする積層集積
半導体装置。
【請求項１１】請求項１０記載の積層集積半導体装置に
おいて、上記異なる材料からの原子の相互拡散を防止す
る層は、シリコンナイトライト膜であることを特徴とす
る積層集積半導体装置。
【請求項１２】第１の基板上に第１の機能素子を、第２
の基板上に、該第１の機能素子を構成する材料と異なる
材料を少なくとも一部に有する第２の機能素子をそれぞ
れ別個に形成し、該第１の基板及び該第２の基板を第１
の機能素子と第２の機能素子を向き合わせて接着するこ
とを特徴とする積層集積半導体装置の製造方法。
【請求項１３】請求項１２記載の積層集積半導体装置の
製造方法において、上記第１及び第２の機能素子を形成
した後、それぞれの性能を試験し、所望の性能の第１及
び第２の機能素子を選択して上記接着を行うことを特徴
とする積層集積半導体装置の製造方法。
【請求項１４】第１の基板上に第１の機能素子を、第２
の基板上に、該第１の機能素子を構成する材料と異なる
材料を少なくとも一部に有する第２の機能素子をそれぞ
れ別個に形成し、かつ、それぞれその表面を平坦化し、
該第１の基板及び該第２の基板を第１の機能素子と第２
の機能素子を向き合わせて圧着することを特徴とする積
層集積半導体装置の製造方法。
【請求項１５】請求項１４記載の積層集積半導体装置の
製造方法において、上記第１及び第２の機能素子を形成
し、その表面を平坦化した後、それぞれの性能を試験
し、所望の性能の第１及び第２の機能素子を選択して上
記圧着を行うことを特徴とする積層集積半導体装置の製
造方法。