TW202211486A - 半導體元件中的片上電容器結構 - Google Patents

半導體元件中的片上電容器結構 Download PDF

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Abstract

公開了半導體元件以及用於形成半導體元件的方法的實施例。在示例中，一種半導體元件包括半導體層、與半導體層的第一側接觸的第一層間介電(ILD)層、多個介電切口、以及多個第一接觸，各個介電切口貫穿半導體層垂直地延伸以將半導體層分隔成多個半導體塊，各個第一接觸貫穿第一層間介電層（ILD）垂直地延伸並且分別與多個半導體塊接觸。

Description

半導體元件中的片上電容器結構
本發明內容的實施例涉及半導體元件及其製造方法。
積體電路技術允許在矽裸晶（die）上創建許多類型的元件。最常見的元件是電晶體、二極體、電阻器或電容器。電容器是在半導體元件中用於儲存電荷的元件。電容器包括由絕緣材料分隔的兩個導電板。電容器用於例如電子濾波器、模數轉換器、記憶元件、控制應用的應用中，以及許多其它類型的半導體元件應用中。
在積體電路板上的電容器中已經使用各種類型的電容器設計，以降低電容器佔用的裸晶面積以及增加電容密度，包括例如金屬-絕緣體-金屬（MIM）電容器、金屬-氧化物-金屬（MOM）電容器、金屬-氧化物-半導體（MOS）電容器、金屬邊緣電容器、溝槽電容器和結電容器等等。
本文公開了半導體元件以及用於形成半導體元件的方法的實施例。
在一個示例中，一種半導體元件包括半導體層、與半導體層的第一側接觸的第一層間介電(ILD)層、多個介電切口、以及多個第一接觸，各個介電切口貫穿半導體層垂直地延伸以將半導體層分隔成多個半導體塊，各個第一接觸貫穿第一層間介電層（ILD）垂直地延伸並且分別與多個半導體塊接觸。
在另一個示例中，一種半導體元件包括半導體層、與半導體層的第一側接觸的第一層間介電層（ILD）、多個第一接觸、與同半導體層的第一側相對的第二側接觸的第二層間介電層（ILD）、以及多個第二接觸，各個第一接觸貫穿第一層間介電層（ILD）垂直地延伸，各個第二接觸貫穿第二層間介電層（ILD）和半導體層垂直地延伸並且分別接觸多個第一接觸。
在又一示例中，一種立體半導體元件包括第一層間介電層（ILD）、半導體層和第二層間介電層（ILD）的堆疊體，以及電容器結構。電容器結構包括第一電容器，第一電容器包括一對第一接觸，各個第一接觸貫穿第一層間介電層（ILD）垂直地延伸。電容器結構還包括第二電容器或第三電容器中的至少一個電容器，第二電容器包括半導體層的由貫穿半導體層垂直地延伸的介電切口分隔開的一對部分，第三電容器包括一對第二接觸，各個第二接觸貫穿第二層間介電層（ILD）垂直地延伸。
儘管對特定配置和排列進行了討論，但應當理解，這只是出於說明性的目的而進行的。相關領域中的技術人員將認識到，在不背離本發明內容的精神和範圍的情況下，可以使用其它配置和排列。對相關領域的技術人員將顯而易見的是，本發明內容還可以採用於各種各樣的其它應用。
要注意的是，在說明書中對“一個實施例”、“實施例”、“示例實施例”“一些實施例”等的提及指示所述實施例可以包括特定的特徵、結構或特性，但未必各個實施例都包括該特定的特徵、結構或特性。此外，這樣的短語未必是指相同的實施例。另外，當結合實施例描述特定的特徵、結構或特性時，結合明確或未明確描述的其它實施例產生這樣的特徵、結構或特性應當在相關領域技術人員的知識範圍之內。
通常，可以至少部分地根據上下文中的使用來理解術語。例如，至少部分地取決於上下文，本文中使用的術語“一個或多個”可以用以描述單數意義的任何特徵、結構或特性，或者可以用以描述複數意義的特徵、結構或特性的組合。類似地，至少部分地取決於上下文，例如“一”（“a”，“an”）或“所述”（“the”）的術語可以被理解為傳達單數使用或傳達複數使用。此外，術語“基於”可以被理解為未必旨在傳達因素的排它性集合，而是，可以允許存在未必明確地描述的額外因素，同樣這至少部分地取決於上下文。
應當容易理解，本發明內容中的“在……上”、“在……上方”和“之上”的含義應當以最廣泛的方式來解釋，使得“在……上”不僅表示“直接在”某物“上”，而且包括在某物“上”且之間具有中間特徵或層的含義，以及“在……上方”或“之上”不僅表示“在”某物“上方”或“之上”，而且還可以包括“在”某物“上方”或“之上”且之間沒有中間特徵或層（即，直接在某物上）的意思。
此外，空間相關術語，例如“在……之下”、“在……下方”、“下”、“在……上方”、“上”等等可以在本文中用於簡化描述，以描述一個元件或特徵與另外一個或多個元件或一個或多個特徵的關係，如在附圖中示出的。空間相關術語旨在涵蓋除了在附圖中描繪的取向之外的元件使用或操作步驟的中的不同的取向。元件可以以另外的方式取向（旋轉90度或在其它的取向），以及本文中使用的空間相關描述符可以類似被相應地解釋。
如本文所用，術語“基底”是指向其上添加後續材料的材料。可以對基底自身進行圖案化。在基底的頂部上添加的材料可以被圖案化或可以保持不被圖案化。此外，基底可以包括寬範圍的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。或者，基底可以由例如玻璃、塑膠或藍寶石晶圓的不導電材料製成。
如本文所用，術語“層”是指包括具有厚度的區域的材料部分。層可以在下方或上方結構的整體之上延伸，或者可以具有小於下方或上方結構延伸的延伸。此外，層可以是具有小於連續結構的厚度的厚度的均勻或不均勻連續結構的區域。例如，層可以位元於在連續結構的頂表面與底表面之間或在其處的任何一對水平面之間。層可以水平地、垂直地和/或沿傾斜表面進行延伸。基底可以是層，可以包括一個或多個層和/或可以其上、其上方和/或其下方具有一個或多個層。層可以包括多個層。例如，互連層可以包括一個或多個導體和接觸層（其中形成互連線和/或垂直互連通道（VIA）接觸）和一個或多個介電層。
如本文所用，術語“標稱/標稱地”是指標對組件或製程操作步驟的特性或參數的、在生產或製程的設計階段期間設置的期望或目標值，以及高於和/或低於期望值的值的範圍。值的範圍可能是由於製造製程或容限中的輕微變化。如本文所用，術語“大約”指示給定量的值，該值可以基於與主題半導體元件相關聯的特定技術節點進行變化。基於該特定技術節點，術語“大約”可以指示給定量的值，其在值的例如10-30%之內變化（例如，值的±10%、±20%或±30%）。
如本文所用，術語“立體記憶體元件”是指在橫向地取向的基底上具有垂直地取向的儲存單元電晶體串（本文稱為“儲存串”，例如NAND儲存串）的半導體元件，使得儲存串在相對於基底的垂直方向上延伸。如本文所用，術語“垂直/垂直地”意指標稱地垂直於基底的橫向表面。
如本文所使用的，術語“立體（3D）NAND儲存串”是指在橫向取向的基底上的垂直取向的串聯連接的儲存單元電晶體串，以使得儲存串在相對於基底的垂直方向上延伸。如文中使用的，術語“垂直/垂直地”是指在標稱上垂直於基底的橫向表面。
下文的公開內容提供了用於實施所提供的主題的不同特徵的很多不同實施例或示例。下文描述了部件和佈置的具體示例以簡化本發明。當然，這些只是示例，並非意在構成限制。例如，下文的描述當中出現的在第二特徵上或之上形成第一特徵可以包括所述第一特徵和第二特徵是所形成的可以直接接觸的特徵的實施例，並且還可以包括可以在所述第一特徵和第二特徵之間形成額外的特徵進而使得所述第一特徵和第二特徵可以不直接接觸的實施例。此外，本發明可以在各個示例中重複使用作為附圖標記的數位和/或字母。這種重複的目的是為了簡化和清楚的目的，並且本身不指示所討論的在各種實施例和/或配置之間的關係。
此外，文中為了便於說明可以採用空間相對術語，例如，“下面”、“以下”、“下方”、“以上”、“上方”等，以描述一個元件或特徵與其他元件或特徵的如圖所示的關係。空間相對術語意在包含除了附圖所示的取向之外的處於使用或操作步驟中的元件的不同取向。所述裝置可以具有其他取向（旋轉90度或者處於其他取向上），並照樣相應地解釋文中採用的空間相對描述詞。
在一些半導體元件，例如NAND快閃記憶體元件中，在週邊電路中形成片上電容器(On-chip capacitor)。由於電容器是週邊電路中最龐大的元件，所以片上電容器的常規設計限制了週邊電路的裸晶（die）面積的收縮以及金屬佈線的靈活性。具體地講，對於在其中堆疊了多個晶片的一些立體半導體元件而言，即使一個晶片上大面積的片上電容器，也可能限制整個元件大小的縮減。
根據本發明內容的各個實施例，提供了立體半導體元件中的片上電容器結構的各種新穎設計。透過利用具有大厚度的層間介電層（ILD）作為電容器介電，電容器結構可以垂直地延伸，以降低其平面大小。在本發明的其中一些實施例中，在其上形成層間介電層（ILD）的半導體層（例如，減薄的基底）和貫穿其的介電切口還被用作電容器結構的其中一部分，以進一步增加電容密度。在本發明的其中一些實施例中，作為後側互連結構的其中一部分的另一層間介電層（ILD）還被積集到減薄的基底的相對側上的片上電容器結構中。可以在3D NAND快閃記憶體元件的儲存陣列晶片中使用片上電容器結構，儲存陣列晶片已經具有了儲存堆疊體外部的厚層間介電層（ILD），並且其厚度隨著儲存堆疊體級別增加而連續增加。因此，可以在不增加平面裸晶大小的情況下增加片上電容器結構的電容密度，以及還可以簡化半導體元件的金屬佈線。
圖1根據本發明內容一些實施例示出了具有片上電容器的示例性立體記憶體元件100的截面的側視圖。立體記憶體元件100可以是本文所公開的具有片上電容器的半導體元件的一個示例。在本發明的其中一些實施例中，立體記憶體元件100是鍵合晶片，包括第一半導體結構102和在第一半導體結構102之上堆疊的第二半導體結構104。根據一些實施例，第一半導體結構102和第二半導體結構104在其間的鍵合介面106處接合。如圖1所示，第一半導體結構102可以包括基底101，其可以包括矽（例如，單晶矽、c-Si）、矽鍺（SiGe）、砷化鎵（GaAs）、鍺（Ge）、絕緣體上矽（SOI）或任何其它合適的材料。
立體記憶體元件100的第一半導體結構102可以包括基底101上的週邊電路108。要注意的是，圖1中包括了x、y和z軸以示出立體記憶體元件100中元件的空間關係。基底101包括兩個在x-y平面中橫向地延伸的橫向表面：晶圓前側的前表面以及與晶圓前側相對的後側的後表面。x和y方向是晶圓平面中的兩個正交方向：x方向是字元線方向，y方向是位元線方向。z軸垂直於x和y軸兩者。如本文所用，當基底在z方向上被定位在半導體元件的最低平面中時，半導體元件（例如，立體記憶體元件100）的一個元件（例如，層或元件）在另一個元件（例如，層或元件）“上”、“上方”還是“下方”，是在z方向（垂直於x-y平面的垂直方向）上相對於半導體元件的基底（例如，基底101）來確定的。遍及本發明內容應用相同的表示來描述空間關係。
在本發明的其中一些實施例中，週邊電路108被配置為控制和感測立體記憶體元件100。週邊電路108可以是用於促進立體記憶體元件100操作步驟的任何合適的數位、類比和/或混合信號控制和感測電路，包括但不限於頁面緩衝器、解碼器（例如，行解碼器和列解碼器）、感測放大器、驅動器（例如，字元線驅動器）、電荷泵、電流或電壓參考、或電路的任何主動或被動元件（例如，電晶體、二極體、電阻器或電容器）。週邊電路108可以包括形成於基底101“上”的電晶體，其中電晶體的整體或部分形成於基底101中（例如，在基底101的頂表面下方）和/或直接地形成於基底101上。隔離區（例如，淺溝槽隔離(STI））和摻雜區（例如，電晶體的源極區和汲極區）還可以形成於基底101中。根據一些實施例，電晶體是利用改進的邏輯製程的高速元件（例如，90 奈米、65 奈米、45 奈米、32 奈米、28 奈米、20 奈米、16 奈米、14 奈米、10 奈米、7 奈米、5 奈米、3 奈米、2 奈米等技術節點）。要理解的是，在本發明的其中一些實施例中，週邊電路108還可以包括與改進的邏輯製程相容的任何其它電路，包括邏輯電路，例如處理器和可程式設計邏輯元件(PLD)或記憶體電路，例如靜態隨機存取記憶體(SRAM)。例如，第一半導體結構102的元件可以使用互補金屬氧化物半導體（CMOS）相容製程來形成，以及因此在本文中可以稱為“CMOS晶片”。
在本發明的其中一些實施例中，立體記憶體元件100的第一半導體結構102還包括週邊電路108上方的互連層（未示出），以往返週邊電路108傳輸電信號。互連層可以包括多個互連（本文還稱為“接觸”），包括橫向互連線和垂直互連通道（VIA）接觸。如本文所用，術語“互連”可以廣泛地包括任何合適類型的互連，例如中端工序(中段（MEOL）)互連和後端工序(後段（BEOL）)互連。互連層還可以包括一個或多個層間介電(ILD)層（還稱為“金屬間介電(IMD)層”），其中可以形成互連線和垂直互連通道（VIA）接觸。就是說，互連層可以包括多個層間介電層（ILD）中的互連線和垂直互連通道（VIA）接觸。互連層中的互連線和垂直互連通道（VIA）接觸可以包括導電材料，包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、矽化物或其任意組合。互連層中的層間介電層（ILD）可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數（低k）介電或其任意組合。
如圖1所示，立體記憶體元件100的第一半導體結構102還可以包括處於鍵合介面106處並在互連層和週邊電路108上方的鍵合層110。鍵合層110可以包括多個鍵合接觸111以及對鍵合接觸111進行電性隔離的介電層。鍵合接觸111可以包括導體材料，包括但不限於W、Co、Cu、Al、矽化物或其任意組合。可以利用介電形成鍵合層110的剩餘區域，包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電或其任意組合。鍵合層110中的鍵合接觸111和周圍介電可以用於混合鍵合。
類似地，如圖1所示，立體記憶體元件100的第二半導體結構104還可以包括在鍵合介面106處且在第一半導體結構102的鍵合層110上方的鍵合層112。鍵合層112可以包括多個鍵合接觸113以及對鍵合接觸113進行電性隔離的介電層。鍵合接觸113可以包括導體材料，包括但不限於W、Co、Cu、Al、矽化物或其任意組合。可以利用介電形成鍵合層112的剩餘區域，包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電或其任意組合。鍵合層112中的鍵合接觸113和周圍介電可以用於混合鍵合。根據一些實施例，鍵合接觸113在鍵合介面106處與鍵合接觸111接觸。
如下文詳細所述，可以在鍵合介面106處以面對面方式在第一半導體結構102的頂部上對第二半導體結構104進行鍵合。在本發明的其中一些實施例中，作為混合鍵合（還稱為“金屬/介電混合鍵合”）的結構，鍵合介面106被佈置於鍵合層110與112之間，這是直接鍵合技術（例如，不使用例如焊料或黏合劑的中間層而在表面之間形成鍵合）並且可以同時地獲得金屬-金屬鍵合和介電-介電鍵合。在本發明的其中一些實施例中，鍵合介面106是鍵合層112和鍵合層110交匯並且鍵合的地方。在實踐中，鍵合介面106可以是具有某個厚度的層，包括第一半導體結構102的鍵合層110的頂表面和第二半導體結構104的鍵合層112的底表面。
在本發明的其中一些實施例中，立體記憶體元件100的第二半導體結構104還包括鍵合層112上方的互連層（未示出）以傳輸電信號。互連層可以包括多個互連，例如中段（MEOL）互連和後段（BEOL）互連。互連層還可以包括一個或多個層間介電層（ILD），其中可以形成互連線和垂直互連通道（VIA）接觸。互連層中的互連線和垂直互連通道（VIA）接觸可以包括導電材料，包括但不限於W、Co、Cu、Al、矽化物或其任意組合。互連層中的層間介電層（ILD）可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電或其任意組合。
在本發明的其中一些實施例中，立體記憶體元件100是NAND快閃記憶體元件，其中以NAND儲存串的陣列的形式提供儲存單元。如圖1所示，立體記憶體元件100的第二半導體結構104可以包括充當NAND儲存串的陣列的通道結構124的陣列。例如，第二半導體結構104在本文中可以被稱為“儲存陣列晶片”。如圖1所示，各個通道結構124可以貫穿均包括導電層116和介電層118的多個對進行垂直延伸。交錯的導電層116和介電層118是儲存堆疊體114的其中一部分。儲存堆疊體114中的導電層116和介電層118的對數（例如，32、64、96、128、160、192、224、256或更多）確定立體記憶體元件100中的儲存單元的數量。要理解的是，在本發明的其中一些實施例中，儲存堆疊體114可以具有多堆疊架構（未示出），其包括相互堆疊的多個儲存堆疊。各個儲存堆疊中的導電層116和介電層118的對數可以相同或不同。
儲存堆疊體114可以包括多個交錯的導電層116和介電層118。儲存堆疊體114中的導電層116和介電層118可以沿垂直方向進行交替。換言之，除了儲存堆疊體114的頂部或底部的層之外，各個導電層116可以由兩側上的兩個介電層118鄰接，以及各個介電層118可以由兩側上的兩個導電層116鄰接。導電層116可以包括導電材料，包括但不限於W、Co、Cu、Al、多晶矽、摻雜矽、矽化物或其任意組合。各個導電層116可以包括被黏合劑層和閘極介電層圍繞的閘電極（閘極線）。導電層116的閘電極可以橫向地延伸為字元線，在儲存堆疊體114的一個或多個階梯結構處結束。介電層118可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽或其任意組合。
如圖1所示，立體記憶體元件100的第二半導體結構104還可以包括儲存堆疊體114上方的第一半導體層120以及第一半導體層120上方並與其接觸的第二半導體層122。在本發明的其中一些實施例中，第一和第二半導體層120和122中的每一者是N型摻雜半導體層，例如，摻有例如磷（P）或砷（As）的N型摻雜劑的矽層。在本發明的其中一些實施例中，可以透過薄膜沉積和/或磊晶生長來在基底上方形成第一半導體層120。另一方面，第二半導體層122可以是減薄的基底，例如，包括單晶矽。
在本發明的其中一些實施例中，各個通道結構124包括利用半導體層（例如，作為半導體通道128）和複合介電層（例如，作為儲存膜126）填充的通道孔。在本發明的其中一些實施例中，半導體通道128包括矽，例如非晶矽、多晶矽或單晶矽。在本發明的其中一些實施例中，儲存膜126是包括穿隧層、儲存層（還稱為“電荷捕獲層”）和阻擋層的複合層。通道結構124的剩餘空間可以利用包括例如氧化矽的介電材料的帽蓋層和/或空氣隙來部分或完全地填充。通道結構124可以具有圓柱形狀（例如，柱形）。根據一些實施例，儲存膜126的帽蓋層、半導體通道128、穿隧層、儲存層和阻擋層按照這種次序從中心向柱的外表面沿徑向排列。穿隧層可以包括氧化矽、氮氧化矽或其任意組合。儲存層可以包括氮化矽、氮氧化矽、矽或其任意組合。阻擋層可以包括氧化矽、氮氧化矽、高k介電或其任意組合。在一個示例中，儲存膜126可以包括氧化矽/氮氧化矽/氧化矽(ONO)的複合層。
在本發明的其中一些實施例中，通道結構124還包括通道結構124的底部部分（例如，下端處）中的通道插塞129。如本文所使用的，在基底101被定位在立體記憶體元件100的最下平面中時，元件（例如，通道結構124）的“上端”是在z方向上更遠離基底101的末端，以及元件（例如，通道結構124）的“下端”是在z方向上更接近基底101的末端。通道插塞129可以包括半導體材料（例如，多晶矽）。在本發明的其中一些實施例中，通道插塞129充當NAND儲存串的汲極。
如圖1所示，各個通道結構124可以貫穿儲存堆疊體114的交錯的導電層116和介電層118以及第一半導體層120垂直地進行延伸。在本發明的其中一些實施例中，第一半導體層120圍繞通道結構124的其中一部分並且與包括多晶矽的半導體通道128接觸。就是說，根據一些實施例，儲存膜126在通道結構124緊靠第一半導體層120的其中一部分處斷開，露出半導體通道128，以與周圍的第一半導體層120接觸。在本發明的其中一些實施例中，各個通道結構124可以進一步垂直地延伸到第二半導體層122，例如減薄的基底中。就是說，各個通道結構124貫穿儲存堆疊體114垂直地進行延伸。根據一些實施例，如圖1所示，通道結構124的頂部部分（例如，上端）在第二半導體層122中。
如圖1所示，立體記憶體元件100的第二半導體結構104還可以包括絕緣結構130，各個絕緣結構130貫穿儲存堆疊體114的交錯的導電層116和介電層118垂直地進行延伸。各個絕緣結構130還可以橫向地延伸以將通道結構124分隔成多個塊。也就是說，可以透過絕緣結構130來將儲存堆疊體114劃分成多個儲存塊，以便可以將通道結構124的陣列分隔成各個儲存塊。在本發明的其中一些實施例中，各個絕緣結構130包括利用一種或多種介電材料填充的開口（例如，縫隙），介電材料包括但不限於氧化矽、氮化矽、氮氧化矽或其任意組合。在一個示例中，可以利用氧化矽填充各個絕緣結構130。
立體記憶體元件100可以包括在儲存堆疊體114上方、並與第二半導體層122接觸的後側源極接觸132，如圖1所示。源極接觸132和儲存堆疊體114（以及貫穿其的絕緣結構130）可以被佈置於第二半導體層122（例如，減薄的基底）的相對側，以及因此被視為“後側”源極接觸。在本發明的其中一些實施例中，源極接觸132透過第二半導體層122電性連接到通道結構124的第一半導體層120和半導體通道128。在第二半導體層122包括N阱的一些實施例中，源極接觸132在本文中還被稱為“N阱拾取”（“N-well pick up”）。源極接觸132可以包括任何合適類型的接觸。在本發明的其中一些實施例中，源極接觸132包括垂直互連通道（VIA）接觸。在本發明的其中一些實施例中，源極接觸132包括橫向地延伸的壁形接觸。源極接觸132可以包括被黏合劑層（例如，氮化鈦(TiN)）圍繞的一個或多個導電層，例如金屬層（例如，W、Co、Cu或Al）或矽化物層。
如圖1所示，立體記憶體元件100還可以包括在源極接觸132上方、並與其接觸的後段（BEOL）互連層133，以用於襯墊輸出（pad-out），例如，在立體記憶體元件100與外部電路之間傳輸電信號。在本發明的其中一些實施例中，互連層133包括第二半導體層122上的層間介電層（ILD）134以及層間介電層（ILD）134上的重新分佈層136。根據一些實施例，源極接觸132的上端與層間介電層（ILD）134的頂表面和重新分佈層136的底表面平齊，以及源極接觸132貫穿層間介電層（ILD）134垂直地進行延伸，以與第二半導體層122接觸。互連層133中的層間介電層（ILD）134可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電或其任意組合。要理解的是，在一些示例中，層間介電層（ILD）134可以包括多個子層，例如一個或多個氧化矽層和一個或多個氮化矽層。互連層133中的重新分佈層136可以包括導電材料，包括但不限於W、Co、Cu、Al、矽化物或其任意組合。在一個示例中，重新分佈層136包括Al。在本發明的其中一些實施例中，互連層133還包括鈍化層138作為最外層，以用於立體記憶體元件100的鈍化和保護。重新分佈層136的其中一部分可以從鈍化層138露出，作為接觸襯墊140。就是說，立體記憶體元件100的互連層133還可以包括接觸襯墊140，以用於進行引線鍵合和/或與仲介層（interposer）鍵合。
在本發明的其中一些實施例中，立體記憶體元件100的第二半導體結構104還包括貫穿第二半導體層122的接觸142和接觸144。根據一些實施例，第二半導體層122可以是減薄的基底，接觸142和接觸144是貫穿基底接觸（TSC）。在本發明的其中一些實施例中，接觸142貫穿第二半導體層122和層間介電層（ILD）134進行延伸以與重新分佈層136接觸，使得第一半導體層120透過第二半導體層122、源極接觸132和互連層133的重新分佈層136來電性連接到接觸142。在本發明的其中一些實施例中，接觸144貫穿第二半導體層122和層間介電層（ILD）134進行延伸以與接觸襯墊140接觸。接觸142和接觸144均可以包括被黏合劑層（例如，TiN）圍繞的一個或多個導電層，例如金屬層（例如，W、Co、Cu或Al）或矽化物層。在本發明的其中一些實施例中，至少接觸144還包括間隔體（例如，介電層），以將接觸144與第二半導體層122電絕緣。
在本發明的其中一些實施例中，立體記憶體元件100還包括週邊接觸146和週邊接觸148，各個週邊接觸貫穿層間介電層（ILD）154垂直地延伸到儲存堆疊體114外部的第二半導體層122（例如，P型矽基底的N阱）。層間介電層（ILD）154可以具有等於或大於儲存堆疊體114的厚度的厚度。各個週邊接觸146或週邊接觸148可以具有等於或大於儲存堆疊體114的厚度的深度，以從鍵合層112垂直地延伸到儲存堆疊體114外部的週邊區域中的第二半導體層122。在本發明的其中一些實施例中，週邊接觸146在接觸142下方並與其接觸，使得第一半導體層120透過至少第二半導體層122、源極接觸132、互連層133、接觸142和週邊接觸146來電性連接到第一半導體結構102中的週邊電路108。在本發明的其中一些實施例中，週邊接觸148在接觸144下方並與其接觸，使得第一半導體結構102中的週邊電路108電性連接到接觸襯墊140，以用於透過至少接觸144和週邊接觸148的襯墊輸出。週邊接觸146和週邊接觸148均可以包括被黏合劑層（例如，TiN）圍繞的一個或多個導電層，例如金屬層（例如，W、Co、Cu或Al）或矽化物層。
如圖1所示，立體記憶體元件100還包括各種各樣的局部接觸（還稱為“C1接觸”）作為互連結構的其中一部分，它們與儲存堆疊體114中的結構直接地接觸。在本發明的其中一些實施例中，局部接觸包括通道局部接觸150，各個通道局部接觸150在相應的通道結構124的下端的下方並與其接觸。各個通道局部接觸150可以電性連接到位元線接觸（未示出）以用於位元線扇出。在本發明的其中一些實施例中，局部接觸還包括字元線局部接觸152，各個局部接觸152在儲存堆疊體114的階梯結構處的相應的導電層116（包括字元線）的下方並與其接觸，以用於字元線扇出。例如通道局部接觸150和字元線局部接觸152的局部接觸，可以透過至少鍵合層112和鍵合層110來電性連接到第一半導體結構102的週邊電路108。例如通道局部接觸150和字元線局部接觸152的局部接觸均可以包括被黏合劑層（例如，TiN）圍繞的一個或多個導電層，例如金屬層（例如，W、Co、Cu或Al）或矽化物層。
如圖1所示，利用具有等於或大於儲存堆疊體114的厚度的層間介電層（ILD）154，立體記憶體元件100的第二半導體結構104（例如，儲存陣列晶片）可以在儲存堆疊體外部的週邊區域中包括具有相對較大電容密度和相對較小平面大小的電容器結構156。類似於層間介電層（ILD）134，層間介電層（ILD）154可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電或其任意組合。要理解的是，在一些示例中，層間介電層（ILD）154可以包括多個子層，例如一個或多個氧化矽層和一個或多個氮化矽層。為了容納儲存堆疊體114的厚度，層間介電層（ILD）154的厚度相對較大，例如，等於或大於儲存堆疊體114的厚度。層間介電層（ILD）154可以形成於第二半導體層122（例如，減薄的基底）下，因此位在第二半導體層122下方並與其接觸，如圖1所示。
根據一些實施例，電容器結構156還包括一對週邊接觸158，各個週邊接觸貫穿層間介電層（ILD）154垂直地延伸並與第二半導體層122接觸。因此，該對週邊接觸158可以充當由電容器介電分隔的電容器結構156的兩個電極，電容器介電即橫向地處於該對週邊接觸158之間的層間介電層（ILD）154的其中一部分。在本發明的其中一些實施例中，該對週邊接觸158是一對平行的壁形接觸，各個壁形接觸例如在圖1中的y方向上橫向地延伸，以進一步增加電容器電極和介電的大小和所得的電容。類似於週邊接觸146和週邊接觸148，週邊接觸158均可以包括被黏合劑層（例如，TiN）圍繞的一個或多個導電層，例如金屬層（例如，W、Co、Cu或Al）或矽化物層。
由於該對週邊接觸158可以與第二半導體層122（其可以在減薄的矽基底中被摻雜為N阱）接觸，以對該對週邊接觸158進行電分隔，所以可以形成貫穿第二半導體層122垂直地延伸的介電切口160，以將第二半導體層122分隔成相互絕緣的半導體塊。介電切口160可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電或其任意組合。在本發明的其中一些實施例中，介電切口160在例如在圖1中的y方向上橫向地延伸，以切斷第二半導體層122。結果，如圖1所示，電容器結構156還可以包括分別與該對週邊接觸158接觸的第二半導體層122的一對半導體塊，以及橫向地位於第二半導體層122的該對半導體塊之間的介電切口160。也就是說，第二半導體層122的該對半導體塊還可以充當由電容器的介電（即，介電切口160）分隔的電容器結構156的兩個電極。因此，電容器結構156可以包括兩個並聯的電容器：由該對週邊接觸158和其間的層間介電層（ILD）154的其中一部分形成的第一電容器，以及由第二半導體層122的該對半導體塊和其間的介電切口160形成的第二電容器。儘管圖1中未示出，但如下文詳細所述，在一些示例中，層間介電層（ILD）134和貫穿其的接觸（例如，在與源極接觸132和/或TSC接觸142和接觸144相同的製程中形成的接觸）可以被配置成還形成另一電容器作為電容器結構156的其中一部分。
在本發明的其中一些實施例中，立體記憶體元件100的第一半導體結構102（例如，CMOS晶片）在其中不具有片上電容器結構，以降低第一半導體結構102的裸晶（die）大小。相反，立體記憶體元件100的第二半導體結構104（例如，儲存陣列晶片）可以具有透過互連層和鍵合層110和鍵合層112電性連接到第一半導體結構102的週邊電路108的多個電容器結構156，以滿足立體記憶體元件100的週邊電路108中對電容器的需求。因為儲存陣列晶片中天然較厚的層間介電層（ILD）154，透過垂直地延伸電容器電極可以增加電容器結構156的電容密度，而無需增加電容器結構156的平面面積，由此降低了鍵合的立體記憶體元件100的總體裸晶（die）大小。
圖2根據本發明內容一些實施例示出了具有片上電容器的示例性立體記憶體元件200的平面圖。立體記憶體元件200可以是圖1中的立體記憶體元件100的一個示例，以及圖2A可以根據一些實施例示出立體記憶體元件100的後側的平面圖。如圖2所示，立體記憶體元件200可以包括與圖1中的立體記憶體元件100中的第二半導體結構104相對應的儲存陣列晶片，其具有核心陣列區域202，其中形成儲存堆疊體和通道結構，例如，對應於儲存堆疊體114和通道結構124。立體記憶體元件200的儲存陣列晶片還可以包括核心陣列區域202外部的一個或多個週邊區域204，其中形成儲存堆疊體。根據一些實施例，週邊區域204處於立體記憶體元件200的邊緣處。在本發明的其中一些實施例中，接觸襯墊206形成於週邊區域204中，對應於接觸襯墊140。本文所公開的片上電容器結構（例如，圖1中的電容器結構156）可以形成於週邊區域204的沒有接觸襯墊206的剩餘區域中，如此不需要來自立體記憶體元件200的儲存陣列晶片的額外空間。由於片上電容器結構在核心陣列區域202外部的週邊區域204中的平面佈置以及片上電容器結構所降低的平面大小，還可以簡化立體記憶體元件200的金屬佈線。
要理解的是，儘管在圖1的立體記憶體元件100中示出了電容器結構156，但本文所公開的片上電容器結構可以形成於任何其它合適的半導體元件中，例如在減薄的基底上具有相對較厚層間介電層（ILD）的立體半導體元件。還要理解，在其中形成本文所公開的電容器結構156或任何其它片上電容器結構的立體記憶體元件不限於圖1中的立體記憶體元件的示例，以及可以具有任何合適的架構，該架構包括儲存堆疊體以及儲存堆疊體外部並且具有等於或大於儲存堆疊體厚度的厚度的層間介電層（ILD）。還要理解的是，本文所公開的片上電容器結構（例如圖1中的電容器結構156）可以在半導體元件中為任何合適的功能服務，例如用於將電路的一個部分與另一個部分解耦（例如，以繞過電源或電路的其它高阻抗元件，以保持電壓穩定）的解耦電容器（還稱為旁路電容器）、用於阻擋傳輸線上的DC信號的耦合電容器、電子濾波器中的濾波電容器等。
圖3根據本發明內容一些實施例示出了在立體半導體元件中具有並聯電容器的片上電容器結構300的示意圖。如圖3所示，例如立體半導體元件100的立體半導體元件可以包括第一層間介電層（ILD）302、半導體層304和第二層間介電層（ILD）306的堆疊體。第一層間介電層302和第二層間介電層（ILD）306可以被佈置於半導體層304（例如，減薄的基底）的相對側上，例如，層間介電層（ILD）154和層間介電層134被佈置於圖1中的第二半導體層122的前側和後側上。在本發明的其中一些實施例中，第一層間介電層（ILD）302的厚度大於第二層間介電層（ILD）306的厚度。電容器結構300可以包括基於第一層間介電層（ILD）302形成的第一電容器C1 。電容器結構300還可以包括基於半導體層304形成的第二電容器C2 和/或基於第二層間介電層（ILD）306形成的第三電容器C3 。根據一些實施例，第一電容器C1 與第二和第三電容器C2 和C3 中的至少一個電容器是並聯的，使得電容器結構300的總電容是第一電容器C1 的電容與第二和第三電容器C2 和C3 中的至少一個電容器的電容相加。在本發明的其中一些實施例中，電容器結構300是電性連接到立體半導體元件的電源線和接地的解耦電容器。下文的圖4A、4B、5A、5B、6A、6B、7A和7B詳細示出了用於實現電容器結構300的設計的各個非限制性示例。
圖4A和4B根據本發明內容一些實施例分別示出了具有片上電容器的示例性立體半導體元件400的截面的平面圖和側視圖。立體半導體元件400可以包括半導體層408和與半導體層408的第一側接觸的第一層間介電層（ILD）402。在本發明的其中一些實施例中，半導體層408是減薄的基底，例如減薄的矽基底，以及第一層間介電層（ILD）402形成於減薄的基底的前側上。如圖4B所示，將立體半導體元件400（例如立體記憶體元件100中的第一半導體結構102（儲存陣列晶片））上下翻轉（即，減薄的基底的前側向下），以將其堆疊在另一半導體結構（未示出）上，使得第一層間介電層（ILD）402在半導體層408下方並與其接觸。要理解的是，如果反轉立體半導體元件400的前側和後側，則立體半導體元件400中的元件（例如半導體層408和第一層間介電層（ILD）402）的相對位置可以相應地改變。
第一層間介電層（ILD）402可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電或其任意組合。在本發明的其中一些實施例中，第一層間介電層（ILD）402包括氧化矽，以及半導體層408包括矽。要理解的是，在一些示例中，第一層間介電層（ILD）402可以包括多個子層，例如一個或多個氧化矽層和一個或多個氮化矽層。與立體半導體元件400中的其它層間介電層（ILD）相比，第一層間介電層（ILD）402可以具有相對較大的厚度。在其中立體半導體元件400是儲存陣列晶片（例如，圖1中的第一半導體結構102）的一些實施例中，立體半導體元件400還包括與第一層間介電層（ILD）402在半導體層408的相同側、並且與第一層間介電層（ILD）402基本共面的儲存堆疊體（例如，圖1中的儲存堆疊體114，圖4A和4B中未示出），使得層間介電層（ILD）402的厚度等於或大於儲存堆疊體的厚度。立體半導體元件400還可以包括通道結構（例如，圖1中的通道結構124，圖4A和4B中未示出），各個通道結構貫穿儲存堆疊體垂直地延伸並且與半導體層408接觸。
立體半導體元件400還包括多個第一接觸404，各個第一接觸貫穿第一層間介電層（ILD）402垂直地延伸並且與半導體層408的前側接觸。第一接觸404可以形成於儲存堆疊體外部的週邊區域中，例如圖2中的週邊區域204中。在本發明的其中一些實施例中，第一接觸404的深度標稱地與第一層間介電層（ILD）402的厚度相同。各個第一接觸404可以包括被黏合劑/勢壘層（例如，TiN）圍繞的一個或多個導電層，例如金屬層（例如，W、Co、Cu或Al）或矽化物層。如圖1所示，在本發明的其中一些實施例中，第一接觸404可以包括橫向地延伸（例如，在圖4A的y方向上或在其它示例中的x方向上）的平行壁形接觸。
在本發明的其中一些實施例中，立體半導體元件400還包括多個介電切口410，各個介電切口貫穿半導體層408垂直地延伸，以將半導體層408分隔成多個半導體塊412。各個介電介面410可以是利用介電材料填充的開口（例如，溝槽），所述介電材料包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電或其任意組合。在本發明的其中一些實施例中，介電切口410包括氧化矽。如圖4A和4B中所示，介電切口410可以包括平行的壁形介電切口，各個壁形介電切口貫穿半導體層408垂直地延伸並且橫向地延伸（例如，在圖4A中的y方向上或在其它示例中的x方向上），以形成橫向地交錯的介電切口410和半導體塊412。在本發明的其中一些實施例中，介電切口410的厚度標稱地與半導體層408和半導體塊412的厚度相同。在本發明的其中一些實施例中，介電切口410的橫向尺寸（例如，圖4A中y方向上的長度）標稱地與半導體層408的橫向尺寸（例如，圖4A中y方向上的長度）相同，以將半導體層408切割成分別的半導體塊412，使得半導體塊412透過介電切口410相互電絕緣。在本發明的其中一些實施例中，介電切口410和第一接觸404在平面圖中相互平行，如圖4A所示。根據一些實施例，各個半導體塊412是半導體層408的其中一部分，以及因此具有半導體層408的相同的材料，例如矽。
根據一些實施例，如圖1所示，第一接觸404分別在半導體塊412下方並且與其接觸。就是說，各個第一接觸404可以與半導體塊412中的一者接觸並且與其電性連接。在本發明的其中一些實施例中，立體半導體元件400還包括與第一接觸404接觸、並且與其電性連接的互連層406，例如中段（MEOL）互連層和/或後段（BEOL）互連層。在本發明的其中一些實施例中，立體半導體元件400還包括與半導體層408的第二側（例如，後側）接觸的第二層間介電層（ILD）414。也就是說，第一層間介電層402和第二層間介電層414可以形成於半導體層408（例如，減薄的基底）的相對側上。第二層間介電層（ILD）414可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電或其任意組合。在本發明的其中一些實施例中，第二層間介電層（ILD）414包括氧化矽。要理解的是，在一些示例中，第二層間介電層（ILD）414可以包括多個子層，例如一個或多個氧化矽層和一個或多個氮化矽層。在本發明的其中一些實施例中，第一層間介電層（ILD）402的厚度大於第二層間介電層（ILD）414的厚度。
如圖4A和4B中所示，多個電容器結構420可以基於上述元件形成於立體半導體元件400中。在本發明的其中一些實施例中，一對相鄰的第一接觸404、橫向地位於一對相鄰的第一接觸404之間的第一層間介電層（ILD）402的其中一部分被配置為形成對應於圖3中的C1 的第一電容器；與一對相鄰的第一接觸404接觸的一對相鄰的半導體塊412、以及橫向地位於一對相鄰的半導體塊412之間的介電切口410被配置為形成對應於圖3中的C2 的第二電容器。在本發明的其中一些實施例中，第一和第二電容器是並聯的。換言之，一對相鄰的第一接觸404、橫向地位於一對相鄰的第一接觸404之間的第一層間介電層（ILD）402的其中一部分、與一對相鄰的第一接觸404接觸的一對相鄰的半導體塊412，以及橫向地位於一對相鄰的半導體塊412之間的介電切口410被配置為形成包括並聯的第一和第二電容器的電容器結構420。可以透過互連層406向各個電容器結構420的電容器電極（例如，該對第一接觸404和該對半導體塊412）施加電壓，以及電荷可以被儲存於電容器的介電層（例如，分別橫向地位於該對第一接觸404和該對半導體塊412之間的第一層間介電層（ILD）402和介電切口410的其中一部分）中。電容器結構420的電容可以透過各種因素確定，包括但不限於第一接觸404、介電切口410和半導體塊412的尺寸以及第一層間介電層（ILD）402和介電切口410的材料。
圖5A和5B根據本發明內容一些實施例分別示出了具有片上電容器的另一示例性立體半導體元件500的截面的平面圖和側視圖。立體半導體元件500可以包括半導體層508以及與半導體層508的第一側接觸的第一層間介電層（ILD）502。在本發明的其中一些實施例中，半導體層508是減薄的基底，例如減薄的矽基底，以及第一層間介電層（ILD）502形成於減薄的基底的前側上。如圖5B所示，將立體半導體元件500（例如立體記憶體元件100中的第一半導體結構102（儲存陣列晶片））上下翻轉（即，減薄的基底的前側向下），以將其堆疊在另一半導體結構（未示出）上，使得第一層間介電層（ILD）502在半導體層508下方並且與其接觸。要理解的是，如果反轉立體半導體元件500的前側和後側，則立體半導體元件500中的元件（例如半導體層508和第一層間介電層（ILD）502）的相對位置可以相應地改變。
第一層間介電層（ILD）502可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電或其任意組合。在本發明的其中一些實施例中，第一層間介電層（ILD）502包括氧化矽，以及半導體層508包括矽。要理解的是，在一些示例中，層間介電層（ILD）502可以包括多個子層，例如一個或多個氧化矽層和一個或多個氮化矽層。與立體半導體元件500中的其它層間介電層（ILD）相比，層間介電層（ILD）502可以具有相對較大的厚度。在其中立體半導體元件500是儲存陣列晶片（例如，圖1中的第一半導體結構102）的一些實施例中，立體半導體元件500還包括與第一層間介電層（ILD）502在半導體層508的相同側、並且與第一層間介電層（ILD）502基本共面的儲存堆疊體（例如，圖1中的儲存堆疊體114，圖5A和5B中未示出），使得層間介電層（ILD）502的厚度等於或大於儲存堆疊體的厚度。立體半導體元件500還可以包括通道結構（例如，圖1中的通道結構124，圖5A和5B中未示出），各個通道結構貫穿儲存堆疊體垂直地延伸並且與半導體層508接觸。
立體半導體元件500還包括多個第一接觸504，各個第一接觸貫穿第一層間介電層（ILD）502垂直地延伸並且與半導體層508的前側接觸。第一接觸504可以形成於儲存堆疊體外部的週邊區域中，例如圖2中的週邊區域204中。在本發明的其中一些實施例中，第一接觸504的深度標稱地與第一層間介電層（ILD）502的厚度相同。各個第一接觸504可以包括被黏合劑/勢壘層（例如，TiN）圍繞的一個或多個導電層，例如金屬層（例如，W、Co、Cu或Al）或矽化物層。如圖5A所示，在本發明的其中一些實施例中，第一接觸504可以包括橫向地延伸（例如，在圖5A的y方向上或在其它示例中的x方向上）的平行壁形接觸。
在本發明的其中一些實施例中，立體半導體元件500還包括多個介電切口510，各個介電切口貫穿半導體層508垂直地延伸，以將半導體層508分隔成多個半導體塊512。各個介電介面510可以是利用介電材料填充開口（例如，溝槽），所述介電材料包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電或其任意組合。在本發明的其中一些實施例中，介電切口510包括氧化矽。如圖5A和5B中所示，介電切口510可以包括平行的壁形介電切口，各個壁形介電切口貫穿半導體層508垂直地延伸並且橫向地延伸（例如，在圖5A中的y方向上或在其它示例中的x方向上），以形成橫向地交錯的介電切口510和半導體塊512。在本發明的其中一些實施例中，介電切口510的厚度標稱地與半導體層508和半導體塊512的厚度相同。在本發明的其中一些實施例中，介電切口510的橫向尺寸（例如，圖5A中y方向上的長度）標稱地與半導體層508的橫向尺寸（例如，圖5A中y方向上的長度）相同，以將半導體層508切割成分別的半導體塊512，使得半導體塊512透過介電切口510相互電絕緣。在本發明的其中一些實施例中，介電切口510和第一接觸504在平面圖中相互平行，如圖5A所示。根據一些實施例，各個半導體塊512是半導體層508的其中一部分，以及因此具有半導體層508的相同的材料，例如矽。
根據一些實施例，如圖5B所示，第一接觸504分別在半導體塊512下方並且與其接觸。就是說，各個第一接觸504都可以與半導體塊512中的其中一者接觸並且與其電性連接。在本發明的其中一些實施例中，立體半導體元件500還包括與第一接觸504接觸並且與其電性連接的互連層506，例如中段（MEOL）互連層和/或後段（BEOL）互連層。
在本發明的其中一些實施例中，立體半導體元件500還包括與半導體層508的第二側（例如，後側）接觸的第二層間介電層（ILD）514。就是說，第一層間介電層502和第二層間介電層514可以形成於半導體層508（例如，減薄的基底）的相對側上。第二層間介電層（ILD）514可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電或其任意組合。在本發明的其中一些實施例中，第二層間介電層（ILD）514包括氧化矽。要理解的是，在一些示例中，第二層間介電層（ILD）514可以包括多個子層，例如一個或多個氧化矽層和一個或多個氮化矽層。在本發明的其中一些實施例中，第一層間介電層（ILD）502的厚度大於第二層間介電層（ILD）514的厚度。
與立體半導體元件400不同，根據一些實施例，立體半導體元件500還包括多個第二接觸516，各個第二接觸貫穿第二層間介電層（ILD）514垂直地延伸並且與半導體層508的半導體塊512中的一者接觸。各個半導體塊512可以在一個或多個第二接觸516下方並且與其接觸。根據一些實施例，如圖5A所示，第二接觸516包括多個垂直互連通道（VIA）接觸，這與壁形接觸不同。例如，第二接觸516可以排列在平面圖中與第一接觸504和半導體塊512對齊的行或列中，如圖5A所示。要理解的是，在一些示例中，第二接觸516也可以是壁形接觸，像第一接觸504一樣。如圖5B所示，第二接觸516的深度可以標稱地與第二層間介電層（ILD）514的厚度相同。各個第二接觸516可以包括被黏合劑/勢壘層（例如，TiN）圍繞的一個或多個導電層，例如金屬層（例如，W、Co、Cu或Al）或矽化物層。
如圖5A和5B中所示，多個電容器結構520可以基於上述元件形成於立體半導體元件500中。在本發明的其中一些實施例中，一對相鄰的第一接觸504、橫向地位於一對相鄰的第一接觸504之間的第一層間介電層（ILD）502的其中一部分被配置為形成對應於圖3中的C1 的第一電容器；與一對相鄰的第一接觸504接觸的一對相鄰的半導體塊512、以及橫向地位於一對相鄰的半導體塊512之間的介電切口510被配置為形成對應於圖3中的C2 的第二電容器；與一對相鄰的半導體塊512接觸的第二接觸516（例如，圖5A中的一對平行的垂直互連通道（VIA）接觸組）以及第二接觸516之間的第二層間介電層（ILD）514的其中一部分被配置為形成對應於圖3中的C3 的第三電容器。在本發明的其中一些實施例中，第一、第二和第三電容器是並聯的。換言之，一對相鄰的第一接觸504、橫向地位於一對相鄰的第一接觸504之間的第一層間介電層（ILD）502的其中一部分、與一對相鄰的第一接觸504接觸的一對相鄰的半導體塊512、橫向地位於一對相鄰的半導體塊512之間的介電切口510、與一對相鄰的半導體塊512接觸的一對相鄰的列的第二接觸516、以及橫向地位於相鄰列的第二接觸516之間的第二層間介電層（ILD）514的其中一部分被配置為形成包括並聯的第一、第二和第三電容器的電容器結構520。可以透過互連層506向各個電容器結構520的電容器電極（例如，該對第一接觸504、該對半導體塊512和該對第二接觸516的列）施加電壓，以及電荷可以被儲存於電容器介電（例如，分別橫向地位於該對第一接觸504、該對半導體塊512和該對第二接觸516的列之間的第一層間介電層（ILD）502的其中一部分、介電切口510和第二層間介電層（ILD）514的其中一部分）中。電容器結構520的電容可以透過各種因素確定，包括但不限於第一接觸504、介電切口510、半導體塊512和第二接觸516的尺寸，以及第一層間介電層（ILD）502、介電切口510和第二層間介電層（ILD）514的材料。
圖6A和6B根據本發明內容一些實施例分別示出了具有片上電容器的又一示例性立體半導體元件600的截面的平面圖和側視圖。立體半導體元件600可以包括半導體層608以及與半導體層608的第一側接觸的第一層間介電層（ILD）602。在本發明的其中一些實施例中，半導體層608是減薄的基底，例如減薄的矽基底，以及第一層間介電層（ILD）602形成於減薄的基底的前側上。如圖6B所示，將立體半導體元件600（例如立體記憶體元件100）中的第一半導體結構102（儲存陣列晶片）上下翻轉（即，減薄的基底的前側向下），以將其堆疊在另一半導體結構（未示出）上，使得第一層間介電層（ILD）602在半導體層608下方並且與其接觸。要理解的是，如果反轉立體半導體元件600的前側和後側，則立體半導體元件600中的元件（例如半導體層608和第一層間介電層（ILD）602）的相對位置可以相應地改變。
第一層間介電層（ILD）602可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電或其任意組合。在本發明的其中一些實施例中，第一層間介電層（ILD）602包括氧化矽，以及半導體層608包括矽。要理解的是，在一些示例中，層間介電層（ILD）602可以包括多個子層，例如一個或多個氧化矽層和一個或多個氮化矽層。與立體半導體元件600中的其它層間介電層（ILD）相比，層間介電層（ILD）602可以具有相對較大的厚度。在其中立體半導體元件600是儲存陣列晶片（例如，圖1中的第一半導體結構102）的一些實施例中，立體半導體元件600還包括與第一層間介電層（ILD）602在半導體層608的相同側、並且與第一層間介電層（ILD）602基本共面的儲存堆疊體（例如，圖1中的儲存堆疊體114，圖6A和6B中未示出），使得層間介電層（ILD）602的厚度等於或大於儲存堆疊體的厚度。立體半導體元件600還可以包括通道結構（例如，圖1中的通道結構124，圖6A和6B中未示出），各個通道結構貫穿儲存堆疊體垂直地延伸並且與半導體層608接觸。
立體半導體元件600還可以包括多個第一接觸604，各個第一接觸貫穿第一層間介電層（ILD）602垂直地延伸並且與半導體層508的前側接觸。第一接觸604可以形成於儲存堆疊體外部的週邊區域中，例如圖2中的週邊區域204中。在本發明的其中一些實施例中，第一接觸604的深度標稱地與第一層間介電層（ILD）602的厚度相同。各個第一接觸604可以包括被黏合劑/勢壘層（例如，TiN）圍繞的一個或多個導電層，例如金屬層（例如，W、Co、Cu或Al）或矽化物層。如圖6A所示，在本發明的其中一些實施例中，第一接觸604可以包括橫向地延伸（例如，在圖6A的y方向上或在其它示例中的x方向上）的平行壁形接觸。
在本發明的其中一些實施例中，立體半導體元件600還包括多個介電切口610，各個介電切口貫穿半導體層608垂直地延伸，以將半導體層608分隔成多個半導體塊612。各個介電介面610可以是利用介電材料填充的開口（例如，溝槽），所述介電材料包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電或其任意組合。在本發明的其中一些實施例中，介電切口610包括氧化矽。如圖6A和6B中所示，介電切口610可以包括平行的壁形介電切口，各個壁形介電切口貫穿半導體層608垂直地延伸並且橫向地延伸（例如，在圖6A中的y方向上或在其它示例中的x方向上），以形成橫向地交錯的介電切口610和半導體塊612。在本發明的其中一些實施例中，介電切口610的厚度標稱地與半導體層608和半導體塊612的厚度相同。在本發明的其中一些實施例中，介電切口610的橫向尺寸（例如，圖6A中y方向上的長度）標稱地與半導體層608的橫向尺寸（例如，圖6A中y方向上的長度）相同，以將半導體層608切割成分別的半導體塊612，使得半導體塊612透過介電切口610相互電絕緣。在本發明的其中一些實施例中，介電切口610和第一接觸604在平面圖中相互平行，如圖6A所示。根據一些實施例，各個半導體塊612是半導體層608的其中一部分，以及因此具有半導體層608的相同的材料，例如矽。
根據一些實施例，第一接觸604分別在半導體塊612下方並且與其接觸。就是說，各個第一接觸604可以與半導體塊612中的一者接觸並且與其電性連接。在本發明的其中一些實施例中，立體半導體元件600還包括與第一接觸604接觸並且與其電性連接的互連層606，例如中段（MEOL）互連層和/或後段（BEOL）互連層。
在本發明的其中一些實施例中，立體半導體元件600還包括與半導體層608的第二側，（例如，後側）接觸的第二層間介電層（ILD）614。就是說，第一層間介電層602和第二層間介電層614可以形成於半導體層608（例如，減薄的基底）的相對側上。第二層間介電層（ILD）614可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電或其任意組合。在本發明的其中一些實施例中，第二層間介電層（ILD）614包括氧化矽。要理解的是，在一些示例中，第二層間介電層（ILD）614可以包括多個子層，例如一個或多個氧化矽層和一個或多個氮化矽層。在本發明的其中一些實施例中，第一層間介電層（ILD）602的厚度大於第二層間介電層（ILD）614的厚度。
與立體半導體元件400和立體半導體元件500不同，根據一些實施例，立體半導體元件600還包括多個第三接觸618，各個第三接觸貫穿第二層間介電層（ILD）614和半導體層608兩者垂直地延伸並且與第一接觸604中的一者接觸。各個第一接觸604可以在一個或多個第三接觸618下方並且與其接觸。根據一些實施例，如圖6A所示，第三接觸618包括多個垂直互連通道（VIA）接觸，這與壁形接觸不同。例如，第三接觸618可以排列在平面圖中與第一接觸604和半導體塊612對齊的行或列中，如圖6A所示。在本發明的其中一些實施例中，各個第一接觸604與相應的半導體塊612以及相應組的第三接觸618接觸並且與其電性連接，如圖6A所示。要理解的是，在一些示例中，第三接觸618也可以是壁形接觸，像第一接觸604一樣。如圖6B所示，第三接觸618的深度可以標稱地與第二層間介電層（ILD）614和半導體層608的總厚度相同。各個第三接觸618可以包括被黏合劑/勢壘層（例如，TiN）圍繞的一個或多個導電層，例如金屬層（例如，W、Co、Cu或Al）或矽化物層。在本發明的其中一些實施例中，圍繞各個第三接觸618形成包括介電的間隔體，以將第三接觸618與半導體層608的相應的半導體塊612電絕緣。
如圖6A和6B中所示，多個電容器結構620可以基於上述元件形成於立體半導體元件600中。在本發明的其中一些實施例中，一對相鄰的第一接觸604、以及橫向地位於一對相鄰的第一接觸604之間的第一層間介電層（ILD）602的其中一部分被配置為形成對應於圖3中的C1 的第一電容器；與一對相鄰的第一接觸604接觸的一對相鄰的半導體塊612、以及橫向地位於一對相鄰的半導體塊612之間的介電切口610被配置為形成對應於圖3中的C2 的第二電容器；與一對相鄰的第一接觸604接觸的第三接觸618（例如，圖6A中的一對平行的垂直互連通道（VIA）接觸組），以及第三接觸618之間的第二層間介電層（ILD）614的其中一部分被配置為形成對應於圖3中的C3 的第三電容器。在本發明的其中一些實施例中，第一、第二和第三電容器是並聯的。換言之，一對相鄰的第一接觸604、橫向地位於一對相鄰的第一接觸604之間的第一層間介電層（ILD）602的其中一部分、與一對相鄰的第一接觸604接觸的一對相鄰的半導體塊612，橫向地位於一對相鄰的半導體塊612之間的介電切口610、與一對相鄰的第一接觸604接觸的一對相鄰的列的第三接觸618，以及橫向地位於相鄰列的第三接觸618之間的第二層間介電層（ILD）614的其中一部分被配置為形成包括並聯的第一、第二和第三電容器的電容器結構620。要理解的是，取決於第三接觸618的尺寸，相鄰列的第三接觸618以及其之間的介電切口610還可以對電容器結構620的第二電容器做出貢獻。可以透過互連層606向各個電容器結構620的電容器電極（例如，該對第一接觸604、該對半導體塊612和該對第三接觸618的列）施加電壓，以及電荷可以被儲存於電容器介電（例如，分別橫向地位於該對第一接觸604、該對半導體塊612和該對第三接觸618的列之間的第一層間介電層（ILD）602的其中一部分、介電切口610和第二層間介電層（ILD）614的其中一部分）中。電容器結構620的電容可以透過各種因素確定，包括但不限於第一接觸604、介電切口610、半導體塊612和第三接觸618的尺寸，以及第一層間介電層（ILD）602、介電切口610和第二層間介電層（ILD）614的材料。
圖7A和7B根據本發明內容一些實施例分別示出了具有片上電容器的又一示例性立體半導體元件700的截面的平面圖和側視圖。立體半導體元件700可以包括半導體層708以及與半導體層708的第一側接觸的第一層間介電層（ILD）702。在本發明的其中一些實施例中，半導體層708是減薄的基底，例如減薄的矽基底，第一層間介電層（ILD）702形成於減薄的基底的前側上。如圖7B所示，將立體半導體元件700（例如立體記憶體元件100中的第一半導體結構102（儲存陣列晶片））上下翻轉（即，減薄的基底的前側向下），以將其堆疊在另一半導體結構（未示出）上，使得第一層間介電層（ILD）702在半導體層708下方並且與其接觸。要理解的是，如果反轉立體半導體元件700的前側和後側，則立體半導體元件700中的元件（例如半導體層708和第一層間介電層（ILD）702）的相對位置可以相應地改變。
第一層間介電層（ILD）702可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電或其任意組合。在本發明的其中一些實施例中，第一層間介電層（ILD）702包括氧化矽，以及半導體層708包括矽。要理解的是，在一些示例中，層間介電層（ILD）702可以包括多個子層，例如一個或多個氧化矽層和一個或多個氮化矽層。與立體半導體元件700中的其它層間介電層（ILD）相比，層間介電層（ILD）702可以具有相對較大的厚度。在其中立體半導體元件700是儲存陣列晶片（例如，圖1中的第一半導體結構102）的一些實施例中，立體半導體元件700還包括與第一層間介電層（ILD）702在半導體層708的相同側並且與第一層間介電層（ILD）702基本共面的儲存堆疊體（例如，圖1中的儲存堆疊體114，圖7A和7B中未示出），使得層間介電層（ILD）702的厚度等於或大於儲存堆疊體的厚度。立體半導體元件700還可以包括通道結構（例如，圖1中的通道結構124，圖7A和7B中未示出），各個通道結構貫穿儲存堆疊體垂直地延伸並且與半導體層708接觸。
立體半導體元件700還可以包括多個第一接觸704，各個第一接觸貫穿第一層間介電層（ILD）702垂直地延伸並且與半導體層708的前側接觸。第一接觸704可以形成於儲存堆疊體外部的週邊區域中，例如圖2中的週邊區域204中。在本發明的其中一些實施例中，第一接觸704的深度標稱地與第一層間介電層（ILD）702的厚度相同。各個第一接觸704可以包括被黏合劑/勢壘層（例如，TiN）圍繞的一個或多個導電層，例如金屬層（例如，W、Co、Cu或Al）或矽化物層。如圖7A所示，在本發明的其中一些實施例中，第一接觸704可以包括橫向地延伸（例如，在圖7A的y方向上或在其它示例中的x方向上）的平行壁形接觸。在本發明的其中一些實施例中，立體半導體元件700還包括與第一接觸704接觸並且與其電性連接的互連層706，例如中段（MEOL）互連層和/或後段（BEOL）互連層。
在本發明的其中一些實施例中，立體半導體元件700還包括與半導體層708的第二側（例如，後側）接觸的第二層間介電層（ILD）714。就是說，第一層間介電層702和第二層間介電層714可以形成於半導體層708（例如，減薄的基底）的相對側上。第二層間介電層（ILD）714可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電或其任意組合。在本發明的其中一些實施例中，第二層間介電層（ILD）714包括氧化矽。要理解的是，在一些示例中，第二層間介電層（ILD）714可以包括多個子層，例如一個或多個氧化矽層和一個或多個氮化矽層。在本發明的其中一些實施例中，第一層間介電層（ILD）702的厚度大於第二層間介電層（ILD）714的厚度。
與立體半導體元件400和500不同，根據一些實施例，立體半導體元件700還包括多個第四接觸719，各個第四接觸貫穿第二層間介電層（ILD）714和半導體層708兩者垂直地延伸、並且與相應的第一接觸704接觸。與立體半導體元件600不同，根據一些實施例，如圖7A所示，第四接觸719包括多個壁形接觸，這與垂直互連通道（VIA）接觸不同。結果，第一接觸704可以分別在第四接觸719下方並且與其接觸。例如，各個第四接觸719可以在平面圖中與相應的第一接觸704對齊，如圖7A所示。在本發明的其中一些實施例中，當第四接觸719的大小在平面圖中大於第一接觸704的大小時，各個第一接觸704與相應的第四接觸719接觸並且與其電性連接，但不與半導體層708接觸。如圖7B所示，第四接觸719的深度可以標稱地與第二層間介電層（ILD）714和半導體層708的總厚度相同。各個第四接觸719可以包括被黏合劑/勢壘層（例如，TiN）圍繞的一個或多個導電層，例如金屬層（例如，W、Co、Cu或Al）或矽化物層。在本發明的其中一些實施例中，圍繞各個第四接觸719形成包括介電的間隔體，以將第四接觸719與半導體層708電絕緣。
如圖7A和7B中所示，多個電容器結構720可以基於上述元件形成於立體半導體元件700中。與立體半導體元件400、500和600不同，立體半導體元件700可以不包括多個介電切口，各個介電切口貫穿半導體層708垂直地延伸，以將半導體層708分隔成用於形成電容器結構720的多個半導體塊。要理解的是，在一些示例中，介電切口或類似結構仍可以形成於立體半導體元件700中，例如，以從半導體層708分隔出可以在其中形成電容器結構720的區域，然而，這可能不直接地對電容器結構720的形成做出貢獻。
在本發明的其中一些實施例中，一對相鄰的第一接觸704、橫向地位於一對相鄰的第一接觸704之間的第一層間介電層（ILD）702的其中一部分被配置為形成對應於圖3中的C1 的第一電容器；與一對相鄰的第一接觸704接觸的一對相鄰的第四接觸719，以及位於一對相鄰的第四接觸719之間的第二層間介電層（ILD）714的其中一部分被配置為形成對應於圖3中的C3 的第三電容器。在本發明的其中一些實施例中，第一和第三電容器是並聯的。換言之，一對相鄰的第一接觸704、橫向地位於一對相鄰的第一接觸704之間的第一層間介電層（ILD）702的其中一部分、與一對相鄰的第一接觸604接觸的一對相鄰的第四接觸719，以及橫向地位於一對相鄰的第四接觸719之間的第二層間介電層（ILD）714的其中一部分被配置為形成包括並聯的第一和第三電容器的電容器結構720。可以透過互連層706向各個電容器結構720的電容器電極（例如，該對第一接觸704和該對第四接觸719）施加電壓，以及電荷可以被儲存於電容器介電（例如，分別橫向地位於該對第一接觸704與該對第四接觸719之間的第一層間介電層（ILD）702的其中一部分和第二層間介電層（ILD）714的其中一部分）中。電容器結構720的電容可以透過各種因素確定，包括但不限於第一接觸704和第四接觸719的尺寸，以及第一層間介電層（ILD）702和第二層間介電層（ILD）714的材料。
圖8A-8F根據本發明內容各實施例示出了用於形成具有片上電容器的各示例性立體半導體元件的製造過程。圖9A-9C根據本發明內容一些實施例示出了用於形成具有片上電容器的示例性立體半導體元件的各種方法流程圖901、流程圖903和流程圖905。圖10根據本發明內容一些實施例示出了用於形成具有片上電容器的另一示例性立體半導體元件的方法1000的流程圖。圖8A-8F、9A-9C和10中所描繪的立體半導體元件的示例包括圖4A、4B、5A、5B、6A、6B、7A和7B中所描繪的立體半導體元件400、立體半導體元件500、立體半導體元件600和立體半導體元件700。將一起描述圖8A-8F、9A-9C和10。要理解的是，方法901、方法903、方法905和方法1000中所示的操作步驟不具有排他性，並且還可以在示出的操作步驟中的任何操作步驟之前、之後或之間執行其它操作步驟。此外，可以同時地或以與圖9A-9C和10所示不同的次序執行操作步驟中的一些操作步驟。
參考圖9A-9C，方法901、方法903和方法905中的每一者開始於操作步驟902，其中在基底的第一側上形成第一層間介電層（ILD）。基底可以是矽基底。第一側可以是基底的前側。在本發明的其中一些實施例中，第一層間介電層（ILD）包括氧化矽。如圖8A中所示，在矽基底802的前側上形成層間介電層（ILD）804。可以透過使用一種或多種薄膜沉積製程來沉積一個或多個介電層（例如氧化矽層和/或氮化矽層）來形成層間介電層（ILD）804，所述薄膜沉積製程包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任意組合。
方法901、方法903和方法905中的每一者進行到操作步驟904，如圖9A-9C所示，在其中形成多個第一接觸，各個第一接觸貫穿第一層間介電層（ILD）垂直地延伸並且與基底接觸。在本發明的其中一些實施例中，多個第一接觸包括多個平行的壁形接觸。在本發明的其中一些實施例中，在基底的第一側上形成儲存堆疊體，以及形成多個通道結構，各個通道結構貫穿儲存堆疊體垂直地延伸並且與基底接觸。第一層間介電層（ILD）的厚度可以等於或大於儲存堆疊體的厚度。在本發明的其中一些實施例中，在用於形成多個第一接觸的相同製程中，形成與儲存堆疊體接觸的多個字元線接觸。
如圖8A所示，形成貫穿層間介電層（ILD）804垂直地延伸以與矽基底802的前側接觸的接觸806。根據一些實施例，為了形成接觸806，首先使用乾式蝕刻和/或濕式蝕刻（例如反應離子蝕刻（RIE））來將接觸開口（例如溝槽）蝕刻貫穿層間介電層（ILD）804、停止於矽基底802的前側。然後可以使用一種或多種薄膜沉積製程（包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任意組合）將導電材料沉積在層間介電層（ILD）804上並且沉積到接觸開口中，以形成黏合劑/勢壘層和填充各個接觸開口的接觸內核。在本發明的其中一些實施例中，執行平坦化製程（例如蝕刻和/或化學機械拋光（CMP）），以去除過剩的導電材料並使層間介電層（ILD）804和接觸806的頂表面平坦化。
儘管圖8A中未示出，但要理解的是，在其中形成立體記憶體元件（例如，圖1中的立體記憶體元件100）的一些示例中，也可以在矽結構802的前側上形成儲存堆疊體（例如，圖1中的儲存堆疊體114），以便可以在儲存堆疊體外部的週邊區域中形成接觸806。也可以形成通道結構（例如，圖1中的通道結構124），各個通道結構貫穿儲存堆疊體垂直地延伸。在本發明的其中一些實施例中，在用於形成接觸806的相同製程中，形成與儲存堆疊體接觸的字元線接觸（例如，圖1中的字元線局部接觸152），使得接觸806的形成不向製造流程中引入額外製程。在本發明的其中一些實施例中，層間介電層（ILD）804的厚度和接觸806的深度基於儲存堆疊體的厚度確定，以確保層間介電層（ILD）804的厚度等於或大於儲存堆疊體的厚度。
如圖8B中所示，互連層807形成於接觸806上方並且與其接觸。可以透過使用一種或多種薄膜沉積製程（例如化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任意組合）在層間介電層（ILD）804的頂部沉積介電材料（例如氧化矽或氮化矽），來在層間介電層（ILD）804上形成另一個層間介電層（ILD）（未示出）。可以透過使用濕式蝕刻和/或乾式蝕刻（例如，RIE）來將接觸開口蝕刻貫穿層間介電層（ILD），接著使用一種或多種薄膜沉積製程（例如原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）、任何其它合適的製程或其任意組合）來利用導電材料填充接觸開口，進而形成互連。
方法901、方法903和方法905中的每一者進行到操作步驟906，如圖9A-9C中所示，其中從與基底第一側相對的第二側對基底進行減薄。第二側可以是基底的後側。如圖8C所示，將矽基底802（圖8B中所示）和在其上形成的元件（例如，層間介電層（ILD）804和接觸806）上下翻轉，以及使用一種或多種減薄製程（例如化學機械拋光（CMP）、研磨和蝕刻）從其後側進行減薄，以形成半導體層（即，減薄的矽基底802）。
方法901、方法903和方法905中的每一者進行到操作步驟908，如圖9A-9C所示，其中，形成多個介電切口，各個介電切口貫穿減薄的基底垂直地延伸，以將減薄的基底分隔成多個半導體塊，使得多個半導體塊分別接觸多個第一接觸。在本發明的其中一些實施例中，多個介電切口包括多個平行的壁形介電切口，各個壁形介電切口貫穿減薄的基底、垂直地延伸並且橫向地延伸，以形成橫向地交錯的介電切口和半導體塊。在圖9A所示的一些實施例中，由此在立體半導體元件（例如，圖4A和4B中的立體半導體元件400）中形成電容器結構。電容器結構可以包括第一電容器，第一電容器具有一對第一接觸以及其之間的第一層間介電層（ILD）的其中一部分。該電容器結構還可以包括第二電容器，該第二電容器具有一對半導體塊以及其之間的介電切口。
如圖8C所示，形成貫穿減薄的矽基底802垂直地延伸以與層間介電層（ILD）804接觸的介電切口808。介電切口808可以將減薄的矽基底802分隔成分別的半導體塊810，使得半導體塊810分別與接觸806接觸。根據一些實施例，為了形成介電切口808，首先基於接觸806的位置來使用微影製程對切口開口（例如溝槽）進行圖案化，使得由切口開口分隔的所得半導體塊810分別與接觸806對齊。根據一些實施例，然後可以使用乾式蝕刻和/或濕式蝕刻（例如RIE），將圖案化的切口開口蝕刻貫穿減薄的矽基底802、停止於層間介電層（ILD）804。然後可以使用一種或多種薄膜沉積製程（包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任意組合）來將介電材料沉積在減薄的矽基底802的後側上並且沉積到切口開口中。在本發明的其中一些實施例中，執行平坦化製程（例如蝕刻和/或化學機械拋光（CMP）），以去除過剩的介電材料並且使減薄的矽基底802和介電切口808的頂表面平坦化。
方法903和方法905中的每一者進行到操作步驟910，如圖9B和9C所示，其中，在減薄的基底的第二側上形成第二層間介電層（ILD）。在本發明的其中一些實施例中，第二層間介電層（ILD）包括氧化矽。如圖8D和8E中所示，在減薄的矽基底802的後側上形成層間介電層（ILD）812。可以透過使用一種或多種薄膜沉積製程（包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任意組合）沉積一個或多個介電層（例如氧化矽層和/或氮化矽層）來形成層間介電層（ILD）812。
方法903從操作步驟910進行到操作步驟912，如圖9B中所示，其中，形成多個第二接觸，各個第二接觸貫穿第二層間介電層（ILD）垂直地延伸第二接觸，使得多個半導體塊中的各個半導體塊接觸第二接觸中的一個或多個第二接觸。在本發明的其中一些實施例中，多個第二接觸包括多個垂直互連通道（VIA）接觸。在本發明的其中一些實施例中，在用於形成多個第二接觸的相同製程中，形成貫穿第二層間介電層（ILD）垂直地延伸並且與減薄的基底接觸的源極接觸。由此在立體半導體元件（例如，圖5A和5B中的立體半導體元件500）中形成電容器結構。電容器結構可以包括第一電容器，第一電容器具有一對第一接觸以及其之間的一部分的第一層間介電層（ILD）。該電容器結構還可以包括第二電容器，該第二電容器具有一對半導體塊以及其之間的介電切口。電容器還可以包括第三電容器，第三電容器具有一對第二接觸組以及其之間的一部分的第二層間介電層（ILD）。
如圖8D所示，形成貫穿層間介電層（ILD）812垂直地延伸以與減薄的矽基底802的半導體塊810接觸的接觸814。根據一些實施例，為了形成接觸814，首先基於半導體塊810的位置來使用微影製程對接觸開口（例如VIA孔）進行圖案化，使得各個半導體塊810與相應的一組的接觸開口對齊。根據一些實施例，然後可以使用乾式蝕刻和/或濕式蝕刻（例如RIE），將圖案化的接觸開口蝕刻貫穿層間介電層（ILD）812、停止於減薄的矽基底802。然後可以使用一種或多種薄膜沉積製程（包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任意組合）將導電材料沉積在層間介電層（ILD）812上並且沉積到接觸開口中，以形成黏合劑層/勢壘層和各個接觸814的接觸內核。在本發明的其中一些實施例中，執行平坦化製程（例如蝕刻和/或化學機械拋光（CMP）），以去除過剩的導電材料並且使層間介電層（ILD）812和接觸814的頂表面平坦化。在本發明的其中一些實施例中，在用於形成接觸814的相同製程中，形成貫穿層間介電層（ILD）812並且與減薄的矽基底802接觸的源極接觸（例如，圖1中的後側源極接觸132），使得接觸814的形成不向製造流程中引入額外製程。
或者，方法905從操作步驟910進行到操作步驟914，如圖9C中所示，其中，形成多個第三接觸，各個第三接觸貫穿第二層間介電層（ILD）和減薄的基底垂直地延伸，使得多個第一接觸中的各個第一接觸與第三接觸中的一個或多個第三接觸接觸。在本發明的其中一些實施例中，多個第三接觸包括多個垂直互連通道（VIA）接觸。在本發明的其中一些實施例中，在用於形成多個第三接觸的相同製程中，形成貫穿第二層間介電層（ILD）和減薄的基底垂直地延伸的襯墊接觸，以及形成位於襯墊接觸上方並且與其接觸的接觸襯墊。由此在立體半導體元件（例如，圖6A和6B中的立體半導體元件600）中形成電容器結構。電容器結構可以包括第一電容器，第一電容器具有一對第一接觸以及其之間的第一層間介電層（ILD）的其中一部分。該電容器結構還可以包括第二電容器，該第二電容器具有一對半導體塊以及其之間的介電切口。電容器還可以包括第三電容器，第三電容器具有一對第三接觸組以及其之間的第二層間介電層（ILD）的其中一部分。
如圖8E所示，形成貫穿層間介電層（ILD）812和減薄的矽基底802垂直地延伸以與接觸806接觸的接觸816。根據一些實施例，為了形成接觸816，首先基於接觸806的位置來使用微影製程對接觸開口（例如VIA孔）進行圖案化，使得各個接觸806與相應的一組的接觸開口對齊。根據一些實施例，然後可以使用乾式蝕刻和/或濕式蝕刻（例如RIE），將圖案化的接觸開口蝕刻貫穿層間介電層（ILD）812和減薄的矽基底802、停止於接觸806。然後可以使用一種或多種薄膜沉積製程（包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任意組合）將導電材料沉積在層間介電層（ILD）812上並且沉積到接觸開口中，以形成黏合劑層/勢壘層和各個接觸816的接觸內核。在本發明的其中一些實施例中，首先將介電材料沉積到接觸開口中以形成間隔體。在本發明的其中一些實施例中，執行平坦化製程（例如蝕刻和/或化學機械拋光（CMP）），以去除過剩的導電材料並且使層間介電層（ILD）812和接觸816的頂表面平坦化。在本發明的其中一些實施例中，在用於形成接觸816的相同製程中，形成貫穿層間介電層（ILD）812和減薄的矽基底802的襯墊接觸（例如，圖1中的接觸144），使得接觸816的形成過程不需要在製造流程中引入額外製程。然後可以形成位於襯墊接觸上方並且與其接觸的接觸襯墊（例如，圖1中的接觸襯墊140）。
參考圖10，方法1000開始於操作步驟1002，其中，在基底的第一側上形成第一層間介電層（ILD）。第一基底可以是矽基底。第一側可以是基底的前側。在本發明的其中一些實施例中，第一層間介電層（ILD）包括氧化矽。如圖8A中所示，在矽基底802的前側上形成層間介電層（ILD）804。可以透過使用一種或多種薄膜沉積製程（包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任意組合）沉積一個或多個介電層（例如氧化矽層和/或氮化矽層）來形成層間介電層（ILD）804。
方法1000進行到操作步驟1004，如圖10所示，在其中形成多個第一接觸，各個第一接觸貫穿第一層間介電層（ILD）垂直地延伸並且與基底接觸。在本發明的其中一些實施例中，多個第一接觸包括多個平行的壁形接觸。在本發明的其中一些實施例中，在基底的第一側上形成儲存堆疊體，以及形成多個通道結構，各個通道結構貫穿儲存堆疊體垂直地延伸以及與基底接觸。第一層間介電層（ILD）的厚度可以等於或大於儲存堆疊體的厚度。在本發明的其中一些實施例中，在用於形成多個第一接觸的相同製程中，形成與儲存堆疊體接觸的多個字元線接觸。
如圖8A所示，形成貫穿層間介電層（ILD）804垂直地延伸以與矽基底802的前側接觸的接觸806。根據一些實施例，為了形成接觸806，首先使用乾式蝕刻和/或濕式蝕刻（例如RIE）來將接觸開口（例如溝槽）蝕刻貫穿層間介電層（ILD）804、停止於矽基底802的前側。然後可以使用一種或多種薄膜沉積製程（包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任意組合）將導電材料沉積在層間介電層（ILD）804上並且沉積到接觸開口中，以形成黏合劑/勢壘層和填充各個接觸開口的接觸內核。在本發明的其中一些實施例中，執行平坦化製程（例如蝕刻和/或化學機械拋光（CMP）），以去除過剩的導電材料並且使層間介電層（ILD）804和接觸806的頂表面平坦化。
儘管圖8A中未示出，但要理解的是，在其中形成立體記憶體元件（例如，圖1中的立體記憶體元件100）的一些示例中，也可以在矽結構802的前側上形成儲存堆疊體（例如，圖1中的儲存堆疊體114），以便可以在儲存堆疊體外部的週邊區域中形成接觸806。也可以形成通道結構（例如，圖1中的通道結構124），各個通道結構貫穿儲存堆疊體垂直地延伸。在本發明的其中一些實施例中，在用於形成接觸806的相同製程中，形成與儲存堆疊體接觸的字元線接觸（例如，圖1中的字元線局部接觸152），使得接觸806的形成不向製造流程中引入額外製程。在本發明的其中一些實施例中，層間介電層（ILD）804的厚度和接觸806的深度是基於儲存堆疊體的厚度來確定的，以確保層間介電層（ILD）804的厚度等於或大於儲存堆疊體的厚度。
如圖8B中所示，互連層807形成於接觸806上方並且與其接觸。可以透過使用一種或多種薄膜沉積製程（例如化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任意組合）在層間介電層（ILD）804的頂部沉積介電材料（例如氧化矽或氮化矽），來在層間介電層（ILD）804上形成另一個層間介電層（ILD）（未示出）。可以透過使用濕式蝕刻和/或乾式蝕刻（例如，RIE），將接觸開口蝕刻貫穿層間介電層（ILD），接著使用一種或多種薄膜沉積製程（例如原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）、任何其它合適的製程或其任意組合）來利用導電材料填充接觸開口，進而形成互連。
方法1000進行到操作步驟1006，如圖10中所示，其中從與基底第一側相對的第二側對基底進行減薄。第二側可以是基底的後側。如圖8C所示，將矽基底802（圖8B中所示）和在其上形成的元件（例如，層間介電層（ILD）804和接觸806）上下翻轉，以及使用一種或多種減薄製程，（例如化學機械拋光（CMP）、研磨和蝕刻）從其後側進行減薄，以形成半導體層（即，減薄的矽基底802）。
方法1000進行到操作步驟1008，如圖10所示，其中，在減薄的基底的第二側上形成第二層間介電層（ILD）。在本發明的其中一些實施例中，第二層間介電層（ILD）包括氧化矽。如圖8F中所示，在減薄的矽基底802的後側上形成層間介電層（ILD）812。可以透過使用一種或多種薄膜沉積製程（包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任意組合）沉積一個或多個介電層（例如氧化矽層和/或氮化矽層）來形成層間介電層（ILD）812。
方法1000進行到操作步驟1010，如圖10所示，其中，形成多個第二接觸，各個第二接觸貫穿第二層間介電層（ILD）和減薄的基底垂直地延伸並且分別接觸多個第一接觸。在本發明的其中一些實施例中，多個第二接觸包括多個壁形接觸。在本發明的其中一些實施例中，在用於形成多個第二接觸的相同製程中，形成貫穿第二層間介電層（ILD）和減薄的基底垂直地延伸的襯墊接觸，以及形成位於襯墊接觸上方並且與其接觸的接觸襯墊。由此在立體半導體元件（例如，圖7A和7B中的立體半導體元件700）中形成電容器結構。電容器結構可以包括第一電容器，第一電容器具有一對第一接觸以及其之間的第一層間介電層（ILD）的其中一部分。電容器還可以包括第三電容器，第三電容器具有一對第二接觸以及其之間的第二層間介電層（ILD）的其中一部分。
如圖8F所示，形成貫穿層間介電層（ILD）812和減薄的矽基底802垂直地延伸以與接觸806接觸的接觸818。根據一些實施例，為了形成接觸818，首先基於接觸806的位置來使用微影製程對接觸開口（例如溝槽）進行圖案化，使得各個接觸806與相應接觸開口對齊。根據一些實施例，然後可以使用乾式蝕刻和/或濕式蝕刻（例如RIE），將圖案化的接觸開口蝕刻貫穿層間介電層（ILD）812和減薄的矽基底802、停止於接觸806。然後可以使用一種或多種薄膜沉積製程（包括，但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任意組合）將導電材料沉積在層間介電層（ILD）812上並且沉積到接觸開口中，以形成黏合劑層/勢壘層和各個接觸818的接觸內核。在本發明的其中一些實施例中，首先將介電材料沉積到接觸開口中以形成間隔體。在本發明的其中一些實施例中，執行平坦化製程（例如蝕刻和/或化學機械拋光（CMP）），以去除過剩的導電材料並且使層間介電層（ILD）812和接觸818的頂表面平坦化。在本發明的其中一些實施例中，在用於形成接觸818的相同製程中，形成貫穿層間介電層（ILD）812和減薄的矽基底802的襯墊接觸（例如，圖1中的接觸144），使得接觸818的形成不向製造流程中引入額外製程。然後可以形成位於襯墊接觸上方並且與其接觸的接觸襯墊（例如，圖1中的接觸襯墊140）。
圖11根據本發明內容一些實施例示出了用於操作步驟具有片上電容器的示例性立體半導體元件的方法1100的流程圖。圖11中所描繪的立體半導體元件的示例包括圖4A、4B、5A、5B、6A、6B、7A和7B中所描繪的立體半導體元件400、500、600和700。將參考圖3描述圖11。要理解的是，方法1100中所示的操作步驟不具有排他性，以及還可以在示出的操作步驟中的任何操作步驟之前、之後或之間執行其它操作步驟。此外，可以同時地或以與圖11所示不同的次序執行操作步驟中的一些操作步驟。
參考圖11，方法1100開始於操作步驟1102，其中，同時地對立體半導體元件中的第二和第三電容器中的至少一個電容器以及第一電容器進行充電。在本發明的其中一些實施例中，第二和第三電容器中的至少一個電容器以及第一電容器是並聯的。立體半導體元件可以包括第一層間介電層（ILD）、半導體層和第二層間介電層（ILD）（例如，圖3中的第一層間介電層（ILD）302、半導體層304和第二層間介電層（ILD）306）的堆疊體。如圖3中所示，各自貫穿第一層間介電層（ILD）302垂直地延伸的一對第一接觸以及其之間的第一層間介電層（ILD）302的其中一部分可以被配置為形成第一電容器C1 ，可以透過在該對第一接觸上施加電壓來對第一電容器充電。半導體層304的由貫穿半導體層304垂直地延伸的介電切口分隔的一對部分以及其之間的介電切口可以被配置為形成第二電容器C2 ，可以透過在半導體層304的該對部分上施加電壓來對第二電容器充電。各自貫穿第二層間介電層（ILD）306垂直地延伸的一對第二接觸以及其之間的第二層間介電層（ILD）306的其中一部分可以被配置為形成第三電容器C3 ，可以透過在該對第二接觸上施加電壓來對第三電容器充電。
方法1100進行到操作步驟1104，如圖11中所示，其中，同時地由第二和第三電容器中的至少一個電容器以及第一電容器來供應電壓。如圖3中所示，可以在第二和第三電容器C2 和C3 中的至少一個電容器以及第一電容器C1 中儲存電荷。第二和第三電容器C2 和C3 中的至少一個電容器以及第一電容器C1 可以充當電池，以同時地供應電壓，所述電壓為電容器充電以根據需要釋放儲存的電荷。
根據本發明內容的一個方面，一種半導體元件包括半導體層、與半導體層的第一側接觸的第一層間介電層（ILD）、多個介電切口、以及多個第一接觸，各個介電切口貫穿半導體層垂直地延伸以將半導體層分隔成多個半導體塊，各個第一接觸貫穿第一層間介電層（ILD）垂直地延伸並且分別與多個半導體塊接觸。
在本發明的其中一些實施例中，多個第一接觸包括多個平行的壁形接觸。
在本發明的其中一些實施例中，多個介電切口包括多個平行的壁形介電切口，各個平行的壁形介電切口貫穿半導體層垂直地延伸並且橫向地延伸，以形成橫向地交錯的介電切口和半導體塊。
在本發明的其中一些實施例中，一對相鄰的第一接觸、一對相鄰的第一接觸之間的第一層間介電層（ILD）的其中一部分、接觸一對相鄰的第一接觸的一對相鄰的半導體塊、以及一對相鄰的半導體塊之間的介電切口被配置為形成電容器。
在本發明的其中一些實施例中，半導體元件還包括半導體層的第一側上的儲存堆疊體，以及多個通道結構，各個通道結構貫穿儲存堆疊體垂直地延伸並且與半導體層接觸。在本發明的其中一些實施例中，多個第一接觸被佈置於儲存堆疊體外部的週邊區域中。
在本發明的其中一些實施例中，第一層間介電層（ILD）的厚度等於或大於儲存堆疊體的厚度。
在本發明的其中一些實施例中，半導體元件還包括第二層間介電層（ILD）和多個第二接觸，第二層間介電層（ILD）與同半導體層的第一側相對的第二側接觸，各個第二接觸貫穿第二層間介電層（ILD）垂直地延伸。在本發明的其中一些實施例中，多個半導體塊中的各個半導體塊與第二接觸中的一個或多個第二接觸接觸。
在本發明的其中一些實施例中，多個第二接觸包括多個垂直互連通道（VIA）接觸。
在本發明的其中一些實施例中，一對相鄰的第一接觸、一對相鄰的第一接觸之間的第一層間介電層（ILD）的其中一部分、接觸一對相鄰的第一接觸的一對相鄰的半導體塊、一對相鄰的半導體塊之間的介電切口、與一對相鄰的半導體塊接觸的第二接觸、以及第二接觸之間的第二層間介電層（ILD）的其中一部分被配置為形成電容器。
在本發明的其中一些實施例中，半導體元件還包括第二層間介電層（ILD）和多個第三接觸，第二層間介電層（ILD）與同半導體層的第一側相對的第二側接觸，各個第三接觸貫穿第二層間介電層（ILD）和半導體層垂直地延伸。在本發明的其中一些實施例中，多個第一接觸中的各個第一接觸與第三接觸中的一個或多個第三接觸接觸。
在本發明的其中一些實施例中，多個第三接觸包括多個垂直互連通道（VIA）接觸。
在本發明的其中一些實施例中，一對相鄰的第一接觸、一對相鄰的第一接觸之間的第一層間介電層（ILD）的其中一部分、接觸一對相鄰的第一接觸的一對相鄰的半導體塊、一對相鄰的半導體塊之間的介電切口、接觸一對相鄰的第一接觸的第三接觸、以及第三接觸之間的第二層間介電層（ILD）的其中一部分被配置為形成電容器。
根據本發明內容的另一個方面，一種半導體元件包括半導體層、與半導體層的第一側接觸的第一層間介電層（ILD）、多個第一接觸、與同半導體層的第一側相對的第二側接觸的第二層間介電層（ILD）、以及多個第二接觸，各個第一接觸貫穿第一層間介電層（ILD）垂直地延伸，各個第二接觸貫穿第二層間介電層（ILD）和半導體層垂直地延伸並且分別接觸多個第一接觸。
在本發明的其中一些實施例中，多個第一接觸包括多個平行的壁形接觸，以及多個第二接觸包括多個平行的壁形接觸。
在本發明的其中一些實施例中，一對相鄰的第一接觸、一對相鄰的第一接觸之間的第一層間介電層（ILD）的其中一部分、接觸一對相鄰的第一接觸的一對相鄰的第二接觸、以及一對相鄰的第二接觸之間的第二層間介電層（ILD）的其中一部分被配置為形成電容器。
在本發明的其中一些實施例中，半導體元件還包括半導體層的第一側上的儲存堆疊體，以及多個通道結構，各個通道結構貫穿儲存堆疊體垂直地延伸並且與半導體層接觸。在本發明的其中一些實施例中，多個第一接觸被佈置於儲存堆疊體外部的週邊區域中。
在本發明的其中一些實施例中，第一層間介電層（ILD）的厚度等於或大於儲存堆疊體的厚度。
根據本發明內容的另一方面，一種立體半導體元件包括第一層間介電層（ILD）、半導體層和第二層間介電層（ILD）的堆疊體，以及電容器結構。電容器結構包括第一電容器，第一電容器包括一對第一接觸，各個第一接觸貫穿第一層間介電層（ILD）垂直地延伸。電容器結構還包括第二電容器或第三電容器中的至少一個電容器，第二電容器包括半導體層的由貫穿半導體層垂直地延伸的介電切口分隔開的一對部分，第三電容器包括一對第二接觸，各個第二接觸貫穿第二層間介電層（ILD）垂直地延伸。
在本發明的其中一些實施例中，第二電容器或第三電容器中的至少一個電容器以及第一電容器是並聯的。
在本發明的其中一些實施例中，第一電容器還包括該對第一接觸之間的第一層間介電層（ILD）的其中一部分，第二電容器還包括半導體層的該對部分之間的介電切口，以及第三電容器還包括該對第二接觸之間的第二層間介電層（ILD）的其中一部分。
在本發明的其中一些實施例中，該對第二接觸各自還貫穿半導體層垂直地延伸並且接觸該對第一接觸中的相應的一個第一接觸。
在本發明的其中一些實施例中，該對第一接觸包括一對平行的壁形接觸。
在本發明的其中一些實施例中，該對第二接觸包括一對平行的壁形接觸。
在本發明的其中一些實施例中，該對第二接觸包括一對平行的垂直互連通道（VIA）接觸組。
在本發明的其中一些實施例中，立體半導體元件還包括半導體層與第一層間介電層（ILD）相同側上的儲存堆疊體，以及多個通道結構，各個通道結構貫穿儲存堆疊體垂直地延伸並且與半導體層接觸。在本發明的其中一些實施例中，多個第一接觸被佈置於儲存堆疊體外部的週邊區域中。
在本發明的其中一些實施例中，第一層間介電層（ILD）的厚度等於或大於儲存堆疊體的厚度。
在本發明的其中一些實施例中，第一和第二層間介電層（ILD）包括氧化矽，以及半導體層包括矽。
在本發明的其中一些實施例中，電容器結構電性連接到立體半導體元件的電源線和接地。
根據本發明內容的另一方面，提供一種半導體元件，包括一半導體層，與所述半導體層的一第一側接觸的一第一層間介電(ILD)層，多個介電切口，各個介電切口貫穿所述半導體層垂直地延伸以將所述半導體層分隔成多個半導體塊，以及多個第一接觸，各個第一接觸貫穿所述第一層間介電層（ILD）垂直地延伸並且分別與所述多個半導體塊接觸。
在本發明的其中一些實施例中，所述多個第一接觸包括多個平行的壁形接觸。
在本發明的其中一些實施例中，所述多個介電切口包括多個平行的壁形介電切口，各個平行的壁形介電切口貫穿所述半導體層垂直地延伸並且橫向地延伸，以形成橫向地交錯的所述介電切口和所述半導體塊。
在本發明的其中一些實施例中，一對相鄰的所述第一接觸、所述一對相鄰的所述第一接觸之間的所述第一層間介電層（ILD）的其中一部分、接觸所述一對相鄰的所述第一接觸的一對相鄰的所述半導體塊、以及所述一對相鄰的所述半導體塊之間的所述介電切口被配置為一電容器。
在本發明的其中一些實施例中，還包括所述半導體層的所述第一側上的一儲存堆疊體，以及多個通道結構，各個所述通道結構貫穿所述儲存堆疊體垂直地延伸並且與所述半導體層接觸，其中，所述多個第一接觸被佈置於所述儲存堆疊體外部的一週邊區域中。
在本發明的其中一些實施例中，所述第一層間介電層（ILD）的一厚度等於或大於所述儲存堆疊體的一厚度。
在本發明的其中一些實施例中，還包括與所述半導體層的所述第一側相對的一第二側接觸的一第二層間介電層（ILD），以及多個第二接觸，各個第二接觸貫穿所述第二層間介電層（ILD）垂直地延伸，其中，所述多個半導體塊中的各個半導體塊與所述第二接觸中的一個或多個第二接觸接觸。
在本發明的其中一些實施例中，所述多個第二接觸包括多個垂直互連通道（VIA）接觸。
在本發明的其中一些實施例中，一對相鄰的所述第一接觸、所述一對相鄰的所述第一接觸之間的所述第一層間介電層（ILD）的其中一部分、接觸所述一對相鄰的所述第一接觸的一對相鄰的所述半導體塊、所述一對相鄰的所述半導體塊之間的所述介電切口、與所述一對相鄰的所述半導體塊接觸的所述第二接觸、以及所述第二接觸之間的所述第二層間介電層（ILD）的其中一部分被配置為一電容器。
在本發明的其中一些實施例中，還包括與所述半導體層的所述第一側相對的一第二側接觸的一第二層間介電層（ILD），以及多個第三接觸，各個第三接觸貫穿所述第二層間介電層（ILD）和所述半導體層垂直地延伸，其中，所述多個第一接觸中的各個第一接觸與所述第三接觸中的一個或多個接觸接觸。
在本發明的其中一些實施例中，所述多個第三接觸包括多個垂直互連通道（VIA）接觸。
在本發明的其中一些實施例中，一對相鄰的所述第一接觸、所述一對相鄰的所述第一接觸之間的所述第一層間介電層（ILD）的其中一部分、接觸所述一對相鄰的所述第一接觸的一對相鄰的所述半導體塊、所述一對相鄰的所述半導體塊之間的所述介電切口、接觸所述一對相鄰的所述第一接觸的所述第三接觸、以及所述第三接觸之間的所述第二層間介電層（ILD）的其中一部分被配置為一電容器。
根據本發明內容的另一方面，提供一種半導體元件，包括一半導體層，與所述半導體層的一第一側接觸的一第一層間介電(ILD)層，多個第一接觸，各個第一接觸貫穿所述第一層間介電層（ILD）垂直地延伸，與同所述半導體層的所述第一側相對的一第二側接觸的一第二層間介電層（ILD），以及多個第二接觸，各個第二接觸貫穿所述第二層間介電層（ILD）和所述半導體層垂直地延伸並且分別接觸所述多個第一接觸。
在本發明的其中一些實施例中，所述多個第一接觸包括多個平行的壁形接觸，以及所述多個第二接觸包括多個平行的壁形接觸。
在本發明的其中一些實施例中，一對相鄰的所述第一接觸、所述一對相鄰的所述第一接觸之間的所述第一層間介電層（ILD）的其中一部分、接觸所述一對相鄰的所述第一接觸的一對相鄰的所述第二接觸、以及所述一對相鄰的所述第二接觸之間的所述第二層間介電層（ILD）的其中一部分被配置為形成一電容器。
在本發明的其中一些實施例中，還包括所述半導體層的所述第一側上的一儲存堆疊體，以及多個通道結構，各個通道結構貫穿所述儲存堆疊體垂直地延伸並且與所述半導體層接觸，其中，所述多個第一接觸被佈置於所述儲存堆疊體外部的一週邊區域中。
在本發明的其中一些實施例中，所述第一層間介電層（ILD）的一厚度等於或大於所述儲存堆疊體的一厚度。
根據本發明內容的另一方面，提供一種立體(3D)半導體元件，包括一第一層間介電(ILD)層、一半導體層和一第二層間介電層（ILD）的一堆疊體，以及一電容器結構，包括一第一電容器，所述第一電容器包括一對第一接觸，各個第一接觸貫穿所述第一層間介電層（ILD）垂直地延伸，以及一第二電容器或依第三電容器中的至少一個電容器，所述第二電容器包括所述半導體層中由貫穿所述半導體層垂直地延伸的一介電切口分隔開的一對部分，所述第三電容器包括一對第二接觸，各個第二接觸貫穿所述第二層間介電層（ILD）垂直地延伸。
在本發明的其中一些實施例中，所述第二電容器或所述第三電容器中的所述至少一個電容器以及所述第一電容器是並聯的。
在本發明的其中一些實施例中，所述第一電容器還包括一對所述第一接觸之間的所述第一層間介電層（ILD）的其中一部分，所述第二電容器還包括所述半導體層的所述一對部分之間的所述介電切口，以及所述第三電容器還包括所述一對第二接觸之間的所述第二層間介電層（ILD）的其中一部分。
前述對具體的實施例的描述內容將如此揭露本發明內容的一般本質，以使得其他人透過應用本技術領域的知識可以輕鬆地修改和/或適配這樣的具體實施例的各種應用，而沒有過多的實驗，並且不脫離本發明內容的一般概念。因此，基於本文中呈現的教導和指南，這樣的適配和修改旨在落在所公開的實施例的等價項的意義和範圍內。應當理解，本文中的片語或者術語是出於描述而非限制的目的的，以使得本說明書的術語或者片語將由技術人員根據所述教導和指南來解釋。
已在上面借助於說明所指定的功能及其關係的實現方案的功能性構建方框描述了本發明內容的實施例。已經出於方便描述起見任意地定義了這些功能性構建方框的邊界。可以定義替換的邊界，只要所指定的功能及其關係被恰當地執行就行。
摘要部分可以闡述如由發明人設想的本發明內容的一個或多個而非全部示例性實施例，並且因此，不旨在以任何方式限制本發明內容及所附申請專利範圍。
本發明內容的廣度和範圍不應當受上面描述的示例性實施例中的任一個示例性實施例的限制，而應當僅根據以下申請專利範圍及其等價項來定義。
對特定實施例的上述說明將揭示本發明內容的一般性質，使得他人在不需要過度實驗和不背離本發明內容的一般概念的情況下，能夠透過應用本領域技術範圍內的知識容易地對這樣的特定實施例的各種應用進行修改和/或調整。因此，基於本文給出的教導和指導，這樣的調整和修改旨在處於本文所公開的實施例的等效物的含義和範圍之內。應當理解，本文中的措辭或術語是出於說明的目的，而不是限制，使得本說明書的術語或措辭要由技術人員按照所述教導和指導來解釋。
上文已經借助於功能構建塊描述了本發明內容的實施例，功能構建塊示出了指定功能以及其關係的實現方式。在本文中出於方便描述的目的已經任意地定義了這些功能構建塊的邊界。只要適當地執行其指定功能和關係，則可以定義替代的邊界。
發明內容和摘要部分可以闡述發明人構思的本發明內容的一個或多個示例性實施例，但未必全部的示例性實施例，以及因此，不意在以任何方式限制本發明內容和所附申請專利範圍。
本發明內容的廣度和範圍不應受上述示例性實施例中的任何示例性實施例的限制，但應當僅根據下文的申請專利範圍及其等效物來限定。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:立體記憶體元件 101:基底 102:第一半導體結構 104:第二半導體結構 106:鍵合介面 108:週邊電路 110:鍵合層 111:鍵合接觸 112:鍵合層 113:鍵合接觸 114:儲存堆疊體 116:導電層 118:介電層 120:第一半導體層 122:第二半導體層 124:通道結構 126:儲存膜 128:半導體通道 129:通道插塞 130:絕緣結構 132:源極接觸 133:互連層 134:層間介電層 136:重新分佈層 138:鈍化層 140:接觸襯墊 142:接觸 144:接觸 146:週邊接觸 148:週邊接觸 150:通道局部接觸 152:字元線局部接觸 154:層間介電層 156:電容器結構 158:週邊接觸 160:介電切口 200:立體記憶體元件 202:核心陣列區域 204:週邊區域 206:接觸襯墊 300:片上電容器結構 302:第一層間介電層 304:半導體層 306:第二層間介電層 400:立體半導體元件 402:第一層間介電層 404:第一接觸 406:互連層 408:半導體層 410:介電切口 412:半導體塊 414:第二層間介電層 420:電容器結構 500:立體半導體元件 502:第一層間介電層 504:第一接觸 506:互連層 508:半導體層 510:介電切口 512:半導體塊 514:第二層間介電層 516:第二接觸 520:電容器結構 600:立體半導體元件 602:層間介電層 604:第一接觸 606:互連層 608:半導體層 610:介電切口 612:半導體塊 614:第二層間介電層 618:第三接觸 620:電容器結構 700:立體半導體元件 702:第一層間介電層 704:第一接觸 706:互連層 708:半導體層 714:第二層間介電層 719:第四接觸 720:電容器結構 802:矽基底 804:層間介電層 806:接觸 807:互連層 808:介電切口 810:半導體塊 812:層間介電層 814:接觸 816:接觸 818:接觸 901:方法 902:操作步驟 903:方法 904:操作步驟 905:方法 906:操作步驟 908:操作步驟 910:操作步驟 912:操作步驟 914:操作步驟 1000:方法 1002:操作步驟 1004:操作步驟 1006:操作步驟 1008:操作步驟 1010:操作步驟 1100:方法 1102:操作步驟 1104:操作步驟 C1 :第一電容器 C2 :第二電容器 C3 :第三電容器
併入本文並形成說明書的其中一部分的附圖示出了本發明內容的實施例，以及與說明書一起進一步用以解釋本發明內容的原理，以及使相關領域的技術人員能夠做出和使用本發明內容。 圖1根據本發明內容的一些實施例示出了具有片上電容器的示例性立體記憶體元件的截面的側視圖。 圖2根據本發明內容的一些實施例示出了具有片上電容器的示例性立體記憶體元件的平面圖。 圖3根據本發明內容的一些實施例示出了在立體半導體元件中具有並聯電容器的片上電容器結構的示意圖。 圖4A和4B根據本發明內容的一些實施例分別示出了具有片上電容器的示例性立體半導體元件的截面的平面圖和側視圖。 圖5A和5B根據本發明內容的一些實施例分別示出了具有片上電容器的另一示例性立體半導體元件的截面的平面圖和側視圖。 圖6A和6B根據本發明內容的一些實施例分別示出了具有片上電容器的又一示例性立體半導體元件的截面的平面圖和側視圖。 圖7A和7B根據本發明內容的一些實施例分別示出了具有片上電容器的再一示例性立體半導體元件的截面的平面圖和側視圖。 圖8A-8F根據本發明內容的各個實施例示出了用於形成具有片上電容器的各個示例性立體半導體元件的製造過程。 圖9A-9C根據本發明內容的一些實施例示出了用於形成具有片上電容器的示例性立體半導體元件的各個方法的流程圖。 圖10根據本發明內容的一些實施例示出了用於形成具有片上電容器的另一示例性立體半導體元件的方法的流程圖。 圖11根據本發明內容的一些實施例示出了用於操作步驟具有片上電容器的示例性立體半導體元件的方法的流程圖。 將參考附圖描述本發明內容的實施例。
400:立體半導體元件
402:第一層間介電層
404:第一接觸
406:互連層
408:半導體層
410:介電切口
412:半導體塊
414:第二層間介電層
420:電容器結構

Claims (20)

  1. 一種半導體元件，包括： 一半導體層； 與所述半導體層的一第一側接觸的一第一層間介電(ILD)層； 多個介電切口，各個介電切口貫穿所述半導體層垂直地延伸以將所述半導體層分隔成多個半導體塊；以及 多個第一接觸，各個第一接觸貫穿所述第一層間介電層（ILD）垂直地延伸並且分別與所述多個半導體塊接觸。
  2. 根據請求項1所述的半導體元件，其中，所述多個第一接觸包括多個平行的壁形接觸。
  3. 根據請求項1所述的半導體元件，其中，所述多個介電切口包括多個平行的壁形介電切口，各個平行的壁形介電切口貫穿所述半導體層垂直地延伸並且橫向地延伸，以形成橫向地交錯的所述介電切口和所述半導體塊。
  4. 根據請求項1所述的半導體元件，其中，一對相鄰的所述第一接觸、所述一對相鄰的所述第一接觸之間的所述第一層間介電層（ILD）的其中一部分、接觸所述一對相鄰的所述第一接觸的一對相鄰的所述半導體塊、以及所述一對相鄰的所述半導體塊之間的所述介電切口被配置為一電容器。
  5. 根據請求項1所述的半導體元件，還包括所述半導體層的所述第一側上的一儲存堆疊體，以及多個通道結構，各個所述通道結構貫穿所述儲存堆疊體垂直地延伸並且與所述半導體層接觸，其中，所述多個第一接觸被佈置於所述儲存堆疊體外部的一週邊區域中。
  6. 根據請求項5所述的半導體元件，其中，所述第一層間介電層（ILD）的一厚度等於或大於所述儲存堆疊體的一厚度。
  7. 根據請求項1所述的半導體元件，還包括： 與所述半導體層的所述第一側相對的一第二側接觸的一第二層間介電層（ILD）；以及 多個第二接觸，各個第二接觸貫穿所述第二層間介電層（ILD）垂直地延伸，其中，所述多個半導體塊中的各個半導體塊與所述第二接觸中的一個或多個第二接觸接觸。
  8. 根據請求項7所述的半導體元件，其中，所述多個第二接觸包括多個垂直互連通道（VIA）接觸。
  9. 根據請求項7所述的半導體元件，其中，一對相鄰的所述第一接觸、所述一對相鄰的所述第一接觸之間的所述第一層間介電層（ILD）的其中一部分、接觸所述一對相鄰的所述第一接觸的一對相鄰的所述半導體塊、所述一對相鄰的所述半導體塊之間的所述介電切口、與所述一對相鄰的所述半導體塊接觸的所述第二接觸、以及所述第二接觸之間的所述第二層間介電層（ILD）的其中一部分被配置為一電容器。
  10. 根據請求項1所述的半導體元件，還包括： 與所述半導體層的所述第一側相對的一第二側接觸的一第二層間介電層（ILD）；以及 多個第三接觸，各個第三接觸貫穿所述第二層間介電層（ILD）和所述半導體層垂直地延伸，其中，所述多個第一接觸中的各個第一接觸與所述第三接觸中的一個或多個接觸接觸。
  11. 根據請求項10所述的半導體元件，其中，所述多個第三接觸包括多個垂直互連通道（VIA）接觸。
  12. 根據請求項10所述的半導體元件，其中，一對相鄰的所述第一接觸、所述一對相鄰的所述第一接觸之間的所述第一層間介電層（ILD）的其中一部分、接觸所述一對相鄰的所述第一接觸的一對相鄰的所述半導體塊、所述一對相鄰的所述半導體塊之間的所述介電切口、接觸所述一對相鄰的所述第一接觸的所述第三接觸、以及所述第三接觸之間的所述第二層間介電層（ILD）的其中一部分被配置為一電容器。
  13. 一種半導體元件，包括： 一半導體層； 與所述半導體層的一第一側接觸的一第一層間介電(ILD)層； 多個第一接觸，各個第一接觸貫穿所述第一層間介電層（ILD）垂直地延伸； 與同所述半導體層的所述第一側相對的一第二側接觸的一第二層間介電層（ILD）；以及 多個第二接觸，各個第二接觸貫穿所述第二層間介電層（ILD）和所述半導體層垂直地延伸並且分別接觸所述多個第一接觸。
  14. 根據請求項13所述的半導體元件，其中，所述多個第一接觸包括多個平行的壁形接觸，以及所述多個第二接觸包括多個平行的壁形接觸。
  15. 根據請求項13所述的半導體元件，其中，一對相鄰的所述第一接觸、所述一對相鄰的所述第一接觸之間的所述第一層間介電層（ILD）的其中一部分、接觸所述一對相鄰的所述第一接觸的一對相鄰的所述第二接觸、以及所述一對相鄰的所述第二接觸之間的所述第二層間介電層（ILD）的其中一部分被配置為形成一電容器。
  16. 根據請求項13所述的半導體元件，還包括所述半導體層的所述第一側上的一儲存堆疊體，以及多個通道結構，各個通道結構貫穿所述儲存堆疊體垂直地延伸並且與所述半導體層接觸，其中，所述多個第一接觸被佈置於所述儲存堆疊體外部的一週邊區域中。
  17. 根據請求項16所述的半導體元件，其中，所述第一層間介電層（ILD）的一厚度等於或大於所述儲存堆疊體的一厚度。
  18. 一種立體(3D)半導體元件，包括： 一第一層間介電(ILD)層、一半導體層和一第二層間介電層（ILD）的一堆疊體；以及 一電容器結構，包括： 一第一電容器，所述第一電容器包括一對第一接觸，各個第一接觸貫穿所述第一層間介電層（ILD）垂直地延伸；以及 一第二電容器或依第三電容器中的至少一個電容器，所述第二電容器包括所述半導體層中由貫穿所述半導體層垂直地延伸的一介電切口分隔開的一對部分，所述第三電容器包括一對第二接觸，各個第二接觸貫穿所述第二層間介電層（ILD）垂直地延伸。
  19. 根據請求項18所述的立體半導體元件，其中，所述第二電容器或所述第三電容器中的所述至少一個電容器以及所述第一電容器是並聯的。
  20. 根據請求項18所述的立體半導體元件，其中，所述第一電容器還包括一對所述第一接觸之間的所述第一層間介電層（ILD）的其中一部分，所述第二電容器還包括所述半導體層的所述一對部分之間的所述介電切口，以及所述第三電容器還包括所述一對第二接觸之間的所述第二層間介電層（ILD）的其中一部分。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11973110B2 (en) * 2021-05-06 2024-04-30 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of forming the same

Family Cites Families (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3467445B2 (ja) * 2000-03-24 2003-11-17 Ｎｅｃエレクトロニクス株式会社 半導体装置およびその製造方法
JP2004111711A (ja) * 2002-09-19 2004-04-08 Renesas Technology Corp 半導体装置
US7327554B2 (en) * 2003-03-19 2008-02-05 Ngk Spark Plug Co., Ltd. Assembly of semiconductor device, interposer and substrate
JP2006019455A (ja) * 2004-06-30 2006-01-19 Nec Electronics Corp 半導体装置およびその製造方法
US7216406B2 (en) * 2004-09-29 2007-05-15 Intel Corporation Method forming split thin film capacitors with multiple voltages
JP4446179B2 (ja) * 2005-02-02 2010-04-07 エルピーダメモリ株式会社 半導体装置の製造方法
JP4569924B2 (ja) * 2005-04-08 2010-10-27 エルピーダメモリ株式会社 半導体装置の製造方法
US7999299B2 (en) * 2005-06-23 2011-08-16 Samsung Electronics Co., Ltd. Semiconductor memory device having capacitor for peripheral circuit
US7675138B2 (en) * 2005-09-30 2010-03-09 Broadcom Corporation On-chip capacitor structure
US7572709B2 (en) * 2006-06-29 2009-08-11 Intel Corporation Method, apparatus, and system for low temperature deposition and irradiation annealing of thin film capacitor
US7842999B2 (en) * 2007-05-17 2010-11-30 Elpida Memory, Inc. Semiconductor memory device and method of manufacturing the same
US7841075B2 (en) * 2007-06-19 2010-11-30 E. I. Du Pont De Nemours And Company Methods for integration of thin-film capacitors into the build-up layers of a PWB
US7943473B2 (en) * 2009-01-13 2011-05-17 Maxim Integrated Products, Inc. Minimum cost method for forming high density passive capacitors for replacement of discrete board capacitors using a minimum cost 3D wafer-to-wafer modular integration scheme
US8391017B2 (en) * 2009-04-28 2013-03-05 Georgia Tech Research Corporation Thin-film capacitor structures embedded in semiconductor packages and methods of making
US8409963B2 (en) * 2009-04-28 2013-04-02 CDA Procesing Limited Liability Company Methods of embedding thin-film capacitors into semiconductor packages using temporary carrier layers
US10128261B2 (en) * 2010-06-30 2018-11-13 Sandisk Technologies Llc Cobalt-containing conductive layers for control gate electrodes in a memory structure
US11482439B2 (en) * 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors
KR101205029B1 (ko) * 2010-12-30 2012-11-26 에스케이하이닉스 주식회사 불휘발성 메모리 소자의 캐패시터
US8470684B2 (en) * 2011-05-12 2013-06-25 International Business Machines Corporation Suppression of diffusion in epitaxial buried plate for deep trenches
KR20130023995A (ko) * 2011-08-30 2013-03-08 에스케이하이닉스 주식회사 반도체 소자 및 이의 제조방법
US8951859B2 (en) * 2011-11-21 2015-02-10 Sandisk Technologies Inc. Method for fabricating passive devices for 3D non-volatile memory
US8921136B2 (en) * 2013-01-17 2014-12-30 Taiwan Semiconductor Manufacturing Co., Ltd. Self aligned contact formation
KR20150042612A (ko) * 2013-10-11 2015-04-21 삼성전자주식회사 디커플링 캐패시터를 갖는 반도체 소자 및 그 형성 방법
US9443579B2 (en) * 2014-08-17 2016-09-13 Aplus Flash Technology, Inc VSL-based VT-compensation and analog program scheme for NAND array without CSL
CN104269375B (zh) * 2014-09-15 2017-03-08 武汉新芯集成电路制造有限公司 一种立体集成电感电容结构的制备方法
KR102365103B1 (ko) * 2014-12-12 2022-02-21 삼성전자주식회사 반도체 패키지
US20160293625A1 (en) * 2015-03-31 2016-10-06 Joo-Heon Kang Three Dimensional Semiconductor Memory Devices and Methods of Fabricating the Same
KR102298603B1 (ko) * 2015-05-19 2021-09-06 삼성전자주식회사 산화막 및 집적회로 소자와 이들의 제조 방법
US20170117282A1 (en) * 2015-10-26 2017-04-27 Intermolecular, Inc. DRAM Capacitors and Methods for Forming the Same
US10269620B2 (en) * 2016-02-16 2019-04-23 Sandisk Technologies Llc Multi-tier memory device with through-stack peripheral contact via structures and method of making thereof
US10134830B2 (en) * 2016-09-13 2018-11-20 Texas Instruments Incorporated Integrated trench capacitor
US9704856B1 (en) * 2016-09-23 2017-07-11 International Business Machines Corporation On-chip MIM capacitor
US10163917B2 (en) * 2016-11-01 2018-12-25 Micron Technology, Inc. Cell disturb prevention using a leaker device to reduce excess charge from an electronic device
US10068913B2 (en) * 2016-11-28 2018-09-04 Samsung Electronics Co., Ltd. Three dimensional semiconductor devices
US10868107B2 (en) * 2017-06-20 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Trench capacitor and method of forming the same
US10134712B1 (en) * 2017-08-23 2018-11-20 Micron Technology, Inc. Methods and systems for improving power delivery and signaling in stacked semiconductor devices
KR102472376B1 (ko) * 2017-10-16 2022-12-01 에스케이하이닉스 주식회사 3차원 구조의 반도체 메모리 장치
KR102633483B1 (ko) * 2018-02-23 2024-02-05 삼성전자주식회사 반도체 메모리 장치
CN108987374B (zh) * 2018-06-22 2020-06-26 西安理工大学 一种基于tsv和rdl的三维电容器
MY202414A (en) * 2018-11-28 2024-04-27 Intel Corp Embedded reference layers fo semiconductor package substrates
US10748894B2 (en) * 2019-01-18 2020-08-18 Sandisk Technologies Llc Three-dimensional memory device containing bond pad-based power supply network for a source line and methods of making the same
US10665581B1 (en) * 2019-01-23 2020-05-26 Sandisk Technologies Llc Three-dimensional semiconductor chip containing memory die bonded to both sides of a support die and methods of making the same
US10727215B1 (en) * 2019-01-30 2020-07-28 Sandisk Technologies Llc Three-dimensional memory device with logic signal routing through a memory die and methods of making the same
KR102626948B1 (ko) * 2019-01-30 2024-01-17 양쯔 메모리 테크놀로지스 씨오., 엘티디. 수직 확산판을 갖는 커패시터 구조물
EP3853896A4 (en) * 2019-02-18 2022-06-08 Yangtze Memory Technologies Co., Ltd. NOVEL CAPACITOR STRUCTURE AND MANUFACTURING METHOD THEREOF
CN111261606B (zh) * 2019-02-18 2020-11-17 长江存储科技有限责任公司 贯穿硅触点结构及其形成方法
JP7341253B2 (ja) * 2019-07-08 2023-09-08 長江存儲科技有限責任公司 ３次元ｎａｎｄのためのキャパシタを形成するための構造および方法
WO2021072588A1 (en) * 2019-10-14 2021-04-22 Yangtze Memory Technologies Co., Ltd. Structure and method for isolation of bit-line drivers for three-dimensional nand
KR20210137133A (ko) * 2020-01-21 2021-11-17 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 소자의 상호연결 구조체
US11316027B2 (en) * 2020-03-27 2022-04-26 Intel Corporation Relaxor ferroelectric capacitors and methods of fabrication
JP2023514283A (ja) * 2020-04-14 2023-04-05 長江存儲科技有限責任公司 バックサイドソースコンタクトを備える３次元メモリデバイスを形成するための方法
CN111566815B (zh) * 2020-04-14 2021-09-14 长江存储科技有限责任公司 具有背面源极触点的三维存储器件
KR20210134173A (ko) * 2020-04-29 2021-11-09 삼성전자주식회사 집적회로 소자
CN111801797B (zh) * 2020-05-27 2021-05-25 长江存储科技有限责任公司 用于形成三维存储器件的方法
US11158622B1 (en) * 2020-05-27 2021-10-26 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices
US11476262B2 (en) * 2020-07-28 2022-10-18 Micron Technology, Inc. Methods of forming an array of capacitors
WO2022021429A1 (en) * 2020-07-31 2022-02-03 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices with supporting structure for staircase region
CN112466881B (zh) * 2020-11-04 2023-09-05 长江存储科技有限责任公司 三维存储器及其制备方法
KR20220068059A (ko) * 2020-11-18 2022-05-25 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
WO2022256949A1 (en) * 2021-06-07 2022-12-15 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same

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