JP7341253B2 - ３次元ｎａｎｄのためのキャパシタを形成するための構造および方法 - Google Patents

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Description

本開示は、概して、半導体技術の分野に関し、より詳細には、３次元（３Ｄ）メモリを形成するための方法に関する。
製造コストを低減させるために、および、ストレージ密度を増加させるために、メモリデバイスがより小さいダイサイズに縮小するにつれて、平面的なメモリセルのスケーリングは、プロセス技術の制限および信頼性の問題に起因する課題に直面する。３次元（３Ｄ）メモリアーキテクチャーは、平面的なメモリセルにおける密度および性能の制限に対処することが可能である。
従来の３Ｄメモリでは、メモリセルの動作は、高電圧を必要とし、キャパシタは、通常、電圧ブースターとして実装されている。現在、３Ｄメモリのための集積回路は、金属－酸化物－シリコン（ＭＯＳ）キャパシタ、金属－酸化物－金属（ＭＯＭ）キャパシタ、またはポリシリコン－酸化物－ポリシリコン（ＰＯＰ）キャパシタなどのような、キャパシタを主に使用している。高密度および高容量メモリセルに向けての３Ｄメモリ（たとえば、３Ｄ ＮＡＮＤフラッシュメモリ）の開発につれて、デバイス（たとえば、トランジスタ）の数、および、金属配線の数は、継続的に増加している。一方で、製造コストを低減させるために、メモリチップの面積は、大きくは変化していないままである。したがって、３Ｄメモリチップの中のデバイスは、ますます小さい寸法にスケールダウンされてきた。静電容量はキャパシタの面積に比例するので、２次元（２Ｄ）キャパシタは、３Ｄメモリの集積回路のための十分な静電容量を提供するために、大きいシリコン面積を必要とする。静電容量をさらに増加させるために、キャパシタの２つの電極の間の誘電体層（たとえば、酸化ケイ素）の厚さが薄くされ得る。しかし、非常に薄い誘電体層を備えたキャパシタは、さまざまな信頼性の問題に苦しむ可能性がある。したがって、ウエハの上の低減されたシリコン面積の中に３Ｄメモリのための十分に大きい静電容量を提供することができるキャパシタに対する必要性が存在している。
メモリデバイスのための３次元（３Ｄ）キャパシタ構造体およびそれを形成するための方法の実施形態が、本開示において説明されている。
本開示の１つの態様は、メモリデバイスのための３Ｄキャパシタを形成するための方法を提供し、それは、複数の周辺デバイス、第１の相互接続層、ディープウェル、および第１のキャパシタ電極を有する周辺回路を第１の基板の第１の側に形成するステップを含む。第１のキャパシタ電極は、ディープウェルと電気的に接続される。また、方法は、複数のメモリセルおよび第２の相互接続層を有するメモリアレイを第２の基板の上に形成するステップを含む。方法は、周辺回路の第１の相互接続層をメモリアレイの第２の相互接続層と結合するステップであって、周辺回路の少なくとも１つの周辺デバイスが、メモリアレイの少なくとも１つのメモリセルと電気的に接続されるようになっている、ステップをさらに含む。また、方法は、第１の基板の第２の側において、ディープウェルの内側に１つまたは複数のトレンチを形成するステップを含み、ここで、第１および第２の側は、第１の基板の反対の側である。方法は、１つまたは複数のトレンチの側壁部の上にキャパシタ誘電体層を配設するステップと、１つまたは複数のトレンチの内側のキャパシタ誘電体層の側壁部の上にキャパシタ接触部を形成するステップとをさらに含む。
いくつかの実施形態において、３Ｄキャパシタを形成することは、また、第１および第２の相互接続層を結合した後に、第２の側から第１の基板を薄くするステップを含む。いくつかの実施形態において、第１の基板を薄くするステップは、第１の基板の第２の側においてディープウェルを露出させるステップを含む。
いくつかの実施形態において、３Ｄキャパシタを形成することは、１つまたは複数のトレンチを形成する前に、第１の基板の第２の側にキャッピング層を配設するステップをさらに含む。
いくつかの実施形態において、３Ｄキャパシタを形成することは、また、３次元キャパシタのためのアクティブエリアを画定するためにディープトレンチアイソレーションを形成するステップを含む。いくつかの実施形態において、ディープトレンチアイソレーションを形成するステップは、第１の基板を貫通するスルーシリコントレンチを形成し、第１の相互接続層の一部分を露出させるステップと、スルーシリコントレンチの内側に絶縁材料を配設するステップとを含む。いくつかの実施形態において、ディープトレンチアイソレーションを形成するステップは、１つまたは複数のトレンチを形成する前に、第１の基板を貫通するスルーシリコントレンチを形成し、第１の相互接続層の一部分を露出させるステップを含む。いくつかの実施形態において、スルーシリコントレンチは、キャパシタ誘電体層の厚さの２倍よりも小さい幅を有する。
いくつかの実施形態において、キャパシタ接触部を形成するステップは、１つまたは複数のトレンチの内側のキャパシタ誘電体層の側壁部の上に導電性材料を配設するステップと、１つまたは複数のトレンチの外側の導電性材料を除去するステップとを含む。いくつかの実施形態において、１つまたは複数のトレンチの外側の導電性材料を除去するステップは、化学機械研磨を含む。
いくつかの実施形態において、３Ｄキャパシタを形成することは、また、第１の基板の第２の側においてキャパシタ接触部の上に第２のキャパシタ電極を形成するステップを含む。
いくつかの実施形態において、周辺回路の第１の相互接続層をメモリアレイの第２の相互接続層と結合するステップは、ボンディングインターフェースにおける誘電体－誘電体ボンディングおよび金属－金属ボンディングを含む。
本開示の別の態様は、第１の基板の第２の側に形成されたディープウェルを含む、メモリデバイスのための３Ｄキャパシタを提供する。第２の側の反対側の第１の基板の第１の側は、複数の周辺デバイスおよび第１の相互接続層を含む。３Ｄキャパシタは、ディープウェルと電気的に接続されている第１のキャパシタ電極を含む。３Ｄキャパシタは、ディープウェルの内側の１つまたは複数のトレンチと、１つまたは複数のトレンチの側壁部の上のキャパシタ誘電体層とをさらに含む。また、３Ｄキャパシタは、１つまたは複数のトレンチの内側のキャパシタ誘電体層の側壁部の上のキャパシタ接触部と、キャパシタ接触部の上に配設されている第２のキャパシタ電極とを含む。
いくつかの実施形態において、第１の基板の第１の側にある第１の相互接続層は、第２の基板の上のメモリアレイの第２の相互接続層と結合されており、第１の基板の上の少なくとも１つの周辺デバイスが、メモリアレイの少なくとも１つのメモリセルと電気的に接続されるようになっている。
いくつかの実施形態において、３Ｄキャパシタは、また、ディープトレンチアイソレーションを含む。ディープトレンチアイソレーションは、第１の基板を貫通しており、３次元キャパシタのためのアクティブエリアを画定している。
いくつかの実施形態において、ディープトレンチアイソレーションは、酸化ケイ素、窒化ケイ素、または酸窒化ケイ素などのような、絶縁材料によって充填されている。
いくつかの実施形態において、キャパシタ誘電体層は、酸化ケイ素、窒化ケイ素、または酸窒化ケイ素を含む。
いくつかの実施形態において、キャパシタ誘電体層は、酸化ハフニウム、酸化ジルコニウム、酸化アルミニウム、酸化タンタル、酸化マグネシウム、酸化ランタン、または、それらの２つ以上の組み合わせを含む、高ｋ誘電材料である。
いくつかの実施形態において、１つまたは複数のトレンチは、ディープウェルを貫通し、第１の相互接続層の中へ延在している。
いくつかの実施形態において、１つまたは複数のトレンチは、第１の基板の上のディープウェルの一部分を貫通している。
いくつかの実施形態において、１つまたは複数のトレンチの内側のキャパシタ誘電体層の側壁部の上のキャパシタ接触部は、タングステン、銅、アルミニウム、チタン、ニッケル、コバルト、窒化チタン、窒化タンタル、または、それらの２つ以上の組み合わせを含む。
本開示の他の態様は、本開示の説明、特許請求の範囲、および図面に照らして、当業者によって理解され得る。
添付の図面は、本明細書に組み込まれており、明細書の一部を形成しており、添付の図面は、本開示の実施形態を図示しており、さらに、説明とともに本開示の原理を説明する役割を果たし、また、当業者が本開示を作製および使用することを可能にする役割を果たす。
本開示のいくつかの実施形態による、例示的な３次元（３Ｄ）メモリダイの概略上面図である。 本開示のいくつかの実施形態による、３Ｄメモリダイの領域の概略上面図である。 本開示のいくつかの実施形態による、例示的な３Ｄメモリアレイ構造体の一部分の斜視図である。 本開示のいくつかの実施形態による、周辺回路の断面図である。 本開示のいくつかの実施形態による、メモリアレイの断面図である。 本開示のいくつかの実施形態による、周辺回路およびメモリアレイを結合した後の３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、さまざまなプロセス段階における３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、さまざまなプロセス段階における３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、さまざまなプロセス段階における３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、３Ｄメモリデバイスの領域の断面図である。 本開示のいくつかの実施形態による、３Ｄメモリデバイスの領域の上面図である。 本開示のいくつかの実施形態による、３Ｄメモリデバイスの領域の断面図である。 本開示のいくつかの実施形態による、３Ｄメモリデバイスの領域の上面図である。 本開示のいくつかの実施形態による、３Ｄメモリデバイスの領域の上面図である。 本開示のいくつかの実施形態による、３Ｄメモリデバイスの領域の上面図である。 本開示のいくつかの実施形態による、さまざまなプロセス段階における３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、さまざまなプロセス段階における３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、３Ｄメモリデバイスの領域の断面図である。 本開示のいくつかの実施形態による、３Ｄメモリデバイスの領域の上面図である。 本開示のいくつかの実施形態による、特定のプロセス段階における３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、３Ｄメモリデバイスの領域の断面図である。 本開示のいくつかの実施形態による、３Ｄメモリデバイスの領域の上面図である。 本開示のいくつかの実施形態による、３Ｄキャパシタを備えたメモリデバイスを形成するための例示的な方法のフローダイアグラムである。
本発明の特徴および利点は、図面と併せて解釈されるときに、下記に記載されている詳細な説明からより明らかになることとなり、図面において、同様の参照符号は、全体を通して対応する要素を識別している。図面において、同様の参照数字は、一般的に、同一の、機能的に同様の、および／または構造的に同様の要素を示している。要素が最初に出現する図面は、対応する参照数字の中の最も左の数字によって示されている。
本開示の実施形態が、添付の図面を参照して説明されることとなる。
特定の構成および配置が議論されているが、これは、単に例示目的のためだけに行われているということが理解されるべきである。本開示の要旨および範囲から逸脱することなく、他の構成および配置が使用され得るということを、当業者は認識することとなる。本開示は、さまざまな他の用途においても用いられ得るということが、当業者に明らかであることとなる。
本明細書における「１つの実施形態」、「ある実施形態」、「ある例示的な実施形態」、「いくつかの実施形態」などに対する言及は、説明されている実施形態が、特定の特徴、構造体、または特質を含むことが可能であるが、すべての実施形態が、必ずしも、その特定の特徴、構造体、または特質を含むとは限らない可能性があるということを示しているということが留意される。そのうえ、そのような語句は、必ずしも、同じ実施形態を指しているとは限らない。さらに、特定の特徴、構造体、または特質が、実施形態に関連して説明されているときには、明示的に説明されているかどうかにかかわらず、他の実施形態に関連して、そのような特徴、構造体、または特質を実現することは、当業者の知識の範囲内であることとなる。
一般的に、専門用語は、文脈における使用法から少なくとも部分的に理解され得る。たとえば、本明細書で使用されているような「１つまたは複数の」という用語は、少なくとも部分的に文脈に応じて、単数形の意味で、任意の特徴、構造体、または特質を説明するために使用され得るか、または、複数形の意味で、特徴、構造体、または特質の組み合わせを説明するために使用され得る。同様に、「ａ」、「ａｎ」、または「ｔｈｅ」などのような用語は、繰り返しになるが、少なくとも部分的に文脈に応じて、単数形の使用法を伝えるということ、または、複数形の使用法を伝えるということを理解され得る。加えて、「基づく」という用語は、必ずしも、排他的な要因のセットを伝えることを意図しているとは限らないということが理解され得、その代わりに、繰り返しになるが、少なくとも部分的に文脈に応じて、必ずしも明示的に記載されていない追加的な要因の存在を可能にする可能性がある。
本開示における「の上に」、「の上方に（ａｂｏｖｅ）」、および「の上方に（ｏｖｅｒ）」の意味は、最も広い様式で解釈されるべきであり、「の上に」は、何か「の上に直接的に」を意味するだけではなく、中間特徴または層がそれらの間にある状態で、何か「の上に」を意味することも含むようになっているということが容易に理解されるべきである。そのうえ、「の上方に（ａｂｏｖｅ）」または「の上方に（ｏｖｅｒ）」は、何か「の上方に（ａｂｏｖｅ）」または「の上方に（ｏｖｅｒ）」を意味するだけでなく、中間特徴または層がそれらの間にない状態で、それが何か「の上方に（ａｂｏｖｅ）」または「の上方に（ｏｖｅｒ）」（すなわち、何かの上に直接的に）あることを意味することも含むことが可能であるということが容易に理解されるべきである。
さらに、「の下に」、「の下方に」、「下側」、「の上方に」、および「上側」などのような、空間的に相対的な用語は、説明を容易にするために、図に図示されているような別の要素または特徴に対する１つの要素または特徴の関係を説明するために本明細書で使用され得る。空間的に相対的な用語は、図に示されている配向に加えて、使用中またはプロセスステップ中のデバイスの異なる配向を包含することを意図している。装置は、その他の方法で配向され得（９０度回転させられるか、または、他の配向で）、本明細書で使用されている空間的に相対的な記述子は、同様にそのように解釈され得る。
本明細書で使用されているように、「基板」という用語は、後続の材料層がその上に追加される材料を指す。基板は、「上部」表面および「底部」表面を含む。基板の上部表面は、典型的に、半導体デバイスが形成されている場所であり、したがって、半導体デバイスは、そうでないと述べられていない限り、基板の上部側に形成されている。底部表面は、上部表面に対して反対側にあり、したがって、基板の底部側は、基板の上部側に対して反対側にある。基板自体が、パターニングされ得る。基板の上に追加された材料は、パターニングされ得、または、パターニングされないままであることが可能である。そのうえ、基板は、シリコン、ゲルマニウム、ガリウムヒ素、リン化インジウムなどのような、多様な半導体材料を含むことが可能である。代替的に、基板は、ガラス、プラスチック、またはサファイヤウエハなどのような、非導電性材料から作製され得る。
本明細書で使用されているように、「層」という用語は、所定の厚さを有する領域を含む材料部分を指す。層は、上部側および底部側を有しており、ここで、層の底部側は、相対的に基板の近くにあり、上部側は、相対的に基板から離れている。層は、下にあるもしくは上にある構造体の全体にわたって延在することが可能であり、または、下にあるもしくは上にある構造体の範囲よりも小さい範囲を有することが可能である。さらに、層は、連続的な構造体の厚さよりも小さい厚さを有する均質なまたは不均質な連続的な構造体の領域であることが可能である。たとえば、層は、連続的な構造体の上部表面と底部表面との間において（または、上部表面および底部表面において）、水平方向の平面の任意のセットの間に位置付けされ得る。層は、水平方向に、垂直方向に、および／または、テーパー付きの表面に沿って延在することが可能である。基板は、層であることが可能であり、その中に１つまたは複数の層を含むことが可能であり、ならびに／または、その上に、その上方に、および／もしくはその下方に、１つまたは複数の層を有することが可能である。層は、複数の層を含むことが可能である。たとえば、相互接続層は、１つまたは複数の導電性層および接触層（接触部、相互接続ライン、および／または垂直方向の相互接続アクセス（ＶＩＡ： ｖｅｒｔｉｃａｌ ｉｎｔｅｒｃｏｎｎｅｃｔ ａｃｃｅｓｓ）が、その中に形成されている）ならびに１つまたは複数の誘電体層を含むことが可能である。
本開示において、説明を容易にするために、「階層（ｔｉｅｒ）」が、垂直方向に沿って実質的に同じ高さの要素を指すために使用されている。たとえば、ワードラインおよび下にあるゲート誘電体層が、「階層」と称され得、ワードラインおよび下にある絶縁層が、一緒に「階層」と称され得、実質的に同じ高さのワードラインが、「ワードラインの階層」またはそれに類するものと称され得、以下同様である。
本明細書で使用されているように、「公称の／公称的に」という用語は、所望の値の上方および／または下方の値の範囲とともに、製品またはプロセスの設計フェーズの間に設定される、コンポーネントまたはプロセスステップに関する特質またはパラメーターの所望の（または、ターゲット）値を指す。値の範囲は、製造プロセスまたは公差におけるわずかな変動に起因する可能性がある。本明細書で使用されているように、「約」という用語は、対象の半導体デバイスに関連付けられる特定のテクノロジーノードに基づいて変化し得る所与の量の値を示している。特定のテクノロジーノードに基づいて、「約」という用語は、たとえば、値の１０～３０％（たとえば、値の±１０％、±２０％、または±３０％）以内で変化する所与の量の値を示すことが可能である。
本開示において、「水平方向の／水平方向に／横方向の／横方向に」という用語は、基板の横方向の表面に対して公称的に平行であることを意味しており、「垂直方向の」または「垂直方向に」という用語は、基板の横方向の表面に対して公称的に垂直であることを意味している。
本明細書で使用されているように、「３Ｄメモリ」という用語は、３次元（３Ｄ）半導体デバイスを指し、その３次元（３Ｄ）半導体デバイスは、横方向に配向された基板の上に、メモリセルトランジスタの垂直方向に配向されたストリング（本明細書で「メモリストリング」と称される（たとえば、ＮＡＮＤストリングなど））を備えており、メモリストリングが基板に対して垂直方向に延在するようになっている。
本開示によるさまざまな実施形態は、ウエハの上のシリコンエリアのより高い密度およびより少ない消費を伴う垂直方向のキャパシタのための構造および製作方法を提供する。従来の２次元（２Ｄ）キャパシタの代わりに垂直方向のキャパシタを使用することによって、３Ｄ ＮＡＮＤフラッシュメモリの全体的なメモリ密度および製造コストが改善され得る。
図１は、本開示のいくつかの実施形態による例示的な３次元（３Ｄ）メモリデバイス１００の上面図を図示している。３Ｄメモリデバイス１００は、メモリチップ（パッケージ）、メモリダイ、または、メモリダイの任意の部分であることが可能であり、１つまたは複数のメモリ平面１０１を含むことが可能であり、メモリ平面１０１のそれぞれは、複数のメモリブロック１０３を含むことが可能である。同一のおよび同時の動作が、それぞれのメモリ平面１０１において行われ得る。メモリブロック１０３は、サイズがメガバイト（ＭＢ）であることが可能であり、メモリブロック１０３は、消去動作を実施するための最小のサイズである。図１に示されているように、例示的な３Ｄメモリデバイス１００は、４つのメモリ平面１０１を含み、それぞれのメモリ平面１０１は、６つのメモリブロック１０３を含む。それぞれのメモリブロック１０３は、複数のメモリセルを含むことが可能であり、ここで、それぞれのメモリセルは、ビットラインおよびワードラインなどのような相互接続部を通してアドレス指定され得る。ビットラインおよびワードラインは、（たとえば、それぞれ、行および列で）垂直方向にレイアウトされ、金属ラインのアレイを形成することが可能である。ビットラインおよびワードラインの方向は、図１の中で「ＢＬ」および「ＷＬ」としてラベル付けされている。本開示において、メモリブロック１０３は、「メモリアレイ」または「アレイ」とも称される。メモリアレイは、メモリデバイスの中のコアエリアであり、ストレージ機能を実施する。
また、３Ｄメモリデバイス１００は、周辺部領域１０５（メモリ平面１０１を取り囲むエリア）を含む。周辺部領域１０５は、多くのデジタル、アナログ、および／または混合信号回路を含有し、メモリアレイの機能（たとえば、ページバッファー、行デコーダーおよび列デコーダー、ならびにセンスアンプ）をサポートする。周辺回路は、当業者に明らかになることとなるように、アクティブおよび／またはパッシブ半導体デバイス（たとえば、トランジスタ、ダイオード、キャパシタ、抵抗器など）を使用する。
３Ｄメモリデバイス１００の中のメモリ平面１０１の配置、および、図１に図示されているそれぞれのメモリ平面１０１の中のメモリブロック１０３の配置は、単に例として使用されているに過ぎず、それは、本開示の範囲を限定するものではないということが留意される。
図２を参照すると、本開示のいくつかの実施形態による、図１の中の領域１０８の拡大上面図が図示されている。３Ｄメモリデバイス１００の領域１０８は、階段領域２１０およびチャネル構造体領域２１１を含むことが可能である。チャネル構造体領域２１１は、メモリストリング２１２のアレイを含むことが可能であり、メモリストリング２１２のそれぞれが、複数のスタックされたメモリセルを含む。階段領域２１０は、階段構造体と、階段構造体の上に形成された接触構造体２１４のアレイを含むことが可能である。いくつかの実施形態において、複数のスリット構造体２１６が、チャネル構造体領域２１１および階段領域２１０を横切ってＷＬ方向に延在しており、複数のスリット構造体２１６は、メモリブロックを複数のメモリフィンガー２１８へと分割することが可能である。少なくともいくつかのスリット構造体２１６は、チャネル構造体領域２１１の中のメモリストリング２１２のアレイのための共通ソースコンタクトとして機能することが可能である。上部選択ゲートカット２２０が、それぞれのメモリフィンガー２１８の中央に配設され、メモリフィンガー２１８の上部選択ゲート（ＴＳＧ： ｔｏｐ ｓｅｌｅｃｔ ｇａｔｅ）を２つの部分へと分割することが可能であり、それによって、メモリフィンガーを２つのプログラマブル（読み取り／書き込み）ページへと分割することが可能である。３Ｄ ＮＡＮＤメモリの消去動作は、メモリブロックレベルにおいて実施され得るが、読み取り動作および書き込み動作は、メモリページレベルにおいて実施され得る。ページは、サイズがキロバイト（ＫＢ）であることが可能である。いくつかの実施形態において、領域１０８は、また、製作の間のプロセス変動制御のための、および／または、追加的な機械的なサポートのためのダミーメモリストリングを含む。
図３は、本開示のいくつかの実施形態による例示的な３次元（３Ｄ）メモリアレイ構造体３００の一部分の斜視図を図示している。メモリアレイ構造体３００は、基板３３０と、基板３３０の上方の絶縁フィルム３３１と、絶縁フィルム３３１の上方の下側選択ゲート（ＬＳＧ）３３２の階層と、交互の導電性層および誘電体層のフィルムスタック３３５を形成するためにＬＳＧ３３２の上にスタックしている制御ゲート３３３の複数の階層（「ワードライン（ＷＬ）」とも称される）とを含む。制御ゲートの階層に隣接する誘電体層は、明確化のために図３に示されていない。
それぞれの階層の制御ゲートは、フィルムスタック３３５を通してスリット構造体２１６－１および２１６－２によって分離されている。また、メモリアレイ構造体３００は、制御ゲート３３３のスタックの上方に上部選択ゲート（ＴＳＧ）３３４の階層を含む。ＴＳＧ３３４、制御ゲート３３３、およびＬＳＧ３３２のスタックは、「ゲート電極」とも称される。メモリアレイ構造体３００は、メモリストリング２１２と、隣接するＬＳＧ３３２同士の間の基板３３０の部分の中にドープされたソースライン領域３４４とをさらに含む。それぞれのメモリストリング２１２は、絶縁フィルム３３１ならびに交互の導電性層および誘電体層のフィルムスタック３３５を通って延在するチャネルホール部３３６を含む。また、メモリストリング２１２は、チャネルホール部３３６の側壁部の上のメモリフィルム３３７と、メモリフィルム３３７の上方のチャネル層３３８と、チャネル層３３８によって取り囲まれているコア充填フィルム３３９とを含む。メモリセル３４０は、制御ゲート３３３およびメモリストリング２１２の交差部に形成され得る。メモリアレイ構造体３００は、ＴＳＧ３３４の上方において、メモリストリング２１２に接続されている複数のビットライン（ＢＬ）３４１をさらに含む。また、メモリアレイ構造体３００は、複数の接触構造体２１４を通してゲート電極と接続されている複数の金属相互接続ライン３４３を含む。フィルムスタック３３５の縁部は、階段の形状で構成されており、ゲート電極のそれぞれの階層への電気的な接続を可能にする。
図３において、例示目的のために、制御ゲート３３３－１、３３３－２、および３３３－３の３つの階層が、ＴＳＧ３３４の１つの階層およびＬＳＧ３３２の１つの階層とともに示されている。この例では、それぞれのメモリストリング２１２は、３つのメモリセル３４０－１、３４０－２、および３４０－３を含むことが可能であり、それらは、制御ゲート３３３－１、３３３－２、および３３３－３にそれぞれ対応している。いくつかの実施形態において、制御ゲートの数およびメモリセルの数は、ストレージ容量を増加させるために３つよりも多くなっていることが可能である。また、メモリアレイ構造体３００は、たとえば、ＴＳＧカット、共通ソースコンタクト、およびダミーチャネル構造体など、他の構造体を含むことが可能である。これらの構造体は、簡単にするために、図３に示されていない。
より高いストレージ密度を実現するために、３Ｄメモリの垂直方向のＷＬスタックの数、または、１つのメモリストリング当たりのメモリセルの数は、たとえば、２４個のスタックされたＷＬ層（すなわち、２４Ｌ）から１２８層以上に大幅に増加されてきた。３Ｄメモリのサイズをさらに低減させるために、メモリアレイは、周辺回路の上にスタックされ得、または、その逆もまた同様に可能である。たとえば、周辺回路は、第１の基板の上に製作され得、メモリアレイは、第２の基板の上に製作され得る。次いで、メモリアレイおよび周辺回路は、第１および第２の基板を一緒に結合することによって、さまざまな相互接続部を通して接続され得る。そうであるので、３Ｄメモリ密度が増加され得るだけでなく、周辺回路とメモリアレイとの間の通信が、より高いバンド幅およびより低い電力消費を実現することが可能である。その理由は、相互接続長さが、基板（ウエハ）ボンディングを通してより短くなることができるからである。図４～図８、図９Ａ～図９Ｇ、図１０、図１１Ａ～図１１Ｃ、図１２Ａ～図１２Ｃ、および図１３は、本開示のいくつかの実施形態による、周辺回路がウエハボンディングを通してメモリアレイに接続されている３Ｄメモリデバイスを形成するための構造および方法を図示している。
３Ｄメモリデバイスの密度および性能の増加に伴い、メモリアレイのための機能的なサポート（たとえば、メモリセルのデータを読み取る、書き込む、および消去する）を提供するために、周辺回路の改善も必要とされる。周辺デバイスの中でも、キャパシタは、３Ｄメモリデバイスの中のレギュラー電圧（たとえば、メモリデータを消去するためのブースティング電圧）に対して使用される。したがって、図４～図８、図９Ａ～図９Ｇ、図１０、図１１Ａ～図１１Ｃ、図１２Ａ～図１２Ｃ、および図１３は、本開示のいくつかの実施形態による、さまざまなプロセス段階におけるメモリデバイスの３Ｄキャパシタを図示している。
図４は、本開示のいくつかの実施形態による、３Ｄメモリデバイスの例示的な周辺回路４００の断面を図示している。周辺回路４００は、第１の基板４３０を含むことが可能であり、ここで、第１の基板４３０は、シリコン（たとえば、単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレーター（ＳＯＩ）、ゲルマニウムオンインシュレーター（ＧＯＩ）、ガリウムヒ素（ＧａＡｓ）、窒化ガリウム、炭化ケイ素、ガラス、ＩＩＩ－Ｖ化合物、任意の他の適切な材料、または、それらの任意の組み合わせを含むことが可能である。いくつかの実施形態において、第１の基板４３０は、周辺デバイス製作の前に両面研磨され得る。この例では、第１の基板４３０は、上部側および底部側（それぞれ、第１の側４３０－１および第２の側４３０－２、または、フロントサイドおよびバックサイドとも称される）に表面を含み、それらは、高品質の半導体デバイスのための滑らかな表面を提供するために研磨および処理の両方が行われる。第１および第２の側は、第１の基板の反対の側である。
周辺回路４００は、第１の基板４３０の第１の側４３０－１の上に１つまたは複数の周辺デバイス４５０を含むことが可能である。周辺デバイス４５０は、第１の基板４３０の「上」に形成され得、周辺デバイス４５０の全体または一部が、第１の基板４３０の中に（たとえば、第１の基板４３０の上部表面の下方に）および／または直接的に第１の基板４３０の上に形成されている。周辺デバイス４５０は、任意の適切な半導体デバイス、たとえば、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、バイポーラ接合トランジスタ（ＢＪＴ）、ダイオード、抵抗器、キャパシタ、インダクタなどを含むことが可能である。半導体デバイスの中でも、ｐ型および／またはｎ型ＭＯＳＦＥＴ（すなわち、ＣＭＯＳ）が、論理回路設計において広く実装されており、本開示における周辺デバイス４５０に関する例として使用されている。この例では、周辺回路４００は、ＣＭＯＳウエハ４００とも称される。
周辺デバイス４５０は、ｐチャネルＭＯＳＦＥＴまたはｎチャネルＭＯＳＦＥＴのいずれかであることが可能であり、それに限定されないが、シャロートレンチアイソレーション（ＳＴＩ）４５２によって取り囲まれているアクティブデバイス領域、ｎ型またはｐ型ドーピングを伴うアクティブデバイス領域の中に形成されたウェル４５４、ゲート誘電体、ゲートコンダクタ、および／またはゲートハードマスクを含むゲートスタック４５６を含むことが可能である。また、周辺デバイス４５０は、ソース／ドレインエクステンションおよび／またはハロー領域（図４には示されていない）、ゲートスタックのそれぞれの側に位置付けしているゲートスペーサー４５８およびソース／ドレイン４６０を含むことが可能である。周辺デバイス４５０は、ソース／ドレインの上部部分にシリサイド接触エリア（図示せず）をさらに含むことが可能である。また、他の公知のデバイスが、第１の基板４３０の上に形成され得る。周辺デバイス４５０の構造および製作方法は、当業者に知られており、全体に関して本明細書に組み込まれている。
ＳＴＩ４５２は、リソグラフィーおよびエッチングを使用して基板をパターニングし、絶縁材料を充填し、絶縁材料を研磨し、第１の基板４３０の上に同一平面上の表面を形成することを通して形成され得る。ＳＴＩのための絶縁材料は、酸化ケイ素、酸窒化ケイ素、ＴＥＯＳ、低温酸化物（ＬＴＯ）、高温酸化物（ＨＴＯ）、窒化ケイ素などを含むことが可能である。ＳＴＩ４５２のための絶縁材料は、たとえば、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）、低圧化学蒸着（ＬＰＣＶＤ）、高密度プラズマ（ＨＤＰ）化学蒸着、急速熱化学蒸着（ＲＴＣＶＤ）、金属有機化学蒸着（ＭＯＣＶＤ）、原子層堆積（ＡＬＤ）、スパッタリング、熱酸化もしくは熱窒化、または、それらの組み合わせなどのような技法を使用して配設され得る。また、ＳＴＩ４５２の形成は、高温アニーリングステップを含み、改善された電気的アイソレーションのために、配設された絶縁材料を高密度化することが可能である。当業者に明らかになることとなるように、他のＳＴＩ構造体も用いられ得る。
周辺デバイス４５０のウェル４５４は、ｎチャネルＭＯＳＦＥＴのためのｐ型ドーピングドープウェル、および、ｐチャネルＭＯＳＦＥＴのためのｎ型ドーピングを含むことが可能であり、それぞれ、ｐウェルおよびｎウェルと呼ばれる。ウェル４５４のドーパントプロファイルおよび濃度は、周辺デバイス４５０のデバイス特質に影響を与える。低い閾値電圧（Ｖｔ）を伴うＭＯＳＦＥＴデバイスに関して、ウェル４５４は、より低い濃度でドープされ得、低電圧ｐウェルまたは低電圧ｎウェルを形成することが可能である。高いＶｔを伴うＭＯＳＦＥＴに関して、ウェル４５４は、より高い濃度でドープされ得、高電圧ｐウェルまたは高電圧ｎウェルを形成することが可能である。いくつかの実施形態において、ｐ型基板からの電気的アイソレーションを提供するために、ディープｎウェルが、高いＶｔを伴うｎチャネルＭＯＳＦＥＴのための高電圧ｐウェルの下に形成され得る。いくつかの実施形態において、ウェル４５４の深さは、ＳＴＩ４５２の深さよりも深くなっていることが可能である。
ｎウェルの形成は、任意の適切なｎ型ドーパント、たとえば、リン、ヒ素、アンチモンなど、および／または、それらの任意の組み合わせを含むことが可能である。ｐウェルの形成は、任意の適切なｐ型ドーパント、たとえば、ホウ素を含むことが可能である。ドーパント組み込みは、イオンインプランテーション（活性化アニールがそれに続く）を通して実現され得、または、アクティブデバイス領域に関するエピタキシーの間のインサイチュドーピング（ｉｎ－ｓｉｔｕ ｄｏｐｉｎｇ）を通して実現され得る。
周辺デバイス４５０のゲートスタック４５６は、「ゲートファースト」スキームによって形成され得、そこでは、ゲートスタック４５６が、ソース／ドレインフォーメーションの前に配設およびパターニングされる。また、周辺デバイス４５０のゲートスタック４５６は、「交換」スキームによって形成され得、そこでは、犠牲ゲートスタックが、最初に形成され得、次いで、ソース／ドレインフォーメーションの後に高ｋ誘電体層およびゲートコンダクタによって交換され得る。
いくつかの実施形態において、ゲート誘電体は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、および／または高ｋ誘電体フィルム、たとえば、酸化ハフニウム、酸化ジルコニウム、酸化アルミニウム、酸化タンタル、酸化マグネシウム、もしくは酸化ランタンフィルム、および／または、それらの組み合わせなどから作製され得る。ゲート誘電体は、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＬＰＣＶＤ、ＲＴＣＶＤ、スパッタリング、ＭＯＣＶＤ、ＡＬＤ、熱酸化もしくは熱窒化、または、それらの組み合わせなどのような、任意の適切な方法によって配設され得る。
いくつかの実施形態において、ゲートコンダクタは、金属または金属合金、たとえば、タングステン、コバルト、ニッケル、銅、もしくはアルミニウム、および／または、それらの組み合わせなどから形成され得る。いくつかの実施形態において、ゲートコンダクタは、導電性材料、たとえば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）などを含むことが可能である。ゲートコンダクタは、任意の適切な堆積方法、たとえば、スパッタリング、熱蒸着、電子ビーム蒸着、ＡＬＤ、ＰＶＤ、および／または、それらの組み合わせによって形成され得る。
いくつかの実施形態において、ゲートコンダクタは、多結晶半導体、たとえば、多結晶シリコン、多結晶ゲルマニウム、多結晶ゲルマニウム－シリコン、および任意の他の適切な材料、ならびに／または、それらの組み合わせなどを含むことが可能である。いくつかの実施形態において、多結晶材料は、任意の適切なタイプのドーパント、たとえば、ホウ素、リン、またはヒ素などを組み込まれ得る。いくつかの実施形態において、ゲートコンダクタは、また、上述の材料を伴うアモルファス半導体であることが可能である。
いくつかの実施形態において、ゲートコンダクタは、金属シリサイド（ＷＳｉｘ、ＣｏＳｉｘ、ＮｉＳｉｘ、またはＡｌＳｉｘなどを含む）から形成され得る。金属シリサイド材料の形成は、上記に説明されている同様の技法を使用して金属層および多結晶半導体を形成することを含むことが可能である。金属シリサイドの形成は、堆積された金属層および多結晶半導体層の上にサーマルアニーリングプロセスを適用することをさらに含むことが可能であり、未反応の金属の除去がそれに続く。
ゲートスペーサー４５８は、絶縁材料を配設すること、および、次いで、異方性エッチングを実施することを通して形成され得る。ゲートスペーサー４５８のための絶縁材料は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ＴＥＯＳ、ＬＴＯ、ＨＴＯなどを含む、任意のインシュレーターであることが可能である。ゲートスペーサー４５８は、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＬＰＣＶＤ、ＲＴＣＶＤ、ＭＯＣＶＤ、ＡＬＤ、スパッタリング、またはそれらの組み合わせなどのような技法を使用して配設され得る。ゲートスペーサー４５８の異方性エッチングは、ドライエッチング、たとえば、反応性イオンエッチング（ＲＩＥ）を含む。
ソース／ドレイン４６０の間のゲートスタック４５６のゲート長さＬは、ＭＯＳＦＥＴの重要な特徴である。ＭＯＳＦＥＴの動作の間に、ゲートスタック４５６の下のウェルの上部部分は、電流をソースからドレインへ流すことが可能であり、いわゆるＭＯＳＦＥＴのチャネルである。ゲート長さＬ（チャネル長さとも称される）は、ＭＯＳＦＥＴの駆動電流の大きさを決定し、したがって論理回路のために積極的にスケールダウンされる。ゲート長さＬは、約１００ｎｍ未満であることが可能である。いくつかの実施形態において、ゲート長さは、約５ｎｍから約３０ｎｍの間の範囲にあることが可能である。そのような小さい寸法を有するゲートスタックのパターニングは、非常に困難であり、光学的近接効果補正、二重露光および／またはダブルエッチング、自己整合型ダブルパターニングなどを含む技法を使用することが可能である。
いくつかの実施形態において、周辺デバイス４５０のソース／ドレイン４６０は、高濃度ドーパントを組み込まれている。ｎ型ＭＯＳＦＥＴに関して、ソース／ドレイン４６０のためのドーパントは、任意の適切なｎ型ドーパント、たとえば、リン、ヒ素、アンチモンなど、および／または、それらの任意の組み合わせを含むことが可能である。ｐ型ＭＯＳＦＥＴに関して、ソース／ドレイン４６０のためのドーパントは、任意の適切なｐ型ドーパント、たとえば、ホウ素を含むことが可能である。ドーパント組み込みは、ドーパント活性化アニールがその後に続くイオンインプランテーションを通して実現され得る。ソース／ドレイン４６０は、第１の基板４３０と同じ材料（たとえば、シリコン）から作製され得る。いくつかの実施形態において、周辺デバイス４５０のソース／ドレイン４６０は、第１の基板４３０とは異なる材料から作製され、高性能を実現することが可能である。たとえば、シリコン基板の上で、ｐ型ＭＯＳＦＥＴのためのソース／ドレイン４６０は、ＳｉＧｅを含むことが可能であり、ｎ型ＭＯＳＦＥＴのためのソース／ドレイン４６０は、炭素を組み込まれ得る。異なる材料によるソース／ドレイン４６０の形成は、ソース／ドレインエリアの中の基板材料をエッチバックすること、および、エピタキシーなどのような技法を使用して新しいソース／ドレイン材料を配設することを含むことが可能である。また、ソース／ドレイン４６０のためのドーピングは、エピタキシーの間にインサイチュドーピングを通して実現され得る。
また、周辺デバイス４５０は、ゲートスタック４５６のそれぞれの側に沿って、随意的なソース／ドレインエクステンションおよび／またはハロー領域（図４には示されていない）を有することが可能である。ソース／ドレインエクステンションおよび／またはハロー領域は、ゲートスタックの下方のアクティブデバイス領域の内側に位置付けしており、約０．５μｍ未満のチャネル長さを有する周辺デバイス４５０のための改善されたショートチャネル制御のために主に実装されている。ソース／ドレインエクステンションおよび／またはハロー領域の形成は、ソース／ドレイン４６０の形成と同様であり得るが、異なるインプランテーション条件（たとえば、ドーズ、角度、エネルギー、種など）を使用し、最適化されたドーピングプロファイル、深さまたは濃度を取得することが可能である。
周辺デバイス４５０は、（図４に示されているように）平面的なアクティブデバイス領域を備えた第１の基板４３０の上に形成され得、ここで、ＭＯＳＦＥＴのチャネルおよび電流の方向は、第１の基板４３０の表面に対して平行になっている。いくつかの実施形態において、周辺デバイス４５０は、３Ｄアクティブデバイス領域（たとえば、「ＦＩＮ」のような形状のいわゆる「ＦＩＮＦＥＴ」（図示せず））を備えた第１の基板４３０の上に形成され得、ここで、ＭＯＳＦＥＴのゲートスタックは、ＦＩＮに包み込まれており、ＭＯＳＦＥＴのチャネルは、ＦＩＮの３つの側（ゲートの下の上部および２つの側壁部）に沿って横たわっている。ＦＩＮＦＥＴデバイスのための構造および方法は、当業者に知られており、本開示ではさらに議論されない。
いくつかの実施形態において、周辺回路４００は、周辺デバイス４５０の上方に、第１の側４３０－１の上に、周辺相互接続層４６２（または、第１の相互接続層）を含み、異なる周辺デバイス４５０と外部デバイス（たとえば、電力を供給する、別のチップ、Ｉ／Ｏデバイスなど）との間に電気的な接続を提供することが可能である。周辺相互接続層４６２は、１つまたは複数の相互接続構造体、たとえば、１つまたは複数の垂直方向の接触構造体４６４および１つまたは複数の横方向の導電性ライン４６６を含むことが可能である。接触構造体４６４および導電性ライン４６６は、任意の適切なタイプの相互接続部、たとえば、ミドルオブライン（ＭＯＬ）相互接続部およびバックエンドオブライン（ＢＥＯＬ）相互接続部などを広く含むことが可能である。周辺回路４００の中の接触構造体４６４および導電性ライン４６６は、任意の適切な導電性材料、たとえば、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、ニッケル、シリサイド（ＷＳｉｘ、ＣｏＳｉｘ、ＮｉＳｉｘ、ＡｌＳｉｘなど）、金属合金、または、それらの任意の組み合わせなどを含むことが可能である。導電性材料は、化学蒸着（ＣＶＤ）、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）、物理蒸着（ＰＶＤ）、原子層堆積（ＡＬＤ）、電気めっき、無電解めっき、スパッタリング、蒸着、または、それらの任意の組み合わせなどのような、１つまたは複数の薄膜堆積プロセスによって堆積され得る。
周辺相互接続層４６２は、絶縁層４６８をさらに含むことが可能である。周辺相互接続層４６２の中の絶縁層４６８は、絶縁材料、たとえば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ドープされた酸化ケイ素（たとえば、Ｆ、Ｃ、Ｎ、またはＨがドープされた酸化物など）、テトラエトキシシラン（ＴＥＯＳ）、ポリイミド、スピンオンガラス（ＳＯＧ）、多孔性のＳｉＣＯＨなどのような低ｋ誘電材料、シルセスキオサン（ＳＳＱ）、または、それらの任意の組み合わせなどを含むことが可能である。絶縁材料は、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＡＬＤ、高密度プラズマＣＶＤ（ＨＤＰ－ＣＶＤ）、スパッタリング、スピンコーティング、または、それらの任意の組み合わせなどのような、１つまたは複数の薄膜堆積プロセスによって堆積され得る。
図４において、２つの導電性レベル４７０－１および４７０－２（「金属レベル」とも称される）が、例として図示されており、ここで、それぞれの金属レベル４７０（たとえば、４７０－１または４７０－２）は、接触構造体４６４および導電性ライン４６６を含む。同じ金属レベルの導電性ライン４６６は、第１の基板４３０から同じ距離に位置付けされている。周辺回路４００のための金属レベル４７０の数は限定されず、３Ｄメモリの性能に関して最適化された任意の数であることが可能である。
周辺相互接続層４６２は、周辺回路４００の底部から上部へ金属レベル４７０をスタックさせることによって形成され得る。図４の周辺回路４００の例において、底部金属レベル４７０－１が、最初に形成され得、次いで、上側金属レベル４７０－２が、底部金属レベル４７０－１の上に形成され得る。それぞれの金属レベル４７０の製作プロセスは、それに限定されないが、金属レベルに要求される厚さを有する絶縁層４６８の一部分を配設することと、フォトリソグラフィーおよびドライ／ウェットエッチングを使用して絶縁層４６８の一部分をパターニングし、接触構造体４６４および導電性ライン４６６のための接触孔部を形成することと、接触構造体４６４および導電性ライン４６６のための接触孔部を充填するように導電性材料を配設することと、化学機械研磨（ＣＭＰ）または反応性イオンエッチング（ＲＩＥ）などのような平坦化プロセスを使用することによって、接触孔部の外側の過度の導電性材料を除去することとを含むことが可能である。
また、いくつかの実施形態において、周辺回路４００は、１つまたは複数の基板接触部４７２を含むことが可能であり、ここで、基板接触部４７２は、第１の基板４３０への電気的な接続を提供する。基板接触部４７２は、垂直方向の接触構造体４６４および横方向の導電性ライン４６６の複数の階層を備えた１つまたは複数の導電性レベル４７０を含むことが可能である。図４において、接触構造体および導電性ラインの１つの階層を備えた基板接触部４７２が、例として示されており、ここで、基板接触部４７２の垂直方向の接触構造体は、絶縁層４６８を通って延在しており、第１の基板４３０に電気的に接触している。
いくつかの実施形態において、最上部の導電性ライン４６６（たとえば、図４の中の４６６－２）は、周辺回路４００の上部表面として露出され得、ここで、最上部の導電性ライン４６６－２は、別のチップまたは外部デバイスの上の導電性ラインと直接的に接続され得る。
いくつかの実施形態において、最上部の導電性ライン４６６－２は、（図４に示されているように）絶縁層４６８の内側に埋め込まれ得、ここで、導電性ライン４６６の上の絶縁材料は、出荷または取り扱いの間にスクラッチ保護を提供する。最上部の導電性ライン４６６への電気的な接続は、金属ＶＩＡを形成することによって、または、単にドライ／ウェットエッチングを使用して絶縁層４６８をエッチバックすることによって、その後に確立され得る。
しかし、周辺デバイス４５０は、ＭＯＳＦＥＴに限定されない。他のデバイス（たとえば、ダイオード、抵抗器、キャパシタ、インダクタ、ＢＪＴなど）の構造体は、異なるマスク設計およびレイアウトを通してＭＯＳＦＥＴ製作の間に同時に形成され得る。ＭＯＳＦＥＴ以外のデバイスを形成するために、プロセスステップが、ＭＯＳＦＥＴのプロセスフローの中に追加または修正され得、それは、たとえば、異なるドーパントプロファイル、フィルム厚さ、または材料スタックなどを取得するためのプロセスである。また、いくつかの実施形態において、ＭＯＳＦＥＴ以外の周辺デバイス４５０は、特定の回路要件を実現するために、追加的な設計および／またはリソグラフィーマスクレベルによって製作され得る。
いくつかの実施形態において、複数の周辺デバイス４５０は、周辺回路４００の動作のための任意のデジタル、アナログ、および／または混合信号回路を形成するために使用され得る。周辺回路４００は、たとえば、メモリアレイのデータを行／列デコーディングすること、タイミングおよび制御すること、読み取ること、書き込むこと、および消去することなどを実施することが可能である。
いくつかの実施形態において、３Ｄキャパシタが、周辺回路４００のために形成され得る。たとえば、ディープウェル４５５が、ＭＯＳＦＥＴのためのウェル４５４を形成しながら、第１の基板４３０の中に形成され得る。ディープウェル４５５は、ｐ型にドープされているかまたはｎ型にドープされ得る。ｎ型ドーパントは、リン、ヒ素、アンチモンなどであることが可能である。ｐ型ドーパントは、たとえば、ホウ素であることが可能である。ドーパント組み込みは、第１の基板４３０の第１の側４３０－１からのイオンインプランテーション（活性化アニールがそれに続く）を通して実現され得る。いくつかの実施形態において、ディープウェル４５５は、エピタキシーおよびインサイチュドーピングを通して第１の基板４３０の第１の側４３０－１に形成され得る。ディープウェル４５５のためのインプランテーションは、ウェル４５４のインプランテーションの直前または直後に実施され得る。ディープウェル４５５のためのドーパント活性化アニールは、ウェル４５４のためのものと同時に実施され得る。
いくつかの実施形態において、ディープウェル４５５は、１μｍから５μｍの間の範囲にある深さを有することが可能である。いくつかの実施形態において、ディープウェル４５５は、高度にドープされている。たとえば、ディープウェル４５５は、１×１０１８ｃｍ－３以上までドープされ得る。
いくつかの実施形態において、ディープウェル接触部４７３は、ディープウェル４５５への電気的な接続を提供するために形成され得、３Ｄキャパシタの２つの電極のうちの一方（たとえば、アノード）としての役割を果たすことが可能である。そうであるので、ディープウェル接触部４７３は、第１のキャパシタ電極とも称される。いくつかの実施形態において、ディープウェル接触部４７３は、ディープウェル４５５とのオーミック接触を形成している。ディープウェル接触部４７３は、周辺相互接続層４６２の中の接触構造体４６４および導電性ライン４６６を通して、周辺回路４００の対応する回路との電気的な接続を形成することが可能である。たとえば、ディープウェル接触部４７３は、地面、第１の基板４３０の基板接触部４７２、ソースもしくはドレイン４６０、または周辺デバイス４５０のゲートスタック４５６などと接続され得る。
ディープウェル接触部４７３は、絶縁層４６８の内側に形成され得、１つまたは複数の接触構造体４６４および１つまたは複数の導電性ライン４６６を含むことが可能である。いくつかの実施形態において、ディープウェル接触部４７３は、基板接触部４７２と同様であり、垂直方向の接触構造体および横方向の導電性ラインの１つの階層を含むことが可能である。いくつかの実施形態において、ディープウェル接触部４７３は、接触構造体４６４、導電性ライン４６６、および／または基板接触部４７２と同時に形成され得る。
図５は、本開示のいくつかの実施形態による、例示的な３Ｄメモリアレイ５００の断面を図示している。３Ｄメモリアレイ５００（メモリアレイとも称される）は、３Ｄ ＮＡＮＤメモリアレイであることが可能であり、第２の基板５３０、メモリセル３４０、およびアレイ相互接続層５６２（または、第２の相互接続層）を含むことが可能である。第２の基板５３０は、第１の基板４３０と同様であることが可能である。アレイ相互接続層５６２は、周辺相互接続層４６２と同様であることが可能であり、同様の材料および同様のプロセスを使用して形成され得る。たとえば、アレイ相互接続層５６２の相互接続構造体（たとえば、接触構造体５６４および導電性ライン５６６）および絶縁層５６８は、それぞれ、周辺相互接続層４６２の相互接続構造体（たとえば、接触構造体４６４、導電性ライン４６６）および絶縁層４６８と同様である。
いくつかの実施形態において、３Ｄメモリアレイ５００は、３Ｄ ＮＡＮＤフラッシュメモリのためのメモリアレイであることが可能であり、メモリセル３４０は、その中にメモリストリング２１２として垂直方向にスタックされ得る。メモリストリング２１２は、複数の導体層５７４および誘電体層５７６ペアを通って延在している。複数の導体／誘電体層ペアは、本明細書で「交互の導体／誘電体スタック」５７８とも称される。交互の導体／誘電体スタック５７８の中の導体層５７４および誘電体層５７６は、垂直方向に交互になっている。換言すれば、交互の導体／誘電体スタック５７８の上部または底部におけるものを除いて、それぞれの導体層５７４は、その両側において２つの誘電体層５７６によって挟まれ得、それぞれの誘電体層５７６は、その両側において２つの導体層５７４によって挟まれ得る。導体層５７４は、同じ厚さをそれぞれ有することが可能であり、または、異なる厚さを有することが可能である。同様に、誘電体層５７６は、同じ厚さをそれぞれ有することが可能であり、または、異なる厚さを有することが可能である。いくつかの実施形態において、交互の導体／誘電体スタック５７８は、導体／誘電体層ペアよりも、異なる材料および／または厚さを有する多くの導体層または多くの誘電体層を含む。導体層５７４は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、Ｔｉ、Ｔａ、Ｔｉｎ、ＴａＮ、Ｎｉ、ドープトシリコン、シリサイド（たとえば、ＮｉＳｉｘ、ＷＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘ）または、それらの任意の組み合わせなどのような、導体材料であることが可能である。誘電体層５７６は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、または、それらの任意の組み合わせなどのような、誘電材料を含むことが可能である。
図５に示されているように、それぞれのメモリストリング２１２は、チャネル層３３８およびメモリフィルム３３７を含むことが可能である。いくつかの実施形態において、チャネル層３３８は、シリコン、たとえば、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどを含む。いくつかの実施形態において、メモリフィルム３３７は、トンネリング層、ストレージ層（「チャージトラップ／ストレージ層」としても知られる）、およびブロッキング層を含む、複合層である。それぞれのメモリストリング２１２は、シリンダー形状（たとえば、ピラー形状）を有することが可能である。いくつかの実施形態によれば、チャネル層３３８、トンネリング層、ストレージ層、およびブロッキング層は、中心からピラーの外側表面に向かう方向に沿って、この順序で配置されている。トンネリング層は、酸化ケイ素、窒化ケイ素、または、それらの任意の組み合わせを含むことが可能である。ブロッキング層は、酸化ケイ素、窒化ケイ素、高誘電率（高ｋ）誘電体、または、それらの任意の組み合わせを含むことが可能である。ストレージ層は、窒化ケイ素、酸窒化ケイ素、シリコン、または、それらの任意の組み合わせを含むことが可能である。いくつかの実施形態において、メモリフィルム３３７は、ＯＮＯ誘電体（たとえば、酸化ケイ素を含むトンネリング層、窒化ケイ素を含むストレージ層、および、酸化ケイ素を含むブロッキング層）を含む。
いくつかの実施形態において、交互の導体／誘電体スタック５７８の中のそれぞれの導体層５７４は、メモリストリング２１２のそれぞれのメモリセルのための制御ゲート（たとえば、図３の制御ゲート３３３）としての役割を果たすことが可能である。図５に示されているように、メモリストリング２１２は、メモリストリング２１２の下側端部において下側選択ゲート３３２（たとえば、ソース選択ゲート）を含むことが可能である。また、メモリストリング２１２は、メモリストリング２１２の上側端部において上部選択ゲート３３４（たとえば、ドレイン選択ゲート）を含むことが可能である。本明細書で使用されているように、コンポーネント（たとえば、メモリストリング２１２）の「上側端部」は、ｚ方向に第２の基板５３０からより遠くに離れている端部であり、コンポーネント（たとえば、メモリストリング２１２）の「下側端部」は、ｚ方向に第２の基板５３０のより近くにある端部である。図５に示されているように、それぞれのメモリストリング２１２に関して、ドレイン選択ゲート３３４は、ソース選択ゲート３３２の上方にあることが可能である。いくつかの実施形態において、選択ゲート３３２／３３４は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープトシリコン、シリサイド、または、それらの任意の組み合わせなどのような、導体材料を含む。
いくつかの実施形態において、３Ｄメモリアレイ５００は、メモリストリング２１２のチャネル層３３８の下側端部において、エピタキシャル層５８０を含むことが可能である。エピタキシャル層５８０は、半導体材料（たとえば、シリコンなど）を含むことが可能である。エピタキシャル層５８０は、第２の基板５３０の上の半導体層５８２からエピタキシャル成長され得る。半導体層５８２は、ｐ型またはｎ型ドーパントによってドープされていないか、（厚さ方向および／または幅方向に）部分的にドープされているか、または完全にドープされていることが可能である。それぞれのメモリストリング２１２に関して、エピタキシャル層５８０は、本明細書で「エピタキシャルプラグ」と称される。それぞれのメモリストリング２１２の下側端部におけるエピタキシャルプラグ５８０は、チャネル層３３８および半導体層５８２のドープされた領域の両方に接触することが可能である。エピタキシャルプラグ５８０は、メモリストリング２１２の下側端部における下側選択ゲート３３２のチャネルとして機能することが可能である。
いくつかの実施形態において、アレイデバイスは、階段領域２１０の中に、ワードラインの複数の接触構造体２１４（ワードライン接触部とも称される）をさらに含む。それぞれのワードライン接触構造体２１４は、交互の導体／誘電体スタック５７８の中の対応する導体層５７４と電気的接触を形成し、メモリセル３４０を個別に制御することが可能である。ワードライン接触構造体２１４は、接触孔部のドライ／ウェットエッチング（導体、たとえば、Ｗ、Ｔｉ、Ｔｉｎ、Ｃｕ、ＴａＮ、Ａｌ、Ｃｏ、Ｎｉ、または、それらの任意の組み合わせによって充填することがそれに続く）によって形成され得る。
図５に示されているように、３Ｄメモリアレイ５００は、また、ビットライン接触部５８４を含み、ビットライン接触部５８４は、メモリストリング２１２の上に形成され、メモリストリング２１２のチャネル層３３８への個々のアクセスを提供する。ワードライン接触構造体２１４およびビットライン接触部５８４と接続されている導電性ラインは、それぞれ、３Ｄメモリアレイ５００のワードラインおよびビットラインを形成している。典型的に、ワードラインおよびビットラインは、（たとえば、それぞれ、行および列で）互いに対して垂直に置かれており、メモリの「アレイ」を形成している。
いくつかの実施形態において、３Ｄメモリアレイ５００は、また、第２の基板５３０の基板接触部５７２を含む。基板接触部５７２は、第１の基板４３０の基板接触部４７２と同様の材料およびプロセスを使用して形成され得る。基板接触部５７２は、３Ｄメモリアレイ５００の第２の基板５３０への電気的な接続を提供することが可能である。
図６は、本開示のいくつかの実施形態による例示的な３Ｄメモリデバイス６００の断面を図示している。３Ｄメモリデバイス６００は、第１の基板４３０の上に製作されている周辺回路４００と、第２の基板５３０の上に製作されている３Ｄメモリアレイ５００とを含む。この例では、周辺回路４００は、逆さまにひっくり返されており、直接的なボンディングまたはハイブリッドボンディングによって３Ｄメモリアレイ５００と接合されている。ボンディングインターフェース６８８において、周辺回路４００および３Ｄメモリアレイ５００は、複数の相互接続ＶＩＡ４８６／５８６を通して電気的に接続されている。
いくつかの実施形態において、３Ｄメモリデバイス６００のボンディングインターフェース６８８は、周辺相互接続層４６２の絶縁層４６８とアレイ相互接続層５６２の絶縁層５６８との間に位置している。相互接続ＶＩＡ４８６および５８６は、ボンディングインターフェース６８８において接合され、周辺相互接続層４６２の任意の導電性ライン４６６または接触構造体４６４およびアレイ相互接続層５６２の任意の導電性ライン５６６または接触構造体５６４を電気的に接続することが可能である。そうであるので、周辺回路４００および３Ｄメモリアレイ５００は、電気的に接続され得る。
いくつかの実施形態において、３Ｄメモリデバイス６００のボンディングインターフェース６８８は、ボンディング層６９０の内側に位置している。この例では、相互接続ＶＩＡ４８６および５８６は、ボンディング層６９０を通って延在しており、また、周辺相互接続層４６２の任意の導電性ライン４６６または接触構造体４６４とアレイ相互接続層５６２の導電性ライン５６６または接触構造体５６４との間に電気的な接続を形成している。そうであるので、周辺回路４００および３Ｄメモリアレイ５００は、また、電気的に接続され得る。
いくつかの実施形態において、ボンディング層６９０は、ボンディングプロセスの前に、周辺回路４００（図４）および／または３Ｄメモリアレイ５００（図５）の上に配設され得る。ボンディング層６９０は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素または、それらの任意の組み合わせなどのような、誘電材料を含むことが可能である。また、ボンディング層６９０は、接着材料、たとえば、エポキシ樹脂、ポリイミド、ドライフィルム、感光性ポリマーなどを含むことが可能である。ボンディング層６９０は、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＡＬＤ、高密度プラズマＣＶＤ（ＨＤＰ－ＣＶＤ）、スパッタリング、スピンコーティング、または、それらの任意の組み合わせなどのような、１つまたは複数の薄膜堆積プロセスによって形成され得る。
いくつかの実施形態において、ボンディング層６９０を形成した後に、相互接続ＶＩＡ４８６および５８６が、それぞれ、周辺回路４００および３Ｄメモリアレイ５００のために形成され得る。相互接続ＶＩＡ４８６／５８６は、金属または金属合金、たとえば、銅（Ｃｕ）、スズ（Ｓｎ）、ニッケル（Ｎｉ）、金（Ａｕ）、銀（Ａｇ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）など、または、それらの任意の組み合わせを含むことが可能である。相互接続ＶＩＡ４８６／５８６の金属または金属合金は、化学蒸着（ＣＶＤ）、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）、物理蒸着（ＰＶＤ）、原子層堆積（ＡＬＤ）、電気めっき、無電解めっき、スパッタリング、蒸着、または、それらの任意の組み合わせなどのような、１つまたは複数の薄膜堆積プロセスによって配設され得る。
相互接続ＶＩＡ４８６／５８６の製作プロセスは、それに限定されないが、フォトリソグラフィー、ウェット／ドライエッチング、平坦化（たとえば、ＣＭＰ、またはＲＩＥエッチバック）などをさらに含むことが可能である。
いくつかの実施形態において、周辺回路４００および３Ｄメモリアレイ５００は、製品設計および製造戦略に応じて、ダイレベル（たとえば、ダイ－ツー－ダイまたはチップ－ツー－チップ）において、または、ウエハレベル（たとえば、ウエハツー－ウエハまたはチップ－ツー－ウエハ）において、一緒に結合され得る。ウエハレベルにおけるボンディングは、高いスループットを提供することが可能であり、ここで、周辺回路４００を備えた第１の基板４３０の上のすべてのダイ／チップは、３Ｄメモリアレイ５００を備えた第２の基板５３０と同時に接合され得る。個々の３Ｄメモリデバイス６００は、ウエハボンディングの後にダイシングされ得る。他方では、ダイレベルにおけるボンディングは、ダイシングおよびダイ試験の後に実施され得、ここで、周辺回路４００および３Ｄメモリアレイ５００の機能的なダイが、最初に選択され、次いで、３Ｄメモリデバイス６００を形成するために結合され得、３Ｄメモリデバイス６００のより高い生産量を可能にする。
いくつかの実施形態において、ボンディングプロセスの間に、周辺相互接続層４６２は、周辺回路４００の相互接続ＶＩＡ４８６が３Ｄメモリアレイ５００の対応する相互接続ＶＩＡ５８６と整合させられているときに、アレイ相互接続層５６２と整合させられ得る。結果として、対応する相互接続ＶＩＡ４８６／５８６は、ボンディングインターフェース６８８において接続され得、３Ｄメモリアレイ５００は、周辺回路４００と電気的に接続され得る。
いくつかの実施形態において、周辺回路４００および３Ｄメモリアレイ５００は、ハイブリッドボンディングによって接合され得る。ハイブリッドボンディング、特に、金属／誘電体ハイブリッドボンディングは、直接的なボンディング技術（たとえば、中間層（たとえば、はんだまたは接着剤など）を使用することなく表面同士の間にボンディングを形成する）であり、それは、金属－金属ボンディングおよび誘電体－誘電体ボンディングを同時に取得する。
いくつかの実施形態において、周辺回路４００および３Ｄメモリアレイ５００は、ボンディング層６９０を使用することによって結合され得る。ボンディングインターフェース６８８において、ボンディングは、金属と金属とのボンディングに加えて、窒化ケイ素と窒化ケイ素との間、酸化ケイ素と酸化ケイ素との間、または、窒化ケイ素と酸化ケイ素との間で行われ得る。いくつかの実施形態において、ボンディング層は、また、ボンディング強度を強化するための接着剤材料（たとえば、エポキシ樹脂、ポリイミド、ドライフィルムなど）を含むことが可能である。
いくつかの実施形態において、処理プロセスが、ボンディングインターフェース６８８におけるボンディング強度を強化するために使用され得る。処理プロセスは、絶縁層５６８／４６８の表面が化学結合を形成するように、アレイ相互接続層５６２および周辺相互接続層４６２の表面を準備することが可能である。処理プロセスは、たとえば、プラズマ処理（たとえば、Ｆ、Ｃｌ、またはＨを含有するプラズマによる）または化学的プロセス（たとえば、ギ酸）を含むことが可能である。いくつかの実施形態において、処理プロセスは、熱的プロセスを含むことが可能であり、熱的プロセスは、真空または不活性環境（たとえば、窒素またはアルゴンによる）において、約２５０℃から約６００℃の温度で実施され得る。熱的プロセスは、相互接続ＶＩＡ４８６と相互接続ＶＩＡ５８６との間に金属相互拡散を引き起こすことが可能である。結果として、相互接続ＶＩＡの対応するペアの中の金属材料は、互いに混合され得、または、ボンディングプロセスの後に合金を形成することが可能である。
周辺相互接続層およびアレイ相互接続層を一緒に結合した後に、第１の基板４３０の上に製作される周辺回路４００の少なくとも１つの周辺デバイスは、第２の基板５３０の上に製作される３Ｄメモリアレイ５００の少なくとも１つのメモリセルと電気的に接続され得る。
図６は、周辺回路４００が３Ｄメモリアレイ５００の上に結合されている実施形態を図示している。いくつかの実施形態において、３Ｄメモリアレイ５００は、周辺回路４００の上に結合され得る。
ボンディングを通して、３Ｄメモリデバイス６００は、（図１に示されているように）周辺回路およびメモリアレイが同じ基板の上に製作される３Ｄメモリと同様に機能することが可能である。３Ｄメモリアレイ５００および周辺回路４００を重ね合ってスタックすることによって、３Ｄメモリデバイス６００の密度は増加され得る。一方で、スタックされた設計を使用することによって、周辺回路４００と３Ｄメモリアレイ５００との間の相互接続距離が低減され得ることに起因して、３Ｄメモリデバイス６００のバンド幅が増加され得る。
図７は、本開示のいくつかの実施形態による３Ｄメモリデバイス７００の断面図を図示している。３Ｄメモリデバイス７００は、図６の３Ｄメモリデバイス６００と似ており、また、周辺回路４００および３Ｄメモリアレイ５００を含み、ここで、周辺回路４００は、ボンディングインターフェース６８８において３Ｄメモリアレイ５００に結合されている。３Ｄメモリデバイス７００は、ボンディングを通して３Ｄメモリデバイス６００を形成した後に、周辺回路４００の第１の基板４３０を薄くすることによって形成され得る。
いくつかの実施形態において、周辺回路４００の第１の基板４３０は、ディープウェル４５５を露出させるために、バックサイド４３０－２（または、第２の側）から薄くされ得る。いくつかの実施形態において、基板を薄くするプロセスは、研削、ドライエッチング、ウェットエッチング、および化学機械研磨（ＣＭＰ）のうちの１つまたは複数を含むことが可能である。薄くした後の第１の基板４３０の厚さは、１μｍから５μｍの範囲にあることが可能である。
図８は、本開示のいくつかの実施形態による３Ｄメモリデバイス８００の断面図を図示している。３Ｄメモリデバイス８００は、第１の基板４３０のバックサイド４３０－２（または、第２の側）の上にキャッピング層８９２を配設することによって形成され得る。キャッピング層８９２は、任意の適切なインシュレーター、たとえば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ドープされた酸化ケイ素（たとえば、Ｆ、Ｃ、Ｎ、またはＨがドープされた酸化物など）、テトラエトキシシラン（ＴＥＯＳ）、ポリイミド、スピンオンガラス（ＳＯＧ）、多孔性のＳｉＣＯＨなどのような低ｋ誘電材料、シルセスキオサン（ＳＳＱ）、または、それらの任意の組み合わせなどであることが可能である。絶縁材料は、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＡＬＤ、高密度プラズマＣＶＤ（ＨＤＰ－ＣＶＤ）、スパッタリング、スピンコーティング、または、それらの任意の組み合わせなどのような、１つまたは複数の薄膜堆積プロセスによって堆積され得る。堆積の後に、キャッピング層８９２は、ディープウェル４５５を含む第１の基板４３０の表面全体をカバーする。
図９Ａは、本開示のいくつかの実施形態による３Ｄメモリデバイス９００の断面図を図示しており、３Ｄメモリデバイス９００は、第１の基板４３０のバックサイド４３０－２（第２の側）に形成された複数のトレンチ９９４およびスルーシリコントレンチ（ＴＳＴ： ｔｈｒｏｕｇｈ－ｓｉｌｉｃｏｎ－ｔｒｅｎｃｈ）９９５を含む。この例では、スルーシリコントレンチ９９５は、キャッピング層８９２および第１の基板４３０全体を貫通しており、トレンチの底部において絶縁層４６８を露出させている。いくつかの実施形態において、トレンチ９９４は、ＴＳＴ９９５と同様であることが可能であり、キャッピング層８９２および第１の基板４３０の全体を通って延在しており、（図９Ａに示されているように）トレンチの底部において絶縁層４６８を露出させることが可能である。いくつかの実施形態において、トレンチ９９４は、キャッピング層８９２を通って第１の基板４３０のディープウェル４５５の中へ延在することが可能であるが、トレンチの底部においてディープウェル４５５の一部分を残している。
トレンチ９９４およびＴＳＴ９９５は、フォトリソグラフィーおよびエッチングを使用することによって形成され得る。トレンチ９９４およびＴＳＴ９９５のために使用されるエッチングプロセスは、ウェット化学エッチング、反応性イオンエッチング（ＲＩＥ）、高アスペクト比のプラズマエッチング、または、それらの任意の組み合わせを含むことが可能である。いくつかの実施形態において、第１の基板４３０のシリコンは、ＳＦ６化学を使用するプラズマエッチング、および、Ｃ４Ｆ８化学を使用する保護フィルム堆積を交互に行うことによってエッチングされ得る。いくつかの実施形態において、トレンチ９９４およびＴＳＴ９９５は、シーケンシャルに形成され得、たとえば、ＴＳＴ９９５が、最初に形成され得、次いで、トレンチ９９４が形成され得、または、その逆もまた同様に可能である。
いくつかの実施形態において、ＴＳＴ９９５の幅ｄ１は、トレンチ９９４の幅ｄ２よりも狭くなっていることが可能である。いくつかの実施形態において、ＴＳＴ９９５は、（図９Ａに示されているように）ディープウェル４５５の内側に形成され得る。
いくつかの実施形態において、イオンインプランテーションが、トレンチ９９４を形成した後に実施され、トレンチ９９４の側壁部に沿ってディープウェル４５５の中のドーピングプロファイルまたは濃度を修正することが可能である。
図９Ａにおいて、領域９０１は、本開示のいくつかの実施形態による、３Ｄキャパシタのためのプリカーサー領域を強調しており、詳細にさらに議論されることとなる。
図９Ｂは、図９Ａの３Ｄメモリデバイス９００の領域９０１の拡大断面図を図示しており、図９Ｃは、本開示のいくつかの実施形態による、領域９０１の対応するレイアウトを図示している。図９Ｃにおいて、キャッピング層８９２は、上面図の中の下にある層を示すために省略されており、ディープウェル接触部４７３は、参照として示されている。
いくつかの実施形態において、ＴＳＴ９９５は、囲まれたエリア、キャパシタプリカーサー領域９０３を形成している。ＴＳＴ９９５は、第１の基板４３０の上の他のデバイスからキャパシタプリカーサー領域９０３を隔離することが可能であり、すなわち、ＴＳＴ９９５は、３Ｄキャパシタのためのアクティブエリアを画定している。そうであるので、キャパシタプリカーサー領域９０３は、３Ｄキャパシタのためのアクティブエリアとも称される。
いくつかの実施形態において、ＴＳＴ９９５は、ディープウェル４５５を通してエッチングすることによって形成され得、すなわち、ＴＳＴ９９５は、（図９Ｂおよび図９Ｃに示されているように）ディープウェル４５５によって挟まれているかまたは取り囲まれている。
いくつかの実施形態において、ＴＳＴ９９５は、第１の基板４３０の比較的に軽度にドープされたエリアを通してエッチングすることによって形成され得、すなわち、ＴＳＴ９９５は、（図９Ｄおよび図９Ｅに示されているように）ディープウェル４５５の外側に位置している。この例では、ＴＳＴ９９５よって囲まれているキャパシタプリカーサー領域９０３は、ディープウェル４５５および軽度にドープされた第１の基板４３０の一部分の両方を含む。
図９Ｃにおいて、トレンチ９９４は、正方形にレイアウトされており、アレイで配置されている。いくつかの実施形態において、トレンチ９９４は、長方形、円形、または任意の他の形状であることが可能である。トレンチ９９４の配置は、互いに噛み合わされたフィンガー（図９Ｆに示されている）、同心円状の円形（図９Ｇに示されている）などであることが可能である。簡単にするために、図９Ｃのレイアウトが、メモリデバイスのための３Ｄキャパシタを形成するための構造および方法を図示するために、以下の説明において例として使用されることとなる。他のレイアウトおよび設計に関して同様の特徴を再現することが、当業者に知られている。
図１０は、本開示のいくつかの実施形態による３Ｄメモリデバイス１０００の断面図を図示している。３Ｄメモリデバイス１０００は、図９Ａの３Ｄメモリデバイス９００の上に配設されているキャパシタ誘電体層１０９６を含む。キャパシタ誘電体層１０９６は、任意の適切な誘電材料、たとえば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、および／または高ｋ誘電体フィルム、たとえば、酸化ハフニウム、酸化ジルコニウム、酸化アルミニウム、酸化タンタル、酸化マグネシウム、もしくは酸化ランタンフィルム、および／または、それらの組み合わせなどであることが可能である。キャパシタ誘電体層１０９６は、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＬＰＣＶＤ、ＲＴＣＶＤ、スパッタリング、ＭＯＣＶＤ、ＡＬＤ、熱酸化もしくは熱窒化、または、それらの組み合わせなどのような、任意の適切な方法によって配設され得る。
いくつかの実施形態において、キャパシタ誘電体層１０９６は、コンフォーマルであり、同様の厚さによって水平方向の表面および垂直方向の表面をカバーしており、すなわち、ｔ１は、図１０の中のｔ２とおおよそ同じ寸法である。いくつかの実施形態において、キャパシタ誘電体層１０９６は、水平方向の表面および垂直方向の表面の上で異なる厚さを有することが可能であり、すなわち、ｔ１≠ｔ２である。いくつかの実施形態において、キャパシタ誘電体層１０９６の厚さｔ１およびｔ２は、１０ｎｍから２０００ｎｍの範囲にあることが可能である。
いくつかの実施形態において、図９ＡのＴＳＴ９９５の幅ｄ１は、トレンチ９９４の幅ｄ２よりも狭くなっていることが可能である。この例では、キャパシタ誘電体層１０９６の厚さｔ１がＴＳＴ９９５の幅ｄ１の半分よりも大きい場合には、キャパシタ誘電体層１０９６は、ＴＳＴ９９５を完全に充填し、ディープトレンチアイソレーション（ＤＴＩ）１０９３を形成することが可能である。一方で、キャパシタ誘電体層１０９６を堆積させた後に、トレンチ９９４は、開口部９９４’を有することが可能であり、開口部９９４’は、ｄ２－２ｔ１と同等の幅ｄ３を有することが可能である。
いくつかの実施形態において、ＤＴＩ１０９３の形成およびキャパシタ誘電体層１０９６の堆積は、シーケンシャルに実施され得る。たとえば、ＴＳＴ９９５は、最初に、第１の基板４３０のバックサイド４３０－２から形成され得、ＤＴＩ１０９３を形成するためにＴＳＴ９９５の内側の絶縁材料の堆積がそれに続く。この例では、ＤＴＩ１０９３のための絶縁材料は、ＴＳＴ９９５を完全に充填するのに十分に大きい厚さを有することが可能である。オプションとして、ＴＳＴ９９５の外側のＤＴＩ１０９３のための絶縁材料は、平坦化プロセス（たとえば、化学機械研磨（ＣＭＰ）またはＲＩＥなど）によって除去され得る。次いで、トレンチ９９４が形成され得、キャパシタ誘電体層１０９６の堆積がそれに続く。この例では、ＤＴＩ１０９３のための絶縁材料は、キャパシタ誘電体層１０９６とは異なっていることが可能である。
図１１Ａは、本開示のいくつかの実施形態による３Ｄメモリデバイス１１００の断面図を図示している。３Ｄメモリデバイス１１００は、図１０の３Ｄメモリデバイス１０００の開口部９９４’の内側に形成されたキャパシタ接触部１１９８を含み、キャパシタ接触部１１９８は、トレンチ９９４の内側のキャパシタ誘電体層１０９６の側壁部をカバーしている。
キャパシタ接触部１１９８は、任意の適切な導電性材料、たとえば、金属または金属合金、たとえば、タングステン、コバルト、ニッケル、銅、もしくはアルミニウム、および／または、それらの組み合わせなどから作製され得る。いくつかの実施形態において、キャパシタ接触部１１９８は、また、導電性材料、たとえば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）などを含むことが可能である。キャパシタ接触部１１９８は、任意の適切な堆積方法、たとえば、スパッタリング、熱蒸着、電子ビーム蒸着、ＡＬＤ、ＰＶＤ、および／または、それらの組み合わせによって形成され得る。
いくつかの実施形態において、キャパシタ接触部１１９８は、また、多結晶半導体、たとえば、多結晶シリコン、多結晶ゲルマニウム、多結晶ゲルマニウム－シリコン、および任意の他の適切な材料、ならびに／または、それらの組み合わせなどを含むことが可能である。いくつかの実施形態において、多結晶材料は、任意の適切なタイプのドーパント、たとえば、ホウ素、リン、またはヒ素などによって組み込まれ得る。いくつかの実施形態において、キャパシタ接触部１１９８は、上述の材料のアモルファス半導体であることが可能である。多結晶およびアモルファス半導体は、ｐ型またはｎ型ドーパントをドープされ得る。ドーパントは、イオンインプランテーション、堆積の間のインサイチュドーピングなどのようなプロセスによって、多結晶およびアモルファス半導体の内側に組み込まれ得る。ｎ型ドーパントは、ホウ素であることが可能であり、ｐ型ドーパントは、リンまたはヒ素であることが可能である。
いくつかの実施形態において、キャパシタ接触部１１９８は、金属シリサイド（ＷＳｉｘ、ＣｏＳｉｘ、ＮｉＳｉｘ、またはＡｌＳｉｘなどを含む）であることが可能である。金属シリサイド材料を形成することは、上記に説明されている同様の技法を使用して、開口部９９４’の内側に多結晶半導体および金属層を堆積させることを含むことが可能である。金属シリサイドを形成することは、堆積された金属層および多結晶半導体層にサーマルアニーリングプロセスを適用することをさらに含むことが可能である。いくつかの実施形態において、シリサイド形成の後の未反応の金属は、たとえば、ウェット化学エッチングによって除去され得る。
いくつかの実施形態において、キャパシタ接触部１１９８は、キャパシタ接触部１１９８の導電性材料を堆積させた後に、平坦化プロセス（たとえば、ＣＭＰまたはＲＩＥ）を実装することによって、キャッピング層８９２と同一平面上にあることが可能である。対応する構造体が、図１１Ａに示されている。この例では、平坦化プロセスは、トレンチ９９４の外側のキャパシタ接触部１１９８およびキャパシタ誘電体層１０９６の過度の導電性材料を除去する。
いくつかの実施形態において、平坦化プロセスは、トレンチ９９４の外側のキャパシタ接触部１１９８の過度の導電性材料を除去し、キャパシタ誘電体層１０９６の上にまたは中へ停止する。そうであるので、キャパシタ誘電体層１０９６の少なくとも一部分は、キャッピング層８９２の上にあるままである。この例では、キャパシタ接触部１１９８は、キャッピング層８９２の上のキャパシタ誘電体層１０９６と同一平面上にあることが可能である（図１１Ａに示されていない）。
図１１Ｂは、図１１Ａの３Ｄメモリデバイス１１００の領域１１０１の拡大断面図を図示しており、図１１Ｃは、本開示のいくつかの実施形態による、領域１１０１の対応する上面図を図示している。図１１Ｃにおいて、キャッピング層８９２は、上面図の中の下にある層を示すために省略されており、ディープウェル接触部４７３は、参照として示されている。
いくつかの実施形態において、キャパシタ接触部１１９８およびキャパシタ誘電体層１０９６は、キャパシタ接触部１１９８の平坦化の後に、第１の基板４３０の第２の側（バックサイド）４３０－２から露出される。この例では、キャパシタ接触部１１９８は、キャパシタ誘電体層１０９６の側壁部をカバーしており、キャパシタ誘電体層１０９６は、トレンチ９９４の側壁部９９４ｓをカバーしている。
図１１Ｂおよび図１１Ｃに示されているように、３Ｄキャパシタ１１９５は、３Ｄメモリデバイス１１００の領域１１０１の中に形成されている。３Ｄキャパシタ１１９５は、ディープトレンチアイソレーション１０９３によって画定されるアクティブエリア９０３の内側に複数の垂直方向のキャパシタ１１９７を含み、ＤＴＩ１０９３は、３Ｄメモリデバイス１１００の他のデバイスから３Ｄキャパシタ１１９５を隔離している。それぞれの垂直方向のキャパシタ１１９７は、キャパシタ接触部１１９８とディープウェル４５５との間に挟まれているキャパシタ誘電体層１０９６を含み、キャパシタ接触部１１９８は、キャパシタ誘電体層１０９６によって取り囲まれており、キャパシタ誘電体層１０９６は、ディープウェル４５５によって取り囲まれている。
図１２Ａは、本開示のいくつかの実施形態による３Ｄメモリデバイス１２００の断面図を図示している。３Ｄメモリデバイス１２００は、第１の基板４３０の第２の側４３０－２において、キャパシタ接触部１１９８の上に第２のキャパシタ電極１２９９を含む。第２のキャパシタ電極１２９９は、キャパシタ接触部１１９８との電気的な接続を形成している。
いくつかの実施形態において、第２のキャパシタ電極１２９９は、任意の適切な導電性材料、たとえば、金属または金属合金、たとえば、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、ニッケル、シリサイド（ＷＳｉｘ、ＣｏＳｉｘ、ＮｉＳｉｘ、ＡｌＳｉｘなど）、または、それらの任意の組み合わせなどから作製され得る。導電性材料は、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電解めっき、スパッタリング、蒸着、または、それらの任意の組み合わせなどのような、１つまたは複数の薄膜堆積プロセスによって堆積され得る。
いくつかの実施形態において、第２のキャパシタ電極１２９９は、たとえば、フォトリソグラフィーおよびウェット／ドライエッチングを使用してパターニングされ得る。いくつかの実施形態において、第２のキャパシタ電極１２９９は、また、ダマシンプロセスによってパターニングされ得、ここで、ダマシンプロセスは、それに限定されないが、絶縁層を堆積させること、絶縁層をパターニングすること、金属材料を堆積させること、および、ＣＭＰを実施することを含むことが可能である。
図１２Ｂは、図１２Ａの３Ｄメモリデバイス１２００の領域１２０１の拡大断面図を図示しており、図１２Ｃは、本開示のいくつかの実施形態による、領域１２０１の対応する上面図を図示している。図１２Ｃにおいて、キャッピング層８９２は、上面図の中の下にある層を示すために省略されており、ディープウェル接触部４７３は、参照として示されている。
いくつかの実施形態において、第２のキャパシタ電極１２９９は、ＤＴＩ１０９３によって画定されるアクティブエリア９０３の内側に囲まれているすべてのキャパシタ接触部１１９８と接続され得、３Ｄキャパシタ１１９５のための共通のカソードを提供しており、一方では、ディープウェル接触部４７３は、３Ｄキャパシタ１１９５のための共通のアノードを提供している。いくつかの実施形態において、第２のキャパシタ電極１２９９は、アノードであることが可能であり、ディープウェル接触部４７３は、３Ｄキャパシタ１１９５のカソードであることが可能である。
いくつかの実施形態において、３Ｄキャパシタ１１９５の静電容量は、垂直方向のキャパシタ１１９７の総計であることが可能である。そうであるので、垂直方向のキャパシタ１１９７の数を増加させることは、３Ｄキャパシタ１１９５の静電容量を増加させることが可能である。加えて、垂直方向のキャパシタ１１９７の静電容量を増加させることは、３Ｄキャパシタ１１９５の全体的な静電容量を増加させることが可能である。たとえば、垂直方向のキャパシタ１１９７の深さ「ｈ」を増加させることは、３Ｄキャパシタ１１９５の静電容量を増加させることが可能である。いくつかの実施形態において、ディープウェル４５５の厚さを増加させることは、より深い垂直方向のキャパシタ１１９７を可能にすることができる。いくつかの実施形態において、より高い誘電率を有するキャパシタ誘電体層１０９６を使用することは、また、垂直方向のキャパシタ１１９７および３Ｄキャパシタ１１９５の静電容量を増加させることが可能である。
いくつかの実施形態において、垂直方向のキャパシタ１１９７は、正方形断面を有しており、ここで、幅ｄ２は、トレンチ９９４の形成において決定される（図９Ａを参照）。この例では、垂直方向のキャパシタ１１９７の有効デバイス面積は、４ｄ２・ｈによって決定される。ウエハ（たとえば、第１の基板４３０）の上の面積消費を低減させるために、垂直方向のキャパシタ１１９７の構造体は、深さ「ｈ」を増加させることによって静電容量を犠牲にすることなく幅ｄ２をスケーリングすることを可能にすることができる。したがって、従来の２Ｄキャパシタと比較して、垂直方向のキャパシタ１１９７および３Ｄキャパシタ１１９５は、３Ｄメモリデバイス１２００のための高い密度および高い静電容量を提供することが可能である。
図１３は、いくつかの実施形態による、図４～図８、図９Ａ～図９Ｇ、図１０、図１１Ａ～図１１Ｃ、および図１２Ａ～図１２Ｃに示されている３Ｄメモリデバイスに示されている別の３Ｄメモリデバイスを形成するための例示的な製作プロセス１３００を図示している。製作プロセス１３００に示されている動作は、網羅的でないということ、および、他の動作が、図示されている動作のいずれかの前に、後に、またはその間に、同様に実施され得るということが理解されるべきである。いくつかの実施形態において、例示的な製作プロセス１３００のいくつかのプロセスステップは省略され得、または、簡単にするためにここでは説明されていない他のプロセスステップを含むことが可能である。いくつかの実施形態において、方法１３００のプロセスステップは、異なる順序で実施され得、および／または、変化することが可能である。
図１３に示されているように、製作プロセス１３００は、プロセスステップＳ１３１０において開始し、プロセスステップＳ１３１０では、周辺回路が、第１の基板の第１の側の上に形成される。いくつかの実施形態において、周辺回路を形成することは、１つまたは複数の周辺デバイスおよび周辺相互接続層を形成することを含む。周辺回路を形成することは、第１の基板の第１の側にディープウェルおよびディープウェル接触部（または、第１のキャパシタ電極）を形成することをさらに含む。例として、周辺回路は、周辺デバイス４５０および周辺相互接続層４６２を含む、図４に示されている周辺回路４００であることが可能である。周辺回路のための製作プロセスは、周辺回路４００のための製作プロセスと同様であることが可能である。
いくつかの実施形態において、ディープウェル（たとえば、図４のディープウェル４５５など）は、周辺デバイスのためのウェルインプランテーションの前にイオンインプランテーションによって形成され得る。また、ディープウェルを形成することは、活性化アニーリングを含むことが可能である。また、ディープウェルは、エピタキシーおよびインサイチュドーピングによって形成され得る。エピタキシャル層は、第１の基板の上のブランクフィルムとして堆積され得るか、または、第１の基板の上の選択された領域の中に堆積され得、ここで、エピタキシープロセスの間に酸化ケイ素または窒化ケイ素がマスクとして使用され得る。
いくつかの実施形態において、ディープウェル接触部（または、第１のキャパシタ電極）、たとえば、図４のディープウェル接触部４７３などは、周辺相互接続層のためのミドルエンドオブラインおよび／またはバックエンドオブライン製作の間に形成され得る。ディープウェル接触部は、１つまたは複数の垂直方向の接触構造体および横方向の導電性ラインを含むことが可能である。ディープウェル接触部を形成することは、絶縁層（たとえば、絶縁層４６８）を通してエッチングすることによってトレンチを形成することと、導電性材料によってトレンチを充填することとを含むことが可能である。導電性材料は、従来のリソグラフィーおよびウェット／ドライエッチングによって、または、平坦化プロセス（たとえば、ＣＭＰおよび／またはＲＩＥエッチバックなど）によってパターニングされ得る。また、ディープウェル接触部を形成することは、デュアルダマシンプロセスを含むことが可能であり、たとえば、導電性材料の堆積および平坦化プロセスの前に、垂直方向の接触構造体および横方向の導電性ラインの両方のために絶縁層４６８をエッチングすることを含むことが可能である。
いくつかの実施形態において、複数の周辺相互接続ＶＩＡが、周辺回路４００のために形成され得る。周辺相互接続ＶＩＡは、図６の相互接続ＶＩＡ４８６であることが可能であり、同様の材料から作製され得る。周辺相互接続ＶＩＡは、周辺回路のための電気的な接続部を作製するために形成されている。周辺相互接続ＶＩＡのための製作プロセスは、リソグラフィーと、ウェット／ドライエッチングを使用するトレンチフォーメーションと、トレンチの内側に導電性材料を配設および充填することと、平坦化プロセス（たとえば、ＣＭＰなど）を使用することによってトレンチの外側の余剰の材料を除去することとを含む。
いくつかの実施形態において、ボンディング層が、周辺回路の上に配設され得る。ボンディング層は、図６のボンディング層６９０であることが可能であり、同様の技法を使用して製作され得る。
プロセスステップＳ１３２０において、３Ｄメモリアレイが、第２の基板の上に形成される。いくつかの実施形態において、３Ｄメモリアレイは、図５の３Ｄメモリアレイ５００であることが可能である。３Ｄメモリアレイは、複数のメモリセルおよびアレイ相互接続層、たとえば、メモリセル３４０およびアレイ相互接続層５６２を含むことが可能である。いくつかの実施形態において、３Ｄメモリアレイは、３Ｄ ＮＡＮＤフラッシュメモリであり、少なくともメモリストリング（たとえば、メモリストリング２１２）および階段構造体を含むことが可能である。
いくつかの実施形態において、３Ｄメモリアレイ５００の製作は、第１の誘電体層５７６および第１の誘電体層５７６とは異なる第２の誘電体層（図には示されていない）を備えた複数の誘電体層ペア（本明細書で「交互の誘電体スタック」とも称される）を形成することを含むことが可能である。いくつかの実施形態において、第１の誘電体層は、酸化ケイ素であることが可能であり、第２の誘電体層は、窒化ケイ素であることが可能である。交互の誘電体スタックは、ＣＶＤ、ＰＶＤ、ＡＬＤ、スパッタリング、または、それらの任意の組み合わせなどのような、１つまたは複数の薄膜堆積プロセスによって形成され得る。
いくつかの実施形態において、３Ｄメモリアレイ５００の製作は、また、複数のエッチトリムプロセスを使用することによって、交互の誘電体スタックの端部に階段構造体を形成することを含むことが可能である。
いくつかの実施形態において、３Ｄメモリアレイ５００の製作は、また、第２の誘電体層を除去すること、および、導体層５７４と交換し、交互の導体／誘電体スタック５７８を形成することを含むことが可能である。第２の誘電体層と導体層５７４との交換は、第１の誘電体層５７６に対して選択的な第２の誘電体層をウェットエッチングすることによって、および、導体層５７４によって構造体を充填することによって実施され得る。導体層５７４は、ポリシリコン、Ｗ、Ｃｏ、Ｔｉ、Ｔｉｎ、Ｔａ、ＴａＮ、Ａｌ、Ｎｉ、シリサイドなどを含むことが可能であり、ＣＶＤ、ＡＬＤなどによって充填され得る。
いくつかの実施形態において、３Ｄメモリアレイ５００の製作は、交互の導体／誘電体スタック５７８を貫通する複数のメモリストリング２１２を形成することをさらに含むことが可能である。いくつかの実施形態において、メモリストリング２１２を形成するための製作プロセスは、交互の導体／誘電体スタック５７８を通って垂直方向に延在するチャネル層３３８を形成することを含むことが可能である。いくつかの実施形態において、チャネル層３３８は、薄膜堆積プロセス（たとえば、ＣＶＤ、ＡＬＤなど）を使用することによって、アモルファスシリコン層またはポリシリコン層であることが可能である。
いくつかの実施形態において、メモリストリング２１２を形成するための製作プロセスは、チャネル層３３８と交互の導体／誘電体スタック５７８の中の複数の導体／誘電体層ペアとの間にメモリフィルム３３７を形成することをさらに含むことが可能である。メモリフィルム３３７は、複合誘電体層、たとえば、複数の誘電体層（たとえば、ブロッキング層、ストレージ層、およびトンネリング層など）の組み合わせなどであることが可能である。
ブロッキング層は、電荷の流出を阻止するために使用され得る。いくつかの実施形態において、ブロッキング層は、酸化ケイ素層、または、酸化ケイ素／酸窒化ケイ素／酸化ケイ素（ＳｉＯ２－ＳｉＯＮ－ＳｉＯ２）多層スタックの組み合わせであることが可能である。いくつかの実施形態において、ブロッキング層は、高誘電率（高ｋ）誘電体（たとえば、酸化アルミニウム）を含む。１つの例において、ブロッキング層は、窒化ケイ素堆積プロセスの後にインサイチュ蒸気発生（ＩＳＳＧ： Ｉｎ－Ｓｉｔｕ Ｓｔｅａｍ Ｇｅｎｅｒａｔｉｏｎ）酸化によって形成された酸化ケイ素層を含む。
ストレージ層は、電荷を貯蔵するために使用され得る。ストレージ層の中での電荷のストレージおよび／または除去は、半導体チャネルのオン／オフ状態および／またはコンダクタンスに影響を及ぼすことが可能である。ストレージ層は、多結晶シリコン（ポリシリコン）または窒化ケイ素を含むことが可能である。ストレージ層は、それに限定されないが、窒化ケイ素、酸窒化ケイ素、酸化ケイ素および窒化ケイ素の組み合わせ、または、それらの任意の組み合わせを含む、材料の１つまたは複数のフィルムを含むことが可能である。いくつかの実施形態において、ストレージ層は、１つまたは複数の堆積プロセスを使用することによって形成された窒化物層を含むことが可能である。
トンネリング層は、電荷（電子または孔部）をトンネルさせるために使用され得る。トンネリング層は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、または、それらの任意の組み合わせなどのような、誘電材料であることが可能である。いくつかの実施形態において、トンネリング層は、堆積プロセスを使用することによって形成された酸化物層であることが可能である。
いくつかの実施形態において、３Ｄメモリアレイ５００の製作は、メモリストリング２１２の端部にエピタキシャル層５８０を形成することをさらに含むことが可能である。いくつかの実施形態において、エピタキシャル層５８０は、第２の基板の中に形成され得、エピタキシャルプラグ５８０としてそれぞれのメモリストリング２１２に対応することが可能である。エピタキシャル層５８０は、所望のドーピングレベルまで注入され得る。
いくつかの実施形態において、３Ｄメモリアレイ５００の製作は、複数のワードライン接触部を形成することをさらに含むことが可能である。図５に図示されているように、それぞれのワードライン接触構造体２１４は、垂直方向に延在し、階段構造体の対応する導体層５７４への電気的接触を形成することが可能であり、それぞれの導体層５７４は、メモリストリング２１２のメモリセルを個別に制御することが可能である。いくつかの実施形態において、ワードライン接触構造体２１４を形成するための製作プロセスは、ドライ／ウェットエッチングプロセス（導電性材料（たとえば、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープされたポリシリコン、シリサイド、または、それらの任意の組み合わせなど）によって開口部を充填するがそれに続く）を使用して、絶縁層５６８を通して垂直方向の開口部を形成することを含む。導電性材料は、ＡＬＤ、ＣＶＤ、ＰＶＤ、メッキ、スパッタリング、または、それらの任意の組み合わせによって配設され得る。
いくつかの実施形態において、３Ｄメモリアレイ５００の製作はアレイ相互接続層５６２を形成することをさらに含むことが可能であり、アレイ相互接続層５６２は、メモリストリングをワードラインおよびビットラインと電気的に接続することが可能である。図５に示されているように、いくつかの実施形態において、アレイ相互接続層５６２は、絶縁層５６８の中に１つまたは複数の接触構造体５６４および導電性ライン５６６を含むことが可能である。いくつかの実施形態において、アレイ相互接続層５６２を形成するための製作プロセスは、絶縁層５６８を形成することを含むことが可能であり、絶縁層５６８の中のメモリストリング２１２と接触して複数のビットライン接触部５８４を形成することがそれに続く。絶縁層５６８は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、または、それらの任意の組み合わせなどのような、誘電材料の１つまたは複数の層を含むことが可能である。絶縁層５６８は、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＡＬＤ、高密度プラズマＣＶＤ（ＨＤＰ－ＣＶＤ）、スパッタリング、スピンコーティング、または、それらの任意の組み合わせなどのような、１つまたは複数の薄膜堆積プロセスによって形成され得る。ビットライン接触部５８４は、絶縁層５６８の中に開口部を形成すること（ＣＶＤ、ＰＶＤ、スパッタリング、蒸着、メッキ、または、それらの任意の組み合わせによって堆積された導電性材料（たとえば、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、Ｔｉ、Ｔｉｎ、Ｔａ、ＴａＮ、ドープトシリコン、シリサイド、または、それらの任意の組み合わせなど）によって開口部を充填することがそれに続く）によって形成され得る。
いくつかの実施形態において、アレイ相互接続層５６２を形成するための製作プロセスは、絶縁層５６８の中に１つまたは複数の導電性ライン５６６および１つまたは複数の接触構造体５６４を形成することをさらに含む。導体層および接触層は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、Ｔｉ、Ｔａ、Ｔｉｎ、ＴａＮ、ドープトシリコン、シリサイド、または、それらの任意の組み合わせなどのような、導体材料を含むことが可能である。導体層および接触層は、任意の適切な公知のＢＥＯＬ方法によって形成され得る。
いくつかの実施形態において、他の構造体が、また、３Ｄメモリアレイ（たとえば、ボンディング層、複数の相互接続ＶＩＡ、および基板接触部）の上に形成され得、それらは、ボンディング層６９０、相互接続ＶＩＡ５８６、および基板接触部５７２として、図５および図６に図示されている。
いくつかの実施形態において、ボンディング層６９０は、アレイ相互接続層５６２を完成させた後に、３Ｄメモリアレイ５００の上に配設され得る。ボンディング層６９０は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素または、それらの任意の組み合わせなどのような、誘電材料を含むことが可能である。また、ボンディング層６９０は、たとえば、エポキシ樹脂、ポリイミド、ドライフィルム、感光性ポリマーなどの、接着材料を含むことが可能である。ボンディング層６９０は、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＡＬＤ、高密度プラズマＣＶＤ（ＨＤＰ－ＣＶＤ）、スパッタリング、スピンコーティング、または、それらの任意の組み合わせなどのような、１つまたは複数の薄膜堆積プロセスによって形成され得る。
いくつかの実施形態において、相互接続ＶＩＡ５８６は、アレイ相互接続層５６２の中に形成され得、それは、３Ｄメモリアレイ５００の上の導電性ライン５６６および／または接触構造体５６４のうちの１つまたは複数と電気的に接続されている。相互接続ＶＩＡ５８６の製作プロセスは、相互接続ＶＩＡ４８６と同様であることが可能である。
プロセスステップＳ１３３０において、周辺回路は、３Ｄメモリデバイスを形成するために、３Ｄメモリアレイに結合され得、３Ｄメモリデバイスは、図６の３Ｄメモリデバイス６００であることが可能である。
いくつかの実施形態において、周辺回路４００および３Ｄメモリアレイ５００は、製品設計および製造戦略に応じて、ダイレベル（たとえば、ダイ－ツー－ダイまたはチップ－ツー－チップ）において、または、ウエハレベル（たとえば、ウエハツー－ウエハまたはチップ－ツー－ウエハ）において、一緒に結合され得る。ウエハレベルにおけるボンディングは、高いスループットを提供することが可能であり、ここで、周辺回路４００を備えた第１の基板の上のすべてのダイ／チップは、３Ｄメモリアレイ５００を備えた第２の基板と同時に接合され得る。個々の３Ｄメモリデバイス６００は、ウエハボンディングの後にダイシングされ得る。他方では、ダイレベルにおけるボンディングは、ダイシングおよびダイテストの後に実施され得、ここで、周辺回路４００および３Ｄメモリアレイ５００の機能的なダイが、最初に選択され、次いで、３Ｄメモリデバイス６００を形成するために結合され得、３Ｄメモリデバイス６００のより高い生産量を可能にする。
いくつかの実施形態において、３Ｄメモリアレイ５００は、逆さまにひっくり返されており、周辺回路の上方に位置決めされ得る（または、その逆もまた同様に可能である）。３Ｄメモリアレイ５００のアレイ相互接続層５６２は、周辺回路４００の周辺相互接続層４６２と整合させられ得る。
いくつかの実施形態において、アレイ相互接続層５６２を周辺相互接続層４６２と整合させることは、３Ｄメモリアレイ５００の相互接続ＶＩＡ５８６を周辺回路４００の対応する相互接続ＶＩＡ４８６と整合させることによって実施される。結果として、対応する相互接続ＶＩＡ同士は、ボンディングインターフェース６８８において接続され得、３Ｄメモリアレイ５００は、周辺回路４００と電気的に接続され得る。
いくつかの実施形態において、周辺回路４００および３Ｄメモリアレイ５００は、ハイブリッドボンディングによって接合され得る。ハイブリッドボンディング（特に、金属／誘電体ハイブリッドボンディング）は、直接的なボンディング技術（たとえば、中間層（たとえば、はんだまたは接着剤など）を使用することなく表面同士の間にボンディングを形成する）であることが可能であり、それは、金属－金属ボンディングおよび誘電体－誘電体ボンディングを同時に取得する。図６に図示されているように、３Ｄメモリアレイ５００は、周辺回路４００と接合され得、それによって、ボンディングインターフェース６８８を形成する。
いくつかの実施形態において、ボンディング層は、ハイブリッドボンディングの前に、周辺回路４００および／または３Ｄメモリアレイ５００の上に形成され得る。ボンディングインターフェース６８８において、ボンディングは、金属と金属とのボンディングに加えて、窒化ケイ素と窒化ケイ素との間、酸化ケイ素と酸化ケイ素との間、または、窒化ケイ素と酸化ケイ素との間で行われ得る。いくつかの実施形態において、ボンディング層は、また、ボンディング強度を強化するための接着剤材料（たとえば、エポキシ樹脂、ポリイミド、ドライフィルムなど）を含むことが可能である。
いくつかの実施形態において、処理プロセスが、ボンディングインターフェース６８８におけるボンディング強度を強化するために使用され得る。処理プロセスは、絶縁層５６８／４６８の表面が化学結合を形成するように、アレイ相互接続層５６２および周辺相互接続層４６２の表面を準備することが可能である。処理プロセスは、たとえば、プラズマ処理（たとえば、Ｆ、Ｃｌ、またはＨを含有するプラズマによる）または化学的プロセス（たとえば、ギ酸）を含むことが可能である。いくつかの実施形態において、処理プロセスは、熱的プロセスを含むことが可能であり、熱的プロセスは、真空または不活性環境（たとえば、窒素またはアルゴンによる）において、約２５０℃から約６００℃の温度で実施され得る。熱的プロセスは、相互接続ＶＩＡ５８６と相互接続ＶＩＡ４８６との間に金属相互拡散を引き起こすことが可能である。結果として、相互接続ＶＩＡの対応するペアの中の金属材料は、互いに混合され得、または、ボンディングプロセスの後に合金を形成することが可能である。
プロセスステップＳ１３４０において、第１の基板は、ボンディングの後に薄くされ得る。薄くするプロセスは、第１の基板の第２の側（または、バックサイド）から実施され得、第１の基板の第２の側は、第１の側の反対側にあり、周辺デバイスからより遠くに離れている。薄くした後に、ディープウェルは、第１の基板の第２の側から露出され得る。
いくつかの実施形態において、ハンドルウエハ（たとえば、ガラス、プラスチック、またはシリコン）は、薄くするプロセスの前に、第２の基板に取り付けられ得る。いくつかの実施形態において、基板を薄くするプロセスは、研削、ドライエッチング、ウェットエッチング、および化学機械研磨（ＣＭＰ）のうちの１つまたは複数を含むことが可能である。
第１の基板を薄くした後に、キャッピング層が、第１の基板の第２の側に堆積され得る。キャッピング層は、図８のキャッピング層８９２であることが可能であり、同様のプロセスを使用して同様の材料から作製され得る。
プロセスステップＳ１３５０において、複数のトレンチ（たとえば、図９Ａのトレンチ９９４）が、ディープウェルの内側に形成される。トレンチは、キャッピング層およびディープウェルをパターニングすることによって形成され得る。パターニングプロセスは、フォトリソグラフィーおよびウェット／ドライエッチングを含むことが可能である。パターニングプロセスは、第１の基板の第２の側から実施され得る。いくつかの実施形態において、トレンチは、ディープウェル４５５または第１の基板４３０を貫通する。いくつかの実施形態において、トレンチは、ディープウェル４５５の一部分へ延在している。
いくつかの実施形態において、スルーシリコントレンチ（ＴＳＴ）、たとえば、図９ＡのＴＳＴ９９５は、トレンチ９９４と同時に形成され得る。いくつかの実施形態において、ＴＳＴ９９５は、トレンチ９９４よりも狭い幅を有することが可能である。
プロセスステップＳ１３６０において、キャパシタ誘電体層が、トレンチ９９４およびＴＳＴ９９５の側壁部の上に配設される。キャパシタ誘電体層は、図１０のキャパシタ誘電体層１０９６であることが可能であり、同様のプロセスを使用して同様の材料から作製され得る。
いくつかの実施形態において、ディープトレンチアイソレーション（たとえば、ディープトレンチアイソレーション１０９３）は、図１０に示されているように、ＴＳＴ９９５の中にキャパシタ誘電体層１０９６を堆積させた後に形成され得る。この例では、キャパシタ誘電体層１０９６は、トレンチ９９４の中に開口部を残しながら、ＴＳＴ９９５を完全に充填する。
プロセスステップＳ１３７０において、キャパシタ接触部が、トレンチ９９４の内側のキャパシタ誘電体層１０９６の側壁部の上に形成される。キャパシタ接触部は、図１１Ａのキャパシタ接触部１１９８であることが可能であり、同様のプロセスを使用して同様の材料から作製され得る。
プロセスステップＳ１３８０において、第２のキャパシタ電極（たとえば、図１２の第２のキャパシタ電極１２９９）は、キャパシタ接触部の上に形成され、キャパシタ接触部１１９８との電気的な接続を形成する。
いくつかの実施形態において、ディープトレンチアイソレーションは、トレンチ９９４の形成の前に形成され得る。この例では、ＴＳＴ９９５が、最初に第１の基板の中に形成され得、ＴＳＴ９９５の内側の絶縁材料の堆積がそれに続く。絶縁材料は、任意の適切なインシュレーター、たとえば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ＴＥＯＳ、スピンオンガラスなどであることが可能である。トレンチ９９４をパターニングする前に、随意的な平坦化プロセスが使用され得る（たとえば、化学機械研磨）。次いで、プロセスは、トレンチ９９４の形成によって再開することが可能である。この例では、ＴＳＴ９９５およびトレンチ９９４は、異なる深さを有することが可能であり、ＴＳＴ９９５は、キャパシタ誘電体層１０９６とは異なる絶縁材料を充填され得る。
本開示は、メモリデバイスのための３次元（３Ｄ）キャパシタ、および、それを作製する方法のさまざまな実施形態を説明している。
いくつかの実施形態において、メモリデバイスのための３Ｄキャパシタを形成するための方法は、複数の周辺デバイス、第１の相互接続層、ディープウェル、および第１のキャパシタ電極を含む周辺回路を第１の基板の第１の側に形成するステップであって、第１のキャパシタ電極は、ディープウェルと電気的に接続される、ステップを含む。また、方法は、複数のメモリセルおよび第２の相互接続層を含むメモリアレイを第２の基板の上に形成するステップを含む。方法は、周辺回路の第１の相互接続層をメモリアレイの第２の相互接続層と結合するステップであって、周辺回路の周辺デバイスのうちの少なくとも１つが、メモリアレイの少なくとも１つのメモリセルと電気的に接続されるようになっている、ステップをさらに含む。また、方法は、第１の基板の第２の側において、ディープウェルの内側に１つまたは複数のトレンチを形成するステップであって、第１および第２の側は、第１の基板の反対の側である、ステップを含む。方法は、１つまたは複数のトレンチの側壁部の上にキャパシタ誘電体層を配設するステップと、１つまたは複数のトレンチの内側のキャパシタ誘電体層の側壁部の上にキャパシタ接触部を形成するステップとをさらに含む。
いくつかの実施形態において、メモリデバイスのための３Ｄキャパシタは、第１の基板の第２の側に形成されたディープウェルを含み、第２の側の反対側の第１の基板の第１の側は、複数の周辺デバイスおよび第１の相互接続層を含む。また、３Ｄキャパシタは、ディープウェルと電気的に接続されている第１のキャパシタ電極を含む。３Ｄキャパシタは、ディープウェルの内側の１つまたは複数のトレンチと、１つまたは複数のトレンチの側壁部の上のキャパシタ誘電体層とをさらに含む。また、３Ｄキャパシタは、１つまたは複数のトレンチの内側のキャパシタ誘電体層の側壁部の上のキャパシタ接触部と、キャパシタ接触部の上に配設されている第２のキャパシタ電極とを含む。
したがって、特定の実施形態の先述の説明は、他の人が、当業者の範囲内の知識を適用することによって、本開示の一般的な概念から逸脱することなく、過度の実験なしに、さまざまな用途に関して、そのような特定の実施形態を容易に修正および／または適合させることができる本開示の一般的な性質を完全に明らかにすることとなる。したがって、そのような適合および修正は、本明細書に提示されている開示および指針に基づいて、開示されている実施形態の均等物の意味および範囲の中にあることを意図している。本明細書での言い回しまたは専門用語は、説明の目的のためのものであり、限定ではなく、本明細書の専門用語または言い回しは、開示および指針に照らして当業者によって解釈されることとなっているということが理解されるべきである。
本開示の実施形態は、特定の機能およびその関係の実装を図示する機能的なビルディングブロックの助けを借りて上記に説明されてきた。これらの機能的なビルディングブロックの境界は、説明の便宜上、本明細書では任意に定義されている。特定の機能およびその関係が適当に実施される限りにおいて、代替的な境界が定義され得る。
概要および要約のセクションは、本発明者によって企図される本開示の１つまたは複数の（しかし、すべてではない）例示的な実施形態を記載している可能性があり、したがって、決して本開示および添付の特許請求の範囲を限定することを意図していない。
本開示の幅および範囲は、上記に説明された例示的な実施形態のいずれによっても限定されるべきではなく、以下の特許請求の範囲およびその均等物のみに従って定義されるべきである。
１００ ３次元（３Ｄ）メモリデバイス
１０１ メモリ平面
１０３ メモリブロック
１０５ 周辺部領域
１０８ 領域
２１０ 階段領域
２１１ チャネル構造体領域
２１２ メモリストリング
２１４ 接触構造体
２１６ スリット構造体
２１６－１ スリット構造体
２１６－２ スリット構造体
２１８ メモリフィンガー
２２０ 上部選択ゲートカット
３００ メモリアレイ構造体
３３０ 基板
３３１ 絶縁フィルム
３３２ 下側選択ゲート（ＬＳＧ）
３３３、３３３－１、３３３－２、３３３－３ 制御ゲート
３３４ 上部選択ゲート（ＴＳＧ）
３３５ フィルムスタック
３３６ チャネルホール部
３３７ メモリフィルム
３３８ チャネル層
３３９ コア充填フィルム
３４０、３４０－１、３４０－２、３４０－３ メモリセル
３４１ ビットライン（ＢＬ）
３４３ 金属相互接続ライン
３４４ ソースライン領域
４００ 周辺回路、ＣＭＯＳウエハ
４０１ 周辺領域
４３０ 第１の基板
４３０－１ 第１の側
４３０－２ 第２の側
４５０ 周辺デバイス
４５２ シャロートレンチアイソレーション（ＳＴＩ）
４５４ ウェル
４５５ ディープウェル
４５６ ゲートスタック
４５８ ゲートスペーサー
４６０ ソース／ドレイン
４６２ 周辺相互接続層
４６４ 接触構造体
４６６ 導電性ライン
４６６－２ 最上部の導電性ライン
４６８ 絶縁層
４７０ 金属レベル
４７０－１ 底部金属レベル、導電性レベル
４７０－２ 上側金属レベル、導電性レベル
４７２ 基板接触部
４７３ ディープウェル接触部
４８６ 相互接続ＶＩＡ
５００ ３Ｄメモリアレイ
５３０ 第２の基板
５６２ アレイ相互接続層
５６４ 接触構造体
５６６ 導電性ライン
５６８ 絶縁層
５７２ 基板接触部
５７４ 導体層
５７６ 第１の誘電体層
５７８ 交互の導体／誘電体スタック
５８０ エピタキシャル層、エピタキシャルプラグ
５８２ 半導体層
５８４ ビットライン接触部
５８６ 相互接続ＶＩＡ
６００ ３Ｄメモリデバイス
６８８ ボンディングインターフェース
６９０ ボンディング層
７００ ３Ｄメモリデバイス
８００ ３Ｄメモリデバイス
８９２ キャッピング層
９００ ３Ｄメモリデバイス
９０１ 領域
９０３ キャパシタプリカーサー領域
９９４ トレンチ
９９４’ 開口部
９９４ｓ 側壁部
９９５ スルーシリコントレンチ（ＴＳＴ）
１０００ ３Ｄメモリデバイス
１０９３ ディープトレンチアイソレーション（ＤＴＩ）
１０９６ キャパシタ誘電体層
１１００ ３Ｄメモリデバイス
１１０１ 領域
１１９５ ３Ｄキャパシタ
１１９７ キャパシタ
１１９８ キャパシタ接触部
１２００ ３Ｄメモリデバイス
１２０１ 領域
１２９９ 第２のキャパシタ電極
１３００ 製作プロセス、方法
ｄ１ 幅
ｄ２ 幅
ｄ３ 幅
ｈ 深さ
ｔ１ 厚さ
ｔ２ 厚さ

Claims (19)

  1. メモリデバイスのための３次元キャパシタを形成するための方法であって、
    複数の周辺デバイス、第１の相互接続層、ディープウェル、および第１のキャパシタ電極を含む周辺回路を第１の基板の第１の側に形成するステップであって、前記第１のキャパシタ電極は、前記ディープウェルと電気的に接続される、ステップと、
    複数のメモリセルおよび第２の相互接続層を含むメモリアレイを第２の基板の上に形成するステップと、
    前記周辺回路の前記第１の相互接続層を前記メモリアレイの前記第２の相互接続層と結合するステップであって、前記周辺回路の少なくとも１つの周辺デバイスが、前記メモリアレイの少なくとも１つのメモリセルと電気的に接続されるようになっている、ステップと、
    前記第１の基板の第２の側において、前記ディープウェルの内側に１つまたは複数のトレンチを形成するステップであって、前記第１および第２の側は、前記第１の基板の反対の側である、ステップと、
    前記１つまたは複数のトレンチの側壁部の上にキャパシタ誘電体層を配設するステップと、
    前記１つまたは複数のトレンチの内側の前記キャパシタ誘電体層の側壁部の上にキャパシタ接触部を形成するステップと
    を含む、方法。
  2. 前記第１および第２の相互接続層を結合した後に、前記第２の側から前記第１の基板を薄くするステップをさらに含む、請求項１に記載の方法。
  3. 前記第１の基板を薄くするステップは、前記第１の基板の前記第２の側において前記ディープウェルを露出させるステップを含む、請求項２に記載の方法。
  4. １つまたは複数のトレンチを形成する前に、前記第１の基板の前記第２の側にキャッピング層を配設するステップをさらに含む、請求項１に記載の方法。
  5. 前記３次元キャパシタのためのアクティブエリアを画定するためにディープトレンチアイソレーションを形成するステップをさらに含む、請求項１に記載の方法。
  6. 前記ディープトレンチアイソレーションを形成するステップは、
    前記第１の基板を貫通するスルーシリコントレンチを形成し、前記第１の相互接続層の一部分を露出させるステップと、
    前記スルーシリコントレンチの内側に絶縁材料を配設するステップと
    を含む、請求項５に記載の方法。
  7. 前記ディープトレンチアイソレーションを形成するステップは、
    前記１つまたは複数のトレンチを形成する前に、前記第１の基板を貫通するスルーシリコントレンチを形成し、前記第１の相互接続層の一部分を露出させるステップであって、前記スルーシリコントレンチの幅の半分は、前記キャパシタ誘電体層の厚さよりも小さい、ステップを含む、請求項５に記載の方法。
  8. キャパシタ接触部を形成するステップは、
    前記１つまたは複数のトレンチの内側の前記キャパシタ誘電体層の前記側壁部の上に導電性材料を配設するステップと、
    前記１つまたは複数のトレンチの外側の前記導電性材料を除去するステップと
    を含む、請求項１に記載の方法。
  9. 前記１つまたは複数のトレンチの外側の前記導電性材料を除去するステップは、化学機械研磨を含む、請求項８に記載の方法。
  10. 前記第１の基板の前記第２の側において前記キャパシタ接触部の上に第２のキャパシタ電極を形成するステップをさらに含む、請求項１に記載の方法。
  11. 前記周辺回路の前記第１の相互接続層を前記メモリアレイの前記第２の相互接続層と結合する前記ステップは、ボンディングインターフェースにおける誘電体－誘電体ボンディングおよび金属－金属ボンディングを含む、請求項１に記載の方法。
  12. メモリデバイスのための３次元キャパシタであって、
    第１の基板の第２の側に形成されたディープウェルであって、前記第２の側の反対側の前記第１の基板の第１の側は、複数の周辺デバイスおよび第１の相互接続層を含む、ディープウェルと、
    前記ディープウェルと電気的に接続されている第１のキャパシタ電極と、
    前記ディープウェルの内側の１つまたは複数のトレンチと、
    前記１つまたは複数のトレンチの側壁部の上のキャパシタ誘電体層と、
    前記１つまたは複数のトレンチの内側の前記キャパシタ誘電体層の側壁部の上のキャパシタ接触部と、
    前記キャパシタ接触部の上に配設されている第２のキャパシタ電極と、
    ディープトレンチアイソレーションと
    を含み、
    前記ディープトレンチアイソレーションは、前記第１の基板を貫通しており、前記３次元キャパシタのためのアクティブエリアを画定している、３次元キャパシタ。
  13. 前記第１の基板の前記第１の側にある前記第１の相互接続層は、第２の基板の上のメモリアレイの第２の相互接続層と結合されており、前記第１の基板の上の少なくとも１つの周辺デバイスが、前記メモリアレイの少なくとも１つのメモリセルと電気的に接続されるようになっている、請求項１２に記載の３次元キャパシタ。
  14. 前記ディープトレンチアイソレーションは、酸化ケイ素、窒化ケイ素、または酸窒化ケイ素からなる絶縁材料によって充填されている、請求項１２に記載の３次元キャパシタ。
  15. 前記キャパシタ誘電体層は、酸化ケイ素、窒化ケイ素または酸窒化ケイ素を含む、請求項１２に記載の３次元キャパシタ。
  16. 前記キャパシタ誘電体層は、酸化ハフニウム、酸化ジルコニウム、酸化アルミニウム、酸化タンタル、酸化マグネシウム、酸化ランタン、または、それらの２つ以上の組み合わせを含む、高ｋ誘電材料である、請求項１２に記載の３次元キャパシタ。
  17. 前記１つまたは複数のトレンチは、前記ディープウェルを貫通し、前記第１の相互接続層の中へ延在している、請求項１２に記載の３次元キャパシタ。
  18. 前記１つまたは複数のトレンチは、前記第１の基板の上の前記ディープウェルの一部分を貫通している、請求項１２に記載の３次元キャパシタ。
  19. 前記１つまたは複数のトレンチの内側の前記キャパシタ誘電体層の前記側壁部の上の前記キャパシタ接触部は、タングステン、銅、アルミニウム、チタン、ニッケル、コバルト、窒化チタン、窒化タンタル、または、それらの２つ以上の組み合わせを含む、請求項１２に記載の３次元キャパシタ。
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