JP2022145313A - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP2022145313A
JP2022145313A JP2021046668A JP2021046668A JP2022145313A JP 2022145313 A JP2022145313 A JP 2022145313A JP 2021046668 A JP2021046668 A JP 2021046668A JP 2021046668 A JP2021046668 A JP 2021046668A JP 2022145313 A JP2022145313 A JP 2022145313A
Authority
JP
Japan
Prior art keywords
insulating film
memory
memory pillar
pillar
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2021046668A
Other languages
English (en)
Inventor
光能 井野
Mitsutaka Ino
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2021046668A priority Critical patent/JP2022145313A/ja
Priority to TW110116011A priority patent/TWI794802B/zh
Priority to CN202110632291.6A priority patent/CN115117075A/zh
Priority to US17/465,758 priority patent/US20220302164A1/en
Publication of JP2022145313A publication Critical patent/JP2022145313A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

【課題】高集積化が可能な半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、半導体層と、半導体層の上方にそれぞれ離間して設けられ、第１方向に延びる複数の導電層と、複数の導電層を貫通して設けられ、第１方向と第１方向と交差する第２方向を含む面内において楕円形状、長円形形状、又は角丸長方形形状を有する第１絶縁膜と、第１絶縁膜の内部において、複数の導電層をそれぞれ貫通して設けられ、第１絶縁膜の第１長軸の方向において対向し、面内においてそれぞれ中央付近の厚さが最も厚く両端に向かって厚さが薄くなる形状を有する複数の第１チャネルと、を有する第１メモリピラーと、を備える。【選択図】図３

Description

本発明の実施形態は、半導体記憶装置に関する。
大容量の不揮発性メモリが開発されている。この大容量の不揮発性メモリは、低電圧・低電流動作、高速スイッチング、メモリセルの微細化・高集積化が可能である。
大容量の不揮発性メモリが備えるメモリセルアレイには、ビット線及びワード線と呼ばれる金属配線が多数配列されている。セルに接続されたビット線とワード線に電圧を印加し、ビット線とワード線に対応した１つのメモリセルにデータが書き込まれる。かかるワード線となる導電層と絶縁層とを交互に積層した積層体を備えた、メモリセルを３次元配列した半導体記憶装置が提案されている。
特開２０２０－０４７８１９号公報
実施形態の目的は、高集積化が可能な半導体記憶装置を提供することである。
実施形態の半導体記憶装置は、半導体層と、半導体層の上方にそれぞれ離間して設けられ、第１方向に延びる複数の導電層と、複数の導電層を貫通して設けられ、第１方向と第１方向と交差する第２方向を含む面内において楕円形状、長円形形状、又は角丸長方形形状を有する第１絶縁膜と、第１絶縁膜の内部において、複数の導電層をそれぞれ貫通して設けられ、第１絶縁膜の第１長軸の方向において対向し、面内においてそれぞれ中央付近の厚さが最も厚く両端に向かって厚さが薄くなる形状を有する複数の第１チャネルと、を有する第１メモリピラーと、を備える。
第１実施形態の半導体記憶装置のブロック図である。 第１実施形態のメモリセルアレイに含まれる１つのブロックＢＬＫの回路図である。 第１実施形態の半導体記憶装置の要部の模式断面図である。 第１実施形態の半導体記憶装置の要部の模式断面図である。 第１実施形態の半導体記憶装置の要部の模式断面図である。 第１実施形態のメモリピラーＭＰの模式断面図である。 第１実施形態のメモリピラーＭＰの他の一例の模式断面図である。 第１実施形態の半導体記憶装置の製造工程を示す模式図である。 第１実施形態の半導体記憶装置の製造工程を示す模式図である。 第１実施形態の半導体記憶装置の製造工程を示す模式図である。 第１実施形態の半導体記憶装置の製造工程を示す模式図である。 第１実施形態の半導体記憶装置の製造工程を示す模式図である。 第２実施形態の半導体記憶装置の要部の模式断面図である。 第２実施形態のメモリピラーＭＰの配列を示す模式断面図である。 第３実施形態の半導体記憶装置の要部の模式断面図である。
以下、図面を用いて実施形態を説明する。なお、図面中、同一又は類似の箇所には、同一又は類似の符号を付している。
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
（第１実施形態）
本実施形態の半導体記憶装置は、半導体層と、半導体層の上方にそれぞれ離間して設けられ、第１方向に延びる複数の導電層と、複数の導電層を貫通して設けられ、第１方向と第１方向と交差する第２方向を含む面内において楕円形状、長円形形状、又は角丸長方形形状を有する第１絶縁膜と、第１絶縁膜の内部において、複数の導電層をそれぞれ貫通して設けられ、第１絶縁膜の第１長軸の方向において対向し、面内においてそれぞれ中央付近の厚さが最も厚く両端に向かって厚さが薄くなる形状を有する複数の第１チャネルと、を有する第１メモリピラーと、を備える。
半導体記憶装置１００の全体構成について説明する。本実施形態に係る半導体記憶装置１００は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。図１は、本実施形態に係る半導体記憶装置１のブロック図である。
半導体記憶装置１００は、メモリセルアレイ１０、ロウデコーダ１１、カラムデコーダ１８、センスアンプ１９、入出力回路１４、コマンドレジスタ１５、アドレスレジスタ１６、及びシーケンサ（制御回路）１７などを備える。
メモリセルアレイ１０は、ｊ個のブロックＢＬＫ０～ＢＬＫ（ｊ－１）を備える。ｊは、１以上の整数である。複数のブロックＢＬＫの各々は、複数のメモリセルトランジスタを備える。メモリセルトランジスタは、電気的に書き換え可能なメモリセルを備える。メモリセルアレイ１０は、メモリセルトランジスタに印加する電圧を制御するために、複数のビット線、複数のワード線、及びソース線などを備える。ブロックＢＬＫの具体的な構成については後述する。
ロウデコーダ１１は、アドレスレジスタ１６からロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダ１１は、デコードされたロウアドレスに基づいて、ワード線などの選択動作を行う。そして、ロウデコーダ１１は、メモリセルアレイ１０に、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を転送する。
カラムデコーダ１８は、アドレスレジスタ１６からカラムアドレスを受け、このカラムアドレスをデコードする。カラムデコーダ１８は、デコードされたカラムアドレスに基づいて、ビット線の選択動作を行う。
センスアンプ１９は、読み出し動作時には、メモリセルトランジスタからビット線に読み出されたデータを検知及び増幅する。また、センスアンプ１９は、書き込み動作時には、書き込みデータをビット線に転送する。
入出力回路１４は、複数の入出力線（ＤＱ線）を介して外部装置（ホスト装置）と接続される。入出力回路１４は、外部装置からコマンドＣＭＤ、及びアドレスＡＤＤを受信する。入出力回路１４によって受信されたコマンドＣＭＤは、コマンドレジスタ１５に送られる。入出力回路１４によって受信されたアドレスＡＤＤは、アドレスレジスタ１６に送られる。また、入出力回路１４は、外部装置との間で、データＤＡＴの送受信を行う。
シーケンサ１７は、外部装置から制御信号ＣＮＴを受信する。制御信号ＣＮＴには、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥｎ、及び読み出しイネーブル信号ＲＥｎなどが含まれる。信号名に付記された“ｎ”は、アクティブ・ローを示す。シーケンサ１７は、コマンドレジスタ１５に保持されたコマンドＣＭＤ、及び制御信号ＣＮＴに基づいて、半導体記憶装置１００全体の動作を制御する。
次に、メモリセルアレイ１０の回路構成について説明する。図２は、メモリセルアレイ１０に含まれる１つのブロックＢＬＫの回路図である。
複数のブロックＢＬＫの各々は、複数のストリングユニットＳＵを備える。図２には、４個のストリングユニットＳＵ０～ＳＵ３を例示している。１個のブロックＢＬＫに含まれるストリングユニットＳＵの数は、任意に設定可能である。
複数のストリングユニットＳＵの各々は、複数のＮＡＮＤストリング（メモリストリング）ＮＳを備える。１個のストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳの数は、任意に設定可能である。
複数のＮＡＮＤストリングＮＳの各々は、複数のメモリセルトランジスタＭＴ、及び２個の選択トランジスタＳＴ１、ＳＴ２を備える。複数のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続される。本明細書では、メモリセルトランジスタを、メモリセル又はセルと呼ぶ場合もある。図２は、簡略化のために、ＮＡＮＤストリングＮＳが８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）を備える構成例を示しているが、ＮＡＮＤストリングＮＳが備えるメモリセルトランジスタＭＴの数は、実際にはこれよりも多く、また、任意に設定可能である。メモリセルトランジスタＭＴは、制御ゲート電極と電荷蓄積層とを備え、データを不揮発に記憶する。メモリセルトランジスタＭＴは、１ビットのデータ、又は２ビット以上のデータを記憶することが可能である。
ストリングユニットＳＵ０に含まれる複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０に共通接続される。同様に、ストリングユニットＳＵ１～ＳＵ３に含まれる複数の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ１～ＳＧＤ３に共通接続される。ストリングユニットＳＵ０に含まれる複数の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳ０に共通接続される。同様に、ストリングユニットＳＵ１～ＳＵ３に含まれる複数の選択トランジスタＳＴ２のゲートは、それぞれ選択ゲート線ＳＧＳ１～ＳＧＳ３に共通接続される。なお、各ブロックＢＬＫに含まれるストリングユニットＳＵ０～ＳＵ３には、共通の選択ゲート線ＳＧＳが接続されていてもよい。各ブロックＢＬＫに含まれるメモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートはそれぞれ、ワード線ＷＬ０～ＷＬ７に接続される。
各ブロックＢＬＫ内でマトリクス状に配置されたＮＡＮＤストリングＮＳのうち、同一列にある複数のＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインは、ビット線ＢＬ０～ＢＬ（ｍ－１）のいずれかに共通接続される。“ｍ”は１以上の整数である。さらに、各ビット線ＢＬは、複数のブロックＢＬＫに共通接続され、複数のブロックＢＬＫの各々に含まれる各ストリングユニットＳＵ内にある１つのＮＡＮＤストリングＮＳに接続される。各ブロックＢＬＫに含まれる複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通接続される。ソース線ＳＬは、例えば複数のブロックＢＬＫに共通接続される。
各ブロックＢＬＫに含まれる複数のメモリセルトランジスタＭＴのデータは、例えば一括して消去される。読み出し及び書き込みは、１つのストリングユニットＳＵに設けられるとともに１本のワード線ＷＬに共通接続された、複数のメモリセルトランジスタＭＴに対して、一括して行われる。１つのストリングユニットＳＵ内でワード線ＷＬを共有するメモリセルトランジスタＭＴの組を、セルユニットＣＵと呼ぶ。セルユニットＣＵに含まれる複数のメモリセルトランジスタＭＴがそれぞれ記憶する１ビットのデータの集まりをページと呼ぶ。すなわち、セルユニットＣＵに対する書き込み動作及び読み出し動作は、ページを単位として行われる。
なお、ＮＡＮＤストリングＮＳは、ダミーセルトランジスタを備えていてもよい。具体的には、選択トランジスタＳＴ２とメモリセルトランジスタＭＴ０との間には、例えば２個のダミーセルトランジスタ（図示せず）が直列接続される。メモリセルトランジスタＭＴ７と選択トランジスタＳＴ１との間には、例えば２個のダミーセルトランジスタ（図示せず）が直列接続される。複数のダミーセルトランジスタのゲートにはそれぞれ、複数のダミーワード線が接続される。ダミーセルトランジスタの構造は、メモリセルトランジスタと同じである。ダミーセルトランジスタを設ける目的は、データを記憶するためではなく、書き込み動作や消去動作中に、メモリセルトランジスタや選択トランジスタが受けるディスターブを緩和するためである。
図３は、本実施形態の半導体記憶装置１００の要部の模式断面図である。図４は、本実施形態の半導体記憶装置１００の要部の模式断面図である。図４は、図３におけるＡ－Ａ’線で半導体記憶装置１００を切断した模式断面図である。図５は、本実施形態の半導体記憶装置の要部の模式断面図である。図５は、図３におけるＢ－Ｂ’線で半導体記憶装置１００を切断した模式断面図である。図６は、本実施形態のメモリピラーの模式断面図である。なお図３においては、絶縁層４６及びビット線１２の図示を省略している。
図３乃至図６を用いて、本実施形態の半導体記憶装置１００について説明をする。
ここで、Ｘ方向と、Ｘ方向に対して垂直に交差するＹ方向と、Ｘ方向及びＹ方向に垂直に交差するＺ方向を定義する。Ｘ方向は第１方向の一例であり、Ｙ方向は第２方向の一例である。図３は、半導体記憶装置１００の要部を、ＸＹ面に沿った方向に、ビット線１２が露出する断面で切断した模式断面図である。
半導体層３０は、例えば半導体半導体層である。半導体層３０は、例えば単結晶シリコンを含む。半導体層３０は、半導体層面３１を有する。半導体層３０は、図４及び図５において、ＸＹ面と半導体層面３１が平行になるように配置されている。なお、半導体層３０には、例えば半導体ウェーハや、ＳＯＩウェーハを用いることができる。
絶縁層３２は、半導体層３０の上方に設けられている。絶縁層３２は、例えばシリコン及び酸素とを含む。
導電層３４は、絶縁層３２の上に設けられている。導電層３４は、例えば不純物が含有された多結晶シリコンを含む。導電層３４は、ソース線ＳＬとして機能する。なお、導電層３４には、多結晶シリコンを含む導電層、例えばタングステン（Ｗ）等の金属材料を含む導電層、及び多結晶シリコンを含む導電層が、上記の順に積層された積層膜を用いることができる。
絶縁層３６は、導電層３４の上に設けられている。絶縁層３６は、例えばシリコン及び酸素を含む。
絶縁層３６の上に、選択ゲート線ＳＧＳとして機能する例えば１層の導電層３８が設けられている。導電層３８の上方に、ワード線ＷＬとして機能する複数の導電層４２が設けられている。図４及び図５には、複数の導電層４２としての、導電層４２ａ、導電層４２ｂ、導電層４２ｃ、導電層４２ｄ、導電層４２ｅ、導電層４２ｆ及び導電層４２ｇが図示されている。導電層４２の上方に、選択ゲート線ＳＧＤとして機能する例えば１層の導電層４４が設けられている。導電層３８と導電層４２ａの間、それぞれの導電層４２の間、及び導電層４２ｇと導電層４４の間には、例えばシリコン及び酸素を含む絶縁層３６が設けられている。導電層３８及び複数の導電層４２は、例えばタングステン（Ｗ）を含む。なお、導電層３８及び複数の導電層４２は、タングステン（Ｗ）を含む部分の上面、側面及び底面に、例えばチタン窒化物（ＴｉＮ）を含む図示しないバリアメタル膜を備えていても良い。導電層４２は、導電層の一例である。導電層３８及び複数の導電層４２は、それぞれ半導体層面３１に平行に延びている。図４及び図５においては、選択ゲート線ＳＧＳとして機能する導電層３８及び選択ゲート線ＳＧＤとして機能する導電層４４は、それぞれ１層ずつ図示されている。しかし、選択ゲート線ＳＧＳとして機能する導電層３８及び選択ゲート線ＳＧＤとして機能する導電層４４は、それぞれ複数設けられていてもかまわない。ここで、導電層３８、複数の導電層４２及び導電層４４は、複数の導電層の一例である。なお、導電層３８、導電層４２及び導電層４４は、ＸＹ面又は半導体層面３１に平行な面内において、分断されていてもかまわない。
複数のメモリピラーＭＰは、絶縁層３６、導電層３８、複数の絶縁層４０、複数の導電層４２及び導電層４４を貫通している。複数のメモリピラーＭＰの下端は、導電層３４と接続されている。複数のメモリピラーＭＰの上端は、絶縁層４０ｉを貫通して、絶縁層４０ｉの上に設けられている絶縁層４６の内部に突き出ている。絶縁層４６は、例えばシリコン及び酸素を含む。
図３及び図６に示すように、ＸＹ面又は半導体層面３１に平行な面内におけるそれぞれのメモリピラーＭＰの形状は、長軸がＹ軸に平行で、短軸がＸ軸に平行な、略楕円形状である。
メモリピラーＭＰとしてのメモリピラーＭＰ１、メモリピラーＭＰ２、メモリピラーＭＰ３及びメモリピラーＭＰ４は、順にＸ方向に並んで配置されている。メモリピラーＭＰとしてのメモリピラーＭＰ５、メモリピラーＭＰ６、メモリピラーＭＰ７及びメモリピラーＭＰ８は、順にＸ方向に並んで配置されている。メモリピラーＭＰとしてのメモリピラーＭＰ９、メモリピラーＭＰ１０、メモリピラーＭＰ１１及びメモリピラーＭＰ１２は、順にＸ方向に並んで配置されている。メモリピラーＭＰとしてのメモリピラーＭＰ１３、メモリピラーＭＰ１４、メモリピラーＭＰ１５及びメモリピラーＭＰ１６は、順にＸ方向に並んで配置されている。メモリピラーＭＰとしてのメモリピラーＭＰ１７、メモリピラーＭＰ１８、メモリピラーＭＰ１９及びメモリピラーＭＰ２０は、順にＸ方向に並んで配置されている。
絶縁膜２０としての絶縁膜２０ａ及び絶縁膜２０ｂは、例えばＺ方向において、絶縁層３６、導電層３８．複数の絶縁層４０、複数の導電層４２及び導電層４４を分断するように設けられている。メモリピラーＭＰ１、メモリピラーＭＰ２、メモリピラーＭＰ３、メモリピラーＭＰ４、メモリピラーＭＰ５、メモリピラーＭＰ６、メモリピラーＭＰ７、メモリピラーＭＰ８、メモリピラーＭＰ９、メモリピラーＭＰ１０、メモリピラーＭＰ１１、メモリピラーＭＰ１２、メモリピラーＭＰ１３、メモリピラーＭＰ１４、メモリピラーＭＰ１５、メモリピラーＭＰ１６、メモリピラーＭＰ１７、メモリピラーＭＰ１８、メモリピラーＭＰ１９及びメモリピラーＭＰ２０は、ＸＹ面又は半導体層面３１に平行な面内において、絶縁膜２０ａと絶縁膜２０ｂの間に設けられている。絶縁膜２０は、例えばシリコン及び酸素を含む。
また、メモリピラーＭＰ１７、メモリピラーＭＰ９及びメモリピラーＭＰ１は、順にＹ方向に並んで配置されている。メモリピラーＭＰ１３及びメモリピラーＭＰ５は、順にＹ方向に並んで配置されている。メモリピラーＭＰ１８、メモリピラーＭＰ１０及びメモリピラーＭＰ２は、順にＹ方向に並んで配置されている。メモリピラーＭＰ１４及びメモリピラーＭＰ６は、順にＹ方向に並んで配置されている。メモリピラーＭＰ１９、メモリピラーＭＰ１１及びメモリピラーＭＰ３は、順にＹ方向に並んで配置されている。メモリピラーＭＰ１５及びメモリピラーＭＰ７は、順にＹ方向に並んで配置されている。メモリピラーＭＰ２０、メモリピラーＭＰ１２及びメモリピラーＭＰ４は、順にＹ方向に並んで配置されている。メモリピラーＭＰ１６及びメモリピラー８は、順にＹ方向に並んで配置されている。
そして、Ｙ方向から見た場合において、メモリピラーＭＰ５、メモリピラーＭＰ６及びメモリピラーＭＰ７は、それぞれ、メモリピラーＭＰ１とメモリピラーＭＰ２の間、メモリピラーＭＰ２とメモリピラーＭＰ３の間及びメモリピラーＭＰ３とメモリピラーＭＰ４の間に配置されている。Ｙ方向から見た場合において、メモリピラーＭＰ１０、メモリピラーＭＰ１１及びメモリピラーＭＰ１２は、それぞれ、メモリピラーＭＰ５とメモリピラーＭＰ６の間、メモリピラーＭＰ６とメモリピラーＭＰ７の間及びメモリピラーＭＰ７とメモリピラーＭＰ８の間に配置されている。Ｙ方向から見た場合において、メモリピラーＭＰ１３、メモリピラーＭＰ１４及びメモリピラーＭＰ１５は、それぞれ、メモリピラーＭＰ９とメモリピラーＭＰ１０の間、メモリピラーＭＰ１０とメモリピラーＭＰ１１の間及びメモリピラーＭＰ１１とメモリピラーＭＰ１２の間に配置されている。Ｙ方向から見た場合において、メモリピラーＭＰ１８、メモリピラーＭＰ１９及びメモリピラーＭＰ２０は、それぞれ、メモリピラーＭＰ１３とメモリピラーＭＰ１４の間、メモリピラーＭＰ１４とメモリピラーＭＰ１５の間及びメモリピラーＭＰ１５とメモリピラーＭＰ１６の間に配置されている。
メモリピラーＭＰは、ブロック絶縁膜５８と、電荷蓄積膜５６と、トンネル絶縁膜５４と、チャネル５２と、コア部材５０と、を有する。ブロック絶縁膜５８、電荷蓄積膜５６、トンネル絶縁膜５４、チャネル５２及びコア部材５０は、それぞれ、絶縁層３６、導電層３８、複数の絶縁層４０、複数の導電層４２及び導電層４４を貫通している。メモリピラーＭＰの周囲には、絶縁層３６、導電層３８、絶縁層４０、導電層４２、又は導電層４４が配置されている。なお、図６における断面では、メモリピラーＭＰの周囲には１つの導電層４２が配置されているが、導電層４２の図示を省略する。
ブロック絶縁膜５８は、メモリピラーＭＰ内に設けられ、ＸＹ面又は半導体層面３１に平行な面内における外形が略楕円形状を有している。また、ブロック絶縁膜５８は、チューブ形状を有している。ブロック絶縁膜５８は、導電層３８、導電層４２又は導電層４４と、電荷蓄積膜５６の間に電荷が流れることを抑制する膜である。ブロック絶縁膜５８は、例えばシリコン及び酸素又はシリコン、酸素及び窒素を含む。
電荷蓄積膜５６は、ブロック絶縁膜５８の内側に設けられ、ＸＹ面又は半導体層面３１に平行な面内における外形が略楕円形状を有している。また、電荷蓄積膜５６は、チューブ形状を有している。電荷蓄積膜５６は、電荷を蓄積することが出来る材料を含む膜である。電荷蓄積膜５６は、例えばシリコン及び窒素又はシリコン、酸素及び窒素を含む。
トンネル絶縁膜５４は、電荷蓄積膜５６の内側に設けられ、ＸＹ面又は半導体層面３１に平行な面内における外形が略楕円形状を有している。また、トンネル絶縁膜５４は、チューブ形状を有している。トンネル絶縁膜５４は、絶縁性であるが、所定の電圧の印加により電流が流れる絶縁膜である。トンネル絶縁膜５４は、例えばシリコン及び酸素又はシリコン、酸素及び窒素を含む。
チャネル５２は、トンネル絶縁膜５４の内側に設けられている。図６には、チャネルとしてのチャネル５２ａ及びチャネル５２ｂが図示されている。チャネル５２ａ及びチャネル５２ｂは、ＸＹ面又は半導体層面３１に平行な面内において、それぞれ三日月形状(shape like crescent or oxbow lake)を有している。ここで、三日月形状とは、チャネル５２ａ及びチャネル５２ｂの中央付近の厚さが最も厚く、両端に向かって厚さが薄くなる形状、かつ一方向に湾曲した形状を指す。チャネル５２ａ及びチャネル５２ｂは、ブロック絶縁膜５８、電荷蓄積膜５６及びトンネル絶縁膜５４の長軸の方向に、厚さが最も厚い中央付近が向くように配置されている。チャネル５２ａ及びチャネル５２ｂは、ブロック絶縁膜５８、電荷蓄積膜５６及びトンネル絶縁膜５４の長軸の方向において、それぞれの三日月形状の内弧が互いに対向して、互いに離間して配置されている。チャネル５２ａの外弧及びチャネル５２ｂの外弧は、例えばトンネル絶縁膜５４の内壁と接している。
チャネル５２は、例えば多結晶シリコン等の半導体材料を含むピラーである。チャネル５２は、導電層３４に電気的に接続されている。
コア部材５０は、トンネル絶縁膜５４の内側の、チャネル５２ａの内弧とチャネル５２ｂの内弧の間に設けられている。コア部材５０は、例えば酸素及びシリコンを含む。
言い換えると、チャネル５２は、コア部材５０とトンネル絶縁膜５４の間に設けられている。トンネル絶縁膜５４は、コア部材５０及びチャネル５２の周囲に設けられている。電荷蓄積膜５６は、トンネル絶縁膜５４の周囲に設けられている。ブロック絶縁膜５８は、電荷蓄積膜５６の周囲に設けられている。
メモリセルトランジスタＭＴａは、チャネル５２ａ、トンネル絶縁膜５４の一部、電荷蓄積膜５６の一部、ブロック絶縁膜５８の一部及び図示しない導電層４２の一部を有する。
メモリセルトランジスタＭＴｂは、チャネル５２ｂ、トンネル絶縁膜５４の一部、電荷蓄積膜５６の一部、ブロック絶縁膜５８の一部及び図示しない導電層４２の一部を有する。
例えば、１本のメモリピラーＭＰは、２本のＮＡＮＤストリングを含む。一方のＮＡＮＤストリングは、メモリセルトランジスタＭＴａを含む。他方のＮＡＮＤストリングはメモリセルトランジスタＭＴｂを含む。
ブロック絶縁膜５８、電荷蓄積膜５６及びトンネル絶縁膜５４を含む第１絶縁膜は、ＸＹ面又は半導体層面３１に平行な面内における外形が略楕円形状を有する膜の一例である。
第５絶縁膜（Ｃａｐ Ｃｕｔ）２２は、導電層４２ｇの上方の、メモリピラーＭＰにおけるチャネル５２ａとチャネル５２ｂの間に設けられている。第５絶縁膜２２の下部は、コア部材５０に食い込み、コア部材５０の内部に設けられている。例えば図３において図示されているように、第５絶縁膜２２は、Ｘ方向に延びている。図３には、第５絶縁膜２２としての、第５絶縁膜２２ａ、第５絶縁膜２２ｂ、第５絶縁膜２２ｃ及び第５絶縁膜２２ｄが図示されている。そして、第５絶縁膜２２ａは、メモリピラーＭＰ１の上部、メモリピラーＭＰ２の上部、メモリピラーＭＰ３の上部及びメモリピラーＭＰ４の上部を分断している。第５絶縁膜２２ｂは、メモリピラーＭＰ５の上部、メモリピラーＭＰ６の上部、メモリピラーＭＰ７の上部及びメモリピラーＭＰ８の上部を分断している。第５絶縁膜２２ｃは、メモリピラーＭＰ１３の上部、メモリピラーＭＰ１４の上部、メモリピラーＭＰ１５の上部及びメモリピラーＭＰ１６の上部を分断している。第５絶縁膜２２ｄは、メモリピラーＭＰ１７の上部、メモリピラーＭＰ１８の上部、メモリピラーＭＰ１９の上部及びメモリピラーＭＰ２０の上部を分断している。第５絶縁膜２２は、例えばシリコン及び酸素を含む。
導電部２８は、導電層４２ｇの上方の、メモリピラーＭＰのチャネル５２の内側において、チャネル５２ａと第５絶縁膜２２との間、及びチャネル５２ｂと第５絶縁膜２２との間に、それぞれ設けられている。ここで、図４に示したＭＰ１における導電部２８ａと導電部２８ｂを例に用いて説明する。導電部２８ａは、トンネル絶縁膜５４又はチャネル５２ａと第５絶縁膜２２ａとの間に設けられ、チャネル５２ａと電気的に接続されている。導電部２８ｂは、トンネル絶縁膜５４又はチャネル５２ｂと第５絶縁膜２２ａとの間に設けられ、チャネル５２ｂと電気的に接続されている。言い換えると、第５絶縁膜２２ａは、メモリピラーＭＰ１の上部において、チャネル５２ａとチャネル５２ｂの間に設けられている。そして、第５絶縁膜２２ａにより、導電部２８ａと導電部２８ｂは互いに絶縁されている。導電部２８ａは第１導電部の一例であり、導電部２８ｂは第２導電部の一例である。
導電部２８は、例えば、キャップシリコンと呼ばれる。導電部２８は、例えば、不純物を含有する多結晶シリコンを含む。なお、導電部２８が含む材料は、不純物を含有する多結晶シリコンに限定されない。導電部２８は、後述するコンタクトピラー２６とチャネル５２の良好な電気的接続を確保するために設けられている。
導電部２８ａは、チャネル５２ａと電気的に接続されることにより、メモリセルトランジスタＭＴａを含むＮＡＮＤストリングと電気的に接続されている。導電部２８ｂは、チャネル５２ｂと電気的に接続されることにより、メモリセルトランジスタＭＴｂを含むＮＡＮＤストリングと電気的に接続されている。
第４絶縁膜２４は、導電層４２ｇの上方において、選択ゲート線ＳＧＤとして用いられている導電層４４、メモリピラーＭＰ９の上部、メモリピラーＭＰ１０の上部、メモリピラーＭＰ１１の上部及びメモリピラーＭＰ１２の上部を分断するように設けられている。複数の導電層４４が設けられている場合には、第４絶縁膜２４は、複数の導電層４４を分断する場合がある。第４絶縁膜２４は、複数の導電層（複数の導電層４２及び導電層４４）のうち、少なくとも最も上に配置された導電層４４を分断する。第４絶縁膜２４は、少なくとも、選択ゲート線ＳＧＤとして用いられている導電層４４を分断する。第４絶縁膜２４は、例えばシリコンと酸素を含む。
コンタクトピラー２６は、メモリピラーＭＰの上に設けられ、チャネル５２又は導電部２８と電気的に接続されている。ここで、メモリピラーＭＰ１の場合を例として説明すると、図４に示したように、コンタクトピラー２６としてのコンタクトピラー２６ａは、メモリピラーＭＰ１の上に設けられ、メモリピラーＭＰ１のチャネル５２ａ及び導電部２８ａと電気的に接続されている。なお、メモリピラーＭＰ１のチャネル５２ｂ及び導電部２８ｂと電気的に接続されるコンタクトピラー２６は、図４の紙面奥側の、メモリピラーＭＰ１の上に設けられている。言い換えると、図４はＡ－Ａ’断面を図示しているので、チャネル５２ｂ及び導電部２８ｂと電気的に接続されるコンタクトピラー２６は、図４には図示されない位置に設けられている。コンタクトピラー２６は、例えばタングステン（Ｗ）を含む。
同様に、メモリピラーＭＰ５、メモリピラーＭＰ６、メモリピラーＭＰ７、メモリピラーＭＰ８、メモリピラーＭＰ１３、メモリピラーＭＰ１４、メモリピラーＭＰ１５、メモリピラーＭＰ１６、メモリピラーＭＰ１７、メモリピラーＭＰ１８、メモリピラーＭＰ１９及びメモリピラーＭＰ２０の上に、コンタクトピラー２６が設けられている。一方、メモリピラーＭＰ９、メモリピラーＭＰ１０、メモリピラーＭＰ１１及びメモリピラーＭＰ１２の上には、コンタクトピラー２６を設ける必要が無い。
ビット線１２は、コンタクトピラー２６の上に設けられている。ビット線１２は、ＸＹ面又は半導体層面３１に平行に、Ｙ方向に延びている。図３には、ビット線１２としての、ビット線１２ａ、ビット線１２ｂ、ビット線１２ｃ、ビット線１２ｄ、ビット線１２ｅ、ビット線１２ｆ、ビット線１２ｇ、ビット線１２ｈ、ビット線１２ｉ、ビット線１２ｊ、ビット線１２ｋ、ビット線１２ｌ、ビット線１２ｍ、ビット線１２ｎ、ビット線１２ｏ、ビット線１２ｐ、ビット線１２ｑ及びビット線１２ｒが図示されている。ビット線１２は、例えば銅（Ｃｕ）またはタングステン（Ｗ）を含む。
図４を用いて、ビット線１２と、メモリピラーＭＰ１及びメモリピラーＭＰ１７の接続について説明する。メモリピラーＭＰ１のチャネル５２ａ及び導電部２８ａは、コンタクトピラー２６ａを介して、ビット線１２ａと接続されている。また、メモリピラーＭＰ１のチャネル５２ｂ及び導電部２８ｂは、コンタクトピラー２６を介して、ビット線１２ｂ（図３）と電気的に接続されている。
メモリピラーＭＰ１７のチャネル５２ａ及び導電部２８ａは、コンタクトピラー２６ｂを介して、ビット線１２ａと電気的に接続されている。また、メモリピラーＭＰ１７のチャネル５２ｂ及び導電部２８ｂは、コンタクトピラー２６を介して、ビット線１２ｂ（図３）と電気的に接続されている。
図５を用いて、ビット線１２と、メモリピラーＭＰ５及びメモリピラーＭＰ１３の接続について説明する。メモリピラーＭＰ５のチャネル５２ａ及び導電部２８ａは、コンタクトピラー２６ｃを介して、ビット線１２ｃと接続されている。また、メモリピラーＭＰ５のチャネル５２ｂ及び導電部２８ｂは、コンタクトピラー２６を介して、ビット線１２ｄ（図３）と電気的に接続されている。
メモリピラーＭＰ１３のチャネル５２ａ及び導電部２８ａは、コンタクトピラー２６ｄを介して、ビット線１２ｃと電気的に接続されている。また、メモリピラーＭＰ１３のチャネル５２ｂ及び導電部２８ｂは、コンタクトピラー２６を介して、ビット線１２ｄ（図３）と電気的に接続されている。
本実施形態の半導体記憶装置において、ワード線ＷＬについては、同一のメモリピラーＭＰにおけるメモリセルトランジスタＭＴａ及びメモリセルトランジスタＭＴｂへの読み出し動作等の実行のために、同一の導電層４２がワード線ＷＬとして用いられる。一方、ビット線１２については、同一のメモリピラーＭＰにおけるメモリセルトランジスタＭＴａ及びメモリセルトランジスタＭＴｂへの読み出し動作等の実行のために、異なるビット線１２が用いられる。
図３に図示されるように、Ｙ方向における第４絶縁膜２４の幅ｔ１は、Ｙ方向における第５絶縁膜２２の幅ｔ２より厚い。
図７は、本実施形態のメモリピラーＭＰの他の一例の模式断面図である。コア部材５０は、トンネル絶縁膜５４、電荷蓄積膜５６及びブロック絶縁膜５８を、Ｘ方向に分断している。
次に、本実施形態の半導体記憶装置の製造方法を、図８乃至図１１を用いて説明する。
まず、半導体層３０の上に、例えば酸素及びシリコンを含む絶縁層３２を形成する。次に、絶縁層３２の上に、例えば不純物を含有する多結晶シリコンを含む導電層３４を形成する。次に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、導電層３４の上に、例えばシリコン及び酸素を含む複数の絶縁層６０と、例えばシリコン及び窒素を含む複数の犠牲層６２を、１層ずつ交互に積層する。次に、例えばフォトリソグラフィーとＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：反応性イオンエッチング）により、図示しないレジストをマスクとして、ＸＹ面又は半導体層面３１に平行な面内において、長軸がＹ軸に平行で短軸がＸ軸に平行な略楕円状の形状を有し、Ｚ方向に平行に延びる開口部６４を形成する（図８）。図９に、Ｚ方向から見た場合の開口部６４の模式図を示す。なお、開口部６４の周囲に形成されている複数の絶縁層６０の図示は省略している。以後、開口部６４及び開口部６４の内部を中心に、製造方法を説明する。
次に、開口部６４内に、例えばＣＶＤ法により、例えばシリコン及び酸素又はシリコン、酸素及び窒素を含むブロック絶縁膜５８を形成する。次に、ブロック絶縁膜５８の内側に、例えばＣＶＤ法により、例えばシリコン及び窒素又はシリコン、酸素及び窒素を含む電荷蓄積膜５６を形成する。次に、電荷蓄積膜５６の内側に、例えばシリコン及び酸素又はシリコン、酸素及び窒素を含むトンネル絶縁膜５４を形成する。次に、トンネル絶縁膜５４の内側に、例えばＣＶＤ法により、アモルファスシリコンを含む膜を形成する。次に、熱処理により上記のアモルファスシリコンを結晶化させ、多結晶シリコン膜６６を形成する。なお、かかる熱処理により、多結晶シリコン膜６６の内側に、例えば酸素及びシリコンを含む酸化膜６８が形成される。酸化膜６８の内部には、ＸＹ面又は半導体層面３１に平行な面内において、長軸がＹ軸に平行で短軸がＸ軸に平行な略楕円状の形状を有する空孔７０が形成されている。
次に、例えばＤＨＦ（Ｄｉｌｕｔｅｄ ＨＦ：希フッ酸）を用いたウェットエッチングにより、酸化膜６８の一部を除去する。このとき、長軸側に形成された酸化膜６８は、短軸側に形成された酸化膜６８よりも、上記のウェットエッチングにより除去されにくい。そこで、短軸側の多結晶シリコン膜６６が空孔７０に露出するように、また長軸側の酸化膜６８は除去されすぎないように制御する。なお、長軸側に形成された酸化膜６８が、短軸側に形成された酸化膜６８よりも除去されにくい理由は、略楕円形状の開口部６４内に形成された酸化膜６８の場合、短軸方向に比べ、長軸方向に対して、より大きな応力が加わるためと考えられる（図１１）。
次に、例えばトリメチル－２ヒドロキシエチルアンモニウムハイドロオキサイドと過酸化水素水の混合液を用いたウェットエッチングにより、多結晶シリコン膜６６の一部及び酸化膜６８を除去する。このときに、酸化膜６８が除去されすぎないように制御された長軸側の多結晶シリコン膜６６が残存するようにウェットエッチングを行う。また、多結晶シリコン膜６６が空孔７０に露出した短軸側の多結晶シリコン膜６６が除去され、空孔７０にトンネル絶縁膜５４が露出するようにウェットエッチングを行う。これにより、長軸側に残存した多結晶シリコン膜６６は、それぞれ互いに離間して形成されたチャネル５２ａ及びチャネル５２ｂとなる。言い換えると、ここでは、酸化膜６８を用いて多結晶シリコン膜６６の一部をウェットエッチングにより除去している（図１２）。
なお、図７に示したメモリピラーＭＰを形成する場合には、さらに多結晶シリコン膜６６をマスクとして、さらに短軸方向のトンネル絶縁膜５４、電荷蓄積膜５６及びブロック絶縁膜５８を除去する。
次に、空孔７０内に、例えばシリコン及び酸素を含むコア部材５０を形成し、図６に示すメモリピラーＭＰを形成する。
次に、犠牲層６２と導電層３８、導電層４２及び導電層４４のリプレイスを行う。例えば、後に絶縁膜２０ａ及び絶縁膜２０ｂが形成される開口部６４を経由した、リン酸（Ｈ３ＰＯ４）を用いたウェットエッチングにより、犠牲層６２を除去する。次に、例えばＣＶＤ法により、タングステン（Ｗ）と、タングステンの周囲のバリアメタル膜と、を有する導電層３８、導電層４２及び導電層４４を形成する。なお、導電層３８、導電層４２及び導電層４４を形成後、かかるウェットエッチングに用いられた開口部６４の内部に、絶縁膜２０を形成する。リプレイスが行われた結果、犠牲層６２は導電層３８、導電層４２及び導電層４４に置換され、最下層の絶縁層６０は絶縁層３６、他の絶縁層６０は絶縁層４０となる。
次に、最上層の絶縁層４０の上に、例えばシリコン及び酸素を含む絶縁層４６、例えばタングステン（Ｗ）を含むコンタクトピラー２６、及び例えば銅（Ｃｕ）またはタングステン（Ｗ）を含むビット線１２を適宜形成し、本実施形態の半導体記憶装置を得る。
なお本実施形態における半導体記憶装置の製造方法は上記のものに限定されず、例えば随時記載しない熱処理等の他の工程を行ってもかまわない。
次に、本実施形態の作用効果を記載する。
本実施形態の半導体記憶装置においては、メモリピラーＭＰは、半導体層面に平行な面内において略楕円形状を有する第１絶縁膜を備える。また、メモリピラーＭＰは、第１絶縁膜の内部において、複数の導電層をそれぞれ貫通して設けられ、第１絶縁膜の第１長軸の方向において対向し、半導体層面に平行な面内においてそれぞれ三日月形状を有する複数の第１チャネルを有している。
これにより、メモリピラーＭＰ内のそれぞれのＮＡＮＤストリング（メモリストリング）への読み出し動作等を、容易に行うことが可能となる。そのため、高集積化が可能な半導体記憶装置の提供が可能となる。
また、本実施形態の半導体記憶装置は、複数の導電層の上の、複数の第１チャネルの間に設けられた第５絶縁膜と、第１絶縁膜と前記第５絶縁膜の間に設けられ、複数の第１チャネルの一方と電気的に接続された第１導電部と、第２導電部であって、第５絶縁膜は第１導電部と第２導電部の間に設けられ、複数の第１チャネルの他方と電気的に接続された第２導電部と、を備える。
これにより、コンタクトピラー２６とチャネル５２の良好な電気的接続を確保することができる。またメモリピラーＭＰの上方の２つのビット線から、１つのメモリピラーＭＰに属するそれぞれのＮＡＮＤストリング（メモリストリング）への電気的接続を行うことが容易になる。特に、ワード線ＷＬとして用いられる導電層４２が、ＸＹ面又は半導体層面３１に平行な面内において、１つのメモリピラーＭＰに属するそれぞれのＮＡＮＤストリング（メモリストリング）への読み出し動作等に同一の導電層４２をワード線として用いるような場合において、上記のように、メモリピラーＭＰの上方の２つのビット線から、それぞれのＮＡＮＤストリング（メモリストリング）への電気的接続を行えることが好ましい。
本実施形態の半導体記憶装置によれば、高集積化が可能な半導体記憶装置の提供が可能となる。
（第２実施形態）
本実施形態の半導体記憶装置は、第１絶縁膜の第１短軸の方向のそれぞれが、第１方向から第１所定角度だけ時計回りに回転して、第１方向に並んで設けられた複数の第１メモリピラーと、複数の第２メモリピラーと、をさらに備え、それぞれの第２メモリピラーは、複数の導電層を貫通して設けられ、面内において楕円形状、長円形形状、又は角丸長方形形状を有する第２絶縁膜と、第２絶縁膜の内部において、複数の導電層をそれぞれ貫通して設けられ、第２絶縁膜の第２長軸の方向において対向し、面内においてそれぞれ中央付近の厚さが最も厚く両端に向かって厚さが薄くなる形状を有する複数の第２チャネルと、を有し、複数の第１メモリピラーから、第２方向に離間して、第２方向から見た場合においてそれぞれの複数の第１メモリピラーの間に配置されるように、第１方向に並んで設けられ、第２絶縁膜の第２短軸の方向が、面内において第１方向から第２所定角度だけ反時計回りに回転した点で、第１実施形態の半導体記憶装置と異なっている。ここで、第１実施形態と重複する内容の記載は省略する。
図１３は、本実施形態の半導体記憶装置の要部の模式断面図である。図１４は、本実施形態のメモリピラーＭＰの配列を示すために、図１３のメモリピラーＭＰを図示した模式断面図である。
図１４において、ＬＩＮＥ１、ＬＩＮＥ２、ＬＩＮＥ３及びＬＩＮＥ４は、それぞれＸ方向に平行な線である。そして、メモリピラーＭＰ１、メモリピラーＭＰ２、メモリピラーＭＰ３及びメモリピラーＭＰ４は、短軸のそれぞれが、ＸＹ面または半導体層面３１に平行な面内において、Ｘ方向から第１所定角度θ１だけ、Ｚ方向から見た場合において、時計回りに回転して設けられている。メモリピラーＭＰ１、メモリピラーＭＰ２、メモリピラーＭＰ３及びメモリピラーＭＰ４は、Ｘ方向に並んで設けられている。
メモリピラーＭＰ５、メモリピラーＭＰ６、メモリピラーＭＰ７及びメモリピラーＭＰ８は、短軸のそれぞれが、ＸＹ面または半導体層面３１に平行な面内において、Ｘ方向から第２所定角度θ２だけ、Ｚ方向から見た場合において、反時計回りに回転して設けられている。メモリピラーＭＰ５、メモリピラーＭＰ６、メモリピラーＭＰ７及びメモリピラーＭＰ８は、Ｘ方向に並んで設けられている。また、Ｙ方向から見た場合において、メモリピラーＭＰ５は、メモリピラーＭＰ１とメモリピラーＭＰ２の間に配置されている。Ｙ方向から見た場合において、メモリピラーＭＰ６は、メモリピラーＭＰ２とメモリピラーＭＰ３の間に配置されている。Ｙ方向から見た場合において、メモリピラーＭＰ７は、メモリピラーＭＰ３とメモリピラーＭＰ４の間に配置されている。メモリピラーＭＰ５、メモリピラーＭＰ６、メモリピラーＭＰ７及びメモリピラーＭＰ８は、ブロック絶縁膜５８と、電荷蓄積膜５６と、トンネル絶縁膜５４と、チャネルボディ５２と、コア部材５０と、を有する。ブロック絶縁膜５８、電荷蓄積膜５６、トンネル絶縁膜５４、チャネルボディ５２及びコア部材５０は、それぞれ、絶縁層３６、導電層３８、複数の絶縁層４０、複数の導電層４２及び導電層４４を貫通している。ブロック絶縁膜５８、電荷蓄積膜５６及びトンネル絶縁膜５４を含む第２絶縁膜は、メモリピラーＭＰ内に設けられ、ＸＹ面又は半導体層面３１に平行な面内における外形が略楕円形状を有している。第２絶縁膜の短軸方向は、Ｘ方向から第２所定角度だけ、Ｚ方向から見た場合において、反時計回りに回転している。
メモリピラーＭＰ９、メモリピラーＭＰ１０、メモリピラーＭＰ１１及びメモリピラーＭＰ１２は、短軸のそれぞれが、ＸＹ面または半導体層面３１に平行な面内において、Ｘ方向から第３所定角度θ３だけ、Ｚ方向から見た場合において、時計回りに回転して設けられている。メモリピラーＭＰ９、メモリピラーＭＰ１０、メモリピラーＭＰ１１及びメモリピラーＭＰ１２は、Ｘ方向に並んで設けられている。また、Ｙ方向から見た場合において、メモリピラーＭＰ１０は、メモリピラーＭＰ５とメモリピラーＭＰ６の間に配置されている。Ｙ方向から見た場合において、メモリピラーＭＰ１１は、メモリピラーＭＰ６とメモリピラーＭＰ７の間に配置されている。Ｙ方向から見た場合において、メモリピラーＭＰ１２は、メモリピラーＭＰ７とメモリピラーＭＰ８の間に配置されている。
メモリピラーＭＰ１３、メモリピラーＭＰ１４、メモリピラーＭＰ１５及びメモリピラーＭＰ１６は、短軸のそれぞれが、ＸＹ面または半導体層面３１に平行な面内において、Ｘ方向から第４所定角度θ４だけ、Ｚ方向から見た場合において、反時計回りに回転して設けられている。メモリピラーＭＰ１３、メモリピラーＭＰ１４、メモリピラーＭＰ１５及びメモリピラーＭＰ１６は、Ｘ方向に並んで設けられている。また、Ｙ方向から見た場合において、メモリピラーＭＰ１３は、メモリピラーＭＰ９とメモリピラーＭＰ１０の間に配置されている。Ｙ方向から見た場合において、メモリピラーＭＰ１４は、メモリピラーＭＰ１０とメモリピラーＭＰ１１の間に配置されている。Ｙ方向から見た場合において、メモリピラーＭＰ１５は、メモリピラーＭＰ１１とメモリピラーＭＰ１２の間に配置されている。
メモリピラーＭＰ１７、メモリピラーＭＰ１８、メモリピラーＭＰ１９及びメモリピラーＭＰ２０は、短軸のそれぞれが、ＸＹ面または半導体層面３１に平行な面内において、Ｘ方向から第５所定角度θ５だけ、Ｚ方向から見た場合において、時計回りに回転して設けられている。メモリピラーＭＰ１７、メモリピラーＭＰ１８、メモリピラーＭＰ１９及びメモリピラーＭＰ２０は、Ｘ方向に並んで設けられている。また、Ｙ方向から見た場合において、メモリピラーＭＰ１８は、メモリピラーＭＰ１３とメモリピラーＭＰ１４の間に配置されている。Ｙ方向から見た場合において、メモリピラーＭＰ１９は、メモリピラーＭＰ１４とメモリピラーＭＰ１５の間に配置されている。Ｙ方向から見た場合において、メモリピラーＭＰ２０は、メモリピラーＭＰ１５とメモリピラーＭＰ１６の間に配置されている。
例えば、第１所定角度、第２所定角度、第３所定角度、第４所定角度及び第５所定角度は、それぞれ等しい。なお、第１所定角度、第２所定角度、第３所定角度、第４所定角度及び第５所定角度は、それぞれ等しくなくてもかまわない。
本実施形態の半導体記憶装置によれば、メモリピラーＭＰの配置に、回転方向の自由度が生じている。そのため、例えば、Ｘ方向に並ぶビット線１２の間隔を狭めるような配置を取ることが可能となる。また、例えば、ＸＹ面又は半導体層面３１に平行な面内におけるメモリピラーＭＰ１とメモリピラーＭＰ５の距離を長くするような配置を取ることにより、上記のリプレイスの際に、リン酸（Ｈ３ＰＯ４）やタングステン（Ｗ）が入り込みやすい配置を取ることが可能となる。
本実施形態の半導体記憶装置によっても、高集積化が可能な半導体記憶装置の提供が可能となる。
（第３実施形態）
本実施形態の半導体記憶装置は、複数の第３メモリピラーであって、それぞれの第３メモリピラーは、複数の導電層を貫通して設けられ、面内において楕円形状、長円形形状、又は角丸長方形形状を有する第３絶縁膜と、第３絶縁膜の内部において、複数の導電層をそれぞれ貫通して設けられ、第３絶縁膜の第３長軸の方向において対向し、面内においてそれぞれ中央付近の厚さが最も厚く両端に向かって厚さが薄くなる形状を有する複数の第３チャネルと、を有し、複数の第２メモリピラーから、第２方向に離間して、第２方向から見た場合においてそれぞれの複数の第２メモリピラーの間に配置されるように、第１方向に並んで設けられ、第３絶縁膜の第３短軸の方向が、面内において第１方向から第３所定角度だけ時計回りに回転した、複数の第３メモリピラーと、複数の第３チャネルの上に設けられ、第１方向に延び、複数の導電層のうちの少なくとも最も上に配置された導電層を分断する第４絶縁膜と、をさらに備える点で、第１実施形態及び第２実施形態と異なっている。ここで、第１実施形態及び第２実施形態と重複する内容の記載は省略する。
図１５は、本実施形態の半導体記憶装置の要部の模式断面図である。メモリピラーＭＰ９、メモリピラーＭＰ１０、メモリピラーＭＰ１１、メモリピラーＭＰ１２の上にも、コンタクトピラー２６が設けられている。そして、メモリピラーＭＰ９の上に設けられたコンタクトピラー２６は、ビット線１２ａ（第１配線の一例）とビット線１２ｂ（第２配線の一例）の間に設けられたビット線１３ａ（第３配線の一例）と電気的に接続されている。メモリピラーＭＰ１０の上に設けられたコンタクトピラー２６は、ビット線１２ｅとビット線１２ｆの間に設けられたビット線１３ｂと電気的に接続されている。メモリピラーＭＰ１１の上に設けられたコンタクトピラー２６は、ビット線１２ｉとビット線１２ｊの間に設けられたビット線１３ｃと電気的に接続されている。メモリピラーＭＰ１２の上に設けられたコンタクトピラー２６は、ビット線１２ａとビット線１２ｂの間に設けられたビット線１３ａと電気的に接続されている。メモリピラーＭＰ９、メモリピラーＭＰ１０、メモリピラーＭＰ１１及びメモリピラーＭＰ１２は、ブロック絶縁膜５８と、電荷蓄積膜５６と、トンネル絶縁膜５４と、チャネルボディ５２と、コア部材５０と、を有する。ブロック絶縁膜５８、電荷蓄積膜５６、トンネル絶縁膜５４、チャネルボディ５２及びコア部材５０は、それぞれ、絶縁層３６、導電層３８、複数の絶縁層４０、複数の導電層４２及び導電層４４を貫通している。ブロック絶縁膜５８、電荷蓄積膜５６及びトンネル絶縁膜５４を含む第３絶縁膜は、メモリピラーＭＰ内に設けられ、ＸＹ面又は半導体層面３１に平行な面内における外形が略楕円形状を有している。第３絶縁膜の短軸方向は、Ｘ方向から第３所定角度だけ、Ｚ方向から見た場合において、時計回りに回転している。
本実施形態の半導体記憶装置によれば、第４絶縁膜２４の下に設けられたメモリピラーＭＰ内のＮＡＮＤストリング（メモリストリング）も、データの記憶に用いることができる。
本実施形態の半導体記憶装置によっても、高集積化が可能な半導体記憶装置の提供が可能となる。
本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態及び実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１２ ：ビット線（第１配線、第２配線） １３ ：ビット線（第３配線） ２２ ：第５絶縁膜 ２４ ：第４絶縁膜 ２８ ：導電部 ２８ａ ：導電部 ２８ｂ ：導電部 ３０ ：半導体層 ３１ ：半導体層面 ３４ ：導電層 ３８ ：導電層 ４２ ：導電層 ４４ ：導電層 ５０ ：コア部材 ５２ ：チャネル ５２ａ ：チャネル ５２ｂ ：チャネル ５４ ：トンネル絶縁膜 ５６ ：電荷蓄積膜（第１絶縁膜、第２絶縁膜、第３絶縁膜） ５８ ：ブロック絶縁膜（第１絶縁膜、第２絶縁膜、第３絶縁膜） １００ ：半導体記憶装置 ＭＰ ：メモリピラー ＭＴ ：メモリセルトランジスタ ＮＳ ：ＮＡＮＤストリング ＳＴ ：選択トランジスタ ＷＬ ：ワード線 θ１ ：第１所定角度 θ２ ：第２所定角度 θ３ ：第３所定角度

Claims (10)

  1. 半導体層と、
    前記半導体層の上方にそれぞれ離間して設けられ、第１方向に延びる複数の導電層と、
    前記複数の導電層を貫通して設けられ、前記第１方向と前記第１方向と交差する第２方向を含む面内において楕円形状、長円形形状、又は角丸長方形形状を有する第１絶縁膜と、
    前記第１絶縁膜の内部において、前記複数の導電層をそれぞれ貫通して設けられ、前記第１絶縁膜の第１長軸の方向において対向し、前記面内においてそれぞれ中央付近の厚さが最も厚く両端に向かって厚さが薄くなる形状を有する複数の第１チャネルと、
    を有する第１メモリピラーと、
    を備える半導体記憶装置。
  2. 前記第１絶縁膜の第１短軸の方向のそれぞれが、前記第１方向から第１所定角度だけ時計回りに回転して、前記第１方向に並んで設けられた複数の前記第１メモリピラーと、
    複数の第２メモリピラーと、
    をさらに備え、
    それぞれの前記第２メモリピラーは、
    前記複数の導電層を貫通して設けられ、前記面内において楕円形状、長円形形状、又は角丸長方形形状を有する第２絶縁膜と、
    前記第２絶縁膜の内部において、前記複数の導電層をそれぞれ貫通して設けられ、前記第２絶縁膜の第２長軸の方向において対向し、前記面内においてそれぞれ中央付近の厚さが最も厚く両端に向かって厚さが薄くなる形状を有する複数の第２チャネルと、
    を有し、
    複数の前記第１メモリピラーから、前記第２方向に離間して、前記第２方向から見た場合においてそれぞれの複数の前記第１メモリピラーの間に配置されるように、前記第１方向に並んで設けられ、
    前記第２絶縁膜の第２短軸の方向が、前記面内において前記第１方向から第２所定角度だけ反時計回りに回転した、
    請求項１記載の半導体記憶装置。
  3. 複数の第３メモリピラーであって、それぞれの前記第３メモリピラーは、
    前記複数の導電層を貫通して設けられ、前記面内において楕円形状、長円形形状、又は角丸長方形形状を有する第３絶縁膜と、
    前記第３絶縁膜の内部において、前記複数の導電層をそれぞれ貫通して設けられ、前記第３絶縁膜の第３長軸の方向において対向し、前記面内においてそれぞれ中央付近の厚さが最も厚く両端に向かって厚さが薄くなる形状を有する複数の第３チャネルと、
    を有し、
    複数の前記第２メモリピラーから、前記第２方向に離間して、前記第２方向から見た場合においてそれぞれの複数の前記第２メモリピラーの間に配置されるように、前記第１方向に並んで設けられ、
    前記第３絶縁膜の第３短軸の方向が、前記面内において前記第１方向から第３所定角度だけ時計回りに回転した、
    複数の前記第３メモリピラーと、
    前記複数の第３チャネルの上に設けられ、前記第１方向に延び、前記複数の導電層のうちの少なくとも最も上に配置された前記導電層を分断する第４絶縁膜と、
    をさらに備える請求項２記載の半導体記憶装置。
  4. 前記複数の第１チャネルの間に設けられた第５絶縁膜と、
    前記第１絶縁膜と前記第５絶縁膜の間に設けられ、前記複数の第１チャネルの一方と電気的に接続された第１導電部と、
    第２導電部であって、前記第５絶縁膜は前記第１導電部と前記第２導電部の間に設けられ、前記複数の第１チャネルの他方と電気的に接続された前記第２導電部と、
    をさらに備える請求項１乃至請求項３いずれか一項記載の半導体記憶装置。
  5. 前記第２方向における前記第４絶縁膜の膜厚は、前記第２方向における前記第５絶縁膜の膜厚より厚い、
    請求項４記載の半導体記憶装置。
  6. 前記複数の第１メモリピラー及び前記複数の第３メモリピラーの上に設けられ、前記複数の第１チャネルの前記一方と電気的に接続され、前記第２方向に延びる第１配線と、
    前記複数の第１メモリピラー及び前記複数の第３メモリピラーの上に設けられ、前記複数の第１チャネルの前記他方と電気的に接続され、前記第２方向に延びる第２配線と、
    前記複数の第１メモリピラー及び前記複数の第３メモリピラーの上に設けられ、上から見た場合において前記第１配線と前記第２配線の間に設けられ、前記第２方向に延び、前記複数の第３チャネルと電気的に接続され、前記第２方向に延びる第３配線と、
    をさらに備える請求項３乃至請求項５いずれか一項記載の半導体記憶装置。
  7. 前記第１メモリピラーは、前記複数の第１チャネルの間に設けられ、前記第１絶縁膜を前記面内で分断するコア部材をさらに有する請求項１乃至請求項６いずれか一項記載の半導体記憶装置。
  8. 前記複数の第１チャネルの内弧が互いに対向する、
    請求項１乃至請求項７いずれか一項記載の半導体記憶装置。
  9. 前記第１絶縁膜は、
    前記複数の導電層を貫通するブロック絶縁膜と、
    前記ブロック絶縁膜の内部に設けられ、前記複数の導電層を貫通する電荷蓄積膜と、
    前記電荷蓄積膜の内部に設けられ、前記複数の導電層を貫通するトンネル絶縁膜と、
    を有する請求項１乃至請求項８いずれか一項記載の半導体記憶装置。
  10. 第１方向及び前記第１方向と交差する第２方向を含む面を有する半導体層から、前記第１方向及び前記第２方向と交差する第３方向に離間するように、犠牲層と導電層とが複数積層された積層体を形成し、
    前記積層体を貫通し、前記第１方向及び前記第２方向を含む断面が楕円形状、長円形形状、又は角丸長方形形状を有する穴を形成し、
    前記穴内に絶縁膜を形成し、
    前記絶縁膜の内側に、チューブ形状を有する半導体膜を形成し、
    前記半導体膜の内側から外側に向かってエッチングし、前記半導体膜を２つに分割する、
    半導体記憶装置の製造方法。
JP2021046668A 2021-03-19 2021-03-19 半導体記憶装置 Pending JP2022145313A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2021046668A JP2022145313A (ja) 2021-03-19 2021-03-19 半導体記憶装置
TW110116011A TWI794802B (zh) 2021-03-19 2021-05-04 半導體記憶裝置及其製造方法
CN202110632291.6A CN115117075A (zh) 2021-03-19 2021-06-07 半导体存储装置及其制造方法
US17/465,758 US20220302164A1 (en) 2021-03-19 2021-09-02 Semiconductor storage device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021046668A JP2022145313A (ja) 2021-03-19 2021-03-19 半導体記憶装置

Publications (1)

Publication Number Publication Date
JP2022145313A true JP2022145313A (ja) 2022-10-04

Family

ID=83284269

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021046668A Pending JP2022145313A (ja) 2021-03-19 2021-03-19 半導体記憶装置

Country Status (4)

Country Link
US (1) US20220302164A1 (ja)
JP (1) JP2022145313A (ja)
CN (1) CN115117075A (ja)
TW (1) TWI794802B (ja)

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015167540A1 (en) * 2014-04-30 2015-11-05 Hewlett-Packard Development Company, L.P. Resistive memory devices with a multi-component electrode
KR20170028731A (ko) * 2015-09-04 2017-03-14 에스케이하이닉스 주식회사 비휘발성 메모리 소자 및 그 제조방법
KR102465967B1 (ko) * 2016-02-22 2022-11-10 삼성전자주식회사 메모리 소자 및 그 제조방법
TWI652804B (zh) * 2016-09-15 2019-03-01 東芝記憶體股份有限公司 Semiconductor memory device
CN106298679A (zh) * 2016-09-30 2017-01-04 中国科学院微电子研究所 存储器件及其制造方法及包括该存储器件的电子设备
CN107863351B (zh) * 2017-11-21 2019-03-19 长江存储科技有限责任公司 一种高堆叠层数3d nand闪存的制作方法及3d nand闪存
KR20210062083A (ko) * 2019-01-02 2021-05-28 양쯔 메모리 테크놀로지스 씨오., 엘티디. 관통 계단 콘택트를 갖는 3 차원 메모리 장치 및 장치 형성 방법
JP2020155450A (ja) * 2019-03-18 2020-09-24 キオクシア株式会社 半導体記憶装置
KR20210151955A (ko) * 2019-07-08 2021-12-14 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 nand를 위한 커패시터들을 형성하는 구조 및 방법

Also Published As

Publication number Publication date
TW202238952A (zh) 2022-10-01
US20220302164A1 (en) 2022-09-22
CN115117075A (zh) 2022-09-27
TWI794802B (zh) 2023-03-01

Similar Documents

Publication Publication Date Title
TWI707458B (zh) 半導體記憶體裝置
US10971510B2 (en) Semiconductor memory device
JP2020047814A (ja) 半導体記憶装置
JP2020031149A (ja) 半導体メモリ及び半導体メモリの製造方法
TWI717794B (zh) 半導體記憶體
JP2020047850A (ja) 半導体記憶装置
TWI764222B (zh) 半導體記憶裝置
US10784280B2 (en) Semiconductor memory device
US20200091177A1 (en) Semiconductor memory device
CN112510047B (zh) 半导体存储装置
JP2020092168A (ja) 半導体記憶装置
JP2022145313A (ja) 半導体記憶装置
JP2021044426A (ja) 半導体記憶装置
JP2020126888A (ja) 半導体記憶装置
TWI723485B (zh) 半導體記憶裝置
US20230328974A1 (en) Semiconductor storage device and method of manufacturing semiconductor storage device
US11973024B2 (en) Semiconductor memory device
TWI812333B (zh) 半導體記憶體裝置
TWI760794B (zh) 半導體記憶裝置
TW202318641A (zh) 半導體記憶裝置的製造方法