CN113678253A - 具有凹陷栅极晶体管的外围电路及其形成方法 - Google Patents

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Abstract

在某些方面中，公开了一种用于形成三维(3D)存储器装置的方法。在第一衬底上形成包括NAND存储器串的阵列的第一半导体结构。在第二衬底上形成包括凹陷栅极晶体管的第二半导体结构。所述凹陷栅极晶体管包括深入到所述第二衬底中的凹陷栅极结构。以面对面的方式键合所述第一半导体结构和所述第二半导体结构，使得所述NAND存储器串的阵列横跨键合界面耦接至所述凹陷栅极晶体管。

Description

具有凹陷栅极晶体管的外围电路及其形成方法
技术领域
本公开涉及存储器装置及其制造方法。
背景技术
通过改善工艺技术、电路设计、程序算法和制造工艺使平面存储器单元缩小到了更小的尺寸。然而，随着存储器单元的特征尺寸接近下限，平面工艺和制造技术变得更具挑战而且成本昂贵。结果，平面存储器单元的存储密度接近上限。
三维(3D)存储器架构能够解决平面存储器单元中的密度限制。3D存储器架构包括存储器阵列和用于有助于存储器阵列的操作的外围电路。
发明内容
在一个方面中，公开了一种用于形成3D存储器装置的方法。在第一衬底上形成包括NAND存储器串的阵列的第一半导体结构。在第二衬底上形成包括凹陷栅极晶体管的第二半导体结构。所述凹陷栅极晶体管包括深入到所述第二衬底中的凹陷栅极结构。以面对面的方式键合所述第一半导体结构和所述第二半导体结构，使得所述NAND存储器串的阵列横跨键合界面耦接至所述凹陷栅极晶体管。
在另一方面中，公开了一种用于形成半导体器件的方法。在衬底中形成凹陷。形成位于所述凹陷的侧壁和底表面上的第一栅极电介质以及位于所述衬底上的第二栅极电介质。形成位于所述第一栅极电介质上的第一栅电极以及位于所述第二栅极电介质上的第二栅电极。
附图说明
被并入本文并且形成说明书的部分的附图例示了本公开的各个方面并且与说明书一起进一步用于解释本公开的原理，并且使相关领域的技术人员能够做出和使用本公开。
图1A示出了根据本公开的一些方面的示例性3D存储器装置的截面的示意图。
图1B示出了根据本公开的一些方面的另一示例性3D存储器装置的截面的示意图。
图2示出了根据本公开的一些方面的包括具有页缓冲器的外围电路的示例性存储器装置的示意性电路图。
图3示出了根据本公开的一些方面的包括存储器单元阵列和外围电路的示例性存储器装置的框图。
图4示出了根据本公开的一些方面的具有多个平面和页缓冲器的示例性存储器装置的示意性平面图。
图5示出了根据本公开的一些方面的具有存储器单元阵列和包括页缓冲器的外围电路的示例性存储器装置的示意性平面图。
图6A示出了根据本公开的一些方面的示例性平坦栅极晶体管的平面图和截面的侧视图。
图6B示出了根据本公开的一些方面的示例性凹陷栅极晶体管的平面图和截面的侧视图。
图7示出了根据本公开的一些方面的具有凹陷栅极晶体管和平坦栅极晶体管的示例性半导体器件的截面的侧视图。
图8A示出了根据一些实施方式的示例性3D存储器装置的截面的侧视图。
图8B示出了根据一些实施方式的另一示例性3D存储器装置的截面的侧视图。
图8C示出了根据一些实施方式的又一示例性3D存储器装置的截面的侧视图。
图8D示出了根据一些实施方式的又一示例性3D存储器装置的截面的侧视图。
图9A–9J示出了根据本公开的一些方面的用于形成具有凹陷栅极晶体管和平坦栅极晶体管的示例性半导体器件的制造过程。
图10示出了根据本公开的一些方面的用于形成示例性3D存储器装置的方法的流程图。
图11示出了根据本公开的一些方面的用于形成具有凹陷栅极晶体管和平坦栅极晶体管的示例性半导体器件的方法的流程图。
图12示出了根据本公开的一些方面的具有存储器装置的示例性系统的框图。
图13A示出了根据本公开的一些方面的具有存储器装置的示例性存储器卡的图示。
图13B示出了根据本公开的一些方面的具有存储器装置的示例性固态驱动器(SSD)的图示。
将参考附图描述本公开。
具体实施方式
尽管讨论了具体配置和布置，但是应当理解所述讨论只是为了达到举例说明的目的。因此，可以使用其他配置和布置，而不脱离本公开的范围。而且，还可以在各种各样的其他应用中采用本公开。可以按照未在附图中具体示出的方式对本公开中描述的功能和结构特征做出相互组合、调整和修改，使得这些组合、调整和修改处于本公开的范围内。
通常，可以至少部分地由使用的语境来理解术语。例如，至少部分地根据语境，文中采用的词语“一个或多个”可以用于从单数的意义上描述任何特征、结构或特性，或者可以用于从复数的意义上描述特征、结构或特性的组合。类似地，还可以将诸如“一”、“一个”或“该”的词语理解为传达单数用法或者传达复数用法，其至少部分地取决于语境。此外，可以将词语“基于”理解为未必意在传达排他的一组因素，相反可以允许存在其他的未必明确表述的因素，其还是至少部分地取决于语境。
应当容易地理解，应当按照最宽的方式解释本公开中的“在……上”、“在……之上”和“在……上方”，使得“在……上”不仅意味着直接位于某物上，还包含在某物上且其间具有中间特征或层的含义，并且使得“在……之上”或者“在……上方”不仅包含在某物之上或上方的含义，还包含在某物之上或上方且其间没有中间特征或层的含义(即，直接位于某物上)。
此外，文中为了便于说明可以采用空间相对术语，例如，“下面”、“以下”、“下方”、“以上”、“上方”等，以描述一个元件或特征与其他元件或特征的如图所示的关系。空间相对术语意在包含除了附图所示的取向之外的处于使用或操作中的装置的不同取向。设备可以具有其他取向(旋转90度或者处于其他取向上)，并照样相应地解释文中采用的空间相对描述词。
如本文所使用的，“衬底”一词是指在上面添加后续材料层的材料。能够对衬底本身图案化。添加到衬底顶部上的材料可以被图案化，或者可以保持未被图案化。此外，衬底可以包括很宽范围内的一系列半导体材料，例如，硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料或者蓝宝石晶片等的非导电材料制成。
如本文所使用的，“层”一词是指包括具有一定厚度的区域的材料部分。层可以在整个的下层结构或上覆结构之上延伸，或者可以具有比下层结构或上覆结构的范围小的范围。此外，层可以是匀质或者非匀质的连续结构的一个区域，其厚度小于该连续结构的厚度。例如，层可以位于该连续结构的顶表面和底表面之间的任何成对水平平面之间，或者位于顶表面和底表面处。层可以水平延伸、垂直延伸和/或沿锥形表面延伸。衬底可以是层，可以在其内包括一个或多个层，和/或者可以具有位于其上、其上方和/或其下方的一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(在其内形成互连线和/或过孔接触)以及一个或多个电介质层。
随着3D存储器装置(例如，3D NAND闪速存储器装置)的开发，更多的堆叠层(例如，字线)需要更多的外围电路来操作该3D存储器装置。具体而言，必须提高页缓冲器的数量和/或尺寸来匹配增大的存储器单元数量。在一些情况下，在3D NAND闪速存储器中，页缓冲器占据的芯片面积可能处于主导地位，例如，超过总芯片面积的50％。此外，在存储器单元阵列和外围电路被制造到不同衬底上并且键合到一起的一些3D存储器装置中，外围电路面积(尤其是页缓冲器面积)的持续增大成为了缩减总芯片尺寸的瓶颈。
一种降低外围电路的尺寸的方式是通过缩小栅极宽度和长度来缩小晶体管面积，然而这样做可能导致沟道泄漏的劣化，从而限制了器件面积的缩小百分比。因此，在不牺牲太多性能的情况下缩小3D存储器装置中的外围电路已经变得越来越具有挑战性。
为了解决前述问题，本公开介绍了一种解决方案，在这种解决方案中，在形成存储器装置(例如，3D NAND闪速存储器装置)中的外围电路中的一些时以凹陷栅极晶体管代替平坦栅极晶体管。也就是说，外围电路可以具有混合类型的晶体管(既有凹陷栅极晶体管又有平坦栅极晶体管)，这样做可以平衡器件尺寸缩小和性能劣化。根据本公开的范围，在一些实施方式中，页缓冲器(芯片尺寸的主导因素)具有凹陷栅极晶体管而非平坦栅极晶体管，从而在保持相当的甚至更好的器件泄漏性能的情况下缩小器件尺寸。除了页缓冲器以外的外围电路仍然可以使用平坦栅极晶体管，这样做与使用凹陷栅极晶体管相比能够降低制造复杂性以及器件结构和性能变化。
图1A示出了根据本公开的一些方面的示例性3D存储器装置100的截面的示意图。3D存储器装置100表示键合芯片的示例。3D存储器装置100的部件(例如，存储器单元阵列和外围电路)可以单独形成在不同衬底上，然后接合以形成键合芯片。3D存储器装置100可以包括具有存储器单元的阵列(存储器单元阵列)的第一半导体结构102。在一些实施方式中，存储器单元阵列包括NAND闪速存储器单元的阵列。为了便于描述，可以采用NAND闪速存储器单元阵列作为示例来描述本公开中的存储器单元阵列。但是应当理解，存储器单元阵列不限于NAND闪速存储器单元阵列，并且可以包括任何其他适当类型的存储器单元阵列，例如NOR闪速存储器单元阵列、相变存储器(PCM)单元阵列、电阻式存储器单元阵列、磁存储器单元阵列、自旋转移矩(STT)存储器单元阵列，这里只指出一些示例。
第一半导体结构102可以是NAND闪速存储器装置，其中，存储器单元是以3D NAND存储器串的阵列和/或二维(2D)NAND存储器单元的阵列的形式提供的。NAND存储器单元可以被组织成页，页继而被组织成块，其中，每一NAND存储器单元电连接至被称为位线(BL)的单独线。NAND存储器单元当中的具有同一垂直位置的所有单元可以经由控制栅由字线(WL)电连接。在一些实施方式中，一个平面包含通过同一条位线电连接的某一数量的块。第一半导体结构102可以包括一个或多个平面，并且执行所有的读取/写入/擦除操作所需的外围电路可以包括在第二半导体结构104中。
在一些实施方式中，所述NAND存储器单元的阵列是2D NAND存储器单元的阵列，所述2D NAND存储器单元的每者包括浮栅晶体管。根据一些实施方式，2D NAND存储器单元的阵列包括多个2D NAND存储器串，所述多个2D NAND存储器串的每者包括多个串联连接(类似于NAND门)的存储器单元(例如，32到128个存储器单元)和两个选择晶体管。根据一些实施方式，每一2D NAND存储器串布置在衬底上的同一平面中(处于2D当中)。在一些实施方式中，NAND存储器单元的阵列是3D NAND存储器串的阵列，3D NAND存储器串的每者在衬底之上垂直地穿过存储器堆叠体延伸(处于3D当中)。根据3D NAND技术(例如，存储器堆叠体中的层/层级的数量)，3D NAND存储器串通常包括32到256个NAND存储器单元，这些NAND存储器单元的每者包括浮栅晶体管或电荷捕获晶体管。
如图1A中所示，3D存储器装置100还可以包括第二半导体结构104，第二半导体结构104包括第一半导体结构102的存储器单元阵列的外围电路。外围电路(又称为控制和感测电路)可以包括用于有助于存储器单元阵列的操作的任何适当的数字、模拟和/或混合信号电路。例如，外围电路可以包括页缓冲器、解码器(例如，行解码器或列解码器)、感测放大器、驱动器(例如，字线驱动器)、电荷泵、电流或电压参考或者所述电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一者或多者。在一些实施方式中，第二半导体结构104中的外围电路使用金属-氧化物-半导体(MOS)技术，例如，可以采用高级逻辑工艺(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nm等技术节点)实施该技术，以实现高速度。应当理解，在一些示例中，也可以在第二半导体结构104中形成除了外围电路以外的其他处理单元(又称为“逻辑电路”)，例如，存储器控制器或处理器。还应当理解，第二半导体结构104还可以包括与所述逻辑电路的制造工艺(例如，使用MOS技术)兼容的其他存储器装置，例如静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)。
如图1A中所示，3D存储器装置100还包括在垂直方向上位于第一半导体结构102和第二半导体结构104之间的键合界面106。如下文详细所述，第一半导体结构102和第二半导体结构104可以是单独制造的(并且在一些实施方式中是并行制造的)，因而制造第一半导体结构102和第二半导体结构104中的一者的热预算不对制造第一半导体结构102和第二半导体结构104中的另一者的工艺构成限制。此外，能够形成穿过键合界面106的大量互连(例如，键合触点)，从而在第一半导体结构102和第二半导体结构104之间形成直接的短距离(例如，微米级)电连接，这与电路板(例如，印刷电路板(PCB))上的长距离(例如，毫米或厘米级)芯片到芯片数据总线形成了对照，由此消除了芯片界面延迟并且以降低的功耗实现了高速输入/输出(I/O)吞吐量。可以通过横跨键合界面106的互连(例如，键合触点)执行第一半导体结构102中的存储器单元阵列与第二半导体结构104中的外围电路之间的数据传送。通过垂直地集成第一半导体结构102和第二半导体结构104，能够降低芯片尺寸，并且能够提高存储器单元密度。此外，通过将多个分立芯片(例如，各种处理器、控制器和存储器)集成到单个键合的芯片(例如，3D存储器装置100)中以作为“统一芯片”，还能够实现更快的系统速度和更小的PCB尺寸。
应当理解，堆叠的第一半导体结构102和第二半导体结构104的相对位置不受限制。图1B示出了根据一些实施方式的另一示例性3D存储器装置101的截面的示意图。在图1A中的3D存储器装置100当中，包括外围电路的第二半导体结构104位于包括存储器单元阵列的第一半导体结构102之上，与之不同的是，在图1B的3D存储器装置101中，包括存储器单元阵列的第一半导体结构102位于包括外围电路的第二半导体结构104之上。尽管如此，根据一些实施方式，键合界面106仍然在垂直方向上形成于3D存储器装置101中的第一半导体结构102和第二半导体结构104之间，并且第一半导体结构102和第二半导体结构104通过键合(例如，混合键合)垂直接合。可以通过横跨键合界面106的互连(例如，键合触点)执行第一半导体结构102中的存储器单元阵列与第二半导体结构104中的外围电路之间的数据传送。
图2示出了根据本公开的一些方面的包括具有页缓冲器的外围电路的示例性存储器装置200的示意性电路图。存储器装置200可以包括存储器单元阵列201和耦接至存储器单元阵列201的外围电路202。3D存储器装置100和101可以是存储器装置200的示例，其中，存储器单元阵列201和外围电路202可以分别包括在第一半导体结构102和第二半导体结构104当中。存储器单元阵列201可以是NAND闪速存储器单元阵列，其中，存储器单元206是以NAND存储器串208的阵列的形式提供的，每一NAND存储器串208在衬底(未示出)之上垂直延伸。在一些实施方式中，每一NAND存储器串208包括串联耦接并且垂直堆叠的多个存储器单元206。每一存储器单元206能够保持连续的模拟值，例如，电压或电荷，其取决于在存储器单元206的区域内捕获的电子的数量。每一存储器单元206可以是包括浮栅晶体管的“浮栅”类型的存储器单元，或者可以是包括电荷捕获晶体管的“电荷捕获”类型的存储器单元。
在一些实施方式中，每一存储器单元206是具有两种可能的存储器状态并且因而能够存储一位数据的单级单元(SLC)。例如，第一存储器状态“0”可以对应于第一范围的电压，第二存储器状态“1”可以对应于第二范围的电压。在一些实施方式中，每一存储器单元206是能够以四个以上的存储器状态存储一位以上的数据的多级单元(MLC)。例如，MLC能够每单元存储两位，每单元存储三位(又被称为三级单元(TLC))，或者每单元存储四位(又被称为四级单元(QLC))。每一MLC可以被编程为呈现一定范围的可能标称存储值。在一个示例中，如果每一MLC存储两位数据，那么可以通过将三个可能的标称存储值之一写入到该单元而将该MLC从擦除状态编程为呈现三个可能的编程级之一。第四标称存储值可以被用作擦除状态。
如图2中所示，每一NAND存储器串208可以包括位于其源极端的源极选择栅(SSG)210以及位于其漏极端的漏极选择栅(DSG)212。SSG 210和DSG 212可以被配置为在读取和编程操作期间激活选定的NAND存储器串208(阵列的列)。在一些实施方式中，同一块204内的各NAND存储器串208的各SSG 210通过同一条源极线(SL)214(例如，公共SL)耦接至(例如)地。根据一些实施方式，每一NAND存储器串208的DSG 212耦接至相应的位线216，能够经由输出总线(未示出)从位线216读取数据。在一些实施方式中，每一NAND存储器串208被配置为通过经由一条或多条DSG线213向相应的DSG 212施加选定电压(例如，超过具有DSG212的晶体管的阈值电压)或取消选定电压(例如，0V)和/或通过经由一条或多条SSG线215向相应的SSG 210施加选定电压(例如，超过具有SSG 210的晶体管的阈值电压)或去选电压(例如，0V)而被选定或取消选定。
如图2中所示，可以将NAND存储器串208组织成多个块204，这些块中的每者可以具有公共源极线214。在一些实施方式中，每一块204是用于擦除操作的基本数据单位，即，同一块204上的所有存储器单元206同时被擦除。相邻NAND存储器串208的存储器单元206可以通过字线218耦接，字线选择哪一行存储器单元206受读取和编程操作的影响。在一些实施方式中，每条字线218耦接至一个页220的存储器单元206，页220是编程操作的基本数据单位。一个页220的以位衡量的尺寸可以对应于一个块204中的由字线218耦接的NAND存储器串208的数量。每条字线218可以包括位于相应页220内的每一存储器单元206处的多个控制栅(栅电极)以及耦接各控制栅的栅极线。
外围电路202可以通过位线216、字线218、源极线214、SSG线215和DSG线213耦接至存储器单元阵列201。如上文所述，外围电路202可以包括用于有助于存储器单元阵列201的操作的任何适当电路，这些电路通过字线218、源极线214、SSG线215和DSG线213经由位线216向每一目标存储器单元206施加电压信号和/或电流信号以及从每一目标存储器单元206感测电压信号和/或电流信号，由此促进所述操作。外围电路202可以包括使用MOS技术形成的各种类型的外围电路。例如，图3示出了一些示例性外围电路202，包括页缓冲器304、列解码器/位线驱动器306、行解码器/字线驱动器308、电压发生器310、控制逻辑312、寄存器314、接口(I/F)316和数据总线318。应当理解，在一些示例中，还可以包括其他外围电路202。
页缓冲器304可以被配置为根据控制逻辑312的控制从存储器单元阵列201读取数据以及向存储器单元阵列201编程数据。在一个示例中，页缓冲器304可以存储将被编程到存储器单元阵列201的一个页220内的一页编程数据(写入数据)。在另一示例中，页缓冲器304还执行编程验证操作，以确保数据已经被正确地编程到了耦接至选定字线218的存储器单元206中。在如图2所示的一些实施方式中，页缓冲器304包括多个页缓冲器电路222，每一页缓冲器电路经由相应的位线216耦接至一个NAND存储器串208。也就是说，存储器装置200可以包括分别耦接至各NAND存储器串208的各条位线216，并且页缓冲器304可以包括分别耦接至各位线216和NAND存储器串208的各页缓冲器电路222。每一页缓冲器电路222可以包括一个或多个锁存器、开关、电源、节点(例如，数据节点和I/O节点)、电流镜、验证逻辑、感测电路等。在一些实施方式中，每一页缓冲器电路222被配置为存储从相应的位线216接收的对应于读取数据的感测数据并且在读取操作时输出所存储的感测数据；每一页缓冲器电路222还被配置为存储编程数据并且在编程操作时将所存储的编程数据输出至相应的位线216。
行解码器/字线驱动器308可以被配置为由控制逻辑312进行控制，并且选择存储器单元阵列201的块204以及选定块204的字线218。行解码器/字线驱动器308可以被进一步配置为使用由电压发生器310生成的字线电压来驱动选定字线218。电压发生器310可以被配置为由控制逻辑312进行控制，并且生成将被提供至存储器单元阵列201的字线电压(例如，读取电压、编程电压、通过电压、局部电压和验证电压)。列解码器/位线驱动器306可以被配置为由控制逻辑312进行控制，并且通过施加由电压发生器310生成的位线电压而选择一个或多个NAND存储器串208。例如，列解码器/位线驱动器306可以施加列信号，以从页缓冲器304选择将在读取操作中输出的一组的N位数据。
控制逻辑312可以耦接至每一外围电路202，并且被配置为控制外围电路202的操作。寄存器314可以耦接至控制逻辑312，并且包括状态寄存器、命令寄存器和地址寄存器，以存储用于控制每一外围电路202的操作的状态信息、命令操作代码(OP代码)和命令地址。
接口316可以耦接至控制逻辑312，并且充当控制缓冲器，以缓冲接收自主机(未示出)的控制命令并将其转发给控制逻辑312，并且缓冲接收自控制逻辑312的状态信息并将其转发给主机。接口316还可以经由数据总线318耦接至页缓冲器304和列解码器/位线驱动器306，并且起着I/O接口和数据缓冲器的作用，以缓冲接收自主机(未示出)的编程数据并将其转发至页缓冲器304，以及缓冲来自页缓冲器304的读取数据并将其转发至主机。在一些实施方式中，接口316和数据总线318是外围电路202的I/O电路的部分。
如图4中所示，在一些实施方式中，存储器单元阵列201按照多个平面402布置，这些平面中的每者具有多个块204和该平面自己的页缓冲器304。也就是说，存储器装置200可以包括多个由存储器单元206构成的平面402以及分别耦接至多个平面402的多个页缓冲器304。尽管图4中未示出，但是应当理解，在一些示例中，每一平面402可以具有其自己的由页缓冲器304、行解码器/字线驱动器308和列解码器/位线驱动器306构成的集合，使得控制逻辑312能够按照同步方式或者异步方式并行控制多个平面402的操作，以提高存储器装置200的操作速度。如上文联系图2-4所述，应当理解，随着存储器单元的数量因平面402、块204、NAND存储器串208和/或页220的数量的增大而增大，页缓冲器304的数量以及每一页缓冲器内的页缓冲器电路222的数量也可以增大。因而，如果形成页缓冲器电路222的每个晶体管的器件尺寸不下降，那么页缓冲器304的总面积将持续增大。
此外，在外围电路和存储器单元阵列在键合芯片中一个叠一个地堆叠设置的3D存储器装置100或101中，3D存储器装置100或101的尺寸取决于第一半导体结构102或第二半导体结构104的较大尺寸。如图5中所示，随着页缓冲器304的面积的持续增大，具有外围电路的第二半导体结构104的尺寸可能最终变得大于具有存储器单元阵列的第一半导体结构102的尺寸，并因而主导3D存储器装置100或101的尺寸。结果，为了补偿存储器装置200(尤其是3D存储器装置100或101)的尺寸增大，必须在不过多地牺牲性能(例如，器件泄漏性能)的情况下降低形成页缓冲器电路222的每一晶体管的器件尺寸，如上文所述。
根据本公开的范围，在一些实施方式中，每一页缓冲器304(芯片尺寸的主导因素)具有凹陷栅极晶体管而非平坦栅极晶体管，从而在保持相当的甚至更好的器件泄漏性能的情况下缩小器件尺寸。除了页缓冲器304以外的外围电路202(例如行解码器/字线驱动器308、列解码器/位线驱动器306、电压发生器310、控制逻辑312、寄存器314、数据总线318和/或接口316)仍然可以使用平坦栅极晶体管，这样做与使用凹陷栅极晶体管相比能够降低制造复杂性以及器件结构和性能变化。在一些实施方式中，I/O电路(包括接口316和数据总线318)使用平坦栅极晶体管，因为平坦栅极晶体管能够提供比凹陷栅极晶体管高的操作速度，这是必须与外部装置频繁通信的I/O电路的合乎需要的特征。例如，图6A示出了根据本公开的一些方面的示例性平坦栅极晶体管的平面图和截面的侧视图，并且图6B示出了根据本公开的一些方面的示例性凹陷栅极晶体管的平面图和截面的侧视图。
如图6A中所示，对于平坦栅极晶体管而言，有效沟道长度Leff与栅极长度L相同，而在图6B中，对于凹陷栅极晶体管而言，有效沟道长度Leff＝Lb+2Ld–2xj，其中，Lb表示伸入到衬底中的栅极结构的底部位置上的栅极长度，Ld表示栅极结构伸入到衬底中的深度(如果斜坡非90度，那么要考虑斜坡，以获得更高的准确度)，并且xj表示源极/漏极的结深度。对于平坦栅极晶体管，可以通过降低栅极长度L(在一些情况下还通过降低栅极宽度W)实现器件面积的下降，而栅极长度的下降又将缩短有效沟道长度。结果，可能劣化沟道泄漏。相反，对于凹陷栅极晶体管而言，由于增加了Ld，因而器件面积的下降(例如，通过缩小栅极长度L)可以不降低有效沟道长度Leff。此外，由于凹陷栅极结构的突出形状的原因，能够实现更好的栅极控制。因而，能够在保持相当的甚至更好的器件泄漏性能的同时降低器件面积。另一方面，与平坦栅极晶体管相比，凹陷栅极晶体管中的凹陷栅极结构的突出形状还可能引入更高的制造复杂性和器件变化。下文将详细描述平坦栅极晶体管和凹陷栅极晶体管的结构、功能和工艺。
图7示出了根据本公开的一些方面的具有凹陷栅极晶体管702和平坦栅极晶体管704的示例性半导体器件700的截面的侧视图。半导体器件700可以包括本文公开的外围电路(例如，外围电路202)。在一些实施方式中，凹陷栅极晶体管702是本文公开的页缓冲器(例如，页缓冲器304)的部分，并且平坦栅极晶体管704是本文公开的除了页缓冲器304以外的另一外围电路202(例如，包括数据总线318和/或接口316的I/O电路)的部分。也就是说，半导体器件700可以包括具有凹陷栅极晶体管702的页缓冲器以及具有平坦栅极晶体管704的不同外围电路。例如，页缓冲器可以是使用凹陷栅极晶体管702而非平坦栅极晶体管704形成的，从而在不牺牲器件泄漏性能的情况下降低页缓冲器的尺寸，而其他外围电路的一些或全部则可以是使用平坦栅极晶体管而非凹陷栅极晶体管702形成的，以平衡制造复杂性和器件变化。还应当理解，半导体器件700不限于存储器装置的外围电路，并且可以包括任何含有混合类型的凹陷栅极晶体管702和平坦栅极晶体管704的半导体器件700。
每一凹陷栅极晶体管702或者平坦栅极晶体管704可以是位于衬底701上的MOS场效应晶体管(MOSFET)，衬底701可以包括硅(例如，单晶硅c-Si)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)或者任何其他适当材料。半导体器件700可以包括在衬底701中位于相邻凹陷栅极晶体管702和平坦栅极晶体管704之间的隔离703，例如，浅沟槽隔离(STI)，以降低电流泄漏。隔离703可以包括任何适当电介质材料，例如氧化硅、氮化硅、氮氧化硅或者高介电常数(高k)电介质(例如，氧化铝、氧化铪、氧化锆等)。在一些实施方式中，高k电介质材料包括任何具有高于氮化硅的介电常数的介电常数或k值的电介质(k>7)。在一些实施方式中，隔离703包括氧化硅。
应当指出，在图7中增加了x轴和y轴，从而进一步例示半导体器件700中的部件的空间关系。衬底701包括两个沿x方向(即，横向方向或宽度方向)横向延伸的横向表面(例如，顶表面和底表面)。如文中所使用的，当半导体器件(例如，半导体器件700)的衬底(例如，衬底701)在y方向(垂直方向或厚度方向)内位于该半导体器件的最低平面中时，该半导体器件的一个部件(例如，层或器件)是位于另一部件(例如，层或器件)“上”、“以上”还是“以下”是沿y方向相对于该衬底确定的。在本公开中将通篇采用相同的概念来描述空间关系。
如图7中所示，在一些实施方式中，凹陷栅极晶体管702和平坦栅极晶体管704是通过互补MOS(CMOS)技术形成的，并且包括成对的相邻P型晶体管(例如，PMOS)和N型晶体管(NMOS)。P型凹陷栅极晶体管706可以包括位于衬底701中的N阱714并且具有凹陷，N型凹陷栅极晶体管707可以包括位于衬底701中的P阱715并且具有凹陷。P阱715可以掺杂有任何适当的P型掺杂剂，例如硼(B)或镓(Ga)，并且N阱714可以掺杂有任何适当的N型掺杂剂，例如磷(P)或砷(As)。应当理解，图7中的阱714和715仅用于例示目的。根据衬底701的掺杂类型，N阱714或P阱715可以被省略或者可以在衬底701中具有不同范围和界限。每一凹陷栅极晶体管702可以还包括伸入到衬底701中的阱714或715的凹陷当中的凹陷栅极结构719。例如，P型凹陷栅极晶体管706的凹陷栅极结构719可以伸入到N阱714的凹陷中，并且N型凹陷栅极晶体管707的凹陷栅极结构719可以伸入到P阱715的凹陷中。也就是说，凹陷栅极结构719在侧视图中可以具有两部分：位于衬底701的顶表面以下的伸出部分以及位于衬底701的顶表面以上的平坦部分。如上文联系图6B所述，每一凹陷栅极结构719的伸出部分的深度和斜率决定了Ld，而Ld又影响着相应凹陷栅极晶体管702的有效沟道长度Leff。在一些实施例中，凹陷栅极结构719的伸出部分的深度(即，凹陷栅极结构719伸入到衬底701中的深度)处于50nm和100nm之间(例如，50nm、55nm、60nm、65nm、70nm、75nm、80nm、85nm、90nm、95nm、100nm、下限由这些值中的任何值限定的任何范围或者处于这些值中的任何两个值限定的任何范围内)。
在一些实施方式中，凹陷栅极结构719包括弯曲栅极电介质718和弯曲栅极电介质718上的凹陷栅电极716。如图7中所示，根据一些实施方式，在衬底701的形成凹陷栅极晶体管702的区域中形成凹陷。每一凹陷可以被N阱714或P阱715包围。也就是说，可以从顶表面去除形成了阱714或715的衬底701的部分，以形成凹陷，如下文联系制造过程详细所述。在一些实施方式中，凹陷的深度与凹陷栅极结构719的伸出部分的深度相同，并且处于50nm和100nm之间(例如，50nm、55nm、60nm、65nm、70nm、75nm、80nm、85nm、90nm、95nm、100nm、下限由这些值中的任何值限定的任何范围或者处于这些值中的任何两个值限定的任何范围内)。
可以在每一凹陷的侧壁和底表面上形成弯曲栅极电介质718。结果，根据一些实施方式，弯曲栅极电介质718在侧视图中具有遵循凹陷的侧壁和底部形状的弯曲形状。弯曲栅极电介质718可以包括任何适当电介质材料，例如氧化硅、氮化硅、氮氧化硅或者高k电介质。在一些实施方式中，弯曲栅极电介质718包括氧化硅，即，弯曲栅极氧化物。根据一些实施方式，凹陷栅电极716位于弯曲栅极电介质718以上并与之接触。如图7中所示，凹陷栅电极716在侧视图中也可以包括两个部分：位于衬底701的顶表面以下的伸出部分以及位于衬底701的顶表面之上的平坦部分。也就是说，可以采用弯曲栅极电介质718和凹陷栅电极716的伸出部分填充衬底701中的凹陷。凹陷栅电极716可以包括任何适当的导电材料，例如多晶硅、金属(例如，钨、铜、铝等)、金属化合物(例如，氮化钛、氮化钽等)或者硅化物。在一些实施方式中，凹陷栅电极716包括多晶硅，即，凹陷栅极多晶硅。
如图7中所示，每一凹陷栅极晶体管702可以还包括通过凹陷栅极结构719隔开的一对源极和漏极。例如，P型凹陷栅极晶体管706可以包括位于N阱714中的P型源极732和P型漏极732。P型源极和漏极732可以通过凹陷栅极结构719(即，弯曲栅极电介质718和凹陷栅电极716)隔开。类似地，N型凹陷栅极晶体管707可以包括位于P阱715中的N型源极733和N型漏极733。N型源极和漏极733可通过凹陷栅极结构719(即，弯曲栅极电介质718和凹陷栅电极716)隔开。P型源极和漏极732可以掺杂有任何适当的P型掺杂剂，例如B或Ga，N型源极和漏极733可以掺杂有任何适当的N型掺杂剂，例如P或Ar。如上文联系图6B所述，结深度(即，漏极/源极732或733的深度)也影响相应凹陷栅极晶体管702的有效沟道长度Leff。如图7中所示，在一些实施方式中，凹陷栅极结构719伸入到源极和漏极732或733以下。也就是说，凹陷栅极结构719的下端可以低于源极和漏极732或733的下端。
在一些实施方式中，每一凹陷栅极晶体管702还包括位于凹陷栅电极716的平坦部分(即，处于衬底701以上的部分)的侧壁上的间隔体720。间隔体720可以包括任何适当电介质材料，例如氧化硅、氮化硅、氮氧化硅或者高k电介质。在一些实施方式中，间隔体720包括氮化硅。应当理解，每一凹陷栅极晶体管702可以包括或者耦接至图7中未示出的额外部件，例如，额外电介质层或触点(例如，源极和漏极触点)。
类似地，如图7中所示，P型平坦栅极晶体管708可以包括位于衬底701中的N阱722，并且N型平坦栅极晶体管709可以包括位于衬底701中的P阱723。N阱722可以掺杂有任何适当的N型掺杂剂，例如P或Ar，并且P阱723可以掺杂有任何适当的P型掺杂剂，例如B或Ga。应当理解，图7中的阱722和723仅用于例示目的。根据衬底701的掺杂类型，N阱722或P阱723可以被省略或者可以在衬底701中具有不同范围和界限。每一平坦栅极晶体管704可以还包括平坦栅极结构727。根据一些实施方式，与凹陷栅极结构719不同，平坦栅极结构727不伸入到衬底701中。在一些实施方式中，由于凹陷栅极结构719的伸出部分的存在，凹陷栅极晶体管702中的阱714或715的深度大于平坦栅极晶体管704中的阱722或723的深度。
在一些实施方式中，平坦栅极结构727包括平坦栅极电介质726和位于平坦栅极电介质726上的平坦栅电极724。根据一些实施方式，与凹陷栅极晶体管702不同，在衬底701的形成平坦栅极晶体管704的区域中不形成凹陷。因而，平坦栅极电介质726可以形成在衬底701的顶表面上。结果，根据一些实施方式，平坦栅极电介质726在侧视图中具有直线形状。平坦栅极电介质726可以包括任何适当电介质材料，例如氧化硅、氮化硅、氮氧化硅或者高k电介质。在一些实施方式中，平坦栅极电介质726包括氧化硅，即，平坦栅极氧化物。根据一些实施方式，平坦栅电极724位于平坦栅极电介质层726之上并与之接触。与凹陷栅极晶体管702不同，平坦栅电极724的整体可以位于衬底701的顶表面上方。平坦栅电极724可以包括任何适当导电材料，例如多晶硅、金属、金属化合物或硅化物。在一些实施方式中，平坦栅电极724包括多晶硅，即，平坦栅极多晶硅。
如图7中所示，每一平坦栅极晶体管704可以还包括位于阱722或723中的一对源极和漏极。例如，P型平坦栅极晶体管708可以包括位于N阱722中的P型源极730和P型漏极730，并且N型平坦栅极晶体管709可以包括位于P阱723中的N型源极731和N型漏极731。P型源极和漏极730可以掺杂有任何适当的P型掺杂剂，例如B或Ga，N型源极和漏极731可以掺杂有任何适当的N型掺杂剂，例如P或Ar。在一些实施方式中，凹陷栅极晶体管702中的源极/漏极732或733的掺杂浓度不同于平坦栅极晶体管704中的源极/漏极730或731的掺杂浓度，使得凹陷栅极晶体管702的阈值电压不同于平坦栅极晶体管704的阈值电压。例如，可以按照一种方式对凹陷栅极晶体管702中的源极/漏极732或733的掺杂浓度和平坦栅极晶体管704中的源极/漏极730或731的掺杂浓度加以控制，使得平坦栅极晶体管704的阈值电压大于凹陷栅极晶体管702的阈值电压。
在一些实施方式中，每一平坦栅极晶体管704还包括位于平坦栅电极724的侧壁上的间隔体728。间隔体728可以包括任何适当电介质材料，例如氧化硅、氮化硅、氮氧化硅或者高k电介质。在一些实施方式中，间隔体728包括氮化硅。应当理解，每一平坦栅极晶体管704可以包括或者耦接至图7中未示出的额外部件，例如，额外电介质层或触点(例如，源极和漏极触点)。
如上文联系图6A和图6B所述，与平坦栅极晶体管704相比，凹陷栅极晶体管702可以因凹陷栅极结构的突出形状而增加Ld，从而在保持相同的有效栅极长度Leff的同时减小平面图中的栅极长度L。结果，在一些实施方式中，平面图中的平坦栅极晶体管704的尺度(例如，栅极长度L)大于凹陷栅极晶体管702的尺度(例如，栅极长度L)。
如上文联系图1A和图1B所述，半导体器件700可以是与具有存储器单元阵列的第一半导体结构102键合的第二半导体结构104的示例。例如，图8A示出了根据一些实施方式的示例性3D存储器装置800的截面的侧视图。作为上文联系图1B描述的3D存储器装置101的一个示例，3D存储器装置800是键合芯片，该键合芯片包括第一半导体结构802和堆叠在第一半导体结构802之上的第二半导体结构804。根据一些实施方式，第一半导体结构802和第二半导体结构804在位于其间的键合界面806处接合。如图8A所示，第一半导体结构802可以包括衬底808，衬底808可以包括硅(例如，单晶硅c-Si)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)或者任何其他适当材料。
第一半导体结构802可以包括位于衬底808之上的器件层810。具有凹陷栅极晶体管702和平坦栅极晶体管704的半导体器件700可以是器件层810的示例。在一些实施方式中，器件层810包括外围电路，外围电路包括页缓冲器812和其他外围电路814(例如，I/O电路)。在一些实施方式中，页缓冲器812包括多个凹陷栅极晶体管816，并且其他外围电路814包括多个平坦栅极晶体管818，如上文联系图7所详述的。还可以在衬底808中形成隔离(例如，STI)和掺杂区(例如，晶体管816和818的源极和漏极)。根据一些实施方式，借助于高级逻辑工艺(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nm等技术节点)，晶体管816和818是高速的。
在一些实施方式中，第一半导体结构802还包括位于器件层810之上的互连层820，以传递通往和来自外围电路812和814的电信号。互连层820可以包括多个互连(本文又称为“触点”)，这些互连包括横向互连线和垂直互连通道(VIA)触点。如本文所用，“互连”一词可以宽泛地包括任何适当类型的互连，例如，中道工序(MEOL)互连和后道工序(BEOL)互连。互连层820可以还包括一个或多个层间电介质(ILD)层(又称为“金属间电介质(IMD)层”)，所述互连线和VIA触点可以形成于所述ILD层中。也就是说，互连层820可以包括位于多个ILD层中的互连线和VIA触点。在一些实施方式中，器件层810中的器件通过互连层820中的互连相互耦接。例如，页缓冲器812可以通过互连层820耦接至其他外围电路814。
如图8A所示，第一半导体结构802可以还包括在键合界面806处位于互连层820和器件层810之上的键合层822。键合层822可以包括多个键合触点824以及对键合触点824电隔离的电介质。键合触点824可以包括导电材料。键合层822的其余区域可以是采用电介质材料形成的。键合层822中的键合触点824和周围电介质可以用于混合键合。类似地，如图8A中所示，第二半导体结构804还可以包括在键合界面806处位于第一半导体结构802的键合层822之上的键合层826。键合层826可以包括多个键合触点828以及对键合触点828电隔离的电介质。键合触点828可以包括导电材料。键合层826的其余区域可以是采用电介质材料形成的。键合层826中的键合触点828和周围电介质可以用于混合键合。根据一些实施方式，键合触点828与键合触点824在键合界面处806接触。
第二半导体结构804可以在键合界面806处按照面对面的方式键合到第一半导体结构802的顶部上。在一些实施方式中，键合界面806作为混合键合(又称为“金属/电介质混合键合”)的结果设置于键合层822和键合层826之间，所述混合键合是一种直接键合技术(例如，在无需诸如焊料或粘合剂的中间层的情况下在表面之间形成键合)，并且可以同时获得金属-金属键合和电介质-电介质键合。在一些实施方式中，键合界面806是键合层822和键合层826相遇并键合的地方。在实践当中，键合界面806可以是包括第一半导体结构802的键合层822的顶表面和第二半导体结构804的键合层826的底表面的具有一定厚度的层。
在一些实施方式中，第二半导体结构804还包括位于键合层826之上的互连层830，以传递电信号。互连层830可以包括多个互连，例如MEOL互连和BEOL互连。在一些实施方式中，互连层830中的互连还包括诸如位线触点和字线触点的局部互连。互连层830可以还包括一个或多个ILD层，互连线和VIA触点可以形成于所述ILD层中。
在一些实施方式中，第二半导体结构804包括NAND闪速存储器装置，其中，存储器单元是在互连层830和键合层826之上按照NAND存储器串838的阵列的形式提供的。根据一些实施方式，每一NAND存储器串838垂直地穿过多个对延伸，每一对包括导电层834和电介质层836。堆叠的交替导电层834和电介质层836在文中又被称为存储器堆叠体832。根据一些实施方式，存储器堆叠体832中的交替导电层834和电介质层836在垂直方向上交替。
在一些实施方式中，每一NAND存储器串838是包括半导体沟道842和存储器膜840的“电荷捕获”型NAND存储器串。在一些实施方式中，半导体沟道842包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施方式中，存储器膜840是包括隧穿层、存储层(又称为“电荷捕获/存储层”)和阻挡层的复合电介质层。每一NAND存储器串838可以具有圆柱形(例如，柱形)。根据一些实施方式，半导体沟道842以及存储器膜840的隧穿层、存储层和阻挡层按此顺序沿从柱的中间向柱的外表面的方向布置。在一些实施方式中，NAND存储器串838还包括用多个控制栅(每者是字线的部分)。存储器堆叠体832中的每一导电层834可以起着用于NAND存储器串838的每一存储器单元的控制栅的作用。
在一些实施方式中，第二半导体结构804还包括设置在存储器堆叠体832和NAND存储器串838之上的半导体层848。半导体层848可以是在上面形成存储器堆叠体832和NAND存储器串838的减薄后衬底。在一些实施方式中，半导体层848包括单晶硅。半导体层848还可以包括隔离和掺杂区(例如，起着用于NAND存储器串838的阵列公共源极(ACS)的作用，其未示出)。应当理解，NAND存储器串838不限于“电荷捕获”型NAND存储器串，并且在其他示例中可以是“浮栅”型NAND存储器串。半导体层848可以包括多晶硅作为“浮栅”型NAND存储器串的源极板。
如图8A所示，第二半导体结构804可以还包括位于半导体层848之上的焊盘引出互连层850。焊盘引出互连层850可以包括位于一个或多个ILD层中的互连，例如，接触焊盘852。焊盘引出互连层850和互连层830可以形成到半导体层848的相对两侧上。在一些实施方式中，焊盘引出互连层850中的互连能够在3D存储器装置800与外部电路之间传送电信号，例如，以达到焊盘引出目的。在一些实施方式中，第二半导体结构804还包括一个或多个触点854，所述一个或多个触点穿过半导体层848延伸，从而对焊盘引出互连层850以及互连层830和820进行电连接。结果，外围电路812和814可以通过互连层830和820以及键合触点828和824耦接至NAND存储器串838的阵列。也就是说，NAND存储器串838的阵列可以横跨键合界面806耦接至页缓冲器812。此外，外围电路812和814以及NAND存储器串838的阵列可以通过触点854和焊盘引出互连层850耦接至外部电路。
图8B示出了根据本公开的一些方面的另一示例性3D存储器装置801的截面图。作为上文联系图1A描述的3D存储器装置100的一个示例，3D存储器装置801是键合芯片，该键合芯片包括第二半导体结构803和堆叠在第二半导体结构803之上的第一半导体结构805。与上文所述的图8A中的3D存储器装置800类似，3D存储器装置801表示键合芯片的示例，在该键合芯片中，单独形成第一半导体结构805和第二半导体结构803，并且使它们按照面对面的方式在键合界面807处键合。应当理解，下文可能不再重复3D存储器装置800和801这两者当中的类似结构的细节(例如，材料、制造工艺、功能等)。
第二半导体结构803可以包括衬底809以及位于衬底809之上的包括交替的导电层813和电介质层815的存储器堆叠体811。在一些实施方式中，NAND存储器串817的阵列均垂直地穿过衬底809之上的存储器堆叠体811中的交替导电层813和电介质层815延伸。每一NAND存储器串817可以包括半导体沟道821和存储器膜819。NAND存储器串817可以是“电荷捕获”型NAND存储器串或者“浮栅”型NAND存储器串。
在一些实施方式中，第二半导体结构803还包括位于存储器堆叠体811和NAND存储器串817之上的互连层827，以传送往返于NAND存储器串817的电信号。互连层827可以包括多个互连，包括互连线和VIA触点。在一些实施方式中，互连层827中的互连还包括诸如位线触点和字线触点的局部互连。在一些实施方式中，第二半导体结构803还包括在键合界面807处位于互连层827以及存储器堆叠体811和NAND存储器串817之上的键合层829。键合层829可以包括多个键合触点855以及围绕键合触点855并且对其电隔离的电介质。
如图8B所示，第一半导体结构805包括在键合界面807处位于键合层829上方的另一键合层851。键合层851可以包括多个键合触点853以及围绕键合触点853并且对其电隔离的电介质。根据一些实施方式，键合触点853与键合触点855在键合界面处807接触。在一些实施方式中，第一半导体结构805还包括位于键合层851之上的互连层857，以传递电信号。互连层857可以包括多个互连，包括互连线和VIA触点。
第一半导体结构805可以还包括位于互连层857和键合层851之上的器件层831。具有凹陷栅极晶体管702和平坦栅极晶体管704的半导体器件700可以是器件层831的示例。在一些实施方式中，器件层831包括外围电路，外围电路包括页缓冲器835和其他外围电路837(例如，I/O电路)。在一些实施方式中，页缓冲器835包括多个凹陷栅极晶体管839，并且其他外围电路837包括多个平坦栅极晶体管841，如上文联系图7所详述的。根据一些实施方式，借助于高级逻辑工艺(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nm等技术节点)，晶体管839和841是高速的。
在一些实施方式中，第一半导体结构805还包括设置在器件层831之上的半导体层833。半导体层833可以位于外围电路835和837之上并且与之接触。半导体层833可以是在上面形成晶体管839和841的减薄后衬底。在一些实施方式中，半导体层833包括单晶硅。半导体层833还可以包括隔离和掺杂区。
如图8B所示，第一半导体结构805可以还包括位于半导体层833之上的焊盘引出互连层843。焊盘引出互连层843可以包括位于一个或多个ILD层中的互连，例如，接触焊盘845。在一些实施方式中，焊盘引出互连层843中的互连能够在3D存储器装置801与外部电路之间传送电信号，例如，以达到焊盘引出目的。在一些实施方式中，第一半导体结构805还包括一个或多个触点847，所述一个或多个接触穿过半导体层833延伸，以耦接焊盘引出互连层843以及互连层857和827。结果，外围电路835和837还可以通过互连层857和827以及键合触点853和855耦接至NAND存储器串817的阵列。也就是说，NAND存储器串817的阵列可以横跨键合界面807耦接至页缓冲器835。此外，外围电路835和837以及NAND存储器串817的阵列可以通过触点847和焊盘引出互连层843电连接至外部电路。
为了进一步缩小外围电路的占用面积，3D存储器装置的外围电路可以被布置到在垂直方向上堆叠的多个平面中，这与布置到同一平面中(例如，如图8A和图8B中所示位于同一衬底上)形成了对照。例如，图8C示出了根据一些实施方式的又一示例性3D存储器装置860的截面的侧视图。作为上文联系图1B描述的3D存储器装置101的一个示例，3D存储器装置860是键合芯片，该键合芯片包括第一半导体结构862和堆叠在第一半导体结构862之上的第二半导体结构864。与上文所述的图8A中的3D存储器装置800类似，3D存储器装置860表示键合芯片的示例，在该键合芯片中，单独形成第一半导体结构862和第二半导体结构864，并且使它们按照面对面的方式在键合界面886处键合。应当理解，下文可能不再重复3D存储器装置800和860这两者当中的类似结构的细节(例如，材料、制造工艺、功能等)。
与图8A中的包括单个器件层810的第一半导体结构802不同，图8C中的3D存储器装置860的第一半导体结构862可以包括位于垂直方向上的不同平面当中的多个器件层，例如第一器件层866和堆叠在第一器件层866上方的第二器件层868。第一器件层866和第二器件层868可以分别包括第一半导体层870和第二半导体层874。在一些实施方式中，每一半导体层870或874包括单晶硅。如图8C中所示，在一些实施方式中，第一器件层866包括形成于半导体层870中的多个凹陷栅极晶体管872。凹陷栅极晶体管702可以是第一器件层866中的凹陷栅极晶体管872的示例。第一器件层866可以包括具有如本公开中所述的凹陷栅极晶体管872的页缓冲器。在一些实施方式中，第一器件层866中的所有晶体管都是凹陷栅极晶体管872。也就是说，根据一些实施方式，第一器件层866不包括任何平坦栅极晶体管。
如图8C中所示，在一些实施方式中，第二器件层868包括形成在半导体层874上的多个平坦栅极晶体管876。平坦栅极晶体管704可以是第二器件层868中的平坦栅极晶体管876的示例。第二器件层868可以包括除了页缓冲器以外的具有如本公开中所述的平坦栅极晶体管876的外围电路，例如，I/O电路。在一些实施方式中，第二器件层868中的所有晶体管都是平坦栅极晶体管876。也就是说，根据一些实施方式，第二器件层868不包括任何凹陷栅极晶体管。通过将平坦栅极晶体管876和凹陷栅极晶体管872分到不同平面中的不同器件层当中，可以按照不同工艺制造平坦栅极晶体管876和凹陷栅极晶体管872，由此降低了制造复杂性。
在一些实施方式中，形成穿过平坦栅极晶体管876和凹陷栅极晶体管872之间的半导体层874的穿硅触点(TSC)878，从而电连接不同器件层中的平坦栅极晶体管876和凹陷栅极晶体管872。
与图8A中的第二半导体结构804类似，3D存储器装置860的第二半导体结构864还可以包括垂直地穿过存储器堆叠体882延伸的NAND存储器串880的阵列。第一半导体结构862中的平坦栅极晶体管876和凹陷栅极晶体管872可以通过TSC 878以及上文联系图8A详细描述的其他互连和键合触点电连接至NAND存储器串838。应当理解，第一半导体结构862中的器件层的数量以及第一半导体结构862中的平坦栅极晶体管876和凹陷栅极晶体管872的相对位置和方向不局限于图8C中所示的示例，并且在其他示例中可以存在变化。在一个示例中，平坦栅极晶体管876和凹陷栅极晶体管872的相对位置可以相对于图8C中的示例发生变化。在另一个示例中，平坦栅极晶体管876和凹陷栅极晶体管872的相对方向可以从面对同一方向改为面对面或者背靠背。还应当理解，在其他示例中，第一半导体结构862和第二半导体结构864的相对位置和方向也可以发生变化。
在一些实施方式中，平坦栅极晶体管876和凹陷栅极晶体管872不仅处于不同平面中的不同器件层当中，而且还处于不同半导体结构当中。例如，图8D示出了根据一些实施方式的又一示例性3D存储器装置861的截面的侧视图。作为上文联系图1B描述的3D存储器装置101的一个示例，3D存储器装置861是键合芯片，该键合芯片包括第一半导体结构863和堆叠在第一半导体结构863上方的第二半导体结构865。与上文所述的图8A中的3D存储器装置800类似，3D存储器装置861表示键合芯片的示例，在该键合芯片中，单独形成第一半导体结构863和第二半导体结构865，并且使它们按照面对面的方式在键合界面887处键合。应当理解，下文可能不再重复3D存储器装置800和861这两者当中的类似结构的细节(例如，材料、制造工艺、功能等)。
与图8C中的器件层866和868全部位于第一半导体结构862中的3D存储器装置860不同，根据一些实施方式，至少第一器件层869位于3D存储器装置816的第二半导体结构865中。也就是说，除了垂直地穿过存储器堆叠体883延伸的NAND存储器串881的阵列以外，第二半导体结构865可以还包括第一器件层869，第一器件层869包括半导体层875(例如，单晶硅层)和形成于半导体层875上的多个平坦栅极晶体管877。可以形成穿过半导体层875的TSC879，以电连接NAND存储器串881和平坦栅极晶体管877。第一器件层869可以包括除了页缓冲器以外的具有如本公开中所述的平坦栅极晶体管877的外围电路，例如，I/O电路。在一些实施方式中，第一器件层869中的所有晶体管都是平坦栅极晶体管877。也就是说，根据一些实施方式，第一器件层869不包括任何凹陷栅极晶体管。
如图8D中所示，第一半导体结构863可以包括具有半导体层871(例如，单晶硅层)的第二器件层867。在一些实施方式中，第二器件层867包括形成于半导体层871中的多个凹陷栅极晶体管873。凹陷栅极晶体管702可以是第二器件层867中的凹陷栅极晶体管873的示例。第二器件层867可以包括具有如本公开中所述的凹陷栅极晶体管873的页缓冲器。在一些实施方式中，第二器件层867中的所有晶体管都是凹陷栅极晶体管873。也就是说，根据一些实施方式，第二器件层867不包括任何平坦栅极晶体管。通过将平坦栅极晶体管877和凹陷栅极晶体管873分到不同平面中的不同器件层当中并且分到不同半导体结构当中，可以按照不同工艺制造平坦栅极晶体管877和凹陷栅极晶体管873，由此降低了制造复杂性。
应当理解，每一半导体结构863或865中的器件层的数量以及平坦栅极晶体管877和凹陷栅极晶体管873的相对位置和方向不局限于图8D中所示的示例，并且在其他示例中可以存在变化。在一个示例中，平坦栅极晶体管877和凹陷栅极晶体管873的相对位置可以相对于图8D中的示例发生变化。在另一示例中，平坦栅极晶体管877和凹陷栅极晶体管873的相对方向可以从面对面对面改为面朝同一方向或者背靠背。还应当理解，在其他示例中，第一半导体结构863和第二半导体结构865的相对位置和方向也可以发生变化。
图12示出了根据本公开的一些方面的具有存储器装置的示例性系统1200的框图。系统1200可以是移动电话、台式计算机、膝上型电脑、平板电脑、车载计算机、游戏控制台、打印机、定位装置、可穿戴电子装置、智能传感器、虚拟现实(VR)装置、增强现实(AR)装置或者任何其他具有位于其内的存储设备的电子装置。如图12中所示，系统1200可以包括主机1208和存储器系统1202，存储器系统1202具有一个或多个存储器装置1204和存储器控制器1206。主机1208可以是电子装置的处理器，例如，中央处理单元(CPU)，或者可以是片上系统(SoC)，例如，应用处理器(AP)。主机1208可以被配置为向存储器装置1204发送数据或者从存储器装置1204接收数据。
存储器装置1204可以是本文公开的任何存储器装置，例如3D存储器装置100和101、存储器装置200以及3D存储器装置800、801、860和861。在一些实施方式中，每一存储器装置1204包括具有一个或多个页缓冲器的外围电路。根据本公开的范围，页缓冲器(芯片尺寸的主导因素)具有凹陷栅极晶体管而非平坦栅极晶体管，从而在保持相当的甚至更好的器件泄漏性能的情况下缩小器件尺寸。除了页缓冲器以外的外围电路仍然可以使用平坦栅极晶体管，这样做与使用凹陷栅极晶体管相比能够降低制造复杂性以及器件结构和性能变化。
根据一些实施方式，存储器控制器1206耦接至存储器装置1204和主机1208，并且被配置为控制存储器装置1204。存储器控制器1206可以管理存储在存储器装置1204中的数据，并且与主机1208通信。在一些实施方式中，存储器控制器1206被设计为在低占空比环境下工作，比如安全数字(SD)卡、紧致闪存(CF)卡、通用串行总线(USB)闪存驱动器或者在诸如个人计算机、数字相机、移动电话等的电子装置中使用的其他介质。在一些实施方式中，存储器控制器1206被设计为在高占空比环境下工作，比如SSD或嵌入式多媒体卡(eMMC)，其被用作诸如智能电话、平板电脑、膝上型电脑等的移动装置的数据存储设备以及企业存储阵列。存储器控制器1206可以被配置为控制存储器装置1204的操作，例如读取、擦除和编程操作。存储器控制器1206还可以被配置为管理与存储在存储器装置1204当中的或者将被存储到存储器装置1204当中的数据有关的各种功能，其包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器1206被进一步配置为处理与从存储器装置1204读取的或者被写入到存储器装置1204的数据有关的纠错码(ECC)。还可以由存储器控制器1206执行任何其他适当功能，例如，对存储器装置1204格式化。存储器控制器1206可以根据特定通信协议与外部装置(例如，主机1208)通信。例如，存储器控制器1206可以通过各种接口协议中的至少一种与外部装置通信，所述种接口协议例如为USB协议、MMC协议、外围部件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、Firewire协议等。
存储器控制器1206和一个或多个存储器装置1204可以被集成到各种类型的存储装置当中，例如，被包含到同一封装(例如，通用闪速存储(UFS)封装或eMMC封装)内。也就是说，存储器系统1202可以被实施并且封装到不同类型的终端电子产品当中。在如图13A所示的一个示例中，存储器控制器1206和单个存储器装置1204可以被集成到存储器卡1302中。存储器卡1302可以包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、CF卡、智能媒体(SM)卡、存储棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储器卡1302可以还包括将存储器卡1302与主机(例如，图12中的主机1208)耦接起来的存储器卡连接器1304。在如图13B所示的另一示例中，存储器控制器1206和多个存储器装置1204可以被集成到SSD 1306中。SSD 1306可以还包括将SSD 1306与主机(例如，图12中的主机1208)耦接起来的SSD连接器1308。在一些实施方式中，SSD 1306的存储容量和/或操作速度大于存储器卡1302的存储容量和/或操作速度。
图9A–9J示出了根据本公开的一些方面的用于形成具有凹陷栅极晶体管和平坦栅极晶体管的示例性半导体器件的制造过程。图10示出了根据本公开的一些方面的用于形成示例性3D存储器装置的方法1000的流程图。图11示出了根据本公开的一些方面的用于形成具有凹陷栅极晶体管和平坦栅极晶体管的示例性半导体器件的方法1100的流程图。图9A–9J、图10和图11所示的半导体器件的示例包括图7中所示的半导体器件700。将对图9A–9J、图10和图11一起描述。应当理解，方法1000和1100中所示的操作并不具有排他性，也可以在所示操作中的任何操作之前、之后或之间执行其他操作。此外，所述操作中的一些可以是同时执行的或者可以是按照不同于图10和图11所示的顺序执行的。
参考图10，方法1000开始于操作1002，在该操作中，在第一衬底上形成包括NAND存储器串的阵列的第一半导体结构。例如，如图8B中所示，在衬底809上形成NAND存储器串817的阵列。方法1000进行至操作1004，如图10所示，在该操作中，在NAND存储器串的阵列之上形成包括多个第一键合触点的第一键合层。例如，如图8B中所示，在NAND存储器串817的阵列之上形成包括键合触点855的键合层829。在一些实施方式中，为了形成第一半导体结构，还形成平坦栅极晶体管。平坦栅极晶体管可以被形成到一个器件层当中，该器件层与NAND存储器串的阵列可以是一个叠一个地堆叠的，即，形成到不同平面中。例如，如图8D中所示，在位于NAND存储器串817的阵列之上的半导体层875中形成平坦栅极晶体管877。
方法1000进行至操作1006，如图10所示，在该操作中，在第二衬底上形成包括凹陷栅极晶体管的第二半导体结构。凹陷栅极晶体管可以包括伸入到第二衬底中的凹陷栅极结构。在一些实施方式中，第二半导体结构还包括形成于第二衬底上的平坦栅极晶体管。为了在同一衬底上形成凹陷栅极晶体管和平坦栅极晶体管，如图11中所示，在操作1102中，在衬底中形成第一阱。该衬底可以是硅衬底。
如图9A中所示，在硅衬底900中形成多个隔离902(例如，STI)，例如，这些隔离是使用湿法/干法蚀刻和氧化硅的薄膜沉积形成的。隔离902可以将硅衬底900划分成多个区域，可以分别在这多个区域中形成多个晶体管。如图9A所示，接下来在硅衬底900中形成N阱904和P阱906。在一些实施方式中，N阱904和P阱906形成于用于形成平坦栅极晶体管的区域中。可以使用光刻对N阱904和P阱906进行图案化，并且使其在隔离902之间对准，随后进行相应的N型掺杂剂和P型掺杂剂的离子注入。
如图11中所示，在操作1104中，在衬底中形成第二阱。在一些实施方式中，第二阱的深度大于第一阱的深度。如图9B所示，在硅衬底900中形成N阱910。N阱910可以是P型凹陷栅极晶体管的部分，并且因而可以被形成到用于形成P型凹陷栅极晶体管的区域当中。为了形成N阱910，在一些实施方式中，在硅衬底900上形成掩模层908，之后对掩模层908图案化，从而露出将形成N阱910的区域。掩模层908可以包括软掩模层，例如，光致抗蚀剂层，和/或者可以包括硬掩模层，例如，氧化硅层。可以使用光刻以及湿法/干法蚀刻对掩模层908图案化并且使其在隔离902之间对准。可以采用掩模层908执行向隔离902之间的预期区域中的N型掺杂剂(诸如P或As)离子注入，从而形成N阱910。在一些实施方式中，控制N阱904、P阱906和N阱910的离子注入条件，使得N阱910的深度大于N阱904和P阱906的深度。
如图9C中所示，在硅衬底900中形成P阱912。P阱912可以是N型凹陷栅极晶体管的部分，并且因而可以被形成到用于形成N型凹陷栅极晶体管的区域当中。为了形成P阱912，在一些实施方式中，在硅衬底900上形成掩模层909，之后对掩模层909图案化，从而露出将形成P阱912的区域。掩模层909可以包括软掩模层，例如，光致抗蚀剂层，和/或者可以包括硬掩模层，例如，氧化硅层。可以使用光刻以及湿法/干法蚀刻对掩模层909图案化并且使其在隔离902之间对准。可以采用掩模层909执行向隔离902之间的预期区域内的P型掺杂剂(例如，B或Ga)离子注入，从而形成P阱912。在一些实施方式中，控制N阱904、P阱906和P阱912的离子注入条件，使得P阱912的深度大于N阱904和P阱906的深度。
如图11所示，在操作1106中，在衬底的第一阱中形成凹陷，使得该凹陷被第一阱包围。在一些实施方式中，凹陷的深度处于50nm和100nm之间。如图9D中所示，通过(例如)相同的蚀刻工艺分别在N阱910和P阱912中形成凹陷914。在一些实施方式中，在硅衬底900上形成掩模层911，之后对其图案化，从而露出N阱910和P阱912中的将形成凹陷914的区域。掩模层911可以包括软掩模层，例如，光致抗蚀剂层，和/或者可以包括硬掩模层，例如，氧化硅层。可以使用光刻以及湿法/干法蚀刻对掩模层911图案化。之后，采用掩模层911执行对硅衬底900的蚀刻，从而在阱910和912中形成凹陷914。该蚀刻过程可以包括干法蚀刻和/或湿法蚀刻。在一些实施方式中，该蚀刻过程是干法蚀刻工艺，例如，反应离子蚀刻(RIE)。可以对蚀刻条件(例如，蚀刻速率和蚀刻持续时间)加以控制，以控制凹陷914的深度。在一些实施方式中，凹陷914的深度处于50nm和100nm之间。如图9D中所示，凹陷914仅形成于凹陷栅极晶体管的阱910和912中，而不形成于平坦栅极晶体管的阱904和906中。
如图11中所示，在操作1108中，形成位于凹陷的侧壁和底表面上的弯曲栅极电介质以及位于衬底上的平坦栅极电介质。在一些实施方式中，为了形成弯曲栅极电介质和平坦栅极电介质，在凹陷的侧壁和底表面上形成牺牲电介质层，去除牺牲电介质层，在凹陷的侧壁和底表面上形成栅极电介质层，并且对该栅极电介质层图案化。
如图9J中所示，在每一凹陷914(如图9D中所示)的侧壁和底表面上形成弯曲栅极电介质931，并且在硅衬底900上形成平坦栅极电介质925。为了形成弯曲栅极电介质931和平坦栅极电介质925，如图9E中所示，可以通过同一沉积过程在每一凹陷914的侧壁和底表面上以及在硅衬底900(例如，阱904和906)的顶表面上形成栅极电介质层916。在一些实施方式中，使用包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的一种或多种薄膜沉积工艺沉积一层电介质材料，例如，氧化硅。例如，可以使用原位水汽生成(ISSG)沉积氧化硅层，以形成栅极电介质层916。在一些实施方式中，在形成栅极电介质层916之前，使用(例如)热氧化在凹陷914的侧壁和底表面上形成牺牲电介质层(未示出)，从而去除凹陷914的侧壁和底表面上的由蚀刻过程导致的缺陷。之后，在形成栅极电介质层916之前，使用(例如)湿法蚀刻去除牺牲电介质层。如图9I和图9J所示，可以在顺次步骤中或者在同一步骤中使用光刻和蚀刻工艺对栅极电介质层916图案化，以形成平坦栅极电介质925和弯曲栅极电介质931。
如图11所示，在步骤1110中，形成位于弯曲栅极电介质上的凹陷栅电极和位于平坦栅极电介质上的平坦栅电极。在一些实施方式中，为了形成凹陷栅电极和平坦栅电极，在弯曲栅极电介质上形成栅电极层，以填充该凹陷，使该栅电极层平坦化，并且对经平坦化的栅电极层图案化。
如图9J中所示，在弯曲栅极电介质931上形成凹陷栅电极920，并且在平坦栅极电介质925上形成平坦栅电极922。为了形成凹陷栅电极920和平坦栅电极922，如图9F中所示，在栅极电介质层916上形成栅电极层918。可以通过栅电极层918填充凹陷914(图9E中所示)。在一些实施例中，使用包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺在栅极电介质层916上沉积一层导电材料，例如，多晶硅。根据受到凹陷914的深度影响的栅电极层918的表面平坦度，可以执行平坦化工艺，例如，化学机械研磨(CMP)，从而使栅电极层918的顶表面平坦化。如图9G所示，通过在同一步骤中使用光刻和蚀刻工艺对栅电极层918图案化而形成凹陷栅电极920和平坦栅电极922。
如图11所示，在操作1112中，形成位于平坦栅电极的在衬底之上的侧壁上以及位于凹陷栅电极的在衬底之上的侧壁上的间隔体。如图9H所示，形成在硅衬底900之上位于平坦栅电极922的侧壁上的以及位于凹陷栅电极920的侧壁上的间隔体924。在一些实施方式中，为了形成间隔体924，使用包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺在凹陷栅电极920和平坦栅电极922的侧壁和顶表面上以及在栅极电介质层916上沉积一层电介质材料(未示出)，例如，氮化硅。之后，在同一步骤中使用光刻和蚀刻工艺对所沉积的一层电介质材料图案化，以去除位于凹陷栅电极920、平坦栅电极922和栅极电介质层916的顶表面上的部分，留下位于凹陷栅电极920和平坦栅电极922的侧壁上的部分，以形成间隔体924。
如图11所示，在操作1114中，在第一阱中形成通过弯曲栅极电介质和凹陷栅极电介质隔开的第一源极和第一漏极。如图9I所示，在N阱910中形成通过弯曲栅极电介质931和凹陷栅电极920隔开的P型源极932和P型漏极932。为了形成P型源极和漏极932，在一些实施方式中，在硅衬底900上形成掩模层930，之后对掩模层930图案化，从而露出将形成P型源极和漏极932的区域。掩模层930可以包括软掩模层，例如，光致抗蚀剂层，和/或者可以包括硬掩模层，例如，氧化硅层。可以使用光刻以及湿法/干法蚀刻对掩模层930图案化并且使其与N阱910对准。可以采用掩模层930向N阱910中执行P型掺杂剂(例如，B或Ga)的离子注入，以形成通过弯曲栅极电介质931和凹陷栅电极920隔开的P型源极和漏极932。
如图11所示，在操作1116中，在第二阱中形成第二源极和第二漏极。如图9J所示，在P阱912中形成通过弯曲栅极电介质931和凹陷栅电极920隔开的N型源极934和N型漏极934。为了形成N型源极和漏极934，在一些实施方式中，在硅衬底900上形成掩模层933，之后对掩模层933图案化，从而露出将形成N型源极和漏极934的区域。掩模层933可以包括软掩模层，例如，光致抗蚀剂层，和/或者可以包括硬掩模层，例如，氧化硅层。可以使用光刻以及湿法/干法蚀刻对掩模层933图案化并且使其与P阱912对准。可以采用掩模层933向P阱912中执行N型掺杂剂(例如，P或As)的离子注入，以形成通过弯曲栅极电介质931和凹陷栅电极920隔开的N型源极和漏极934。
如图9I所示，接下来，使用光刻和随后的相应P型掺杂剂和N型掺杂剂的离子注入分别在平坦栅极晶体管的N阱904和P阱906中形成P型源极和漏极926以及N型源极和漏极928。在一些实施方式中，P型源极和漏极926、N型源极和漏极928、P型源极和漏极932以及N型源极和漏极934的离子注入条件使得凹陷栅极晶体管的P型源极和漏极932以及N型源极和漏极934的掺杂浓度不同于平坦栅极晶体管的P型源极和漏极926以及N型源极和漏极928的掺杂浓度。
在一些实施方式中，为了形成包括凹陷栅极晶体管的第二半导体结构，在第一器件层中形成凹陷栅极晶体管，并且在第二器件层中形成平坦栅极晶体管。第一器件层和第二器件层可以一个叠一个地堆叠设置，即，形成于不同平面中。例如，如图8C中所示，凹陷栅极晶体管872形成于半导体层870(例如，第二衬底)中，并且平坦栅极晶体管876形成于凹陷栅极晶体管872之上的半导体层874上。
参考图10，方法1000进行至操作1008，在该操作中，在凹陷栅极晶体管之上形成包括多个第二键合触点的第二键合层。例如，如图8B中所示，在凹陷栅极晶体管839的阵列之上形成包括键合触点853的键合层851。方法1000进行至操作1010，如图10所示，在该操作中，使第一半导体结构和第二半导体结构按照面对面的方式键合，使得NAND存储器串的阵列横跨键合界面耦接至凹陷栅极晶体管。该键合可以是混合键合。在一些实施方式中，在键合之后，第二半导体结构位于第一半导体结构之上。在一些实施方式中，在键合之后，第一半导体结构位于第二半导体结构之上。
如图8A所示，使具有NAND存储器串838的第二半导体结构804上下翻转。使朝下的键合层826与朝上的键合层822键合，即，按照面对面的方式，由此形成键合界面806。在一些实施方式中，在键合之前对键合表面应用处理工艺，例如，等离子体处理、湿法处理和/或热处理。在键合之后，键合层826中的键合触点828与键合层822中的键合触点824对准并且相互接触，使得NAND存储器串838能够耦接至器件层810(例如，外围电路812和814)。类似地，如图8B中所示，使具有外围电路835和837的第一半导体结构805上下翻转。使朝下的键合层851与朝上的键合层829键合，即，按照面对面的方式，由此形成键合界面807。在键合之后，键合层851中的键合触点853与键合层829中的键合触点855对准并且相互接触，使得NAND存储器串817能够耦接至器件层831(例如，外围电路835和837)。
方法1000进行至操作1012，如图10中所示，在该操作中，对第一衬底和第二衬底中的一个衬底减薄，所述一个衬底位于第一衬底和第二衬底中的另一个衬底之上。如图8A中所示，由于具有NAND存储器串838的第二半导体结构804的衬底位于具有外围电路812和814的第一半导体结构802的衬底之上，因而使用CMP和/或蚀刻工艺对第二半导体结构804的衬底减薄，以形成半导体层848。类似地，如图8B中所示，由于具有外围电路835和837的第一半导体结构805的衬底位于具有NAND存储器串817的第二半导体结构803的衬底之上，因而使用CMP和/或蚀刻工艺对第一半导体结构805的衬底减薄，以形成半导体层833。
方法1000进行至操作1014，如图14所示，在该操作中，在减薄的第一或第二衬底上形成互连层。如图8A所示，在半导体层848(减薄后的顶部衬底)之上形成焊盘引出互连层850。类似地，如图8B所示，在半导体层833(减薄后的顶部衬底)之上形成焊盘引出互连层843。
根据本公开的一个方面，公开了一种用于形成3D存储器装置的方法。在第一衬底上形成包括NAND存储器串的阵列的第一半导体结构。在第二衬底上形成包括凹陷栅极晶体管的第二半导体结构。所述凹陷栅极晶体管包括深入到所述第二衬底中的凹陷栅极结构。以面对面的方式键合所述第一半导体结构和所述第二半导体结构，使得所述NAND存储器串的阵列横跨键合界面耦接至所述凹陷栅极晶体管。
在一些实施方式中，为了形成所述第二半导体结构，在所述第二衬底中形成凹陷，在所述凹陷的侧壁和底表面上形成栅极电介质，以及在所述栅极电介质上形成栅电极。
在一些实施方式中，为了形成所述第二半导体结构，在所述第二衬底中形成阱，使得所述凹陷位于所述阱中，以及形成通过所述凹陷栅极结构隔开的源极和漏极。
在一些实施方式中，为了形成所述第一半导体结构，在所述NAND存储器串的阵列之上形成包括多个第一键合触点的第一键合层。在一些实施方式中，为了形成所述第二半导体结构，在所述凹陷栅极晶体管之上形成包括多个第二键合触点的第二键合层。在一些实施方式中，在所述键合之后，所述第一键合触点与所述第二键合触点在所述键合界面处接触。
在一些实施方式中，在所述键合之后，对所述第一衬底和所述第二衬底中的一个衬底减薄，所述一个衬底位于所述第一衬底和所述第二衬底中的另一个衬底之上，以及在所减薄的第一衬底或第二衬底上形成互连层。
在一些实施方式中，所述键合包括混合键合。
在一些实施方式中，为了形成所述第二半导体结构，在所述第二衬底上形成所述凹陷栅极晶体管和平坦栅极晶体管。
在一些实施方式中，为了形成所述第二半导体结构，在第一器件层中形成所述凹陷栅极晶体管，以及在第二器件层中形成平坦栅极晶体管。
在一些实施方式中，所述第一器件层和所述第二器件层彼此堆叠设置。
在一些实施方式中，为了形成所述第二半导体结构，在所述第二衬底上形成所述凹陷栅极晶体管，并且为了形成所述第一半导体结构，在器件层中形成平坦栅极晶体管。
在一些实施方式中，所述器件层和所述NAND存储器串的阵列彼此堆叠设置。
根据本公开的另一方面，公开了一种用于形成半导体器件的方法。在衬底中形成凹陷。形成位于所述凹陷的侧壁和底表面上的第一栅极电介质以及位于所述衬底上的第二栅极电介质。形成位于所述第一栅极电介质上的第一栅电极以及位于所述第二栅极电介质上的第二栅电极。
在一些实施方式中，所述凹陷的深度处于50nm和100nm之间。
在一些实施方式中，在所述衬底中形成第一阱和第二阱，使得所述凹陷位于所述第一阱中，并且所述第二栅极电介质位于所述第二阱上，在所述第一阱中形成通过所述第一栅极电介质和所述第一栅电极隔开的第一源极和第一漏极，以及在所述第二阱中形成第二源极和第二漏极。
在一些实施方式中，所述第一源极、所述第一漏极、所述第二源极和所述第二漏极中的每一个是掺杂的。
在一些实施方式中，所述第一源极和所述第一漏极的掺杂浓度不同于所述第二源极和第二漏极的掺杂浓度。
在一些实施方式中，所述第一阱的深度大于所述第二阱的深度。
在一些实施方式中，为了形成所述第一栅极电介质和所述第二栅极电介质，在所述凹陷的所述侧壁和所述底表面上形成牺牲电介质层，去除所述牺牲电介质层，在所述凹陷的所述侧壁和所述底表面上形成栅极电介质层，以及对所述栅极电介质层图案化。
在一些实施方式中，为了形成所述第一栅电极和所述第二栅电极，在所述栅极电介质层上形成栅电极层，以填充所述凹陷，平坦化所述栅电极层，以及对所平坦化的栅电极层图案化。
在一些实施方式中，在所述第二栅电极的位于所述衬底之上的侧壁上以及所述第一栅电极的位于所述衬底之上的侧壁上形成间隔体。
可以容易地针对各种应用修改和/或调整前文对具体的实施方式所做的描述。因此，基于文中提供的教导和指引，意在使这样的调整和修改落在所公开的实施方式的含义以及等价方案的范围内。
本公开的广度和范围不应由上述示例性实施方式中的任何示例性实施方式限制，而是仅根据所附权利要求及其等价方案限定。

Claims (20)

1.一种用于形成三维(3D)存储器装置的方法，包括：
在第一衬底上形成包括NAND存储器串的阵列的第一半导体结构；
在第二衬底上形成包括凹陷栅极晶体管的第二半导体结构，所述凹陷栅极晶体管包括深入到所述第二衬底中的凹陷栅极结构；以及
以面对面的方式键合所述第一半导体结构和所述第二半导体结构，使得所述NAND存储器串的阵列横跨键合界面耦接至所述凹陷栅极晶体管。
2.根据权利要求1所述的方法，其中，形成所述第二半导体结构包括：
在所述第二衬底中形成凹陷；
在所述凹陷的侧壁和底表面上形成栅极电介质；以及
在所述栅极电介质上形成栅电极。
3.根据权利要求2所述的方法，其中，形成所述第二半导体结构还包括：
在所述第二衬底中形成阱，使得所述凹陷位于所述阱中；以及
形成通过所述凹陷栅极结构隔开的源极和漏极。
4.根据权利要求1-3中的任一项所述的方法，其中，
形成所述第一半导体结构包括在所述NAND存储器串的阵列之上形成包括多个第一键合触点的第一键合层；
形成所述第二半导体结构包括在所述凹陷栅极晶体管之上形成包括多个第二键合触点的第二键合层；以及
在所述键合之后，所述第一键合触点与所述第二键合触点在所述键合界面处接触。
5.根据权利要求1-4中的任一项所述的方法，还包括：
在所述键合之后，对所述第一衬底和所述第二衬底中的一个衬底减薄，所述一个衬底位于所述第一衬底和所述第二衬底中的另一个衬底之上；以及
在所减薄的第一衬底或第二衬底上形成互连层。
6.根据权利要求1-5中的任一项所述的方法，其中，所述键合包括混合键合。
7.根据权利要求1-6中的任一项所述的方法，其中，形成所述第二半导体结构包括在所述第二衬底上形成所述凹陷栅极晶体管和平坦栅极晶体管。
8.根据权利要求1-7中的任一项所述的方法，其中，形成所述第二半导体结构包括：
在第一器件层中形成所述凹陷栅极晶体管；以及
在第二器件层中形成平坦栅极晶体管。
9.根据权利要求8所述的方法，其中，所述第一器件层和所述第二器件层层彼此堆叠设置。
10.根据权利要求1-9中的任一项所述的方法，其中，
形成所述第二半导体结构包括在所述第二衬底上形成所述凹陷栅极晶体管；以及
形成所述第一半导体结构包括在器件层中形成平坦栅极晶体管。
11.根据权利要求10所述的方法，其中，所述器件层和所述NAND存储器串的阵列彼此堆叠设置。
12.一种用于形成半导体器件的方法，包括：
在衬底中形成凹陷；
形成位于所述凹陷的侧壁和底表面上的第一栅极电介质以及位于所述衬底上的第二栅极电介质；以及
形成位于所述第一栅极电介质上的第一栅电极以及位于所述第二栅极电介质上的第二栅电极。
13.根据权利要求12所述的方法，其中，所述凹陷的深度处于50nm和100nm之间。
14.根据权利要求12或13所述的方法，还包括：
在所述衬底中形成第一阱和第二阱，使得所述凹陷位于所述第一阱中，并且所述第二栅极电介质位于所述第二阱上；
在所述第一阱中形成通过所述第一栅极电介质和所述第一栅电极隔开的第一源极和第一漏极；以及
在所述第二阱中形成第二源极和第二漏极。
15.根据权利要求14所述的方法，其中，所述第一源极、所述第一漏极、所述第二源极和所述第二漏极中的每一个是掺杂的。
16.根据权利要求15所述的方法，其中，所述第一源极和所述第一漏极的掺杂浓度不同于所述第二源极和第二漏极的掺杂浓度。
17.根据权利要求15或16所述的方法，其中，所述第一阱的深度大于所述第二阱的深度。
18.根据权利要求13-17中的任一项所述的方法，其中，形成所述第一栅极电介质和所述第二栅极电介质包括：
在所述凹陷的所述侧壁和所述底表面上形成牺牲电介质层；
去除所述牺牲电介质层；
在所述凹陷的所述侧壁和所述底表面上形成栅极电介质层；以及
对所述栅极电介质层图案化。
19.根据权利要求18所述的方法，其中，形成所述第一栅电极和所述第二栅电极包括：
在所述栅极电介质层上形成栅电极层，以填充所述凹陷；
平坦化所述栅电极层；以及
对所平坦化的栅电极层图案化。
20.根据权利要求13-19中的任一项所述的方法，还包括在所述第二栅电极的位于所述衬底之上的侧壁上以及所述第一栅电极的位于所述衬底之上的侧壁上形成间隔体。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023212887A1 (en) * 2022-05-06 2023-11-09 Yangtze Advanced Memory Industrial Innovation Center Co., Ltd Memory peripheral circuit having recessed channel transistors with elevated sources/drains and method for forming thereof
WO2023212886A1 (en) * 2022-05-06 2023-11-09 Yangtze Advanced Memory Industrial Innovation Center Co., Ltd Memory peripheral circuit having recessed channel transistors and method for forming the same
WO2023231188A1 (zh) * 2022-05-30 2023-12-07 长鑫存储技术有限公司 一种存储器及其制备方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115623878A (zh) * 2021-05-12 2023-01-17 长江存储科技有限责任公司 具有三维晶体管的存储器外围电路及其形成方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1577802A (zh) * 2003-07-14 2005-02-09 三星电子株式会社 具有凹入的栅极电极的半导体器件的集成方法
US20140187031A1 (en) * 2012-12-27 2014-07-03 SK Hynix Inc. Semiconductor device with recess gate and method for fabricating the same
CN110192269A (zh) * 2019-04-15 2019-08-30 长江存储科技有限责任公司 三维nand存储器件与多个功能芯片的集成
CN110546762A (zh) * 2019-04-30 2019-12-06 长江存储科技有限责任公司 键合的统一半导体芯片及其制造和操作方法
CN110914987A (zh) * 2019-10-17 2020-03-24 长江存储科技有限责任公司 具有背面隔离结构的三维存储器件
WO2021003635A1 (en) * 2019-07-08 2021-01-14 Yangtze Memory Technologies Co., Ltd. Structure and method for forming capacitors for three-dimensional nand
CN112864162A (zh) * 2021-03-02 2021-05-28 长江存储科技有限责任公司 一种页缓冲器、场效应晶体管及三维存储器

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI355069B (en) * 2007-11-06 2011-12-21 Nanya Technology Corp Dram device
CN109119426B (zh) * 2018-09-28 2024-04-16 长江存储科技有限责任公司 3d存储器件
CN111435642B (zh) * 2019-01-11 2022-06-24 中国科学院上海微系统与信息技术研究所 三维堆叠的半导体纳米线结构及其制备方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1577802A (zh) * 2003-07-14 2005-02-09 三星电子株式会社 具有凹入的栅极电极的半导体器件的集成方法
US20140187031A1 (en) * 2012-12-27 2014-07-03 SK Hynix Inc. Semiconductor device with recess gate and method for fabricating the same
CN110192269A (zh) * 2019-04-15 2019-08-30 长江存储科技有限责任公司 三维nand存储器件与多个功能芯片的集成
CN110546762A (zh) * 2019-04-30 2019-12-06 长江存储科技有限责任公司 键合的统一半导体芯片及其制造和操作方法
WO2021003635A1 (en) * 2019-07-08 2021-01-14 Yangtze Memory Technologies Co., Ltd. Structure and method for forming capacitors for three-dimensional nand
CN110914987A (zh) * 2019-10-17 2020-03-24 长江存储科技有限责任公司 具有背面隔离结构的三维存储器件
CN112864162A (zh) * 2021-03-02 2021-05-28 长江存储科技有限责任公司 一种页缓冲器、场效应晶体管及三维存储器

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023212887A1 (en) * 2022-05-06 2023-11-09 Yangtze Advanced Memory Industrial Innovation Center Co., Ltd Memory peripheral circuit having recessed channel transistors with elevated sources/drains and method for forming thereof
WO2023212886A1 (en) * 2022-05-06 2023-11-09 Yangtze Advanced Memory Industrial Innovation Center Co., Ltd Memory peripheral circuit having recessed channel transistors and method for forming the same
WO2023231188A1 (zh) * 2022-05-30 2023-12-07 长鑫存储技术有限公司 一种存储器及其制备方法

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