CN110914987A - 具有背面隔离结构的三维存储器件 - Google Patents

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Abstract

一种用于形成三维存储器件的方法包括：在第一衬底的第一侧上形成至少包括第一半导体器件和第二半导体器件的多个半导体器件、第一互连层、以及半导体器件之间的浅沟槽隔离(STI)结构，并且在第二衬底上形成包括多个存储单元和第二互连层的存储阵列。该方法包括：连接第一互连层和第二互连层；以及形成穿过第一衬底的隔离沟槽并暴露出STI结构的一部分。穿过第一衬底的与第一侧相对的第二侧形成隔离沟槽。该方法包括：在隔离沟槽中设置隔离材料以形成隔离结构；以及执行平坦化工艺以去除隔离材料的设置在第一衬底的第二侧上的部分。

Description

具有背面隔离结构的三维存储器件
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储单元按比例缩小至较小尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高昂。这样，平面存储单元的存储密度接近上限。三维(3D)存储器架构可以解决平面存储单元中的密度限制。
发明内容
在本公开中描述了用于存储器件的三维(3D)电容器结构及其形成方法的实施例。
在一些实施例中，一种方法包括在第一衬底的第一侧上形成包括至少第一和第二半导体器件的多个半导体器件。该方法包括在第一半导体器件和第二半导体器件之间形成浅沟槽隔离(STI)结构和在多个半导体器件上形成第一互连层。该方法还包括在第二衬底上形成包括多个存储单元和第二互连层的存储阵列。该方法包括连接第一互连层和第二互连层；以及形成穿过第一衬底的隔离沟槽以暴露出STI结构的一部分。穿过第一衬底的与第一侧相对的第二侧形成隔离沟槽。该方法包括在隔离沟槽中设置隔离材料以形成隔离结构；以及执行平坦化工艺以去除隔离材料的设置在第一衬底的第二侧上的部分。
在一些实施例中，第一半导体器件和第二半导体器件分别包括高电压n型器件和高电压p型器件。
在一些实施例中，在连接第一互连层和第二互连层之后，通过第二侧将第一衬底减薄。
在一些实施例中，将第一衬底减薄包括在第一衬底的第二侧上暴露深阱。
在一些实施例中，在设置隔离材料之前，将衬层设置在隔离沟槽中。
在一些实施例中，将电介质层设置在第一衬底的第二侧上。
在一些实施例中，连接第一互连层和第二互连层包括通过直接键合来键合第一互连层和第二互连层。
在一些实施例中，邻近于第一半导体器件或第二半导体器件形成另外的STI结构，并且形成穿过第一衬底并暴露出另外的STI结构的另一深隔离沟槽。
在一些实施例中，将隔离材料设置在另一深隔离沟槽中。
在一些实施例中，形成在第一衬底中并暴露触点的沟槽。将导电材料设置在沟槽中和触点上，以形成穿硅触点(TSC)，其中TSC电耦合到触点。
在一些实施例中，至少一个触点焊盘形成在TSC上并且电耦合到TSC。
在一些实施例中，设置隔离材料包括沉积氧化硅材料。
在一些实施例中，键合第一互连层和第二互连层包括在键合界面处的电介质对电介质键合和金属对金属键合。
在一些实施例中，一种用于形成三维存储器件的方法包括：在第一衬底的第一侧上形成包括多个半导体器件和第一互连层的外围电路。该方法还包括在第一衬底中形成多个浅沟槽隔离(STI)结构，其中，多个STI结构中的每个STI结构形成在多个半导体器件中的相邻半导体器件之间。该方法还包括在第二衬底上形成包括多个存储单元和第二互连层的存储阵列。该方法还包括连接第一互连层和第二互连层，使得多个半导体中的至少一个半导体器件电耦合至多个存储单元中的至少一个存储单元。该方法还包括通过第一衬底的第二侧将第一衬垫减薄，其中第二侧与第一侧相对。该方法还包括形成穿过第一衬底的多个隔离沟槽，并暴露出多个STI结构中的STI结构的一部分，其中，穿过第一衬底的第二侧形成多个隔离沟槽。该方法还包括在多个隔离沟槽中设置隔离材料，并且执行平坦化工艺以去除隔离材料的设置在第一衬底的第二侧上的部分。
在一些实施例中，连接第一互连层和第二互连层包括通过直接键合来键合第一互连层和第二互连层。
在一些实施例中，电介质层设置在第一衬底的第二侧上，其中多个隔离沟槽延伸穿过电介质层。
在一些实施例中，在设置隔离材料之前，将衬层设置在隔离沟槽中。
在一些实施例中，设置隔离材料包括设置氧化硅材料。
在一些实施例中，多个半导体器件包括高电压n型和p型器件。
在一些实施例中，在第一衬底中形成沟槽并且暴露接触。导电材料设置在沟槽中和触点上，以形成穿硅触点(TSC)，其中TSC电耦合到触点。
在一些实施例中，三维存储器件包括外围电路晶圆，该外围电路晶圆包括第一衬底和形成在第一衬底的第一侧的多个半导体器件和第一互连层。外围电路晶圆还包括在第一衬底中的多个浅沟槽隔离(STI)结构，其中在多个半导体器件中的相邻半导体器件之间形成至少一个STI结构。外围电路晶圆还包括形成在第一衬底的与第一侧相对的第二侧上的多个深隔离结构，其中，多个深隔离结构中的至少一个深隔离结构与至少一个STI结构物理接触。三维存储器件还包括包含多个存储单元的存储阵列晶圆，其中多个半导体器件中的至少一个半导体器件电耦合至多个存储单元中的至少一个存储单元。存储阵列晶圆还包括与第一互连层物理接触的第二互连层。
在一些实施例中，至少一个深隔离结构包括衬层和隔离材料，其中该衬层在隔离材料和第一衬底之间。
在一些实施例中，物理接触包括在第一和第二互连层之间形成的化学键。
在一些实施例中，至少一个深隔离结构包括氧化硅。
在一些实施例中，多个半导体器件包括高电压器件。
在一些实施例中，多个半导体器件包括高电压n型和p型器件。
在一些实施例中，第一衬底包括电耦合至穿硅触点(TSC)的触点。
在一些实施例中，三维存储器件还包括与TSC接触并电耦合的接触焊盘。
附图说明
结合在本文中并构成说明书一部分的附图示出了本公开的实施例，并且与说明书一起进一步用于解释本公开的原理并使本领域技术人员能够制造和使用本公开。
图1A示出了根据本公开的一些实施例的示例性三维(3D)存储管芯的示意性俯视图。
图1B示出了根据本公开的一些实施例的3D存储管芯的区域的示意性俯视图。
图2示出了根据本公开的一些实施例的示例性3D存储阵列结构的一部分的透视图。
图3示出了根据本公开的一些实施例的形成具有深隔离结构的3D存储阵列的流程图。
图4示出了根据本公开的一些实施例的具有高电压n型和p型器件的外围电路的截面图。
图5示出了根据本公开的一些实施例的存储阵列的截面图。
图6示出了根据本公开的一些实施例的在键合外围电路和存储阵列之后的3D存储器件的截面图。
图7-9示出了根据本公开的一些实施例的在各个处理阶段的3D存储器件的截面图。
图10A-10B示出了根据本公开的一些实施例的3D存储器件的俯视图。
通过结合附图在下面阐述的具体实施方式，本发明的特征和优点将变得更加明显，其中，相似的附图标记始终标识相应的元件。在附图中，相似的附图标记通常表示相同、功能相似和/或结构相似的元件。元素首次出现的图由对应附图标记中最左边的数字指示。
将参考附图描述本公开的实施例。
具体实施方式
尽管对具体配置和设置进行了讨论，但应当理解，这只是出于示例性目的而进行的。相关领域中的技术人员将认识到，可以使用其它配置和设置而不脱离本公开的精神和范围。对相关领域的技术人员显而易见的是，本公开还可以用于多种其它应用中。
要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这样的短语未必是指同一个实施例。另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在相关领域技术人员的知识范围内。
通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分取决于上下文，本文中使用的术语“一个或多个”可以用于描述单数意义的特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”或“所述”的术语可以被理解为传达单数使用或传达复数使用。另外，术语“基于”可以理解为不一定旨在传达一组排他的因素，而是可以至少部分地取决于上下文，允许存在不一定必须明确描述的其他因素。
应当容易理解，本公开中的“在…上”、“在…之上”和“在…上方”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义。而且，“在…之上”或“在…上方”不仅表示“在”某物“之上”或“上方”的含义，而且还可以包括其“在”某物“之上”或“上方”且其间没有居间特征或层(即，直接在某物上)的含义。
此外，诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相关术语在本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的关系，如在附图中示出的。空间相关术语旨在涵盖除了在附图所描绘的取向之外的在设备使用或处理步骤中的不同取向。设备可以以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相关描述词可以类似地被相应解释。
如本文中使用的，术语“衬底”是指向其上增加后续材料的材料。衬底包括“顶”表面和“底”表面。衬底的顶表面通常是形成半导体器件的位置，并因此，除非另外说明，否则半导体器件形成在衬底的顶侧。底表面与顶表面相对，因此衬底的底侧与衬底的顶侧相对。可以对衬底自身进行图案化。增加在衬底的顶部上的材料可以被图案化或可以保持不被图案化。此外，衬底可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料制成。
如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中该层的底侧相对靠近衬底，而顶侧相对远离衬底。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面组之间。层可以水平、竖直和/或沿倾斜表面延伸。衬底可以是层，其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导电和接触层(其中形成触点、互连线和/或垂直互连存取部(VIA))和一个或多个电介质层。
在本公开中，为了便于描述，“层级”用于指沿垂直方向具有基本相同高度的元件。例如，字线和下面的栅极电介质层可以被称为“层级”，字线和下面的绝缘层可以一起被称为“层级”，具有基本相同高度的字线可以被称为“字线的层级”或类似的，等等。
如本文使用的，术语“标称/标称地”是指在生产或过程的设计阶段期间设置的针对部件或处理步骤的特性或参数的期望或目标值，以及高于和/或低于期望值的值的范围。值的范围可能是由于制造过程或容限中的轻微变化导致的。如本文使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。
在本公开中，术语“水平/水平地/横向/横向地”是指标称上平行于衬底的横向表面，并且术语“垂直”或“垂直地”是指标称上垂直于衬底的横向表面。
如本文所使用的，术语“3D存储器”指的是在横向取向的衬底上具有垂直取向的存储单元晶体管串(在本文中称为“存储串”，例如NAND串)使得存储串相对于衬底在垂直方向上延伸的三维(3D)半导体器件。
在3D存储单元中实现诸如高电压n型或p型器件之类的高电压器件，以促进单元操作。在3D存储电路中，高电压n型和p型器件可以彼此相邻放置并且在操作期间分别连接到高电压(例如，大约15V-25V)。这样，需要在高电压n型和p型器件之间实现充分的隔离，以防止相邻的高电压器件之间的串扰。3D存储器(例如3D NAND闪存)的发展向高密度和高容量的存储单元发展，并且器件的数量和金属布线的数量不断增加。随着器件之间的间距不断缩小，高质量的隔离结构对于防止相邻器件之间的串扰变得越来越重要。
根据本公开的各种实施例提供了用于隔离结构的结构和制造方法，其改善了3D存储结构的高电压器件之间的隔离。可以将包含CMOS器件的外围器件晶圆键合到包含3D存储阵列的阵列晶圆。可以在键合的外围/存储阵列晶圆中实现隔离结构，以防止相邻结构之间的串扰，例如在用于高电压器件(例如高电压n型器件和高电压p型器件)的不同掺杂类型的阱之间。可以通过将外围晶圆的电介质层减薄并形成穿硅(TSI)结构以有效地分离不同的功能区域来形成隔离结构。通过使用隔离结构，而不是依赖于器件之间更大的间隔或增加那些功能区的掺杂水平，可以提高3D NAND闪存的整体存储密度和制造成本。
图1A示出了根据本公开的一些实施例的示例性三维(3D)存储器件100的俯视图。3D存储器件100可以是存储器芯片(封装)、存储器管芯或存储器管芯的任何部分，并且可以包括一个或多个存储平面101，每个存储平面可以包括多个存储块103。可以在每个存储平面101上发生相同和同时的操作。大小可以是兆字节(MB)的存储块103可以是执行擦除操作的最小大小。如图1所示，示例性3D存储器件100包括四个存储平面101，并且每个存储平面101包括六个存储块103。每个存储块103可以包括多个存储单元，其中每个存储单元可以通过诸如位线和字线的互连来寻址。位线和字线可以垂直地设置(例如，分别在行和列中)，从而形成金属线的阵列。在图1中，位线和字线的方向被标记为“BL”和“WL”。在本公开中，存储块103也被称为“存储阵列”或“阵列”。存储阵列是存储器件中的核心区域，执行存储功能。
3D存储器件100还包括外围区域105，围绕存储平面101的区域。外围区域105可以包含许多数字、模拟和/或混合信号电路以支持存储阵列的功能，例如页面缓冲器、行和列解码器以及读出放大器。外围电路使用有源和/或无源半导体器件，例如晶体管、二极管、电容器、电阻器等，这对于本领域普通技术人员来说是显而易见的。
图1所示的3D存储器件100中的存储平面101的布置以及每个存储平面101中的存储块103的布置仅作为示例被提供，并不限制本公开的范围。
参照图1B，示出了根据本公开的一些实施例的图1A中的区域108的放大的俯视图。3D存储器件100的区域108可以包括阶梯区域210和沟道结构区域211。沟道结构区域211可以包括存储串212的阵列，每个存储串包括多个堆叠的存储单元。阶梯区域210可以包括阶梯结构和在阶梯结构上形成的接触结构214的阵列。在一些实施例中，在WL方向上跨越沟道结构区域211和阶梯区域210延伸的多个缝隙结构216可以将存储块划分成多个指存储区218。至少一些缝隙结构216可以用作用于在沟道结构区域211中的存储串212的阵列的共源极触点。顶部选择栅切口220可以设置在每个指存储区218的中间，以将指存储区218的顶部选择栅(TSG)划分为两部分，从而可以将指存储区划分成两个可编程(读/写)页。虽然可以在存储块级别执行3D NAND存储器的擦除操作，但可以在存储页级别执行读写操作。页面的大小可以为千字节(KB)。在一些实施例中，区域108还包括虚存储串，用于在制造期间控制工艺变化和/或用于附加的机械支撑。
图2示出了根据本公开的一些实施例的示例性三维(3D)存储阵列结构200的一部分的透视图。存储阵列结构200包括衬底330、在衬底330上方的绝缘膜331、在绝缘膜331上方的一层下选择栅(LSG)332以及多层控制栅333(也称为“字线(WL)”)、堆叠在LSG 332顶部以形成交替的导电层和电介质层的膜堆叠层335。为了清楚起见，在图2中未示出与控制栅极层相邻的电介质层。
每一层的控制栅由穿过膜堆叠层335的缝隙结构216-1和216-2分隔开。存储阵列结构200还包括在控制栅333的堆叠层之上的一层顶部选择栅(TSG)334。TSG 334、控制栅333和LSG 332的堆叠层也被称为“栅电极”。存储阵列结构300还包括在相邻的LSG 332之间的衬底330的部分中的存储串212和掺杂的源极线区344。每个存储串212包括延伸穿过交替的导电和电介质层的绝缘膜331和膜堆叠层335的沟道孔336。存储串212还可以包括在沟道孔336的侧壁上的存储膜337、在存储膜337之上的沟道层338以及被沟道层338围绕的芯填充膜339。可以在控制栅333和存储串212的相交处形成存储单元340。存储阵列结构300还包括在TSG 334之上与存储串212连接的多条位线(BL)341。存储阵列结构300还包括通过多个接触结构214与栅电极连接的多条金属互连线343。膜堆叠层335的边缘被配置成阶梯形，以允许与栅电极的每一层电连接。
在图2中，为了说明目的，一起示出了三层控制栅333-1、333-2和333-3、以及一层TSG 334和一层LSG 332。在该示例中，每个存储串212可以包括三个存储单元340-1、340-2和340-3，这三个存储单元分别对应于控制栅333-1、333-2和333-3。在一些实施例中，控制栅的数量和存储单元的数量可以大于三个以增加存储容量。存储阵列结构200还可以包括其他结构，例如，TSG切口、共源极触点和虚沟道结构。为了简单起见，这些结构未在图2中示出。
为了实现更高的存储密度，3D存储器的垂直WL堆叠层的数量或每个存储串的存储单元的数量已大大增加，例如，从24个堆叠的WL层(即24L)增加到128层或更多。为了进一步减小3D存储器的尺寸，可以将存储阵列堆叠在外围电路的顶部，反之亦然。例如，外围电路可以被制造在第一衬底上，并且存储阵列可以被制造在第二衬底上。然后，可以通过将第一衬底和第二衬底键合在一起的各种互连将存储阵列和外围电路电耦合(例如，电连接或物理接触)。这样，不仅可以增加3D存储密度，而且外围电路与存储阵列之间的通信也可以实现更高的带宽和更低的功耗，因为可以通过衬底(晶圆)键合来缩短互连长度。
随着3D存储器件的密度和性能的提高，还需要外围电路的改进以提供对存储阵列的功能支持，例如，读取、写入和擦除存储单元的数据。可以在键合的外围/存储阵列晶圆中实现隔离结构，以防止相邻结构之间，例如不同掺杂类型的阱之间的串扰。可以通过将外围晶圆的电介质层减薄并形成穿硅隔离(TSI)结构以有效地分离不同的功能区域来形成隔离结构。
图3是根据本公开的一些实施例的用于在3D存储器件中形成隔离结构的示例性方法300的流程图。可以通过经由晶圆键合将外围电路晶圆与存储阵列晶圆连接并在外围电路晶圆中形成深隔离结构以防止串扰来形成3D存储器件。方法300的操作可以以不同的顺序执行和/或改变，并且方法300可以包括为简单起见未描述的更多操作。图3-9是制造并入隔离结构的示例性半导体结构300的截面图。提供图3-9作为示例性截面图，以便于方法300的说明。尽管这里以在电介质层中形成隔离结构的制造工艺为例进行描述，但是该制造过程可以应用于各种其他层，例如在层间电介质、绝缘层、导电层和任何其他合适的层上。在此提供的制造工艺是示例性的，并且可以执行根据本公开的这些附图中未示出的替代工艺。
在操作302，根据本公开的一些实施例，形成3D存储器件的外围电路晶圆。参照图4，外围电路400可以包括3D存储器件的各种组件，例如第一衬底430、诸如高电压器件450A和450B的多个外围器件、浅沟槽隔离(STI)452、第一阱451、第二阱454、第三阱457、栅极堆叠层456、栅极间隙壁458和外围互连层462。在一些实施例中，高电压器件450A和450B可以分别是高电压p型和n型器件。在一些实施例中，第一阱451和第二阱454可以是掺杂有n型掺杂剂的n型阱。在一些实施例中，第三阱457可以是掺杂有p型掺杂剂的p型阱。
第一衬底430可以包括硅(例如，单晶硅)、硅锗(SiGe)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)、砷化镓(GaAs)、氮化镓、碳化硅、玻璃、III-V族化合物、任何其他合适的材料或其任意组合。在一些实施例中，可以在外围器件制造之前对第一衬底430进行双面抛光。在该示例中，第一衬底430包括在顶侧和底侧(分别也称为第一侧430-1和第二侧430-2，或前侧和背侧)上的表面，该表面均被抛光并处理为提供光滑的表面以用于高质量的半导体器件。第一侧和第二侧是第一衬底430的相对侧。
外围电路400可以在第一衬底430上包括一个或多个外围器件450A和450B。外围器件450A和450B彼此相邻并且可以形成在第一衬底430上，其中外围器件450A和450B的全部或部分形成在第一衬底430中(例如，在第一衬底430的顶表面下方)和/或直接形成在第一衬底430上。外围器件450A和450B可以包括任何合适的半导体器件，例如外围器件450A可以是诸如高电压PFET的高电压p型器件。外围器件450B可以是诸如高电压NFET的高电压n型器件。外围器件450A和450B还可以是金属氧化物半导体场效应晶体管(MOSFET)、双极结型晶体管(BJT)、二极管、电阻器、电容器、电感器等。在半导体器件中，p型和/或n型MOSFET(即，CMOS)在逻辑电路设计中被广泛实现，并且在本公开中用作外围器件450A和450B的示例。因此，外围电路400也可以称为CMOS晶圆400。外围器件450A和450B可以是p沟道MOSFET或n沟道MOSFET，并且可以包括但不限于由浅沟槽隔离(STI)452、包括栅极电介质、栅极导体和/或栅极硬掩模的栅极堆叠层456围绕的有源器件区域。第一、第二和第三阱451、454和457可以是用于外围器件450A和450B的任何合适的阱。外围器件450A和450B还可以包括源极/漏极扩展和/或晕圈区域(图4中未示出)、位于栅极堆叠层的每一侧上的栅极间隙壁458和源极/漏极460。外围器件450A和450B可以进一步包括在源极/漏极的顶部中的硅化物接触区域(未示出)。其他合适的器件也可以形成在第一衬底430上。
STI 452可以通过使用光刻和蚀刻对衬底进行图案化、填充绝缘材料并抛光该绝缘材料以在第一衬底430上形成共面的表面来形成。用于STI的绝缘材料可以包括氧化硅、氮氧化硅、TEOS、低温氧化物(LTO)、高温氧化物(HTO)、氮化硅等。用于STI 452的绝缘材料可以使用诸如化学气相沉积(CVD)、物理气相沉积(PVD)、等离子-增强型CVD(PECVD)、低压化学气相沉积(LPCVD)、高密度等离子体(HDP)化学气相沉积、快速热化学气相沉积(RTCVD)、金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)、溅射、热氧化或氮化或其组合之类的技术来设置。STI 452的形成还可以包括高温退火步骤，以致密化所设置的绝缘材料以改善电隔离。
外围器件450A和450B的第一、第二和第三阱451、454和457可以包括用于n沟道MOSFET的p型掺杂或用于p沟道MOSFET的n型掺杂。例如，外围器件450A可以是诸如HVPFET的高电压p型器件，并且第一阱451可以是高电压n型阱。在一些实施例中，外围器件450B可以是诸如HVNFET的高电压n型器件，并且第二阱和第三阱可以分别掺杂有n型和p型掺杂剂。第一、第二和第三阱451、454和470的掺杂剂分布和浓度可影响外围器件450A或450B的器件特性。对于具有低阈值电压(Vt)的MOSFET器件，可以以较低的浓度掺杂一个或多个合适的阱，并且可以形成低压p阱或低压n阱。对于具有高Vt的MOSFET，可以以较高的浓度掺杂一个或多个合适的阱，并且可以形成高电压p阱或高电压n阱。在一些实施例中，为了提供与p型衬底的电隔离，可以在具有高Vt的n沟道MOSFET的高电压p阱下方形成深n阱。外围器件450A和450B可以是在任何合适的条件下操作的器件。例如，外围器件450A可以是低压器件，而外围器件450B可以是高电压器件，并且合适的阱可以是n型阱，其嵌入在可以是p型衬底的衬底430中。在一些实施例中，可以包括其他阱和结构。
n阱的形成可以包括任何合适的n型掺杂剂，例如磷、砷、锑等、和/或其任何组合。p阱的形成可以包括任何合适的p型掺杂剂，例如硼。掺杂剂的参入可以通过离子注入、然后进行激活退火，或通过在外延期间对有源器件区域进行原位掺杂来实现。
外围器件450A和450B的栅极堆叠层456可以通过“栅极优先”方案形成，其中在形成源极/漏极之前，对栅极堆叠层456进行设置和图案化。外围器件450A和450B的栅极堆叠层456也可以通过“替换”方案形成，其中可以首先形成牺牲栅极堆叠层，然后在形成源极/漏极之后用高k电介质层和栅极导体代替。
在一些实施例中，栅极电介质可以由氧化硅、氮化硅、氮氧化硅和/或高k电介质膜制成，该高k电介质膜例如为氧化铪、氧化锆、氧化铝、氧化钽、氧化镁或氧化镧膜、和/或其组合。可以通过任何合适的方法来设置栅极电介质，诸如CVD、PVD、PECVD、LPCVD、RTCVD、溅射、MOCVD、ALD、热氧化或氮化或其组合。
在一些实施例中，栅极导体可以由金属或金属合金制成，例如钨、钴、镍、铜或铝和/或它们的组合。在一些实施例中，栅极导体还可以包括导电材料，例如氮化钛(TiN)、氮化钽(TaN)等。栅极导体可以通过任何合适的沉积方法来形成，例如溅射、热蒸发、电子束蒸发、ALD、PVD和/或其组合。
在一些实施例中，栅极导体还可以包括多晶半导体，例如多晶硅、多晶锗、多晶锗硅和任何其他合适的材料、和/或其组合。在一些实施例中，可以将多晶材料与任何合适类型的掺杂剂(诸如硼、磷或砷等)结合。在一些实施例中，栅极导体也可以是具有上述材料的非晶半导体。
在一些实施例中，栅极导体可以由包括WSix、CoSix、NiSix或AlSix等的金属硅化物制成。金属硅化物材料的形成可以包括使用与上述类似的技术来形成金属层和多晶半导体。金属硅化物的形成可以进一步包括在沉积的金属层和多晶半导体层上施加热退火工艺，然后去除未反应的金属。
可以通过设置绝缘材料然后执行各向异性蚀刻来形成栅极间隙壁458。栅极间隔物458的绝缘材料可以是任何绝缘体，包括氧化硅、氮化硅、氧氮化硅、TEOS、LTO、HTO等。可以使用诸如CVD、PVD、PECVD、LPCVD、RTCVD、MOCVD、ALD、溅射或其组合的技术来设置栅极间隙壁458。栅极间隙壁458的各向异性蚀刻包括干法蚀刻，例如反应离子蚀刻(RIE)。
源极/漏极460之间的栅极堆叠层456的长度是MOSFET的重要特征。栅极长度L确定MOSFET的驱动电流的大小，并因此对于逻辑电路会大幅度缩小。栅极长度可以小于约100nm。在一些实施例中，栅极长度可以在约5nm至约30nm之间的范围内。具有如此小尺寸的栅极堆叠层的图案化非常具有挑战性，并且可以使用包括光学邻近校正、两次曝光和/或两次蚀刻、自对准双重图案化等的技术。
在一些实施例中，外围器件450A和450B的源极/漏极460与高浓度掺杂剂结合。对于n型MOSFET，用于源极/漏极460的掺杂剂可以包括任何合适的n型掺杂剂，例如磷、砷、锑等、和/或其任何组合。对于p型MOSFET，用于源极/漏极460的掺杂剂可以包括任何合适的p型掺杂剂，例如硼。可以通过离子注入、然后进行掺杂剂激活退火来实现掺杂剂参入。源极/漏极460可以由与第一衬底430相同的材料制成，例如，硅。在一些实施例中，外围器件450A和450B的源极/漏极460可以由与第一衬底430不同的材料制成以实现高性能。例如，在硅衬底上，用于p型MOSFET的源极/漏极460可包括SiGe，并且用于n型MOSFET的源极/漏极460可与碳结合。用不同材料形成源极/漏极460可以包括在源极/漏极区域中回蚀刻衬底材料，并使用诸如外延的技术来设置新的源极/漏极材料。源极/漏极460的掺杂也可以通过在外延期间的原位掺杂来实现。
外围器件450A和450B还可以沿着栅极堆叠层456的每一侧具有可选的源极/漏极延伸和/或晕圈区域(图2中未示出)。源极/漏极延伸和/或晕圈区域位于栅极堆叠层下方的有源器件区域内部，并且主要被实现为用于针对沟道长度小于约0.5μm的外围器件450A和450B的改进的短沟道控制。源极/漏极延伸和/或晕环区域的形成可以类似于源极/漏极460的形成，但是可以使用不同的注入条件(例如，剂量、角度、能量、种类等)来获得优化的掺杂分布、深度或浓度。
外围器件450A和450B可以形成在具有平面有源器件区域(如图4所示)的第一衬底430上，其中MOSFET的沟道和电流流动的方向平行于第一衬底430的表面。在一些实施例中，外围器件450A和450B也可以形成在具有3D有源器件区域的第一衬底430上，例如以如同“鳍状物(FIN)”的形状的所谓的“FINFET”(未示出)，其中MOSFET的栅极堆叠层环绕在鳍状物周围，并且MOSFET的沟道沿着鳍状物的三侧(栅极下方的顶部和两个侧壁)。
在一些实施例中，外围电路400可以包括在外围器件450A和450B上方的外围互连层462(或第一互连层)，以提供不同外围器件450A和450B与外部器件之间的电连接(例如，电源、另一个芯片、I/O设备等)。外围互连层462可以包括一个或多个互连结构，例如，一个或多个垂直接触结构464和一个或多个横向导线466。接触结构464和导线466可以广泛地包括任何合适类型的互连，例如中线(MOL)互连和后端线(BEOL)互连。外围电路400中的接触结构464和导线466可以包括任何合适的导电材料，例如钨(W)、钴(Co)、铜(Cu)、钛(Ti)、钽(Ta)、铝(Al)、氮化钛(TiN)、氮化钽(TaN)、镍、硅化物(WSix、CoSix、NiSix、AlSix等)、金属合金或它们的任意组合。可以通过一种或多种薄膜沉积工艺来沉积导电材料，该薄膜沉积工艺例如为化学气相沉积(CVD)、等离子增强CVD(PECVD)、物理气相沉积(PVD)、原子层沉积(ALD)、电镀、化学镀、溅射、蒸发或其任何组合。
外围互连层462可以进一步包括绝缘层468。外围互连层462中的绝缘层468可以包括绝缘材料，例如，氧化硅、氮化硅、氧氮化硅、掺杂的氧化硅(诸如F-、C-、N-或H-掺杂的氧化物)、四乙氧基硅烷(TEOS)、聚酰亚胺、旋涂玻璃(SOG)、低k电介质材料(例如多孔SiCOH)、倍半硅氧烷(SSQ)、或其任意组合。可以通过一种或多种薄膜沉积工艺来沉积绝缘材料，该薄膜沉积工艺例如为CVD、PVD、PECVD、ALD、高密度等离子体CVD(HDP-CVD)、溅射、旋涂或其任意组合。
在图4中，以两个导电层级470-1和470-2(也称为“金属层级”)为例进行说明，其中每个金属层级可以包括接触结构464和导线466，其中相同金属层级的导线466位于距第一衬底430相同的距离。用于外围电路400的金属层级470的数目不受限制，并且可以是针对3D存储器的性能而优化的任何数目。
外围互连层462可以通过从外围电路400的底部到顶部堆叠金属层级470来形成。在图4中的外围电路400的示例中，可以首先形成底部金属层级470-1，然后可以在底部金属层470-1的顶部形成上部金属层级470-2。每个金属层级470的制造工艺可以包括但不限于以金属层级所需的厚度设置绝缘层468的一部分，使用光刻和干法/湿法蚀刻图案化绝缘层468的部分以形成用于接触结构464和导线466的接触孔，设置导电材料以填充用于接触结构464和导线466的接触孔，并通过使用诸如化学机械抛光(CMP)或反应性离子蚀刻(RIE)的平坦化工艺来去除接触孔外部的过量导电材料。
在一些实施例中，外围电路400还包括一个或多个衬底触点472，其中衬底触点472提供到第一衬底430的电连接。衬底触点472可以包括一个或多个导电层级470，其具有多层垂直接触结构464和横向导线466。在图4中，作为示例示出了具有一层接触结构和导线的衬底触点472，其中衬底触点472的垂直接触结构延伸穿过绝缘层468并与第一衬底430电接触。在一些实施例中，外围电路400还可以包括触点471，以提供到嵌入在绝缘层468中的合适器件的电连接。触点471可以电耦合到横向导线466。
在一些实施例中，最顶部的导线466(例如，图4中的466-2)可以被暴露为外围电路400的顶表面，其中最顶部的导线466-2可以与另一芯片或外部设备上的导线直接连接。
在一些实施例中，最顶部的导线466-2可以嵌入绝缘层468内(如图4所示)，其中导线466的顶部上的绝缘材料在运输或处理期间提供防刮擦保护。稍后可以通过形成金属通孔或简单地通过使用干法/湿法蚀刻回蚀刻绝缘层468来建立到最顶部导线466的电连接。
然而，外围器件450A和450B不限于MOSFET。其他器件的结构，例如二极管、电阻器、电容器、电感器、BJT等，可以在MOSFET的制造期间通过不同的掩模设计和布局同时形成。为了形成除MOSFET之外的器件，可以在MOSFET的工艺流程中添加或修改工艺步骤，例如，用于获得不同掺杂剂分布、膜厚度或材料堆叠层等的工艺。在一些实施例中，除MOSFET之外的外围器件450A和450B还可以利用附加的设计和/或光刻掩模级来制造，以实现特定的电路要求。
在一些实施例中，多个外围器件450A和450B可以用于形成用于外围电路400的操作的任何数字、模拟和/或混合信号电路。外围电路400可以执行例如存储阵列的行/列解码、时序和控制、读取、写入和擦除数据等。
在一些实施例中，可以在形成用于MOSFET的阱的同时在第一衬底430中形成深阱455。深阱455可以是p型掺杂的或n型掺杂的。n型掺杂剂可以是磷、砷、锑等。p型掺杂剂可以是例如硼。可以通过第一衬底430的离子注入、然后进行激活退火来实现掺杂剂的结合。在一些实施例中，可以通过外延和原位掺杂在第一衬底430上形成深阱455。深阱455的注入可以在其他合适的阱的注入之前或之后立即进行。深阱455的掺杂剂激活退火可以与其他合适的阱同时进行。在一些实施例中，可以形成深阱触点473以提供到深阱455的电连接。在一些实施例中，深阱触点473与深阱455形成欧姆接触。深阱触点473可通过外围互连层462中的接触结构464和导线466与外围电路400的对应电路形成电连接。例如，深阱触点473可以与地、第一衬底430的衬底触点472、外围器件450A和450B的源极或漏极460或栅极堆叠层456等连接。
在操作304，根据本公开的一些实施例，形成3D存储阵列。参照图5，3D存储阵列500可以是3D NAND存储阵列，并且可以包括第二衬底530、存储单元540和阵列互连层562(或第二互连层)。第二衬底530可以类似于第一衬底430。存储单元540可以类似于以上参照图2描述的存储单元340-1、340-2或340-3。阵列互连层562可以类似于外围互连层462并且可以使用相似的材料和相似的工艺形成。例如，阵列互连层562的互连结构(例如，接触结构564和导线566)和绝缘层568分别类似于外围互连层462的互连结构(例如，接触结构464、导线466)和绝缘层468。
在一些实施例中，3D存储阵列500可以是用于3D NAND闪存的存储阵列，其中存储单元540可以作为存储串212垂直地堆叠。存储串212延伸穿过多个导体层574和电介质层576对。多个导体/电介质层对在本文中也称为“交替的导体/电介质堆叠层”578。交替的导体/电介质堆叠层578中的导体层574和电介质层576在垂直方向上交替。换句话说，除了在交替的导体/电介质堆叠层578的顶部或底部的那些之外，每个导体层574可以在两侧上被两个电介质层576夹在中间，并且每个电介质层576可以在两侧上被两个导体层574夹在中间。每个导体层574可以具有相同的厚度或具有不同的厚度。类似地，每个电介质层576可以具有相同的厚度或具有不同的厚度。在一些实施例中，交替的导体/电介质堆叠层578包括比导体/电介质层对具有不同材料和/或厚度的更多导体层或更多电介质层。导体层574可以包括导体材料，例如钨、钴、铜、铝、钛、钽、氮化钛、氮化钽、镍、掺杂硅、硅化物(例如，NiSix、WSix、CoSix、TiSix)或其任何组合。电介质层576可以包括电介质材料，诸如氧化硅、氮化硅、氧氮化硅或其任何组合。
如图5所示，每个存储串212可以包括沟道层338和存储膜337。在一些实施例中，沟道层338包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，存储膜337是包括隧穿层、存储层(也称为“电荷捕获/存储层”)和阻挡层的复合层。每个存储串212可以具有圆柱形状(例如，柱形)。根据一些实施例，沟道层338、隧穿层、存储层和阻挡层沿着从柱的中心朝向外表面的方向依次布置。隧穿层可以包括氧化硅、氮化硅或其任何组合。阻挡层可以包括氧化硅、氮化硅、高介电常数(高k)电介质或其任何组合。存储层可以包括氮化硅、氮氧化硅、硅或其任何组合。在一些实施例中，存储膜337包括ONO电介质(例如，包括氧化硅的隧穿层、包括氮化硅的存储层以及包括氧化硅的阻挡层)。
在一些实施例中，交替导体/电介质堆叠层578中的每个导体层574可以用作用于存储串212的每个存储单元的控制栅极(例如，图3中的控制栅极333)。如图5所示，存储串212可以包括在存储串212的下端的下部选择栅332(例如，源极选择栅)。存储串212还可以包括在存储串212的上端的顶部选择栅334(例如，漏极选择栅)。如本文所用，组件(例如，存储串212)的“上端”是在z方向上远离第二衬底530的端部，并且组件(例如，存储串212)的“下端”是在z方向上更靠近第二衬底530的端部。如图5所示，对于每个存储串212，漏极选择栅334可以位于源极选择栅332上方。在一些实施例中，选择栅332/334包括导体材料，例如钨、钴、铜、铝、掺杂硅、硅化物、或其任何组合。
在一些实施例中，3D存储阵列500包括在存储串212的沟道层338的下端上的外延层580。外延层580可以包括诸如硅的半导体材料。外延层580可以从第二衬底530上的半导体层582外延生长。半导体层582可以是未掺杂的、部分掺杂的(在厚度方向和/或宽度方向上)或被p型或n型掺杂剂完全掺杂的。对于每个存储串212，外延层580在本文中被称为“外延插塞”。在每个存储串212的下端的外延插塞580可以接触半导体层582的沟道层338和掺杂区域。外延插塞580可以用作在存储串212的下端的下选择栅332的沟道。
在一些实施例中，阵列器件还包括在阶梯区域210中的字线的多个接触结构214(也称为字线触点)。每个字线接触结构214可以与交替的导体/电介质推叠层578中的对应的导体层574形成电接触，以分别控制存储单元340。字线接触结构214可以通过干法/湿法蚀刻接触孔、然后填充导体(例如钨、钛、氮化钛、铜、氮化钽、铝、钴、镍或其任何组合)来形成。
如图5所示，3D存储阵列500还包括形成在存储串212顶部的位线触点584，以提供对存储串212的沟道层338的单独访问。与字线接触结构214和位线触点584相连的导线分别形成3D存储阵列500的字线和位线。通常，字线和位线彼此垂直放置(例如，分别在行和列中)，从而形成存储器的“阵列”。
在一些实施例中，3D存储阵列500还包括第二衬底530的衬底触点572。可以使用与第一衬底430的衬底触点472相似的材料和工艺来形成衬底触点572。衬底触点572可以提供至3D存储阵列500的第二衬底530的电连接。
在操作306，根据本公开的一些实施例，外围电路晶圆和3D存储阵列晶圆被连接。参照图6，通过晶圆键合在第一衬底430上制造的外围电路400和在第二衬底530上制造的3D存储阵列500来形成3D存储器件600。如图6所示，外围电路400上下翻转并通过合适的晶圆键合工艺(例如直接键合或混合键合)与3D存储阵列500接合。在一些实施例中，可以使用用于连接外围电路晶圆和3D存储阵列晶圆的其他方法。在键合接口688处，外围电路400和3D存储阵列500通过多个互连VIA 486/586电连接。
在一些实施例中，3D存储器件600的键合界面688位于外围互连层462的绝缘层468和阵列互连层562的绝缘层568之间。互连VIA 486和586可以在键合界面688处接合以电连接外围互连层462的任何导线466或接触结构464以及阵列互连层562的任何导线566或接触结构564。这样，外围电路400和3D存储阵列500可以电连接。
在一些实施例中，3D存储器件600的键合界面688位于键合层690内部。在该示例中，互连VIA 486和586延伸穿过键合层690，并且还在外围互连层462的任何导线466或接触结构464以及阵列互连层562的导线566或接触结构564之间形成电连接。这样，外围电路400和3D存储阵列500也可以被电连接。
在一些实施例中，可以在键合工艺之前将键合层690设置在外围电路400(在图4中)和/或3D存储阵列500(在图5中)的顶部。键合层690可以包括电介质材料，诸如氧化硅、氮化硅、氧氮化硅或其任何组合。键合层690还可包括粘结材料，例如环氧树脂、聚酰亚胺、干膜、光敏聚合物等。键合层690可通过一种或多种薄膜沉积工艺形成，例如CVD、PVD、PECVD、ALD、高-密度等离子体CVD(HDP-CVD)、溅射、旋涂或其任何组合。
在一些实施例中，在形成键合层690之后，可以分别为外围电路400和3D存储阵列500形成互连VIA 486和586。互连VIA486/586可以包括金属或金属合金，例如铜(Cu)、锡(Sn)、镍(Ni)、金(Au)、银(Ag)、钛(Ti)、铝(Al)、氮化钛(TiN)、氮化钽(TaN)等或其任意组合。互连VIA 486/586的金属或金属合金可以通过一种或多种薄膜沉积工艺来沉积，例如化学气相沉积(CVD)、等离子增强CVD(PECVD)、物理气相沉积(PVD)、原子层沉积(ALD)、电镀、化学镀、溅射、蒸发或其任何组合。互连VIA 486/586的制造工艺可以进一步包括但不限于光刻、湿法/干法蚀刻、平面化(例如CMP或RIE回蚀刻)等。
在一些实施例中，取决于产品设计和制造策略，外围电路400和3D存储阵列500可以在管芯级(例如，管芯对管芯、或芯片对芯片)或晶圆级(例如，晶圆对晶圆)连接在一起)。晶圆连接(例如晶圆级的键合)可以提供高吞吐量，其中具有外围电路400的第一衬底430上的所有管芯/芯片都可以与具有3D存储阵列500的第二衬底530同时接合。可以在晶圆键合后将各个3D存储器件600切成小块。另一方面，可以在切割和管芯测试之后执行管芯级的键合，其中外围电路400和3D存储阵列500的功能管芯首先可以被选择，然后被键合以形成3D存储器件600，从而实现3D存储器件600更高的产量。
在一些实施例中，在键合工艺期间，当外围电路400的互连VIA 486与3D存储阵列500的对应互连VIA 586对准时，外围互连层462可以与阵列互连层562对准。因此，对应的互连VIA 486/586可以连接在键合界面688上，并且3D存储阵列500可以与外围电路400电连接。
在一些实施例中，外围电路400和3D存储阵列500可以通过混合键合而接合。混合键合(特别是金属/电介质混合键合)可以是直接键合技术(例如，在表面之间形成键合，而不使用中间层，例如焊料或粘合剂)，其同时获得金属-金属键合和电介质-电介质键合。在键合工艺期间，可以在金属-金属键合表面和电介质-电介质表面形成化学键。
在一些实施例中，可以通过使用键合层690来键合外围电路400和3D存储阵列500。在键合界面688处，除了金属与金属的键合外，键合还可以发生在氮化硅与氮化硅、氧化硅与氧化硅、或氮化硅与氧化硅之间。在一些实施例中，键合层还可包括粘合材料以增强键合强度，例如环氧树脂、聚酰亚胺、干膜等。
在一些实施例中，可以使用处理工艺来增强键合界面688处的键合强度。该处理工艺可以制备阵列互连层562和外围互连层462的表面，使得绝缘层562/462的表面形成化学键。该处理工艺可以包括例如等离子体处理(例如，用含F、Cl或H的等离子体)或化学工艺(例如，甲酸)。在一些实施例中，处理工艺可包括可在真空或惰性环境(例如，用氮气或氩气)中在约250℃至约600℃的温度下进行的热处理。热处理可导致互连VIA 486和586之间的金属相互扩散。结果，互连VIA的对应对中的金属材料可以在键合工艺后相互混合或形成合金。
在将外围和阵列互连层键合在一起之后，可以将在第一衬底430上制造的外围电路400的至少一个外围器件与在第二衬底530上制造的3D存储阵列500的至少一个存储单元电连接。尽管图6示出了外围电路400被键合在3D存储阵列500的顶部，然而3D存储阵列500也可以被键合在外围电路400的顶部。
通过诸如键合的晶圆连接方法，3D存储器件600可以起到类似于外围电路和存储阵列被制造在同一衬底上(如图1所示)的3D存储器的作用。通过将3D存储阵列500和外围电路400在彼此的顶部堆叠，可以增加3D存储器件600的密度。同时，由于外围电路400和3D存储阵列500之间的互连距离可以通过使用堆叠设计而减小，因此可以增加3D存储器件600的带宽。在键合工艺之后，外围电路400具有暴露的背面430-2，并准备用于后续处理。
在操作308，根据本公开的一些实施例，将外围电路晶圆减薄并且设置电介质层。参照图7，示出的3D存储器件700类似于图6中的3D存储器件600，并且还包括外围电路400和3D存储阵列500。外围电路400在键合界面688处键合到3D存储阵列500。在通过键合形成3D存储器件600之后，可以通过减薄外围电路400的第一衬底430来形成3D存储器件700。
在一些实施例中，外围电路400的第一衬底430可以从背面430-2减薄。在一些实施例中，衬底减薄工艺可以包括研磨、干法蚀刻、湿法蚀刻和化学机械抛光(CMP)中的一种或多种。在减薄之后，第一衬底430的厚度T可以在大约1μm至大约5μm之间的范围内。例如，厚度T可以在大约2μm和大约4μm之间。在一些实施例中，减薄工艺可以继续直到暴露出深阱455为止。
在减薄第一衬底430之后，可以在第一衬底430的背面430-1(或第二侧)上设置电介质层792。电介质层792可以是任何合适的半导体材料，例如氧化硅、硅氮化物、氮氧化硅、掺杂的氧化硅(例如F-、C-、N-或H-掺杂的氧化物)、四乙氧基硅烷(TEOS)、聚酰亚胺、旋涂玻璃(SOG)、低k电介质材料(例如多孔SiCOH)、倍半硅氧烷(SSQ)或其任意组合。可以通过一种或多种薄膜沉积工艺(例如CVD、PVD、PECVD、ALD、高密度等离子体CVD(HDP-CVD)、溅射、旋涂或其任意组合)来沉积绝缘材料。在沉积之后，电介质层792覆盖第一衬底430的整个表面。在一些实施例中，电介质层792的厚度t可以在大约100nm与大约1μm之间。在一些实施例中，厚度t可以在约300nm与约600nm之间。例如，厚度t可以是大约500nm。
在操作310，在外围电路晶圆中以及相邻器件之间形成深隔离沟槽。参照图8，3D存储器件800包括形成在第一衬底430的背面430-2上的多个深隔离沟槽894。隔离沟槽穿透电介质层792和第一衬底430的部分，直到在隔离沟槽894的底部暴露出STI 452为止。在一些实施例中，深隔离沟槽894也暴露出阱的部分以及外围器件450A和450B的其他结构。
可以通过各种因素(例如，需要进行器件隔离的数量和器件的类型)来确定深隔离沟槽的横截面形状和数量。例如，可以在STI 452上形成单个深隔离结构。在一些实施例中，可以在STI 452上形成两个或更多个深隔离结构。在一些实施例中，可以使用任何合适数量的深隔离沟槽。深隔离沟槽也可以具有任何合适的截面形状。例如，图8所示的深隔离沟槽894的截面形状可以具有梯形形状，其具有在深隔离沟槽894的顶部测量的顶部宽度W1和在深隔离沟槽894的底部测量的底部宽度W2。如图8所示，深隔离沟槽894在顶部的宽度可以大于在结构的底部的宽度，并且这种构造可以防止随后设置的隔离材料中的空隙。在一些实施例中，宽度W1可以在约0.1μm和约5μm之间的范围内。在一些实施例中，宽度W2可以在约0.05μm和约0.25μm之间的范围内。在一些实施例中，宽度W1和W2可以基本相同。例如，宽度W1和W2可以约为0.2μm。在一些实施例中，W1与W2的顶部与底部比率R1可以在约1.5与约2.5之间。例如，R1可以为大约2。在一些实施例中，由于深隔离沟槽894可以穿透电介质层792和第一衬底430的部分，所以深隔离沟槽894的深度D可以在约1μm和约6μm之间的范围内。在一些实施例中，STI 452的深度可以在约300nm与约450nm之间。在一些实施例中，深度D与减薄的第一衬底430和电介质层792的组合厚度(厚度T和t)的比率可以在约60％与约95％之间的范围内。在一些实施例中，深隔离结构的高宽比可以在约10与约20之间。在一些实施例中，高宽比可以大于约20。在一些实施例中，深隔离沟槽894的底表面和侧壁表面之间的角度α可以在约90°与约45°之间的范围内。在一些实施例中，深隔离沟槽894可具有基本垂直于其底表面的侧壁。
在一些实施例中，可以与深隔离沟槽894同时形成沟槽896。可以穿过电介质层792和第一衬底430形成沟槽896。可以将沟槽896对准下面的触点471，并且用于形成沟槽896的蚀刻工艺可以继续直到暴露出下面的触点471的表面，如图8所示。在一些实施例中，可以使用用于形成深隔离沟槽894的不同工艺来形成沟槽896。
在操作312，根据本公开的一些实施例，将隔离材料设置在深隔离沟槽中，并且执行平坦化工艺。参照图9，通过沉积隔离材料并执行平坦化工艺，在3D存储器件900的深隔离沟槽894中形成深隔离结构994。深隔离结构994可以用于防止在诸如外围器件450A和450B之类的相邻器件之间通过第一衬底430发生的串扰。深隔离结构994还可以防止外围器件450A和450B影响任何其他周围的器件。例如，深隔离结构994可以防止不同类型的相邻阱之间的电短路，例如在n型阱与p型阱之间。在一些实施例中，深隔离结构可以防止耦合到不同偏置电压的阱之间的电短路。例如，可以防止耦合到高电压(例如，大约20V)的第一阱和耦合到地电压参考电平(例如，大约0V)的第二阱之间的短路。在一些实施例中，深隔离结构994可以防止嵌入同一阱中的不同器件的端子之间的电短路。例如，深隔离结构994可以防止第一器件的源极/漏极端子与第二器件的源极/漏极端子之间的电短路，其中两个器件都形成在同一阱中(例如，n型阱或p型阱)。深隔离结构994可以与STI结构452物理接触。隔离材料可以是防止相邻器件之间的串扰的任何合适的材料。例如，隔离材料可以是低k材料(例如，具有小于约3.9的介电常数)。在一些实施例中，隔离材料可以是氧化硅、氮化硅、氮氧化硅、碳化硅、氟化物掺杂的硅酸盐玻璃(FSG)、任何合适的电介质材料和/或其组合。在一些实施例中，可以在沉积隔离材料之前将衬层设置在深隔离沟槽894中。例如，衬层(图9中未示出)可以是促进随后设置的隔离材料的粘附的催化层或可以防止由于隔离材料的后续沉积而导致的第一衬底的可能污染的阻挡层。例如，衬层可以是氧化硅、氮化硅、氮氧化硅、碳化硅、碳化硅氮化物、氮化钛、氮化钽、任何合适的材料和/或其组合。在一些实施例中，衬层位于隔离材料和第一衬底430之间。
在一些实施例中，可以通过均厚沉积工艺直到深隔离沟槽894被隔离材料完全填充、然后是平坦化工艺来设置隔离材料，该平坦化工艺去除了设置在电介质层792的顶表面上的任何多余的隔离材料。平坦化工艺可以是化学机械抛光(CMP)、反应离子蚀刻(RIE)工艺、湿法蚀刻工艺、合适的工艺和/或其组合。可以执行平坦化工艺，直到深隔离结构994和电介质层792的顶表面基本上共面(例如，水平)。在一些实施例中，深隔离结构994可以形成在需要器件隔离的3D存储器件900的任何合适的位置中。
导电材料可以沉积到沟槽896中以形成穿硅触点(TSC)996。TSC 996可以电耦合(例如电连接)到触点471，以传导功率和/或电信号。在一些实施例中，沟槽896可以填充有钨、铜、银、铝、其他合适的导电材料和/或其组合。可以使用CVD、PVD、溅射、电镀、化学镀、任何合适的沉积方法和/或其组合来形成导电材料。可以在电介质层792和设置在沟槽896中的导电材料上执行CMP工艺，使得TSC 996、电介质层792和深隔离结构994的顶表面基本共面(例如，水平)。
电介质层997可以设置在TSC 996、电介质层792和深隔离结构994的顶表面上。在一些实施例中，电介质层997可以使用任何合适的电介质材料(例如低k电介质材料(例如介电常数低于约3.9的电介质材料))来形成。在一些实施例中，可以使用氧化硅、氮化硅、任何合适的电介质材料和/或它们的组合来形成电介质层997。
一个或多个接触焊盘998可以形成在电介质层997中并且电耦合到下面的TSC996。接触焊盘998可以使用钨、铝、铜、银、任何合适的导电材料和/或其组合来形成。一个或多个接触焊盘998可提供作为外部控制的接入点以电访问和控制3D存储器件900。在一些实施例中，接触焊盘998可通过图案化和蚀刻工艺(例如镶嵌(damascene)工艺)形成。
图10A至图10B示出根据本公开的一些实施例的示例性三维(3D)存储器件1000的部分的俯视图。3D存储器件1000包括电介质层1097以及形成在电介质层1097下方的外围器件1010A和1010B。外围器件1010A和1010B可以是诸如高电压p型器件和n型器件的高电压器件。电介质层1097、外围器件1010A和1010B可以分别类似于图9所示的电介质层997以及外围器件450A和450B，并且为了简单起见在此不进行详细描述。参照图9，外围器件450A和450B形成在电介质层997的下方，因此在直接自顶向下视图中不可见。为了说明的目的，外围器件1010A和1010B在图10A-10B中是可见的，并为了清楚起见用虚线勾勒出轮廓。
如图10A-10B所示，外围器件1010B可以被深隔离结构1094包围，该深隔离结构1094提供隔离并防止相邻器件之间的串扰，诸如外围器件1010B和1010A之间和/或相邻外围器件1010B之间的串扰。深隔离结构1094可以类似于图9所示的深隔离结构994。例如，深隔离结构1094可以防止不同类型的相邻阱之间(例如在n型阱和p型阱之间)的电短路。在一些实施例中，深隔离结构可以防止耦合到不同偏置电压的阱之间的电短路。例如，可以防止耦合到高电压(例如，大约20V)的第一阱和耦合到地电压参考电平(例如，大约0V)的第二阱之间的短路。在一些实施例中，深隔离结构1094可以防止嵌入同一阱中的不同器件的端子之间的电短路。例如，深隔离结构1094可以防止第一器件的源极/漏极端子与第二器件的源极/漏极端子之间的电短路，其中两个器件都形成在同一阱中(例如，n型阱或p型阱)。在一些实施例中，外围器件1010A和1010B两者都可以由深隔离结构1094包围。在一些实施例中，外围器件1010A可以由深隔离结构1094包围。外围器件1010A和1010B可以包括与以上在图4中描述的栅极推叠层456相似的栅极堆叠层1056。在一些实施例中，栅叠堆叠层456可以在x方向上延伸和/或在y方向上延伸。
根据本公开的各种实施例提供了用于隔离结构的结构和制造方法，其改善了3D存储结构的结构之间的隔离。可以将包含CMOS器件的外围器件晶圆键合到包含3D存储阵列的阵列晶圆上。可以在键合的外围/存储阵列晶圆中实现隔离结构，以防止相邻结构之间(例如不同掺杂类型的阱之间)的串扰。可以通过将外围晶圆的电介质层减薄并形成穿硅隔离(TSI)结构来形成隔离结构，以有效地分隔开不同的功能区域。
对特定实施例的上述说明因此将充分揭示本公开的一般性质，使得他人能够通过运用本领域技术范围内的知识容易地对这种特定实施例进行修改和/或调整以用于各种应用，而不需要过度实验，且不脱离本公开的一般概念。因此，基于本文呈现的公开和指导，这种调整和修改旨在处于所公开的实施例的等同物的含义和范围内。应当理解，本文中的措辞或术语是用于说明的目的，而不是为了进行限制，从而本说明书的术语或措辞将由技术人员按照所述公开和指导进行解释。
上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意地定义了这些功能构建块的边界。可以定义替代的边界，只要适当执行指定的功能及其关系即可。
发明内容和摘要部分可以阐述发明人所设想的本公开的一个或多个示例性实施例，但未必是所有示例性实施例，并且因此，并非旨在通过任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据所附权利要求书及其等同物来进行限定。

Claims (29)

1.一种用于形成三维存储器件的方法，包括：
在第一衬底的第一侧上形成至少包括第一半导体器件和第二半导体器件的多个半导体器件；
在所述第一半导体器件和所述第二半导体器件之间形成浅沟槽隔离(STI)结构；
在所述多个半导体器件上形成第一互连层；
在第二衬底上形成包括多个存储单元和第二互连层的存储阵列；
连接所述第一互连层和所述第二互连层；
形成穿过所述第一衬底的隔离沟槽以暴露出所述STI结构的一部分，其中，所述隔离沟槽穿过所述第一衬底的与所述第一侧相对的第二侧形成；以及
设置隔离材料以在所述隔离沟槽中形成隔离结构。
2.根据权利要求1所述的方法，其中，所述第一半导体器件和所述第二半导体器件分别包括高电压n型器件和高电压p型器件。
3.根据权利要求1所述的方法，还包括在连接所述第一互连层和所述第二互连层之后，通过所述第二侧将所述第一衬底减薄。
4.根据权利要求3所述的方法，其中，将所述第一衬底减薄包括在所述第一衬底的第二侧上暴露出深阱。
5.根据权利要求1所述的方法，还包括在设置所述隔离材料之前，在所述隔离沟槽中设置衬层。
6.根据权利要求1所述的方法，还包括：执行平坦化工艺以去除所述隔离材料的设置在所述第一衬底的所述第二侧上的部分；以及在所述第一衬底的所述第二侧上设置电介质层。
7.根据权利要求1所述的方法，其中，连接所述第一互连层和所述第二互连层包括通过直接键合来键合所述第一互连层和所述第二互连层。
8.根据权利要求1所述的方法，还包括：形成与所述第一半导体器件或第二半导体器件相邻的另一STI结构；以及形成穿过所述第一衬底并暴露出所述另一STI结构的另一深隔离沟槽。
9.根据权利要求8所述的方法，还包括将所述隔离材料设置在所述另一深隔离沟槽中。
10.根据权利要求1所述的方法，还包括：
在所述第一衬底中形成沟槽并暴露触点；以及
在所述沟槽中以及在所述触点上设置导电材料以形成穿硅触点(TSC)，其中所述TSC电耦合到所述触点。
11.根据权利要求10所述的方法，还包括在所述TSC上形成至少一个接触焊盘，其中所述至少一个接触焊盘电耦合到所述TSC。
12.根据权利要求1所述的方法，其中，设置所述隔离材料包括设置氧化硅材料。
13.根据权利要求7所述的方法，其中，键合所述第一互连层和所述第二互连层包括在键合界面处的电介质至电介质键合和金属至金属键合。
14.一种用于形成三维存储器件的方法，包括：
在第一衬底的第一侧上形成包括多个半导体器件的外围电路；
在所述外围电路上形成第一互连层；
在所述第一衬底中形成多个浅沟槽隔离(STI)结构，其中，所述多个STI结构中的每个STI结构形成在所述多个半导体器件中的相邻半导体器件之间；
在第二衬底上形成包括多个存储单元和第二互连层的存储阵列；
连接所述第一互连层和所述第二互连层，使得所述多个半导体器件中的至少一个半导体器件电耦合至所述多个存储单元中的至少一个存储单元；
通过所述第一衬底的第二侧将所述第一衬底减薄，其中所述第二侧与所述第一侧相对；
形成穿过所述第一衬底的多个隔离沟槽并暴露出所述多个STI结构中的STI结构的一部分，其中，所述多个隔离沟槽穿过所述第一衬底的所述第二侧形成；以及
在所述多个隔离沟槽中设置隔离材料。
15.根据权利要求14所述的方法，其中，所述连接所述第一互连层和所述第二互连层包括通过直接键合来键合所述第一互连层和所述第二互连层。
16.根据权利要求14所述的方法，还包括：执行平坦化工艺以去除所述隔离材料的设置在所述第一衬底的第二侧上的部分；以及在所述第一衬底的所述第二侧上设置电介质层，其中所述多个隔离沟槽延伸穿过所述电介质层。
17.根据权利要求14所述的方法，还包括在设置所述隔离材料之前，在所述隔离沟槽中设置衬层。
18.根据权利要求14所述的方法，其中设置所述隔离材料包括设置氧化硅材料。
19.根据权利要求14所述的方法，其中，所述多个半导体器件包括高电压n型器件和高电压p型器件。
20.根据权利要求14所述的方法，还包括：
在所述第一衬底中形成沟槽并暴露出触点；以及
在所述沟槽中以及在所述触点上设置导电材料以形成穿硅触点(TSC)，其中所述TSC电耦合到所述触点。
21.根据权利要求20所述的方法，还包括在所述TSC上形成至少一个接触焊盘，其中所述至少一个接触焊盘电耦合到所述TSC。
22.一种三维存储器件，包括：
外围电路晶圆，包括：
第一衬底；
形成在所述第一衬底的第一侧的多个半导体器件和第一互连层；
在所述第一衬底中的多个浅沟槽隔离(STI)结构，其中在所述多个半导体器件中的相邻半导体器件之间形成至少一个STI结构；以及
形成在所述第一衬底的与所述第一侧相对的第二侧上的多个深隔离结构，其中，所述多个深隔离结构中的至少一个深隔离结构与所述至少一个STI结构物理接触；以及
存储阵列晶圆，包括：
多个存储单元，其中，所述多个半导体器件中的至少一个外围器件电耦合至所述多个存储单元中的至少一个存储单元；以及
与所述第一互连层物理接触的第二互连层。
23.根据权利要求22所述的三维存储器件，其中，所述至少一个深隔离结构包括衬层和隔离材料，其中所述衬层在所述隔离材料和所述第一衬底之间。
24.根据权利要求22所述的三维存储器件，其中，所述物理接触包括在所述第一互连层和所述第二互连层之间形成的化学键。
25.根据权利要求22所述的三维存储器件，其中，所述至少一个深隔离结构包括氧化硅。
26.根据权利要求22所述的三维存储器件，其中，所述多个半导体器件包括高电压器件。
27.根据权利要求22所述的三维存储器件，其中，所述多个半导体器件包括高电压n型器件和高电压p型器件。
28.根据权利要求22所述的三维存储器件，其中，所述第一衬底包括电耦合至穿硅触点(TSC)的触点。
29.根据权利要求28所述的三维存储器件，还包括与所述TSC接触并电耦合的接触焊盘。
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