CN111816657A - 一种半导体器件及其制作方法 - Google Patents

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Abstract

本申请公开了一种半导体器件及其制作方法，所述半导体器件包括第一衬底、形成于所述第一衬底的第一区域的至少一个晶体管、形成于所述第一衬底的第二区域的至少一个贯穿硅触点、以及形成于所述第一衬底的第一区域和第二区域之间的隔离结构；其中，所述隔离结构包括在垂直于所述第一衬底的方向上贯穿所述第一衬底的至少一个贯穿隔离结构。本申请可以有效的减小贯穿硅触点与第一衬底之间的横向耦合作用，从而避免该耦合作用产生的瞬时噪音或大电压冲击响应对邻近的晶体管产生不利影响，有效的提高了半导体器件的性能和使用寿命。

Description

一种半导体器件及其制作方法
技术领域
本申请涉及半导体器件及其制造技术领域，尤其涉及一种半导体器件及其制作方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储单元按比例缩小至较小尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高昂。这样，平面存储单元的存储密度接近上限。三维(3D)存储器架构可以解决平面存储单元中的密度限制。
发明内容
本申请提供一种半导体器件及其制作方法，通过在贯穿硅触点外围设置隔离结构，可以有效的减小贯穿硅触点与衬底之间的横向耦合作用，避免对邻近的晶体管产生不利影响。
本申请提供一种半导体器件，包括：
第一衬底，包括间隔设置的第一区域和第二区域；
形成于所述第一区域的至少一个晶体管；
形成于所述第二区域的至少一个贯穿硅触点；
形成于所述第一区域和所述第二区域之间的隔离结构；其中，所述隔离结构包括在垂直于所述第一衬底的方向上贯穿所述第一衬底的至少一个贯穿隔离结构。
可选的，所述隔离结构围绕所述第二区域设置。
可选的，所述第一衬底具有相对设置的第一侧和第二侧；
每个所述贯穿隔离结构包括在垂直于所述第一衬底的方向上贯穿所述第一衬底的所述第一侧且向所述第二侧部分延伸的第一浅沟槽隔离体，以及与所述第一浅沟槽隔离体对应连接且在垂直于所述第一衬底的方向上贯穿所述第一衬底的所述第二侧的深沟槽隔离体。
可选的，所述至少一个晶体管设置在所述第一衬底的第一侧；
所述隔离结构还包括形成在所述第一衬底的第一侧的至少一个P型掺杂有源层；所述至少一个P型掺杂有源层接入预设屏蔽电位；
所述至少一个P型掺杂有源层围绕所述至少一个贯穿隔离结构设置。
可选的，所述至少一个晶体管设置在所述第一衬底的第一侧；
所述隔离结构还包括形成在所述第一衬底的第一侧的至少一个P型掺杂有源层；所述至少一个P型掺杂有源层接入预设屏蔽电位；
所述至少一个P型掺杂有源层围绕所述第二区域设置，且所述至少一个贯穿隔离结构围绕所述至少一个P型掺杂有源层设置。
可选的，所述P型掺杂有源层靠近所述第一区域的一侧和靠近所述第二区域的一侧均设有所述第一浅沟槽隔离体；
所述至少一个P型掺杂有源层和相邻设置的所述深沟槽隔离体与同一个所述第一浅沟槽隔离体连接。
可选的，所述贯穿隔离结构的材料为电介质材料。
可选的，所述第一衬底具有相对设置的第一侧和第二侧；所述至少一个晶体管设置在所述第一侧；
所述半导体器件还包括形成于所述第一衬底的第二侧的电介质层；所述至少一个贯穿硅触点和所述至少一个贯穿隔离结构均在垂直于所述第一衬底的方向上贯穿所述第一衬底和所述电介质层。
可选的，所述半导体器件还包括形成在所述第一区域且设置在所述晶体管的至少一侧用以隔离所述晶体管的第二浅沟槽隔离体。
可选的，所述半导体器件还包括：
形成在所述至少一个晶体管远离所述第一衬底一侧的第一互连层；
与所述第一互连层电连接的第二互连层；
形成于所述第二互连层远离所述第一互连层一侧的功能器件层和第二衬底。
本申请还提供了一种半导体器件的制作方法，包括以下步骤：
提供包括间隔设置的第一区域和第二区域的第一衬底；
在所述第一衬底的所述第一区域形成至少一个晶体管；
在所述第一衬底的所述第二区域形成至少一个贯穿硅触点；
在所述第一区域和所述第二区域之间形成隔离结构；其中，所述隔离结构包括在垂直于所述第一衬底的方向上贯穿所述第一衬底的至少一个贯穿隔离结构。
可选的，所述第一衬底具有相对设置的第一侧和第二侧；每个所述贯穿隔离结构包括第一浅沟槽隔离体和深沟槽隔离体；
所述在所述第一区域和所述第二区域之间形成隔离结构，包括以下步骤：
在所述第一衬底的所述第一侧形成在垂直于所述第一衬底的方向上贯穿所述第一侧且向所述第二侧部分延伸的至少一个第一浅沟槽隔离体；
在所述第二衬底的所述第二侧对应每个所述第一浅沟槽隔离体形成在垂直于所述第一衬底的方向上贯穿所述第二侧且向所述第一侧延伸至与对应的所述第一浅沟槽隔离体连接的深沟槽隔离体。
可选的，所述隔离结构还包括至少一个P型掺杂有源层；
所述在所述第一区域和所述第二区域之间形成隔离结构，还包括以下步骤：
在所述第一衬底的第一侧形成围绕所述至少一个贯穿隔离结构设置的至少一个P型掺杂有源层；
将所述至少一个P型掺杂有源层接入预设屏蔽电位。
可选的，所述隔离结构还包括至少一个P型掺杂有源层；
所述在所述第一区域和所述第二区域之间形成隔离结构，还包括以下步骤：
在所述第一衬底的第一侧形成围绕所述第二区域设置的至少一个P型掺杂有源层；其中，所述至少一个贯穿隔离结构围绕所述至少一个P型掺杂有源层设置；
将所述至少一个P型掺杂有源层接入预设屏蔽电位。
可选的，所述制作方法还包括以下步骤：
在所述P型掺杂有源层靠近所述第一区域的一侧和靠近所述第二区域的一侧分别形成所述第一浅沟槽隔离体；其中，所述至少一个P型掺杂有源层和相邻设置的所述深沟槽隔离体与同一个所述第一浅沟槽隔离体连接。
可选的，所述贯穿隔离结构的材料为电介质材料。
可选的，所述制作方法还包括以下步骤：
在所述第一衬底的所述第一区域形成位于所述晶体管至少一侧的第二浅沟槽隔离体，用以隔离所述晶体管。
可选的，形成所述贯穿硅触点之前，所述制作方法还包括以下步骤：
在所述至少一个晶体管远离所述第一衬底一侧形成第一互连层；
在第二衬底上依次形成功能器件层和第二互连层；
将所述第二互连层与所述第一互连层接合；
对所述第一衬底进行减薄处理。
本申请提供的半导体器件及其制作方法，通过在贯穿硅触点外围设置贯穿硅第一衬底且围绕第二区域设置的至少一个贯穿隔离结构，使得贯穿隔离结构位于设有晶体管的第一区域和设有贯穿硅触点的第二区域之间作为隔离结构，通过贯穿隔离结构的联级电容效应可以有效的减小贯穿硅触点与第一衬底(特别是P型硅衬底)之间的横向耦合作用，从而避免该耦合作用产生的瞬时噪音或大电压冲击响应对邻近的晶体管产生不利影响，有效的提高了半导体器件的性能和使用寿命。
附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
图1为本申请实施例1提供的半导体器件中CMOS芯片的部分俯视结构示意图。
图2为图1中A-A处对应的半导体器件的截面结构示意图。
图3为本申请实施例2提供的半导体器件中CMOS芯片的部分俯视结构示意图。
图4为图3中A’-A’处对应的半导体器件的截面结构示意图。
图5为本申请实施例3提供的半导体器件的制作方法的流程示意框图。
图6为本申请实施例3提供的半导体器件的制作方法中形成的CMOS晶圆的截面结构示意图。
图7为本申请实施例3提供的半导体器件的制作方法中形成的阵列晶圆的截面结构示意图。
图8为本申请实施例3提供的半导体器件的制作方法中CMOS晶圆与阵列晶圆键合的结构示意图。
图9为本申请实施例3提供的半导体器件的制作方法中形成第一贯穿硅通孔和深沟槽的结构示意图。
图10为本申请实施例3提供的半导体器件的制作方法中形成深沟槽隔离体的结构示意图。
图11为本申请实施例3提供的半导体器件的制作方法中形成第二贯穿硅通孔的结构示意图。
图12为本申请实施例3提供的半导体器件的制作方法中形成贯穿硅触点的结构示意图。
图13为本申请实施例3提供的半导体器件的制作方法中形成焊盘连接层的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在本申请的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
在本申请中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
下文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本申请提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
在3D-NAND技术中，X-tacking架构的器件(例如3D存储器件)通常由存储单元阵列晶圆(简称阵列晶圆)和互补金属氧化物半导体晶圆(简称CMOS晶圆，也称外围电路晶圆)以面对面的形式堆叠键合而成；为了制作焊盘，通常需要将阵列晶圆和CMOS晶圆中的其中一个衬底进行减薄，并在薄化的衬底上形成贯穿硅接触(Through silicon contact，TSC)以实现位于薄化的衬底的正面和背面的金属层之间的电连接。可以通过对薄化的衬底进行刻蚀后填充导电材料(例如金属钨)以形成贯穿硅接触。由于贯穿硅接触用于信号和电源的连接(包括高压HV和低压LV部分)，贯穿硅接触与衬底(例如P型硅衬底)之间的耦合效应会引起瞬态噪声，在高压情况下甚至产生大电压冲击响应；而这种瞬态噪声会对邻近的晶体管器件的电路工作产生干扰，大电压冲击响应甚至会对邻近的晶体管器件造成永久击穿等损伤。因此，如何隔离贯穿硅接触以防止耦合效应对相邻器件的影响是一个重要挑战。
为了解决上述问题，本申请实施例提供了一种半导体器件及其制作方法。本申请实施例中的半导体器件包括3D存储器件，例如3D-NAND存储器件。注意，3D存储器件可以是非单片3D存储器件的一部分，其中包括CMOS晶圆和阵列晶圆，二者以面对面的方式相键合。在一些实施例中，阵列晶圆被翻转并且面朝下朝向CMOS晶圆，通过混合键合使得阵列晶圆位于CMOS晶圆上；在另一实施例中，CMOS晶圆被翻转并且面朝下朝向阵列晶圆，通过混合键合使得CMOS晶圆位于阵列晶圆上。
实施例1
参考图1和图2所示，本申请实施例提供了一种半导体器件100，半导体器件100包括CMOS芯片200；具体的，CMOS芯片200包括第一衬底201、形成于第一衬底201的第一区域202的至少一个晶体管203(附图中仅示出两个晶体管)、形成于第一衬底201的第二区域204的至少一个贯穿硅触点205(附图中仅示出两个贯穿硅触点)、以及形成于第一区域202和第二区域204之间作为隔离结构的至少一个贯穿隔离结构207(附图中仅示出1个贯穿隔离结构)；其中，第一区域202和第二区域204间隔设置，每个贯穿隔离结构207在垂直于第一衬底201的方向上贯穿第一衬底201，且每个贯穿隔离结构207围绕第二区域204设置，用以隔离位于第二区域204中的贯穿硅触点205，以减小第二区域204中的贯穿硅触点205与第一衬底201之间的横向耦合作用，避免该耦合效应引起的瞬态噪声和大电压冲击响应对邻近的第一区域202中的晶体管203产生损伤效应。
需要说明的是，本申请实施例中所述的芯片即切割之后的晶圆结构。
可以理解的是，虽然本申请实施例中仅以一个贯穿隔离结构207做具体说明，但是多个贯穿隔离结构207围绕第二区域设置以隔离贯穿硅触点205的方案也在本申请的保护范围内。
第一衬底201包括硅衬底，具体可以为P型硅衬底，当然，在一些其他实施例中，第一衬底201的材料包括半导体材料，该半导体材料可以包括硅(例如单晶硅、多晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或其任何合适的组合。具体的，如图1所示，第一衬底201包括用于形成晶体管203的第一区域202以及用于形成贯穿硅触点205的第二区域204，且第一区域202与第二区域204间隔设置。如图2所示，第一衬底201具有相对设置的第一侧208和第二侧209，第一侧208和第二侧209相当于第一衬底201的正面和背面，第一衬底201的正面用于形成晶体管203等外围电路。
每个晶体管203设置在第一衬底201的第一侧208，且每个晶体管203包括P型晶体管(例如PMOS管)或N型晶体管(例如NMOS管)。具体的，每个晶体管203包括栅极210、源极211和漏极212。在一些实施例中，CMOS芯片200还包括对应每个晶体管203设置且位于第一衬底201上的阱区213，源极211和漏极212位于阱区213中；其中，与P型晶体管对应的阱区213为N型掺杂阱区，与N型晶体管对应的阱区213为P型掺杂阱区。
半导体器件100还包括形成在至少一个晶体管203远离第一衬底201一侧的第一互连层214，以提供晶体管203与晶体管203之间或与外部器件(例如电源、另一个芯片、I/O设备等)之间的电连接。第一互连层214可以包括第一绝缘层215和位于第一绝缘层215中的一个或多个第一互连结构216，每个第一互连结构216包括垂直于第一衬底201设置的第一互连接触217和平行于第一衬底201设置的第一导线218。第一互连接触217和第一导线218的材料包括导电材料，包括但不限于钨、钴、铜、铝、多晶硅、硅化物或其任意组合。第一绝缘层215的材料可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任意组合。在一实施例中，第一互连层214可以由多个堆叠设置的第一导电层级构成，每个第一导电层级包括第一互连接触217和第一导线218中的至少一个。
半导体器件100还包括形成在第一互连层214远离第一衬底201的一侧的第一接合层220，第一接合层220包括第二绝缘层221和位于第二绝缘层221中的第一接合结构222；第一接合结构222的材料为导电材料，导电材料包括但不限于钨、钴、铜、铝或其任意组合。第二绝缘层221的材料可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任意组合。第一接合结构222的一个或多个部分可以暴露在第一接合层220的顶部表面上。
如图2所示，半导体器件100还包括形成有存储单元阵列的阵列芯片300，阵列芯片300与CMOS芯片200堆叠键合设置。具体的，CMOS芯片200与阵列芯片300面对面混合键合。阵列芯片300和CMOS芯片200之间的混合键合可以包括任何合适的键合过程或其组合。
阵列芯片300包括第二衬底301以及依次设置在第二衬底301上的功能器件层302、第二互连层303和第二接合层304。阵列芯片300与CMOS芯片200键合后，第二接合层304、第二互连层303、功能器件层302和第二衬底301依次位于在第一接合层220远离第一互连层214的一侧。
第二衬底301的材料包括半导体材料，该半导体材料可以包括硅(例如单晶硅、多晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或其任何合适的组合。
功能器件层302包括阶梯状的存储器件305以及覆盖在阶梯状的存储器件305上的绝缘平坦层306；具体的，存储器件305包括阶梯状的堆叠层307、在垂直于第二衬底301的方向上贯穿堆叠层307的多个沟道孔308、以及填充在每个沟道孔308中的存储单元串309；绝缘平坦层306的材料为电介质材料。堆叠层307可以由单个堆叠(Single deck)来形成，也可以由多个子堆叠(Multiple deck)依次层叠形成；堆叠层307具体包括多个交替堆叠的栅极导体层310与层间绝缘层311，栅极导体层310的材料包括但不限于钨、钴、铜、铝、掺杂硅或掺杂硅化物，层间绝缘层311的材料包括但不限于氧化硅、氮化硅和氮氧化硅中的任意一种或多种组合。每一层栅极导体层310与存储单元串309中相对应的存储区构成一个存储单元，堆叠层307中的栅极导体层310与层间绝缘层311的层数越多，形成的存储单元越多，器件的集成度越高。绝缘平坦层306中还设有垂直于第二衬底301且与每个栅极导体层310的阶梯部分对应连接的贯穿触点312(图中仅示出其中一个贯穿触点)，每个贯穿触点312的材料为导体材料，具体包括但不限于钨、钴、铜、铝、硅化物或其任意组合。
存储单元串309包括依次形成于沟道孔308中的存储功能层313和沟道层314；其中，沟道层314形成于存储功能层313的侧壁以及沟道孔308的底部上，且与外延结构接触，沟道层314之间还可以形成有绝缘材料的填充物；存储功能层313包括依次形成于沟道孔308中的阻挡层、电荷存储层和隧穿(Tunneling)层；其中，阻挡层的材料包括氧化物，例如氧化硅；电荷存储层的材料包括含量子点或纳米晶体的绝缘层，例如含金属或半导体的微粒的氮化硅；遂穿层的材料包括氧化物，例如氧化硅。
第二互连层303包括第三绝缘层315和位于第三绝缘层315中的一个或多个第二互连结构316，每个第二互连结构316靠近第二衬底301的一端与对应的贯穿触点312连接。具体的，每个第二互连结构316包括垂直于第二衬底301设置的第二互连接触317和平行于第二衬底301设置的第二导线318。第二互连接触317和第二导线318的材料包括导电材料，包括但不限于钨、钴、铜、铝、多晶硅、硅化物或其任意组合。第三绝缘层315的材料可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任意组合。在一实施例中，第二互连层303可以由多个堆叠设置的第二导电层级构成，每个第二导电层级包括第二互连接触317和第二导线318中的至少一个。
第二接合层304包括第四绝缘层319和位于第四绝缘层319中的第二接合结构320；第二接合结构320的材料为导电材料，导电材料包括但不限于钨、钴、铜、铝或其任意组合。第四绝缘层319的材料可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任意组合。第二接合结构320的一个或多个部分可以暴露在第二接合层304的顶部表面上。具体的，CMOS芯片200与阵列芯片300面对面进行混合键合时，第一接合结构222与第二接合结构320对应接合，以实现电连接。
CMOS芯片200与阵列芯片300键合之后，需要对第一衬底201的第二侧209进行减薄处理，然后形成至少一个贯穿硅触点205(TSC)和围绕贯穿硅触点205设置的至少一个贯穿隔离结构207。
在一实施例中，半导体器件100还包括形成于第一衬底201的第二侧209的电介质层223；至少一个贯穿硅触点205和至少一个贯穿隔离结构207均在垂直于第一衬底201的方向上贯穿第一衬底201和电介质层223。具体的，电介质层223还可以延伸至每个贯穿硅触点205的侧壁上，也就是说部分电介质层223围绕贯穿硅触点205设置；电介质层223的材料与贯穿隔离结构207的材料可以为同一种材料。围绕贯穿硅触点205设置的这部分电介质层223也可以作为贯穿硅触点205的隔离结构，对单个贯穿硅触点205形成物理隔离。
每个贯穿硅触点205在垂直于第一衬底201的方向上贯穿第一衬底201，用以连接位于第一衬底201的第一侧208和第二侧209的金属层，以实现信号和电源连接；贯穿硅触点205的材料为导电材料，例如金属钨，当然不限于此。第一互连层214包括对应每个贯穿硅触点205设置的第一互连接触217和第一导线218；需要说明的是，第一导线218也就是位于第一衬底201的第一侧208的金属层；可以理解的是，贯穿硅触点205通过第一互连接触217与第一导线218连接。半导体器件100还包括位于电介质层223远离第一衬底201一侧的焊盘连接层224，焊盘连接层224包括第五绝缘层225和设置在第五绝缘层225中的至少一个焊盘226；焊盘226的材料为导电材料，至少一个焊盘226与至少一个贯穿硅触点205一一对应连接；需要说明的是，焊盘226相当于位于第一衬底201的第二侧209的金属层，可以理解的是，焊盘226与第一导线218通过贯穿硅触点205电连接，以实现信号和电源的传输。
每个贯穿隔离结构207为环状结构且贯穿隔离结构207的材料为电介质材料；贯穿隔离结构207围绕第二区域204设置，也就是围绕上述至少一个贯穿硅触点205设置，以实现对贯穿硅触点205的隔离。并且，每个贯穿隔离结构207和围绕贯穿硅触点205设置的这部分电介质层223完全贯穿第一衬底201，可以在第一衬底201中可以形成联级电容，可以有效的减小贯穿硅触点205与第一衬底201之间的横向耦合作用，避免该耦合效应引起的瞬态噪声和大电压冲击响应对邻近的第一区域202中的晶体管203产生损伤效应。
每个贯穿隔离结构207包括在垂直于第一衬底201的方向上贯穿第一衬底201的第一侧208且向第二侧209部分延伸的第一浅沟槽隔离体227(STI)，以及与第一浅沟槽隔离体227对应连接且在垂直于第一衬底201的方向上贯穿第一衬底201的第二侧209的深沟槽隔离体228(DTI)。由于深沟槽隔离体228从第一衬底201的第二侧209(背面)形成，故也可以称深沟槽隔离体228为背面深沟槽隔离体(BDTI)。
具体的，深沟槽隔离体228在第一衬底201上的正投影面积小于第一浅沟槽隔离体227在第一衬底201上的正投影面积。深沟槽隔离体228的材料具体包括氧化硅、氮化硅、氮氧化硅、碳化硅、氟化物掺杂的硅酸盐玻璃(FSG)、任何合适的电介质材料和/或其组合；第一浅沟槽隔离体227的材料包括氧化硅、氮氧化硅、TEOS、低温氧化物(LTO)、高温氧化物(HTO)、氮化硅等；当然，深沟槽隔离体228的材料和第一浅沟槽隔离体227的材料可以相同。
半导体器件100还包括形成在第一区域202且设置在每个晶体管203的两侧用以隔离晶体管203的第二浅沟槽隔离体229。具体的，第二浅沟槽隔离体229与第一浅沟槽隔离体227的材料可以相同，且可以在同一工艺制程中形成。
在一实施例中，半导体器件100还可以包括对应第二浅沟槽隔离体229设置的深沟槽隔离结构(图中未示出)，深沟槽隔离结构在垂直于第一衬底201的方向上贯穿第一衬底201的第二侧209且向第一侧208延伸至与对应的第二浅沟槽隔离体229连接，用以进一步隔离晶体管203，避免晶体管203之间的横向串扰。
在一实施例中，第一互连层214与至少一个贯穿硅触点205之间还可以设置硅化金属阻止层(Salicide Block，SAB)219；与贯穿硅触点205对应设置的第一互连接触217贯穿硅化金属阻止层219，以实现与贯穿硅触点205连接。
本实施例提供的半导体器件100(3D存储器件)中，通过在贯穿硅触点205的外围设置贯穿第一衬底201且围绕第二区域204设置的至少一个贯穿隔离结构207，并且，贯穿隔离结构207的材料为电介质材料，使得贯穿隔离结构207位于设有晶体管203的第一区域202和设有贯穿硅触点205的第二区域204之间，对贯穿硅触点205进行物理隔离；至少一个贯穿隔离结构207贯穿第一衬底201，可以在第一衬底201中形成至少一个电容，通过贯穿隔离结构207的联级电容效应可以有效的减小贯穿硅触点205与第一衬底201(特别是P型硅衬底)之间的横向耦合作用，从而避免该耦合作用产生的瞬时噪音或大电压冲击响应对邻近的晶体管203产生不利影响，有效的提高了半导体器件100(3D存储器件)的性能和使用寿命。
实施例2
如图3和图4所示，本申请实施例还提供了一种半导体器件100’，与上述实施例不同的在于，位于第一衬底201的第一区域202和第二区域204之间用于隔离贯穿硅触点205的隔离结构还包括形成在第一衬底201的第一侧208的至少一个P型掺杂有源层230；至少一个P型掺杂有源层230接入预设屏蔽电位(Vss)，预设屏蔽电位可以为0V，具体实施方式可以为将至少一个P型掺杂有源层230接地处理，当然具体接入预设屏蔽电位的实施方式不限于此；至少一个P型掺杂有源层230围绕至少一个贯穿隔离结构207设置。在另一实施例中，至少一个P型掺杂有源层230围绕第二区域204设置，且至少一个贯穿隔离结构207围绕至少一个P型掺杂有源层230设置(图中未示出)。
每个P型掺杂有源层230靠近第一区域202的一侧和靠近第二区域204的一侧均设有第一浅沟槽隔离体227；至少有一个P型掺杂有源层230和与其相邻设置的深沟槽隔离体228与同一个第一浅沟槽隔离体227连接，也就是说至少有一个第一浅沟槽隔离体227同时与一个P型掺杂有源层230和一个深沟槽隔离体228连接。
本实施例提供的半导体器件100’(3D存储器件)中，通过在贯穿硅触点205的外围设置围绕第二区域204设置的至少一个贯穿隔离结构207和至少一个P型掺杂有源层230作为隔离结构，使得贯穿隔离结构207和P型掺杂有源层230位于设有晶体管203的第一区域202和设有贯穿硅触点205的第二区域204之间，一方面，通过贯穿隔离结构207的联级电容效应可以有效的减小贯穿硅触点205与第一衬底201(特别是P型硅衬底)之间的横向耦合作用，另一方面，P型掺杂有源层230接入预设屏蔽电位(Vss)，可以对贯穿硅触点205与第一衬底201之间的横向耦合起到电性屏蔽作用，进一步有效的减小贯穿硅触点205与第一衬底201(特别是P型硅衬底)之间的横向耦合作用；因此，本申请实施例即可以对贯穿硅触点205起到物理隔离，也可以对贯穿硅触点205起到电性屏蔽作用，从而更有效的减小贯穿硅触点205与第一衬底201之间的横向耦合作用，避免该耦合作用产生的瞬时噪音或大电压冲击响应对邻近的晶体管203产生不利影响，有效的提高了半导体器件100’(3D存储器件)的性能和使用寿命。
实施例3
如图5所示，本申请实施例还提供了一种半导体器件的制作方法，制作方法包括步骤S501至步骤S504。
步骤S501：提供包括间隔设置的第一区域和第二区域的第一衬底。
第一衬底包括硅衬底，具体可以为P型硅衬底，当然，在一些其他实施例中，第一衬底的材料包括半导体材料，该半导体材料可以包括硅(例如单晶硅、多晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或其任何合适的组合。具体的，如图6所示，第一衬底201包括用于形成晶体管203的第一区域202以及用于形成贯穿硅触点205的第二区域204，且第一区域202与第二区域204间隔设置。并且，第一衬底201具有相对设置的第一侧208和第二侧209，第一侧208和第二侧209相当于第一衬底201的正面和背面，第一衬底201的正面用于形成晶体管203等外围电路。
步骤S502：在第一衬底的第一区域形成至少一个晶体管。
如图6所示，每个晶体管203设置在第一衬底201的第一侧208，且每个晶体管203包括P型晶体管(例如PMOS管)或N型晶体管(例如NMOS管)。具体的，每个晶体管203包括栅极210、源极211和漏极212。在一些实施例中，第一衬底201上还形成有对应每个晶体管203设置的阱区213，源极211和漏极212位于阱区213中；其中，与P型晶体管对应的阱区213为N型掺杂阱区，与N型晶体管对应的阱区213为P型掺杂阱区。
如图6所示，制作方法还包括：
在第一衬底201的第一区域202形成位于每个晶体管203至少一侧的第二浅沟槽隔离体229，用以隔离晶体管203；其中，第二浅沟槽隔离体229的材料为电介质材料。
如图6所示，制作方法还包括：
在晶体管203远离第一衬底201的一侧依次形成第一互连层214和第一接合层220；其中，第一衬底201以及依次设置在第一衬底201上的晶体管203、第一互连层214和第一接合层220构成CMOS晶圆200’。
具体的，第一互连层214用以提供晶体管203与晶体管203之间或与外部器件(例如电源、另一个芯片、I/O设备等)之间的电连接。第一互连层214可以包括第一绝缘层215和位于第一绝缘层215中的一个或多个第一互连结构216，每个第一互连结构216包括垂直于第一衬底201设置的第一互连接触217和平行于第一衬底201设置的第一导线218。第一互连接触217和第一导线218的材料包括导电材料，包括但不限于钨、钴、铜、铝、多晶硅、硅化物或其任意组合。第一绝缘层215的材料可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任意组合。在一实施例中，第一互连层214可以由多个堆叠设置的第一导电层级构成，每个第一导电层级包括第一互连接触217和第一导线218中的至少一个。
第一接合层220包括第二绝缘层221和位于第二绝缘层221中的第一接合结构222；第一接合结构222的材料为导电材料，导电材料包括但不限于钨、钴、铜、铝或其任意组合。第二绝缘层221的材料可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任意组合。第一接合结构222的一个或多个部分可以暴露在第一接合层220的顶部表面上。
如图7所示，制作方法还包括形成阵列晶圆300’；具体的，形成阵列晶圆300’包括以下步骤：
在第二衬底301上依次形成功能器件层302、第二互连层303和第二接合层304。
具体的，第二衬底301的材料包括半导体材料，该半导体材料可以包括硅(例如单晶硅、多晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或其任何合适的组合。
功能器件层302包括阶梯状的存储器件305以及覆盖在阶梯状的存储器件305上的绝缘平坦层306；具体的，存储器件305包括阶梯状的堆叠层307、在垂直于第二衬底301的方向上贯穿堆叠层307的多个沟道孔308、以及填充在每个沟道孔308中的存储单元串309；绝缘平坦层306的材料为电介质材料。堆叠层307可以由单个堆叠(Single deck)来形成，也可以由多个子堆叠(Multiple deck)依次层叠形成；堆叠层307具体包括多个交替堆叠的栅极导体层310与层间绝缘层311，栅极导体层310的材料包括但不限于钨、钴、铜、铝、掺杂硅或掺杂硅化物，层间绝缘层311的材料包括但不限于氧化硅、氮化硅和氮氧化硅中的任意一种或多种组合。每一层栅极导体层310与存储单元串309中相对应的存储区构成一个存储单元，堆叠层307中的栅极导体层310与层间绝缘层311的层数越多，形成的存储单元越多，器件的集成度越高。绝缘平坦层306中还设有垂直于第二衬底301且与每个栅极导体层310的阶梯部分对应连接的贯穿触点312(图中仅示出其中一个贯穿触点)，每个贯穿触点312的材料为导体材料，具体包括但不限于钨、钴、铜、铝、硅化物或其任意组合。
存储单元串309包括依次形成于沟道孔308中的存储功能层313和沟道层314；其中，沟道层314形成于存储功能层313的侧壁以及沟道孔308的底部上，且与外延结构接触，沟道层314之间还可以形成有绝缘材料的填充物；存储功能层313包括依次形成于沟道孔308中的阻挡层、电荷存储层和隧穿(Tunneling)层；其中，阻挡层的材料包括氧化物，例如氧化硅；电荷存储层的材料包括含量子点或纳米晶体的绝缘层，例如含金属或半导体的微粒的氮化硅；遂穿层的材料包括氧化物，例如氧化硅。
第二互连层303包括第三绝缘层315和位于第三绝缘层315中的一个或多个第二互连结构316，每个第二互连结构316靠近第二衬底301的一端与对应的贯穿触点312连接。具体的，每个第二互连结构316包括垂直于第二衬底301设置的第二互连接触317和平行于第二衬底301设置的第二导线318。第二互连接触317和第二导线318的材料包括导电材料，包括但不限于钨、钴、铜、铝、多晶硅、硅化物或其任意组合。第三绝缘层315的材料可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任意组合。在一实施例中，第二互连层303可以由多个堆叠设置的第二导电层级构成，每个第二导电层级包括第二互连接触317和第二导线318中的至少一个。
第二接合层304包括第四绝缘层319和位于第四绝缘层319中的第二接合结构320；第二接合结构320的材料为导电材料，导电材料包括但不限于钨、钴、铜、铝或其任意组合。第四绝缘层319的材料可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任意组合。第二接合结构320的一个或多个部分可以暴露在第二接合层304的顶部表面上。具体的，CMOS晶圆200’与阵列晶圆300’面对面进行混合键合时，第一接合结构222与第二接合结构320对应接合，以实现电连接。
如图8所示，制作方法还包括：
将CMOS晶圆200’翻转，使CMOS晶圆200’与阵列晶圆300’面对面设置；
将CMOS晶圆200’的第一接合层220和阵列晶圆300’的第二接合层304通过混合键合进行接合。
具体的，阵列晶圆300’和CMOS晶圆200’之间的混合键合可以包括任何合适的键合过程或其组合。
步骤S503：在第一衬底的第二区域形成至少一个贯穿硅触点。
具体的，在形成贯穿硅触点之前，还需要对第一衬底201的第二侧209进行减薄处理。减薄工艺可以包括研磨、干法蚀刻、湿法蚀刻和化学机械抛光(CMP)中的一种或多种。
具体的，每个贯穿硅触点在垂直于第一衬底的方向上贯穿第一衬底，用以连接位于第一衬底的第一侧和第二侧的金属层，以实现信号和电源连接；贯穿硅触点的材料为导电材料，例如金属钨，当然不限于此。第一互连层包括对应每个贯穿硅触点设置的第一互连接触和第一导线；需要说明的是，第一导线也就是位于第一衬底的第一侧的金属层；可以理解的是，贯穿硅触点通过第一互连接触与第一导线电连接。
在形成贯穿硅触点之前，制作方法还包括：
在第一衬底的第二侧形成电介质层。
具体的，贯穿硅触点在垂直于第一衬底的方向上垂直贯穿第一衬底和电介质层。
步骤S504：在第一区域和第二区域之间形成隔离结构；其中，隔离结构包括在垂直于第一衬底的方向上贯穿第一衬底的至少一个贯穿隔离结构。
具体的，贯穿隔离结构还贯穿电介质层，且贯穿隔离结构和电介质层的材料可以相同。
在一实施例中，每个贯穿隔离结构包括环状的第一浅沟槽隔离体(STI)和深沟槽隔离体(DTI)，步骤S504包括以下步骤：
在第一衬底的第一侧形成在垂直于第一衬底的方向上贯穿第一侧且向第二侧部分延伸的至少一个第一浅沟槽隔离体；
在第二衬底的第二侧对应每个第一浅沟槽隔离体形成在垂直于第一衬底的方向上贯穿第二侧且向第一侧延伸至与对应的第一浅沟槽隔离体连接的深沟槽隔离体。
具体的，深沟槽隔离体还贯穿电介质层，且深沟槽隔离体和电介质层的材料可以相同。由于深沟槽隔离体从第一衬底的第二侧(背面)形成，故也可以称深沟槽隔离体为背面深沟槽隔离体(BDTI)。
在一实施例中，在形成深沟槽隔离体的同时，还可以在第一衬底上对应第二浅沟槽隔离体形成深沟槽隔离结构；其中，深沟槽隔离结构在垂直于第一衬底的方向上贯穿第一衬底的第二侧且向第一侧延伸至与对应的第二浅沟槽隔离体连接，用以进一步隔离晶体管，避免晶体管之间的横向串扰。
在一实施例中，贯穿硅触点和贯穿隔离结构中的深沟槽隔离体可以在同一制程中形成，具体的，如图9至图12所示，形成贯穿硅触点和贯穿隔离结构中的深沟槽隔离体包括以下步骤：
如图9所示，通过刻蚀技术形成贯穿电介质层223和第一衬底201的至少一个第一贯穿硅通孔231和至少一个深沟槽232；其中，至少一个第一贯穿硅通孔231位于第二区域204且裸露出对应的第一互连接触217，每个深沟槽232围绕第二区域204设置且裸露出对应的第一浅沟槽隔离体227；
如图10所示，在每个第一贯穿硅通孔231和深沟槽232中沉积电介质材料；其中，电介质材料填充在深沟槽232中形成与对应的第一浅沟槽隔离体227连接深沟槽隔离体228，且电介质材料沉积在第一贯穿硅通孔231的侧壁和底部；
如图11所示，对位于每个第一贯穿硅通孔231的侧壁和底部的电介质材料进行部分刻蚀以形成贯穿电介质层223和第一衬底201且裸露出对应的第一互连接触217的第二贯穿硅通孔233；
如图12所示，在每个第二贯穿硅通孔233中填充导电材料以形成与对应的第一互连接触217连接的贯穿硅触点205。
需要说明的是，用于形成深沟槽隔离体228的电介质材料与电介质层223的材料可以相同，在附图中也可将电介质层223与第一贯穿硅通孔231中的保留的电介质材料一体化示出，当然，还可以与深沟槽隔离体228一体化示出。
如图12所示，形成的贯穿硅触点205的侧壁被保留的电介质材料围绕覆盖，而围绕贯穿硅触点205的这部分电介质材料也可以作为贯穿硅触点205的隔离结构，对单个贯穿硅触点205形成物理隔离。
如图13所示，制作方法还包括：
在形成有贯穿隔离结构207和贯穿硅触点205的CMOS晶圆200’的背面形成位于电介质层223上的焊盘连接层224；其中，焊盘连接层224包括第五绝缘层225和设置在第五绝缘层225中的至少一个焊盘226，至少一个焊盘226与至少一个贯穿硅触点205一一对应连接。
具体的，焊盘226的材料为导电材料；需要说明的是，焊盘226相当于位于第一衬底201的第二侧209的金属层，可以理解的是，焊盘226与第一导线218通过贯穿硅触点205电连接，以实现位于第一衬底201的正面和背面的金属层之间的电连接，从而实现信号和电源的传输。
在一实施例中，如图6所示，位于第一衬底201的第一区域202和第二区域204之间的隔离结构还包括至少一个环状的P型掺杂有源层230；步骤S504还包括以下步骤：
在形成第一互连层214之前，在第一衬底201的第一侧208形成围绕第二区域204设置的至少一个P型掺杂有源层230；
将至少一个P型掺杂有源层230接入预设屏蔽电位(Vss)。
具体的，如图13所示，至少一个P型掺杂有源层230围绕至少一个贯穿隔离结构207设置；在另一实施例中，至少一个贯穿隔离结构207围绕至少一个P型掺杂有源层230设置(图中未示出)。
具体的，预设屏蔽电位可以为0V，具体实施方式可以为将至少一个P型掺杂有源层230接地处理，当然具体接入预设屏蔽电位的实施方式不限于此。
如图6和图13所示，制作方法还包括：
在每个P型掺杂有源层230靠近第一区域202的一侧和靠近第二区域204的一侧形成第一浅沟槽隔离体227；其中，至少有一个P型掺杂有源层230和与其相邻设置的深沟槽隔离体228与同一个第一浅沟槽隔离体227连接，也就是说至少有一个第一浅沟槽隔离体227同时与一个P型掺杂有源层230和一个深沟槽隔离体228连接。
在一实施例中，如图6所示，第一互连层214与至少一个贯穿硅触点205之间还形成有硅化金属阻止层219(Salicide Block，SAB)；与贯穿硅触点205对应设置的第一互连接触217贯穿硅化金属阻止层219，以实现与贯穿硅触点205连接。
需要说明的是，本实施例中CMOS晶圆200’与阵列晶圆300’键合以及切割后对应形成CMOS芯片与阵列芯片；也就是说，本申请实施例提供的制作方法还包括对键合后的CMOS晶圆200’和阵列晶圆300’进行切割，具体切割制程与上述各个结构的制程之间的具体顺序不做限制。
采用本申请实施例提供的半导体器件的制作方法形成的半导体器件100”中，通过在贯穿硅触点205的外围设置围绕第二区域204设置的至少一个贯穿隔离结构207和至少一个P型掺杂有源层230作为隔离结构，使得贯穿隔离结构207和P型掺杂有源层230位于设有晶体管203的第一区域202和设有贯穿硅触点205的第二区域204之间，一方面，通过贯穿隔离结构207的联级电容效应可以有效的减小贯穿硅触点205与第一衬底201(特别是P型硅衬底)之间的横向耦合作用，另一方面，P型掺杂有源层230接入预设屏蔽电位(Vss)，可以对贯穿硅触点205与第一衬底201之间的横向耦合起到电性屏蔽作用，进一步有效的减小贯穿硅触点205与第一衬底201(特别是P型硅衬底)之间的横向耦合作用；因此，本申请实施例即可以对贯穿硅触点205起到物理隔离，也可以对贯穿硅触点205起到电性屏蔽作用，从而更有效的减小贯穿硅触点205与第一衬底201之间的横向耦合作用，避免该耦合作用产生的瞬时噪音或大电压冲击响应对邻近的晶体管203产生不利影响，有效的提高了半导体器件100”(3D存储器件)的性能和使用寿命。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上对本申请实施例所提供的一种半导体器件及其制作方法进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (18)

1.一种半导体器件，其特征在于，包括：
第一衬底，包括间隔设置的第一区域和第二区域；
形成于所述第一区域的至少一个晶体管；
形成于所述第二区域的至少一个贯穿硅触点；
形成于所述第一区域和所述第二区域之间的隔离结构；其中，所述隔离结构包括在垂直于所述第一衬底的方向上贯穿所述第一衬底的至少一个贯穿隔离结构。
2.如权利要求1所述的半导体器件，其特征在于，所述隔离结构围绕所述第二区域设置。
3.如权利要求2所述的半导体器件，其特征在于，所述第一衬底具有相对设置的第一侧和第二侧；
每个所述贯穿隔离结构包括在垂直于所述第一衬底的方向上贯穿所述第一衬底的所述第一侧且向所述第二侧部分延伸的第一浅沟槽隔离体，以及与所述第一浅沟槽隔离体对应连接且在垂直于所述第一衬底的方向上贯穿所述第一衬底的所述第二侧的深沟槽隔离体。
4.如权利要求3所述的半导体器件，其特征在于，所述至少一个晶体管设置在所述第一衬底的第一侧；
所述隔离结构还包括形成在所述第一衬底的第一侧的至少一个P型掺杂有源层；所述至少一个P型掺杂有源层接入预设屏蔽电位；
所述至少一个P型掺杂有源层围绕所述至少一个贯穿隔离结构设置。
5.如权利要求3所述的半导体器件，其特征在于，所述至少一个晶体管设置在所述第一衬底的第一侧；
所述隔离结构还包括形成在所述第一衬底的第一侧的至少一个P型掺杂有源层；所述至少一个P型掺杂有源层接入预设屏蔽电位；
所述至少一个P型掺杂有源层围绕所述第二区域设置，且所述至少一个贯穿隔离结构围绕所述至少一个P型掺杂有源层设置。
6.如权利要求4或5所述的半导体器件，其特征在于，所述P型掺杂有源层靠近所述第一区域的一侧和靠近所述第二区域的一侧均设有所述第一浅沟槽隔离体；
所述至少一个P型掺杂有源层和相邻设置的所述深沟槽隔离体与同一个所述第一浅沟槽隔离体连接。
7.如权利要求1所述的半导体器件，其特征在于，所述贯穿隔离结构的材料为电介质材料。
8.如权利要求1所述的半导体器件，其特征在于，所述第一衬底具有相对设置的第一侧和第二侧；所述至少一个晶体管设置在所述第一侧；
所述半导体器件还包括形成于所述第一衬底的第二侧的电介质层；所述至少一个贯穿硅触点和所述至少一个贯穿隔离结构均在垂直于所述第一衬底的方向上贯穿所述第一衬底和所述电介质层。
9.如权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括形成在所述第一区域且设置在所述晶体管的至少一侧用以隔离所述晶体管的第二浅沟槽隔离体。
10.如权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括：
形成在所述至少一个晶体管远离所述第一衬底一侧的第一互连层；
与所述第一互连层电连接的第二互连层；
形成于所述第二互连层远离所述第一互连层一侧的功能器件层和第二衬底。
11.一种半导体器件的制作方法，其特征在于，包括以下步骤：
提供包括间隔设置的第一区域和第二区域的第一衬底；
在所述第一衬底的所述第一区域形成至少一个晶体管；
在所述第一衬底的所述第二区域形成至少一个贯穿硅触点；
在所述第一区域和所述第二区域之间形成隔离结构；其中，所述隔离结构包括在垂直于所述第一衬底的方向上贯穿所述第一衬底的至少一个贯穿隔离结构。
12.如权利要求11所述的半导体器件的制作方法，其特征在于，所述第一衬底具有相对设置的第一侧和第二侧；每个所述贯穿隔离结构包括第一浅沟槽隔离体和深沟槽隔离体；
所述在所述第一区域和所述第二区域之间形成隔离结构，包括以下步骤：
在所述第一衬底的所述第一侧形成在垂直于所述第一衬底的方向上贯穿所述第一侧且向所述第二侧部分延伸的至少一个第一浅沟槽隔离体；
在所述第二衬底的所述第二侧对应每个所述第一浅沟槽隔离体形成在垂直于所述第一衬底的方向上贯穿所述第二侧且向所述第一侧延伸至与对应的所述第一浅沟槽隔离体连接的深沟槽隔离体。
13.如权利要求12所述的半导体器件的制作方法，其特征在于，所述隔离结构还包括至少一个P型掺杂有源层；
所述在所述第一区域和所述第二区域之间形成隔离结构，还包括以下步骤：
在所述第一衬底的第一侧形成围绕所述至少一个贯穿隔离结构设置的至少一个P型掺杂有源层；
将所述至少一个P型掺杂有源层接入预设屏蔽电位。
14.如权利要求12所述的半导体器件的制作方法，其特征在于，所述隔离结构还包括至少一个P型掺杂有源层；
所述在所述第一区域和所述第二区域之间形成隔离结构，还包括以下步骤：
在所述第一衬底的第一侧形成围绕所述第二区域设置的至少一个P型掺杂有源层；其中，所述至少一个贯穿隔离结构围绕所述至少一个P型掺杂有源层设置；
将所述至少一个P型掺杂有源层接入预设屏蔽电位。
15.如权利要求13或14所述的半导体器件的制作方法，其特征在于，所述制作方法还包括以下步骤：
在所述P型掺杂有源层靠近所述第一区域的一侧和靠近所述第二区域的一侧分别形成所述第一浅沟槽隔离体；其中，所述至少一个P型掺杂有源层和相邻设置的所述深沟槽隔离体与同一个所述第一浅沟槽隔离体连接。
16.如权利要求11所述的半导体器件的制作方法，其特征在于，所述贯穿隔离结构的材料为电介质材料。
17.如权利要求11所述的半导体器件的制作方法，其特征在于，所述制作方法还包括以下步骤：
在所述第一衬底的所述第一区域形成位于所述晶体管至少一侧的第二浅沟槽隔离体，用以隔离所述晶体管。
18.如权利要求11所述的半导体器件的制作方法，其特征在于，形成所述贯穿硅触点之前，所述制作方法还包括以下步骤：
在所述至少一个晶体管远离所述第一衬底一侧形成第一互连层；
在第二衬底上依次形成功能器件层和第二互连层；
将所述第二互连层与所述第一互连层接合；
对所述第一衬底进行减薄处理。
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