CN112768411B - 一种存储器及其制造方法 - Google Patents

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Abstract

本申请提供一种存储器包括：第一晶圆，具有内侧面和外侧面，在第一晶圆的内侧面设置有外围电路，第一晶圆的外侧面包括密封区域和芯片区域；下部功能层，设置在第一晶圆的外侧面；以及中部功能层，设置在下部功能层远离第一晶圆的一侧，其中，中部功能层在密封区域具有贯穿触点和缓冲部件，所述缓冲部件嵌入至所述中部功能层中的至少一部分中，嵌入的缓冲部件的材料与被嵌入的中部功能层的材料不同。

Description

一种存储器及其制造方法
技术领域
本申请涉及一种半导体器件的制造方法，还涉及一种存储器及其制造方法。
背景技术
存储器是一种时序逻辑电路。随机存取存储器(Random Access Memory，简称为RAM)作为存储器的一种。随着半导体制造工艺的发展，存储器的存储密度越变越高、尺寸越变越小，同时存储器的结构也从二维发展到三维。
存储器的制造方法可以包括：在晶圆上形成各种具有预定图案的膜层，切割晶圆等处理过程。作为一种切割晶圆的方式，可以采用激光切割。具体地，通过激光切割方式切割晶圆时，位于晶圆上的膜层结构中的碳材料，因为激光加热而出现热膨胀现象，从而在晶圆内部产生由热膨胀现象引起的应力。通常，大部分应力由切割道区域的材料层来吸收。但是小部分应力会传导至其他区域，例如芯片区域，从而导致不良。
作为另一种切割晶圆的方式，即机械切割，同样存在相同的问题。
发明内容
本申请的目的在于，提供一种存储器及其制造方法，以解决现有技术中切割晶圆时一部分应力经由切割道区域并且传导至芯片区域而引起的不良问题。
为了实现本申请的目的，提供一种存储器，包括：第一晶圆，具有内侧面和外侧面，在所述第一晶圆的内侧面设置有外围电路，所述第一晶圆的外侧面包括密封区域和芯片区域；下部功能层，设置在所述第一晶圆的外侧面；以及中部功能层，设置在所述下部功能层远离所述第一晶圆的一侧，其中，所述中部功能层在所述密封区域具有贯穿触点和缓冲部件，所述缓冲部件嵌入至所述中部功能层中的至少一部分中，嵌入的缓冲部件的材料与被嵌入的中部功能层的材料不同。
本申请一实施例，所述缓冲部件包括：缓冲贯穿触点和背部绝缘沟槽中的至少一个。
本申请一实施例，所述缓冲部件位于所述贯穿触点的靠近所述芯片区域的一侧和/或远离所述芯片区域的一侧。
本申请一实施例，所述贯穿触点与所述缓冲贯穿触点相互错开。
本申请一实施例，所述缓冲贯穿触点位于两个相邻的贯穿触点的中垂线上。
本申请一实施例，所述下部功能层在所述密封区域具有接触墙体，其中所述接触墙体与所述缓冲贯穿触点对准且彼此连接。
本申请一实施例，所述下部功能层在所述密封区域具有密封环，其中所述密封环与所述贯穿触点对准且彼此连接。
本申请一实施例，所述中部功能层为多层结构，所述贯穿触点和所述缓冲贯穿触点贯穿所述多层结构，所述背部绝缘沟槽至少贯穿所述多层结构中靠近所述下部功能层的一层结构。
本申请一实施例，所述多层结构至少包括：半导体层和绝缘层。
本申请一实施例，存储器还包括：上部功能层，设置在所述中部功能层远离所述第一晶圆的一侧。
本申请一实施例，存储器还包括：第二晶圆，在内侧面具有存储单元阵列及互连结构，其中所述第一晶圆的内侧面和所述第二晶圆的内侧面彼此键合。
为了实现本申请的目的，还提供一种存储器制造方法，包括：提供具有内侧面和外侧面的第一晶圆，在所述第一晶圆的内侧面形成有外围电路，所述第一晶圆的外侧面包括密封区域和芯片区域；在所述第一晶圆的外侧面上形成下部功能层；以及在所述下部功能层上形成中部功能层，其中所述中部功能层在所述密封区域具有贯穿触点和缓冲部件，所述缓冲部件嵌入至所述中部功能层中的至少一部分中，嵌入的缓冲部件的材料与被嵌入的中部功能层的材料不同。
本申请一实施例，在所述下部功能层上形成中部功能层的步骤包括：在所述下部功能层上依次沉积第一中部子功能层和第二中部子功能层；图案化所述第一中部子功能层和所述第二中部子功能层，以去除位于所述密封区域的贯穿触点子区域和缓冲部件子区域的所述第一中部子功能层和所述第二中部子功能层，形成贯穿触点开口和缓冲部件开口；以及在所述贯穿触点开口中形成所述贯穿触点，并且在所述缓冲部件开口中形成所述缓冲部件。
本申请一实施例，所述缓冲部件开口包括缓冲贯穿触点开口和背部绝缘沟槽开口中的至少一个。
本申请一实施例，所述缓冲部件开口位于所述贯穿触点开口的靠近所述芯片区域的一侧和/或远离所述芯片区域的一侧。
本申请一实施例，所述贯穿触点开口和所述缓冲贯穿触点开口被图案化为相互错开。
本申请一实施例，在所述第一晶圆的外侧面上形成下部功能层的步骤包括：在所述第一晶圆的外侧面上沉积所述下部功能层；图案化所述下部功能层，以去除位于所述密封区域的密封环子区域和接触墙体子区域的所述下部功能层，形成密封环开口和接触墙体开口；以及在所述密封环开口中形成密封环，并且在所述接触墙体开口中形成接触墙体，在所述贯穿触点开口中形成所述贯穿触点，并在所述缓冲贯穿触点开口中形成所述缓冲贯穿触点的步骤包括：沉积绝缘材料以覆盖所述贯穿触点开口和所述缓冲贯穿触点开口的侧壁和底部；去除所述贯穿触点开口和所述缓冲贯穿触点开口底部的至少部分绝缘材料，以分别暴露所述密封环和所述接触墙体的上表面；以及利用导电材料完全填充所述贯穿触点开口和所述缓冲贯穿触点开口，以形成所述贯穿触点和缓冲贯穿触点。
本申请一实施例，在所述贯穿触点开口中形成所述贯穿触点，并在所述背部绝缘沟槽开口中形成所述背部绝缘沟槽的步骤包括：沉积绝缘材料以完全填充所述背部绝缘沟槽开口，并覆盖所述贯穿触点开口的侧壁和底部；去除所述贯穿触点开口底部的至少部分绝缘材料，以暴露所述密封环的上表面；以及利用导电材料完全填充所述贯穿触点开口，以形成所述贯穿触点。
本申请一实施例，所述贯穿触点开口的宽度大于所述背部绝缘沟槽开口的宽度。
本申请一实施例，存储器制造方法还包括：在所述中部功能层上形成上部功能层。
本申请一实施例，在所述第一晶圆的外侧面上形成下部功能层之前，存储器制造方法还包括：提供在内侧面具有存储单元阵列和互连结构的第二晶圆；以及将所述第一晶圆的内侧面和所述第二晶圆的内侧面彼此键合。
根据本申请一实施例的存储器，在中部功能层上形成了贯穿触点和缓冲部件(例如缓冲贯穿触点)，因此在切割道区域进行切割时产生的大部分应力首先由密封区域的密封环结构和贯穿触点吸收，然后经由贯穿触点之间的缝隙向芯片区域传递的、未被吸收的小部分应力由缓冲部件吸收，从而通过两次应力吸收有效地降低了切割过程中产生的应力传递至芯片区域的缺陷，并且提高了存储器生产良率。
根据本申请一实施例的存储器制造方法，在中部功能层上形成了贯穿触点和缓冲部件，因此在切割道区域进行切割时产生的大部分应力首先由密封区域的密封环结构和贯穿触点吸收，然后经由贯穿触点之间的缝隙向芯片区域传递的、未被吸收的小部分应力由缓冲部件吸收，从而通过两次应力吸收有效地降低了切割过程中产生的应力传递至芯片区域的缺陷，并且提高了存储器生产良率。
附图说明
图1A为本申请一实施例的存储器截面示意图。图1B为图1A的密封区域II的平面示意图。
图2A为本申请另一实施例的存储器截面示意图。图2B为图2A的密封区域II的平面示意图。
图3为本申请一实施例的存储器制造方法的流程示意图。
图4为本申请一实施例的存储器制造方法中形成中部功能层的流程示意图。
图5A-图5F为本申请另一实施例的存储器制造方法中形成中部功能层的不同阶段的截面示意图。
具体实施方式
为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。
在附图中，为了便于说明，已稍微调整了元素的大小、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。另外，在本申请中，各步骤处理描述的先后顺序并不必然表示这些处理在实际操作中出现的顺序，除非有明确其它限定或者能够从上下文推导出的除外。
还应理解的是，诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。此外，当描述本申请的实施方式时，使用“可”表示“本申请的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。
除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本申请所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本申请中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。
需要说明的是，在不冲突的情况下，本申请中的实施方式及实施方式中的特征可以相互组合。下面将参考附图并结合实施方式来详细说明本申请。
图1A为本申请一实施例的存储器截面示意图。图1B为图1A的密封区域II的平面示意图。
如图1A和图1B所示，本申请一实施例的存储器可以包括：第一晶圆100和第二晶圆200。
第一晶圆100具有内侧面和外侧面。在所述第一晶圆100的内侧面设置有外围电路。所述第一晶圆100的外侧面包括切割道区域I、密封区域II和芯片区域III。第一晶圆100的材料可以为单晶硅(Si)、单晶锗(Ge)、硅锗(GeSi)、碳化硅(SiC)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或砷化镓等Ⅲ-Ⅴ族化合物。
下部功能层101设置在所述第一晶圆的外侧面。其中，下部功能层的材料可以为氧化物，例如氧化硅。
中部功能层具有多层结构，设置在所述下部功能层101远离所述第一晶圆100的一侧。其中在所述中部功能层的密封区域II具有贯穿触点1021和缓冲部件。所述缓冲部件嵌入至所述中部功能层中的至少一部分中，嵌入的缓冲部件的材料与被嵌入的中部功能层的材料不同。
在本实施例中，为了方便说明将以双层结构的中部功能层为例进行说明，当然本申请的实施例并不限于双层结构。其中，中部功能层包括：第一子中部功能层102a和第二子中部功能层102b。其中，第一子中部功能层102a的材料为硅；第二子中部功能层102b的材料可以为氧化物，例如与下部功能层的材料相同的氧化硅。
在本实施例中，缓冲部件可以包括：缓冲贯穿触点和背部绝缘沟槽中的至少一个。如图1A和1B所示，在本实施例中，缓冲部件为缓冲贯穿触点1022。具体地，所述贯穿触点1021和所述缓冲贯穿触点1022贯穿所述多层结构，即第一子中部功能层102a和第二子中部功能层102b。
第二晶圆200在内侧面具有存储单元串阵列及互连结构。第二晶圆200的材料可以为单晶硅(Si)、单晶锗(Ge)、硅锗(GeSi)、碳化硅(SiC)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或砷化镓等Ⅲ-Ⅴ族化合物。
所述第一晶圆100的内侧面和所述第二晶圆200的内侧面彼此键合。其中，第一晶圆100的内侧面和所述第二晶圆200的内侧面通过垂直互联通道(Vertical InterconnectAccesses，简称为VIA)相互面对并实现电连接。
根据本申请一实施例的存储器，在中部功能层上形成了贯穿触点和缓冲部件(例如缓冲贯穿触点)，因此在切割道区域进行切割时产生的大部分应力首先由密封区域的密封环结构和贯穿触点吸收，然后经由贯穿触点之间的缝隙向芯片区域传递的、未被吸收的小部分应力由缓冲部件吸收，从而通过两次应力吸收有效地降低了切割过程中产生的应力传递至芯片区域的缺陷，并且提高了存储器生产良率。
在本申请一实施例的存储器中，虽然以将两个晶圆彼此键合在一起之后予以切割的实施例进行了说明，但是申请一实施例同样可以适用于一个晶圆的结构。
在本申请一实施例的存储器中，虽然以缓冲贯穿触点1022位于贯穿触点1021的靠近所述芯片区域III的一侧(内侧)为例进行了说明；但是缓冲贯穿触点1022也可以位于贯穿触点1021的远离所述芯片区域III的一侧(外侧)，或者设置两个缓冲贯穿触点1022，并且分别位于贯穿触点1021的靠近所述芯片区域III的一侧和远离所述芯片区域III的一侧。即，所述缓冲贯穿触点1022可以位于所述贯穿触点1021的靠近所述芯片区域III的一侧和/或远离所述芯片区域III的一侧。
根据本申请一实施例的存储器，当缓冲贯穿触点1022位于贯穿触点1021的远离所述芯片区域III的一侧时，切割时产生的应力，首先由密封区域的缓冲贯穿触点吸收；然后经由缓冲贯穿触点之间的缝隙传递至芯片区域III的、未被吸收的应力，由密封环结构和贯穿触点吸收，从而实现两次应力吸收。
根据本申请一实施例的存储器，当设置两个缓冲贯穿触点1022，并且分别位于贯穿触点1021的靠近所述芯片区域III的一侧和远离所述芯片区域III的一侧时，切割时产生的应力，首先由密封区域的位于外侧的缓冲贯穿触点吸收；然后经由缓冲贯穿触点之间的缝隙传递至芯片区域III的、未被吸收的应力，由密封环结构和贯穿触点吸收；最后经由贯穿触点之间的缝隙继续向芯片区域传递的、未被吸收的应力由位于内侧的缓冲部件吸收，从而实现三次应力吸收，进一步有效地降低了切割过程中产生的应力传递至芯片区域的缺陷，并且进一步提高了存储器生产良率。
同理，在贯穿触点的一侧或者两侧可以设置一个缓冲贯穿触点或者多个缓冲贯穿触点。此时，根据设置的缓冲贯穿触点的数量，实现多次应力吸收。
在本申请一实施例的存储器中，所述贯穿触点1021可以与所述缓冲贯穿触点1022相互错开。
根据本申请一实施例的存储器，当所述贯穿触点与所述缓冲贯穿触点相互错开时，经由贯穿触点之间的缝隙向芯片区域传递的、未被吸收的应力，由缓冲贯穿触点吸收；或者相反地，经由缓冲贯穿触点之间的缝隙向芯片区域传递的、未被吸收的应力，由贯穿触点吸收。
在本申请一实施例的存储器中，所述缓冲贯穿触点可以位于两个相邻的贯穿触点的中垂线上。
根据本申请一实施例的存储器，当所述缓冲贯穿触点位于两个相邻的贯穿触点的中垂线上时，由于应力最有可能从贯穿触点之间的中部向芯片区域传递，因此位于两个相邻的贯穿触点的中垂线上的缓冲贯穿触点可以在最佳位置上吸收未被吸收的应力。
在本申请一实施例的存储器中，所述缓冲贯穿触点1022和所述贯穿触点1021的材料相同。即，所述缓冲贯穿触点1022和所述贯穿触点1021同时形成。
根据本申请一实施例的存储器，由于同时形成贯穿触点1021和缓冲贯穿触点1022，因此在不会导致制作成本上升的前提下，有效地解决了现有技术的问题。
在本申请一实施例的存储器中，所述下部功能层101在所述密封区域II具有密封环1011。其中所述密封环1011与所述贯穿触点1022对准且彼此连接。
在本申请一实施例的存储器中，所述下部功能层101在所述密封区域II具有接触墙体1012。其中所述接触墙体1012与所述缓冲贯穿触点1022对准且彼此连接。
在本申请一实施例的存储器中，上部功能层103设置在所述中部功能层远离所述第一晶圆的一侧。其中上部功能层103的材料可以为金属，例如铝。
上部功能层103在切割道区域I、密封区域II和芯片区域III具有不同的图案。在切割道区域I、密封区域II，上部功能层103没有图案；在芯片区域III上部功能层103具有预定的图案。并且切割道区域I的上部功能层103、密封区域II的上部功能层103和芯片区域III的上部功能层103之间相互隔离。
在本申请一实施例的存储器中，在所述上部功能层103上设置有外层保护膜。其中外层保护膜的材料可以为氮化物，例如氮化硅。
图2A为本申请另一实施例的存储器截面示意图。图2B为图2A的密封区域II的平面示意图。如图2A和图2B所示，本申请另一实施例的存储器可以包括：第一晶圆100和第二晶圆200。
第一晶圆100具有内侧面和外侧面。在所述第一晶圆100的内侧面设置有外围电路。所述第一晶圆100的外侧面包括切割道区域I、密封区域II和芯片区域III。第一晶圆100的材料可以为单晶硅(Si)、单晶锗(Ge)、硅锗(GeSi)、碳化硅(SiC)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或砷化镓等Ⅲ-Ⅴ族化合物。
下部功能层101设置在所述第一晶圆的外侧面。其中，下部功能层的材料可以为氧化物，例如氧化硅。
中部功能层具有多层结构，设置在所述下部功能层101远离所述第一晶圆100的一侧。其中在所述中部功能层的密封区域II具有贯穿触点1021和缓冲部件。
在本实施例中，为了方便说明将以双层结构的中部功能层为例进行说明，当然本申请的实施例并不限于双层结构。其中，中部功能层包括：第一子中部功能层102a和第二子中部功能层102b。其中，第一子中部功能层102a的材料为硅；第二子中部功能层102b的材料可以为氧化物，例如与下部功能层的材料相同的氧化硅。
在本实施例中，缓冲部件可以包括：缓冲贯穿触点和背部绝缘沟槽中的至少一个。如图2A和2B所示，在本实施例中，缓冲部件为背部绝缘沟槽1023。具体地，所述贯穿触点1021贯穿所述多层结构，即第一子中部功能层102a和第二子中部功能层102b；所述背部绝缘沟槽1023至少贯穿所述多层结构中靠近所述下部功能层101的一层结构，即第二子中部功能层102b。
第二晶圆200在内侧面具有存储单元串阵列及互连结构。第二晶圆200的材料可以为单晶硅(Si)、单晶锗(Ge)、硅锗(GeSi)、碳化硅(SiC)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或砷化镓等Ⅲ-Ⅴ族化合物。
所述第一晶圆100的内侧面和所述第二晶圆200的内侧面彼此键合。其中，第一晶圆100的内侧面和所述第二晶圆200的内侧面通过垂直互联通道(Vertical InterconnectAccesses，简称为VIA)相互面对并实现电连接。
根据本申请另一实施例的存储器，在中部功能层上形成了贯穿触点和缓冲部件(例如背部绝缘沟槽)，因此在切割道区域进行切割时产生的大部分应力首先由密封区域的密封环结构和贯穿触点吸收，然后经由贯穿触点之间的缝隙向芯片区域传递的、未被吸收的小部分应力由缓冲部件吸收，从而通过两次应力吸收有效地降低了切割过程中产生的应力传递至芯片区域的缺陷，并且提高了存储器生产良率。
在本申请另一实施例的存储器中，虽然以将两个晶圆彼此键合在一起之后予以切割的实施例进行了说明，但是申请另一实施例同样可以适用于一个晶圆的结构。
在本申请另一实施例的存储器中，虽然以背部绝缘沟槽1023位于贯穿触点1021的远离所述芯片区域III的一侧(外侧)为例进行了说明；但是背部绝缘沟槽1023也可以位于贯穿触点1021的靠近所述芯片区域III的一侧(内侧)，或者设置两个背部绝缘沟槽1023，并且分别位于贯穿触点1021的靠近所述芯片区域III的一侧和远离所述芯片区域III的一侧。即，所述背部绝缘沟槽1023可以位于所述贯穿触点1021的靠近所述芯片区域III的一侧和/或远离所述芯片区域III的一侧。
在本申请另一实施例的存储器中，在形成所述贯穿触点1021的过程中形成所述背部绝缘沟槽1023。
根据本申请另一实施例的存储器，由于在形成所述贯穿触点1021的过程中形成所述背部绝缘沟槽1023，因此在不会导致制作成本上升的前提下，有效地解决了现有技术的问题。
在本申请一实施例的存储器中，上部功能层103设置在所述中部功能层远离所述第一晶圆的一侧。其中上部功能层103的材料可以为金属，例如铝。
上部功能层103在切割道区域I、密封区域II和芯片区域III具有不同的图案。在切割道区域I、密封区域II，上部功能层103没有图案；在芯片区域III上部功能层103具有预定的图案。并且切割道区域I的上部功能层103、密封区域II的上部功能层103和芯片区域III的上部功能层103之间相互隔离。
在本申请一实施例的存储器中，在所述上部功能层103上设置有外层保护膜。其中外层保护膜的材料可以为氮化物，例如氮化硅。
虽然通过本申请一实施例的存储器和本申请另一实施例的存储器分别说明了当缓冲部件为缓冲贯穿触点和背部绝缘沟槽的情形，但是两个实施例还可以有机结合。具体地，当缓冲部件为两个，并且分别位于贯穿触点的两侧时，贯穿触点内侧的缓冲部件为缓冲贯穿触点，贯穿触点外侧的缓冲部件为背部绝缘沟槽；相反地，贯穿触点内侧的缓冲部件为背部绝缘沟槽，贯穿触点外侧的缓冲部件为缓冲贯穿触点。
图3为本申请一实施例的存储器制造方法的流程示意图。本申请一实施例的存储器制造方法可以包括：
步骤301，提供具有内侧面和外侧面的第一晶圆，在所述第一晶圆的内侧面形成有外围电路，所述第一晶圆的外侧面包括切割道区域、密封区域和芯片区域；
步骤302，提供在内侧面具有存储单元阵列和互连结构的第二晶圆；
步骤303，将所述第一晶圆的内侧面和所述第二晶圆的内侧面彼此键合；
步骤304，在所述第一晶圆的外侧面上形成下部功能层；以及
步骤305，在所述下部功能层上形成多层结构的中部功能层，其中所述中部功能层在所述密封区域具有贯穿触点和缓冲部件。，所述缓冲部件嵌入至所述中部功能层中的至少一部分中，嵌入的缓冲部件的材料与被嵌入的中部功能层的材料不同。
根据本申请一实施例的存储器制造方法，在中部功能层上形成了贯穿触点和缓冲部件，因此在切割道区域进行切割时产生的大部分应力首先由密封区域的密封环结构和贯穿触点吸收，然后经由贯穿触点之间的缝隙向芯片区域传递的、未被吸收的小部分应力由缓冲部件吸收，从而通过两次应力吸收有效地降低了切割过程中产生的应力传递至芯片区域的缺陷，并且提高了存储器生产良率。
在本申请一实施例的存储器制造方法中，虽然以将两个晶圆彼此键合在一起之后予以切割的实施例进行了说明，但是本申请一实施例同样可以适用于一个晶圆的结构。
在本申请一实施例的存储器制造方法中，步骤301和步骤302之间并不存在严格地先后顺序，即如本申请一实施例所示可以先执行步骤301，然后执行步骤302；也可以先执行步骤302，然后执行步骤301。
在本申请一实施例的存储器制造方法中，当提供具有内侧面和外侧面的第一晶圆时(步骤301)，第一晶圆的材料可以为单晶硅(Si)、单晶锗(Ge)、硅锗(GeSi)、碳化硅(SiC)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或砷化镓等Ⅲ-Ⅴ族化合物。
在本申请一实施例的存储器制造方法中，当提供在内侧面具有由栅堆叠结构构成的存储单元串的第二晶圆时(步骤302)，第二晶圆的材料可以为单晶硅(Si)、单晶锗(Ge)、硅锗(GeSi)、碳化硅(SiC)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或砷化镓等Ⅲ-Ⅴ族化合物。
在本申请一实施例的存储器制造方法中，当彼此键合所述第一晶圆的内侧面和所述第二晶圆的内侧面时(步骤303)，通过垂直互联通道(Vertical InterconnectAccesses，简称为VIA)进行彼此键合，使得所述第一晶圆的内侧面和所述第二晶圆的内侧面相互面对并实现电连接。
在本申请一实施例的存储器制造方法中，当在所述第一晶圆的外侧面上形成下部功能层时(步骤304)，下部功能层的材料可以为氧化物，例如氧化硅。
图4为本申请一实施例的存储器制造方法中形成中部功能层的流程示意图。如图4所示，本申请一实施例的存储器制造方法中，在所述下部功能层上形成多层结构的中部功能层的步骤(即，步骤305)可以包括：
步骤3051，在所述下部功能层上依次沉积第一中部子功能层和第二中部子功能层；
步骤3052，图案化所述第一中部子功能层和所述第二中部子功能层，以去除所述密封区域的贯穿触点子区域和缓冲部件子区域的所述第一中部子功能层和所述第二中部子功能层，形成贯穿触点开口和缓冲部件开口；
步骤3053，在所述贯穿触点开口中形成所述贯穿触点，并且在所述缓冲部件开口中形成所述缓冲部件。
在本实施例中，为了方便说明将以双层结构的中部功能层为例进行说明，当然本申请的实施例并不限于双层结构。在步骤3051中，第一子中部功能层102a的材料为硅。第二子中部功能层102b的材料可以为氧化物，例如与下部功能层的材料相同的氧化硅。
在本申请一实施例的存储器制造方法中，当图案化所述第一中部子功能层和所述第二中部子功能层，以去除所述密封区域的贯穿触点子区域和缓冲部件子区域的所述第一中部子功能层和所述第二中部子功能层时(步骤3052)，缓冲部件子区域可以位于所述贯穿触点子区域的靠近所述芯片区域的一侧(内侧)和/或远离所述芯片区域的一侧(外侧)。
在本申请一实施例的存储器制造方法中，当图案化所述第一中部子功能层和所述第二中部子功能层，以去除所述密封区域的贯穿触点子区域和缓冲部件子区域的所述第一中部子功能层和所述第二中部子功能层时(步骤3052)，所述缓冲部件子区域可以包括：缓冲贯穿触点子区域和背部绝缘沟槽子区域中的至少一个。
在本申请一实施例的存储器制造方法中，当缓冲部件为缓冲贯穿触点时，在所述贯穿触点开口中形成所述贯穿触点，并在所述缓冲部件开口中形成所述缓冲部件步骤可以包括：
沉积绝缘材料以覆盖所述贯穿触点开口和所述缓冲贯穿触点开口的侧壁和底部；
去除所述贯穿触点开口和所述缓冲贯穿触点开口底部的至少部分绝缘材料，以分别暴露所述密封环和所述接触墙体的上表面；以及
利用导电材料完全填充所述贯穿触点开口和所述缓冲贯穿触点开口，以形成所述贯穿触点和缓冲贯穿触点。
在本申请一实施例的存储器制造方法中，当缓冲部件为背部绝缘沟槽时，在所述贯穿触点开口中形成所述贯穿触点，并在所述缓冲部件开口中形成所述缓冲部件步骤可以包括：
沉积绝缘材料以完全填充所述背部绝缘沟槽开口，并覆盖所述贯穿触点开口的侧壁和底部；
去除所述贯穿触点开口底部的至少部分绝缘材料，以暴露所述密封环的上表面；以及
利用导电材料完全填充所述贯穿触点开口，以形成所述贯穿触点。
在本申请一实施例的存储器制造方法中，所述绝缘材料与所述第二中部子功能层的材料相同
根据本申请一实施例的存储器制造方法，当缓冲部件子区域为缓冲贯穿触点子区域并且位于贯穿触点子区域的外侧时，形成一个位于贯穿触点外侧的缓冲贯穿触点，此时切割时产生的应力，首先由密封区域的缓冲贯穿触点吸收；然后经由缓冲贯穿触点之间的缝隙传递至芯片区域III的、未被吸收的应力，由密封环结构和贯穿触点吸收，从而实现两次应力吸收。
根据本申请一实施例的存储器制造方法，当缓冲部件子区域为缓冲贯穿触点子区域并且位于贯穿触点子区域的内侧和外侧时，形成位于贯穿触点内侧和外侧的两个缓冲贯穿触点，此时切割时产生的应力，首先由密封区域的位于外侧的缓冲贯穿触点吸收；然后经由缓冲贯穿触点之间的缝隙传递至芯片区域的、未被吸收的应力，由密封环结构和贯穿触点吸收；最后经由贯穿触点之间的缝隙继续向芯片区域传递的、未被吸收的应力由位于内侧的缓冲部件吸收，从而实现三次应力吸收，进一步有效地降低了切割过程中产生的应力传递至芯片区域的缺陷，并且进一步提高了存储器生产良率。
同理，在贯穿触点子区域的一侧或者两侧可以形成一个缓冲部件子区域或者多个缓冲部件子区域。此时，根据设置的缓冲部件子区域的数量，实现多次应力吸收。
在本申请一实施例的存储器制造方法中，当所述缓冲部件开口包括缓冲贯穿触点开口时，图案化所述第一中部子功能层和所述第二中部子功能层的步骤(步骤3052)可以为：图案化所述第一中部子功能层和所述第二中部子功能层，以去除所述密封区域的贯穿触点子区域和缓冲部件子区域的所述第一中部子功能层和所述第二中部子功能层，形成贯穿触点开口和缓冲贯穿触点开口，使得所述贯穿触点开口和所述缓冲贯穿触点开口相互错开。
根据本申请一实施例的存储器制造方法，当所述贯穿触点开口和所述缓冲贯穿触点开口相互错开时，形成的贯穿触点和缓冲贯穿触点同样相互错开，此时经由贯穿触点之间的缝隙向芯片区域传递的、未被吸收的应力，由缓冲贯穿触点吸收；或者相反地，经由缓冲贯穿触点之间的缝隙向芯片区域传递的、未被吸收的应力，由贯穿触点吸收。
在本申请一实施例的存储器制造方法中，当所述贯穿触点开口和所述缓冲贯穿触点开口相互错开时，图案化所述第一中部子功能层和所述第二中部子功能层(步骤3052)可以为：图案化所述第一中部子功能层和所述第二中部子功能层，以去除所述密封区域的贯穿触点子区域和缓冲部件子区域的所述第一中部子功能层和所述第二中部子功能层，形成贯穿触点开口和缓冲贯穿触点开口，使得所述缓冲贯穿触点开口位于两个相邻的所述贯穿触点开口之间的中垂线上。
根据本申请一实施例的存储器制造方法，当所述缓冲贯穿触点开口位于两个相邻的所述贯穿触点开口的中垂线上时，形成的缓冲贯穿触点同样位于两个相邻的所述贯穿触点的中垂线上，此时由于应力最有可能从贯穿触点之间的中部向芯片区域传递，因此位于两个相邻的贯穿触点的中垂线上的缓冲贯穿触点可以在最佳位置上吸收未被吸收的应力。
在本申请一实施例的存储器制造方法中，当所述缓冲部件开口为缓冲贯穿触点开口时，在所述第一晶圆的外侧面上形成下部功能层的步骤(步骤304)可以包括：
在所述第一晶圆的外侧面上沉积所述下部功能层；
图案化所述下部功能层，以去除位于所述密封区域的密封环子区域和接触墙体子区域的所述下部功能层，形成密封环开口和接触墙体开口；以及
在所述密封环开口中形成密封环，并且在所述接触墙体开口中形成接触墙体。
根据本申请一实施例的存储器制造方法，当缓冲贯穿触点形成在接触墙体上时，可以通过缓冲贯穿触点和接触墙体的组合结构吸收传递的应力，从而提高了吸收效果。
在本申请一实施例的存储器制造方法中，在所述下部功能层上形成多层结构的中部功能层(步骤305)之后，还可以包括：在所述中部功能层上形成上部功能层。其中上部功能层103的材料可以为金属，例如铝。上部功能层在切割道区域、密封区域和芯片区域具有不同的图案。在切割道区域、密封区域，上部功能层没有图案；在芯片区域上部功能层具有预定的图案。并且切割道区域的上部功能层、密封区域的上部功能层和芯片区域的上部功能层之间相互隔离。
在本申请一实施例的存储器制造方法中，在所述中部功能层上形成上部功能层之后，还可以包括：在上部功能层上形成外层保护膜。其中外层保护膜的材料可以为氮化物，例如氮化硅。
图5A-图5F为本申请另一实施例的存储器制造方法中形成中部功能层的不同阶段的截面示意图。在本申请另一实施例的存储器制造方法中，为了便于说明同时形成缓冲贯穿触点和背部绝缘沟槽，但是本申请实施例并不限于此。
如图5A所示，在本申请另一实施例的存储器制造方法中，在第一晶圆的外侧面形成下部功能层101。在下部功能层101的密封区域分别形成了密封环1011和接触墙体1012。在形成下部功能层101之后，依次沉积第一子中部功能层102a和第二子中部功能层102b。其中第一子中部功能层102a的材料可以为硅。第二子中部功能层102b的材料可以为绝缘材料。在本申请另一实施例的存储器制造方法中，第二子中部功能层102b的材料为氧化物，例如氧化硅。
在本申请另一实施例的存储器制造方法中，沉积方法可以为原子层沉积(AtomicLayer Deposition，简称为ALD)、物理气相沉积(Physical Vapor Deposition，简称为PVD)或化学气相沉积(Chemical Vapor Deposition，简称为CVD)等。
依次沉积第一子中部功能层102a和第二子中部功能层102b之后，涂覆光刻胶109，然后曝光和显影光刻胶109以露出预定的区域，即用于形成缓冲贯穿触点的缓冲贯穿触点子区域和用于形成背部绝缘沟槽的背部绝缘沟槽子区域。此时，背部绝缘沟槽子区域的宽度小于贯穿触点子区域的宽度，并且背部绝缘沟槽子区域的宽度小于缓冲贯穿触点子区域的宽度。
如图5B所示，通过刻蚀方法依次去除第一子中部功能层102a和第二子中部功能层102b，从而露出下部功能层101的结构。具体地，在缓冲贯穿触点子区域露出接触墙体1012，从而形成缓冲贯穿触点开口，在背部绝缘沟槽子区域露出下部功能层101，从而形成背部绝缘沟槽开口。
在本申请另一实施例的存储器制造方法中，刻蚀方法可以为各向异性刻蚀方法，例如干法刻蚀，例如离子铣刻蚀、等离子刻蚀、反应离子刻蚀、激光刻蚀等。
如图5C所示，通过沉积方法在贯穿触点子区域、缓冲贯穿触点子区域和背部绝缘沟槽子区域沉积绝缘材料。所述绝缘材料可与第二子中部功能层102b的材料相同，例如为氧化硅。
由于背部绝缘沟槽子区域的宽度小于贯穿触点子区域的宽度，同时背部绝缘沟槽子区域的宽度小于缓冲贯穿触点子区域的宽度，因此形成的背部绝缘沟槽开口的宽度分别小于贯穿触点开口的宽度和缓冲贯穿触点开口的宽度。在背部绝缘沟槽开口填满氧化硅，在贯穿触点开口和缓冲贯穿触点开口形成氧化硅层。此时，在背部绝缘沟槽开口子区域形成了背部绝缘沟槽。
如图5D所示，形成氧化硅层之后，刻蚀在贯穿触点开口和缓冲贯穿触点开口的底部形成的氧化硅层，从而露出贯穿触点开口的密封环1011和缓冲贯穿触点开口的接触墙体1012。所述刻蚀可为干法刻蚀。
如图5E所示，露出贯穿触点开口的密封环1011和缓冲贯穿触点开口的接触墙体1012之后，在贯穿触点开口和缓冲贯穿触点开口沉积金属材料，例如钨。此时，可以将六氟化钨作为钨源，可以将硅烷或者乙硼烷作为还原物。
如图5F所示，在贯穿触点开口和缓冲贯穿触点开口沉积金属材料之后，去除中部功能层上方的金属材料(例如钨)，仅保留贯穿触点开口的金属材料和缓冲贯穿触点开口的金属材料，从而形成贯穿触点和缓冲贯穿触点。
如上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明。应理解的是，以上所述仅为本发明的具体实施方式，并不用于限制本发明。凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等均应包含在本发明的保护范围之内。

Claims (17)

1.一种存储器，其特征在于，包括：
第一晶圆，具有内侧面和外侧面，在所述第一晶圆的内侧面设置有外围电路，所述第一晶圆的外侧面包括密封区域和芯片区域；
下部功能层，设置在所述第一晶圆的外侧面；以及
中部功能层，设置在所述下部功能层远离所述第一晶圆的一侧，
其中，所述中部功能层在所述密封区域具有贯穿触点和缓冲部件，所述缓冲部件嵌入至所述中部功能层中的至少一部分中，嵌入的缓冲部件的材料与被嵌入的中部功能层的材料不同；
其中，所述下部功能层由氧化物制成，所述下部功能层在所述密封区域具有用于吸收应力的密封环，
其中，所述贯穿触点贯穿所述中部功能层，所述密封环与所述贯穿触点对准且彼此连接，
其中，所述缓冲部件包括缓冲贯穿触点，或包括缓冲贯穿触点和背部绝缘沟槽，
其中，所述缓冲贯穿触点位于两个相邻的贯穿触点的中垂线上。
2.根据权利要求1所述的存储器，其特征在于，
所述缓冲部件位于所述贯穿触点的靠近所述芯片区域的一侧和/或远离所述芯片区域的一侧。
3.根据权利要求1所述的存储器，其特征在于，
所述下部功能层在所述密封区域具有接触墙体，
其中所述接触墙体与所述缓冲贯穿触点对准且彼此连接。
4.根据权利要求1所述的存储器，其特征在于，
所述中部功能层为多层结构，所述缓冲贯穿触点贯穿所述多层结构，所述背部绝缘沟槽至少贯穿所述多层结构中靠近所述下部功能层的一层结构。
5.根据权利要求4所述的存储器，其特征在于，
所述多层结构至少包括：半导体层和绝缘层。
6.根据权利要求1所述的存储器，其特征在于，还包括：
上部功能层，设置在所述中部功能层远离所述第一晶圆的一侧。
7.根据权利要求1-6任意一项所述的存储器，其特征在于，还包括：
第二晶圆，在内侧面具有存储单元阵列及互连结构，
其中所述第一晶圆的内侧面和所述第二晶圆的内侧面彼此键合。
8.一种存储器制造方法，其特征在于，包括：
提供具有内侧面和外侧面的第一晶圆，在所述第一晶圆的内侧面形成有外围电路，所述第一晶圆的外侧面包括密封区域和芯片区域；
在所述第一晶圆的外侧面上形成下部功能层，所述下部功能层由氧化物制成；以及
在所述下部功能层上形成中部功能层，其中所述中部功能层在所述密封区域具有贯穿触点和缓冲部件，所述缓冲部件嵌入至所述中部功能层中的至少一部分中，嵌入的缓冲部件的材料与被嵌入的中部功能层的材料不同，所述贯穿触点贯穿所述中部功能层；
其中，在所述第一晶圆的外侧面上形成下部功能层包括在所述下部功能层的所述密封区域形成与所述贯穿触点对准且彼此连接、且用于吸收应力的密封环，所述缓冲部件包括缓冲贯穿触点，或包括缓冲贯穿触点和背部绝缘沟槽，其中，所述缓冲贯穿触点位于两个相邻的贯穿触点的中垂线上。
9.根据权利要求8所述的存储器制造方法，其特征在于，在所述下部功能层上形成中部功能层的步骤包括：
在所述下部功能层上依次沉积第一中部子功能层和第二中部子功能层；
图案化所述第一中部子功能层和所述第二中部子功能层，以去除位于所述密封区域的贯穿触点子区域和缓冲部件子区域的所述第一中部子功能层和所述第二中部子功能层，形成贯穿触点开口和缓冲部件开口；以及
在所述贯穿触点开口中形成所述贯穿触点，并且在所述缓冲部件开口中形成所述缓冲部件。
10.根据权利要求9所述的存储器制造方法，其特征在于，
所述缓冲部件开口包括缓冲贯穿触点开口和背部绝缘沟槽开口中的至少一个。
11.根据权利要求10所述的存储器制造方法，其特征在于，
所述缓冲部件开口位于所述贯穿触点开口的靠近所述芯片区域的一侧和/或远离所述芯片区域的一侧。
12.根据权利要求11所述的存储器制造方法，其特征在于，
所述贯穿触点开口和所述缓冲贯穿触点开口被图案化为相互错开。
13.根据权利要求10所述的存储器制造方法，其特征在于，
在所述第一晶圆的外侧面上形成下部功能层的步骤包括：
在所述第一晶圆的外侧面上沉积所述下部功能层；
图案化所述下部功能层，以去除位于所述密封区域的密封环子区域和接触墙体子区域的所述下部功能层，形成密封环开口和接触墙体开口；以及
在所述密封环开口中形成密封环，并且在所述接触墙体开口中形成接触墙体，
在所述贯穿触点开口中形成所述贯穿触点，并在所述缓冲贯穿触点开口中形成所述缓冲贯穿触点的步骤包括：
沉积绝缘材料以覆盖所述贯穿触点开口和所述缓冲贯穿触点开口的侧壁和底部；
去除所述贯穿触点开口和所述缓冲贯穿触点开口底部的至少部分绝缘材料，以分别暴露所述密封环和所述接触墙体的上表面；以及
利用导电材料完全填充所述贯穿触点开口和所述缓冲贯穿触点开口，以形成所述贯穿触点和缓冲贯穿触点。
14.根据权利要求10所述的存储器制造方法，其特征在于，在所述贯穿触点开口中形成所述贯穿触点，并在所述背部绝缘沟槽开口中形成所述背部绝缘沟槽的步骤包括：
沉积绝缘材料以完全填充所述背部绝缘沟槽开口，并覆盖所述贯穿触点开口的侧壁和底部；
去除所述贯穿触点开口底部的至少部分绝缘材料，以暴露所述密封环的上表面；以及
利用导电材料完全填充所述贯穿触点开口，以形成所述贯穿触点。
15.根据权利要求14所述的存储器制造方法，其特征在于，
所述贯穿触点开口的宽度大于所述背部绝缘沟槽开口的宽度。
16.根据权利要求8所述的存储器制造方法，其特征在于，还包括：
在所述中部功能层上形成上部功能层。
17.根据权利要求8所述的存储器制造方法，在所述第一晶圆的外侧面上形成下部功能层之前，还包括：
提供在内侧面具有存储单元阵列和互连结构的第二晶圆；以及
将所述第一晶圆的内侧面和所述第二晶圆的内侧面彼此键合。
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111816657A (zh) * 2020-07-02 2020-10-23 长江存储科技有限责任公司 一种半导体器件及其制作方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060278957A1 (en) * 2005-06-09 2006-12-14 Zong-Huei Lin Fabrication of semiconductor integrated circuit chips
US7955955B2 (en) * 2007-05-10 2011-06-07 International Business Machines Corporation Using crack arrestor for inhibiting damage from dicing and chip packaging interaction failures in back end of line structures
DE102015100671B4 (de) * 2015-01-19 2022-01-20 Infineon Technologies Ag Bauelement mit einem Halbleiterchip, der eine Dicing-Kante und eine Schutzstruktur umfasst
CN111081647A (zh) * 2018-10-22 2020-04-28 长鑫存储技术有限公司 芯片内护城河结构及其制造方法
WO2021022402A1 (en) * 2019-08-02 2021-02-11 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof
EP3921869A4 (en) * 2020-04-14 2022-09-07 Yangtze Memory Technologies Co., Ltd. THREE-DIMENSIONAL STORAGE DEVICE WITH BACK SOURCE CONTACT

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111816657A (zh) * 2020-07-02 2020-10-23 长江存储科技有限责任公司 一种半导体器件及其制作方法

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