CN111435650B - 半导体结构及其形成方法 - Google Patents
半导体结构及其形成方法 Download PDFInfo
- Publication number
- CN111435650B CN111435650B CN201910026202.6A CN201910026202A CN111435650B CN 111435650 B CN111435650 B CN 111435650B CN 201910026202 A CN201910026202 A CN 201910026202A CN 111435650 B CN111435650 B CN 111435650B
- Authority
- CN
- China
- Prior art keywords
- layer
- forming
- opening
- dielectric layer
- semiconductor structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 77
- 239000004065 semiconductor Substances 0.000 title claims abstract description 38
- 229910052751 metal Inorganic materials 0.000 claims description 65
- 239000002184 metal Substances 0.000 claims description 65
- 239000000463 material Substances 0.000 claims description 47
- 238000005520 cutting process Methods 0.000 claims description 31
- 238000005229 chemical vapour deposition Methods 0.000 claims description 10
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 8
- 229910052802 copper Inorganic materials 0.000 claims description 8
- 239000010949 copper Substances 0.000 claims description 8
- 238000005240 physical vapour deposition Methods 0.000 claims description 8
- 229910052782 aluminium Inorganic materials 0.000 claims description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 239000010937 tungsten Substances 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 4
- 238000000231 atomic layer deposition Methods 0.000 claims description 3
- 230000009286 beneficial effect Effects 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000012495 reaction gas Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000011800 void material Substances 0.000 description 3
- 230000000644 propagated effect Effects 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5283—Cross-sectional geometry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/562—Protection against mechanical damage
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Geometry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Dicing (AREA)
Abstract
一种半导体结构及其形成方法,其中,半导体结构的形成方法包括:提供晶圆,所述晶圆包括功能区和包围功能区的非功能区,所述晶圆表面具有第一介质层;在所述非功能区的第一介质层内形成第一开口;在所述第一开口内形成第一连接层,所述第一连接层封闭第一开口的顶部,且所述第一连接层内有第一空隙。所述方法形成的半导体结构的性能较好。
Description
技术领域
本发明涉及半导体领域,尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体器件制备过程中,在晶圆中形成电路之后,需要对所述晶圆进行切割,所述切割是将晶圆分割为电路体系完整的芯片或者晶粒单位的过程。
然而,现有技术切割晶圆形成芯片时,易对芯片造成损伤。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法,以减少对功能区的损伤。
为解决上述技术问题,本发明提供一种半导体结构的形成方法,包括:提供晶圆,所述晶圆包括功能区和包围功能区的非功能区,所述晶圆表面具有第一介质层;在所述非功能区的第一介质层内形成第一开口;在所述第一开口内形成第一连接层,所述第一连接层封闭第一开口的顶部,且所述第一连接层内具有第一空隙。
可选的,所述第一开口的深宽比为:1:1~11:1。
可选的,所述第一介质层与晶圆之间还具有第一金属层。
可选的,所述第一开口贯穿第一介质层。
可选的,所述第一连接层的材料包括金属。
可选的,所述半导体结构的形成方法还包括:在所述第一介质层和第一连接层的表面形成第二金属层。
可选的,所述第一连接层的材料包括铜、铝或者钨;所述第一连接层的形成工艺包括化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺。
可选的,所述第一开口的形成方法包括:在所述第一介质层顶部形成第一掩膜层,所述第一掩膜层暴露出非功能区第一介质层的部分顶部表面;以所述第一掩膜层为掩膜,刻蚀所述第一介质层,直至暴露出第一金属层顶部表面,在所述第一介质层内形成所述第一开口。
可选的,形成所述第二金属层之后,还包括:在所述第二金属层表面形成至少一层第二介质层;在各层所述第二介质层内形成第二开口;在所述第二开口内形成第二连接层,所述第二连接层封闭第二开口顶部,且所述第二连接层内具有第二空隙。
可选的,所述第二开口的深宽比为:1:1~11:1。
可选的,当所述第二介质层的层数大于1层时,每形成所述第二连接层之后,形成下一层第二介质层之前,还包括:在所述第二连接层和第二介质层表面形成第三金属层;所述第二开口贯穿所述第二介质层。
可选的,所述晶圆还包括切割区,所述切割区包围非功能区。
可选的,形成第一连接层之后,还包括:在所述切割区对晶圆进行切割工艺,形成若干个芯片。
可选的,第一开口的数量:1个或多个。
可选的,每一层第二介质层内的第二开口的数量:1个或多个。
相应的,本发明还提供一种半导体结构,包括:晶圆,所述晶圆包括功能区和包围功能区的非功能区,所述晶圆表面具有第一介质层;位于所述非功能区第一介质层内的第一开口;位于所述第一开口内的第一连接层,所述第一连接层封闭第一开口的顶部,且所述第一连接层内具有第一空隙。
可选的,所述第一开口的深宽比为:1:1~11:1。
可选的,所述第一介质层与晶圆之间还具有第一金属层;所述第一开口贯穿第一介质层;所述第一连接层的材料包括金属;所述半导体结构还包括位于第一介质层和第一连接层表面的第二金属层。
可选的,所述第一连接层的材料包括铜、铝或者钨。
可选的,所述晶圆还包括切割区,所述切割区包围非功能区。
与现有技术相比,本发明实施例的技术方案具有以下有益效果:
本发明技术方案提供的半导体结构的形成方法中,后续在包围非功能区的切割道区对晶圆进行切割处理,所述切割处理对晶圆产生的应力由切割区向功能区扩展,由于非功能区位于切割区与功能区之间,因此,应力首先扩展至非功能区。所述非功能区的第一介质层内具有第一开口,所述第一开口用于后续容纳第一连接层。由于所述第一连接层封闭第一开口顶部,且所述第一连接层内具有第一空隙,当应力扩展至所述第一空隙时,所述第一空隙能够分散所述应力,使得到达功能区的应力较小,因此,有利于减少应力对功能区的损伤,使得所述切割处理所形成的芯片的质量较好。
进一步,所述第一介质层与晶圆之间还具有第一金属层,所述第一开口贯穿第一介质层,所述第一开口内的第一连接层的材料也包括金属,后续在第一介质层和第一连接层表面形成第二金属层。由于金属材料的断裂韧性强于第一介质层材料的断裂韧性,而所述应力趋向于沿材料断裂韧性弱的方向传播,因此,所述第一金属层、第一连接层和第二金属层能够引导应力的传播,使应力的传播距离较远,则到达功能区的应力较小,因此,有利于减少对功能区的损伤。
附图说明
图1是一种半导体结构的结构示意图;
图2至图10是本发明一实施例的半导体结构的形成方法的各步骤的结构示意图。
具体实施方式
正如背景技术所述,现有技术切割晶圆形成芯片时,易对芯片造成损伤。
图1是一种半导体结构的形成方法的结构示意图。
请参考图1,晶圆100,所述晶圆100包括功能区Ⅰ、包围功能区Ⅰ的非功能区Ⅱ以及包围非功能区Ⅱ的切割区Ⅲ。
上述半导体结构中,后续在切割区Ⅲ对晶圆100进行切割处理形成芯片,所述切割处理过程中易对晶圆100产生应力,所述应力由切割区Ⅲ向功能区Ⅰ扩展。由于所述功能区Ⅰ与切割区Ⅲ之间的非功能区Ⅱ内无阻挡应力的结构,因此,所述应力易扩展至功能区Ⅰ,使得切割处理之后所形成的芯片内易产生裂纹,则芯片的性能较差,甚至失效。
为解决所述技术问题,本发明提供了一种半导体结构的形成方法,包括:所述晶圆包括功能区和包围功能区的非功能区,所述晶圆表面具有第一介质层;在所述非功能区的第一介质层内形成第一开口;在所述第一开口内形成第一连接层,所述第一连接层封闭第一开口的顶部,且所述第一连接层内有第一空隙。所述方法形成的半导体结构的性能较好。
为使本发明的上述目的、特征和有益效果能够更为明显易懂,下面结合附图对本发明的具体实施例做详细的说明。
图2至图10是本发明一实施例的半导体结构的形成方法的各步骤的结构示意图。
请参考图2和图3,图3是图2沿L1线的剖面示意图,图2是图3的俯视图,提供晶圆200,所述晶圆200包括功能区A和包围功能区A的非功能区B。
所述晶圆200的材料为硅,所述晶圆200还包括包围非功能区B的切割区C,后续在所述晶圆200的切割区C进行切割处理形成芯片。所述功能区A内具有电路结构(图中未示出)。所述非功能区B后续的第一介质层内具有第一空隙,所述第一空隙能够释放后续切割工艺过程给晶圆200带来的应力,有利于防止所形成的芯片产生裂纹,进而防止芯片失效。
请参考图4,在所述晶圆200表面形成第一介质层202。
需要说明的是,图4与图3的剖面方向一致。
形成所述第一介质层202之前,还包括:在所述晶圆200表面形成第一金属层201。
所述第一金属层201的材料为金属。在本实施例中,所述第一金属层201的材料为铜。在其他实施例中,所述第一金属层的材料包括铝或者钨。
所述第一金属层201的形成工艺包括化学气相沉积工艺或者物理气相沉积工艺。所述第一金属层201与后续第一连接层连接。
所述第一介质层202的材料为氧化硅或者氮氧化硅。所述第一介质层202的形成工艺包括化学气相沉积工艺或者物理气相沉积工艺。
由于所述第一金属层201材料的断裂韧性强于第一介质层202材料的断裂韧性,而应力倾向于沿材料断裂韧性弱的方向传播,因此,所述第一金属层201能够引导应力的传播,使得到达功能区A的应力较小,有利于减少对功能区A的损伤。
请参考图5,在所述非功能区B的第一介质层202内形成第一开口203,所述第一开口203底部暴露出第一金属层201顶部表面。
所述第一开口203的形成方法包括:在所述第一介质层202顶部形成第一掩膜层(图中未示出),所述第一掩膜层暴露出非功能区B第一介质层202的部分顶部表面;以所述第一掩膜层为掩膜,刻蚀所述第一介质层202,在所述非功能区B的第一介质层202内形成所述第一开口203。
所述第一掩膜层的材料包括氮化硅或者氮化钛,所述第一掩膜层用于定义第一开口203的位置和尺寸。
以所述第一掩膜层为掩膜,刻蚀所述第一介质层202的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
所述第一开口203的深宽比为:1:1~11:1,选择所述第一开口203的深宽比的意义在于:若所述第一开口203的深宽比小于1:1,使得第一开口203的深宽比较小,则后续在第一开口203内形成的第一连接层内不形成第一空隙,则后续在切割区C进行切割处理,对晶圆产生的应力易扩展至功能区A内,使得所形成的芯片易发生损伤,甚至失效;若所述第一开口203的深宽比大于11:1,使得形成第一开口203的难度较大。
在本实施例中,由于第一开口203的深宽比较大,则后续在第一开口203内形成第一连接层时,所述第一连接层在第一开口203顶部的生长速率大于第一开口203内的生长速率,使得第一连接层提前封闭第一开口203,即:所述第一连接层内具有第一空隙,则后续在切割区C进行切割工艺时,对晶圆产生的应力扩展至第一空隙时,所述第一空隙能够分散应力,使得到达功能区A的应力较小,有利于减少对晶圆200功能区A的损伤,提高所形成的芯片的质量。
在本实施例中,所述第一开口203的个数为3个。在其他实施例中,所述第一开口的个数为1个、1个~2个,或者大于3个。
请参考图6,在所述第一开口203内形成第一连接层204,所述第一连接层204封闭第一开口203顶部,且所述第一连接层204内具有第一空隙205。
所述第一连接层204的形成方法包括:在所述第一开口203内和第一介质层202顶部形成第一连接材料膜,所述第一连接材料膜封闭第一开口203;平坦化所述第一连接材料膜,直至暴露出第一介质层202,形成所述第一连接层204,所述第一连接层204封闭第一开口203,且所述第一连接层204内具有第一空隙205。
所述第一连接材料膜的材料为金属,所述第一连接材料膜的形成工艺包括化学气相沉积工艺或者物理气相沉积工艺。
在本实施例中,所述第一连接材料膜的材料为铜,所述第一连接材料膜的形成工艺为化学气相沉积工艺,所述化学气相沉积工艺包括反应气体。采用化学气相沉积工艺形成所述第一连接材料膜的过程中,所述反应气体由第一开口203顶部进入第一开口203,因此,所述第一开口203顶部的反应气体的浓度大于第一开口203内反应气体的浓度,则在所述第一开口203顶部形成的第一连接材料膜的厚度大于第一开口203内第一连接材料膜的厚度,一段时间后,第一连接材料膜封闭第一开口203,而所述第一开口203内还未被第一连接材料膜填满,即形成第一空隙205。后续在切割区C对晶圆200进行切割处理时,对晶圆200产生的应力扩展至第一空隙205时,所述第一空隙205能够分散所述应力,使得到达功能区A的应力较小,因此,有利于减少对功能区A的损伤。
在本实施例中,所述第一连接层204的材料为金属,而所述第一介质层202的材料为氧化硅,因此,所述第一连接层204的断裂韧性大于第一介质层202材料的断裂韧性,而应力倾向于沿断裂韧性较弱的方向传播,因此,所述第一连接层204能够引导应力的传播方向,使得到达功能区A的应力较小,有利于减少对功能区A的损伤。
平坦化所述第一连接材料膜的工艺包括化学机械研磨工艺。
在本实施例中,所述第一连接层204用于实现第一金属层201和后续第二金属层之间的电连接。
请参考图7,在所述第一介质层202和第一连接层204顶部形成第二金属层206和位于第二金属层206顶部的第二介质层207。
所述第二金属层206的材料为金属,所述第二金属层206的形成工艺包括化学气相沉积工艺或者物理气相沉积工艺。
所述第二介质层207的材料包括氧化硅或者氮氧化硅,所述第二介质层207的形成工艺包括化学气相沉积工艺或者物理气相沉积工艺。
在本实施例中,所述第二金属层206的材料为铜,所述第二介质层207的材料为氧化硅,所述第二金属层206的断裂韧性强于第二介质层207的断裂韧性,而所述应力倾向于沿断裂韧性较弱的方向传播,因此,所述第二金属层206能够引导应力的传播方向,使得到达功能区A的应力较小,有利于减少对功能区A的损伤。
在本实施例中,形成所述第二金属层206和第二介质层207。
在其他实施例中,不形成所述第二金属层和第二介质层。
请参考图8,在所述功能区Ⅱ第二介质层207内形成第二开口(图中未标出),所述第二开口底部暴露出第二金属层206;在所述第二开口内形成第二连接层208,所述第二连接层208封闭第二开口,且所述第二连接层208内具有第二空隙209。
所述第二开口的形成方法与第一开口的形成方法相同,在此不做赘述。
在本实施例中,所述第二开口的深宽比为:1:1~11:1,所述第二开口的深宽比较大,使得第二连接层208封闭第二开口顶部时,第二开口内还未被完全填满,即:形成第二空隙209。后续在切割区C对晶圆200进行切割处理时,对晶圆200产生的应力扩展至第二空隙209时,所述第二空隙209能够分散所述应力,使得到达功能区A的应力较小,因此,有利于减少对功能区A的损伤,使得后续所形成的芯片的质量较好。
所述第二连接层208的形成方法和材料与第一连接层204的形成方法和材料相同,在此不作赘述。
所述第二连接层208用于实现第二金属层206与后续第三金属层之间的电连接。
在本实施例中,以所述第二介质层207的层数为一层进行说明。在其他实施例中,所述第二介质层的层数大于1层,每一层的第二介质层内均形成第二连接层;每形成所述第二连接层之后,形成下一层第二介质层之前,还包括:在所述第二连接层和第二介质层表面形成第三金属层;所述第二开口贯穿所述第二介质层。
在本实施例中,每一层的第二介质层207内第二开口的个数为3个。在其他实施例中,每一层的第二介质层内第二开口的个数为1个、1个~2个,或者大于3个。
请参考图9,在所述第二介质层207和第二连接层208表面形成顶层金属层210。
所述顶层金属层210的材料和形成工艺与第一金属层201的材料和形成工艺相同,在此不作赘述。
所述顶层金属层210与第二连接层208连接。
在本实施例中,所述顶层金属层210的材料为金属,所述第二介质层207的材料为氧化硅,所述顶层金属层210的断裂韧性大于第二介质层207材料的断裂韧性,而所述应力倾向于沿断裂韧性弱的方向扩展,因此,所述顶层金属层210能够引导应力的扩展,则后续在晶圆200的切割区C进行切割处理时,对晶圆产生的应力易沿顶层金属层210与第二介质层207的界面传播,使得应力的传播距离较远,则到达功能区A的应力较小,因此,有利于减少对功能区A的损伤,使得所形成的芯片的性能较好。
请参考图10,在所述切割区C对晶圆200进行切割处理,形成若干个芯片212。
所述切割处理所采用的切割工具211包括锯条。
在切割处理的过程中,由于所述第一介质层202内具有第一空隙205,当切割工具211对晶圆200产生的应力传播至第一空隙205时,所述第一空隙205能够释放所述应力,使得达到功能区A的应力较小,则所形成的芯片212不易产生裂纹,有利于提高芯片212的性能。
在本实施例中,还形成第二介质层207,所述第二介质层207内具有第二连接层208,所述第二连接层208内具有第二空隙209,当切割工具211对晶圆200产生的应力传播至第二空隙209时,所述第二空隙209能够释放所述应力,使得达到功能区A的应力较小,则所形成的芯片212不易产生裂纹,有利于提高芯片212的性能。
相应的,本发明还提供一种半导体结构,请继续参考图9,包括:
晶圆200,所述晶圆200包括功能区A和包围功能区A的非功能区B,所述晶圆200表面具有第一介质层202;
位于所述非功能区B第一介质层202内的第一开口203(见图5);
位于所述第一开口203内的第一连接层204,所述第一连接层204封闭第一开口203的顶部,且所述第一连接层204内具有第一空隙205。
所述第一开口203的深宽比为:1:1~11:1。
所述第一介质层202与晶圆200之间还具有第一金属层201;所述第一开口203贯穿第一介质层202;所述第一连接层204的材料包括金属;所述半导体结构还包括位于第一介质层202和第一连接层204表面的第二金属层206。
所述第一连接层204的材料包括铜、铝或者钨。
所述晶圆200还包括切割区C,所述切割区C包围非功能区B。
虽然本发明披露如上,但本发明并非限定于此。任何本领域技术人员,在不脱离本发明的精神和范围内,均可作各种更动与修改,因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (16)
1.一种半导体结构的形成方法,其特征在于,包括:
提供晶圆,所述晶圆包括功能区和包围功能区的非功能区,所述晶圆表面具有第一介质层;
在所述非功能区的第一介质层内形成第一开口;
在所述第一开口内形成第一连接层,所述第一连接层封闭第一开口的顶部,且所述第一连接层内有第一空隙;
所述第一开口的深宽比为:1:1~11:1;
所述第一连接层的材料包括铜、铝或者钨;所述第一连接层的形成工艺包括化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺。
2.如权利要求1所述的半导体结构的形成方法,其特征在于,所述第一介质层与晶圆之间还具有第一金属层。
3.如权利要求1或2所述的半导体结构的形成方法,其特征在于,所述第一开口贯穿第一介质层。
4.如权利要求1所述的半导体结构的形成方法,其特征在于,所述第一连接层的材料包括金属。
5.如权利要求1所述的半导体结构的形成方法,其特征在于,所述半导体结构的形成方法还包括:在所述第一介质层和第一连接层的表面形成第二金属层。
6.如权利要求2所述的半导体结构的形成方法,其特征在于,所述第一开口的形成方法包括:在所述第一介质层顶部形成第一掩膜层,所述第一掩膜层暴露出非功能区第一介质层的部分顶部表面;以所述第一掩膜层为掩膜,刻蚀所述第一介质层,直至暴露出第一金属层顶部表面,在所述第一介质层内形成所述第一开口。
7.如权利要求5所述的半导体结构的形成方法,其特征在于,形成所述第二金属层之后,还包括:在所述第二金属层表面形成至少一层第二介质层;在各层所述第二介质层内形成第二开口;在所述第二开口内形成第二连接层,所述第二连接层封闭第二开口顶部,且所述第二连接层内具有第二空隙。
8.如权利要求7所述的半导体结构的形成方法,其特征在于,所述第二开口的深宽比为:1:1~11:1。
9.如权利要求7所述的半导体结构的形成方法,其特征在于,当所述第二介质层的层数大于1层时,每形成所述第二连接层之后,形成下一层第二介质层之前,还包括:在所述第二连接层和第二介质层表面形成第三金属层;所述第二开口贯穿所述第二介质层。
10.如权利要求1所述的半导体结构的形成方法,其特征在于,所述晶圆还包括切割区,所述切割区包围非功能区。
11.如权利要求10所述的半导体结构的形成方法,其特征在于,形成第一连接层之后,还包括:在所述切割区对晶圆进行切割工艺,形成若干个芯片。
12.如权利要求1所述的半导体结构的形成方法,其特征在于,第一开口的数量:1个或多个。
13.如权利要求7所述的半导体结构的形成方法,其特征在于,每一层第二介质层内的第二开口的数量:1个或多个。
14.一种半导体结构,其特征在于,包括:
晶圆,所述晶圆包括功能区和包围功能区的非功能区,所述晶圆表面具有第一介质层;
位于所述非功能区第一介质层内的第一开口;
位于所述第一开口内的第一连接层,所述第一连接层封闭第一开口的顶部,且所述第一连接层内具有第一空隙;
所述第一开口的深宽比为:1:1~11:1;
所述第一连接层的材料包括铜、铝或者钨;所述第一连接层的形成工艺包括化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺。
15.如权利要求14所述的半导体结构,其特征在于,所述第一介质层与晶圆之间还具有第一金属层;所述第一开口贯穿第一介质层;所述第一连接层的材料包括金属;所述半导体结构还包括位于第一介质层和第一连接层表面的第二金属层。
16.如权利要求14所述的半导体结构,其特征在于,所述晶圆还包括切割区,所述切割区包围非功能区。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201910026202.6A CN111435650B (zh) | 2019-01-11 | 2019-01-11 | 半导体结构及其形成方法 |
US16/703,112 US11171093B2 (en) | 2019-01-11 | 2019-12-04 | Semiconductor structure and fabrication method thereof |
US17/448,255 US11728286B2 (en) | 2019-01-11 | 2021-09-21 | Semiconductor structure |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201910026202.6A CN111435650B (zh) | 2019-01-11 | 2019-01-11 | 半导体结构及其形成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN111435650A CN111435650A (zh) | 2020-07-21 |
CN111435650B true CN111435650B (zh) | 2022-11-18 |
Family
ID=71518014
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201910026202.6A Active CN111435650B (zh) | 2019-01-11 | 2019-01-11 | 半导体结构及其形成方法 |
Country Status (2)
Country | Link |
---|---|
US (2) | US11171093B2 (zh) |
CN (1) | CN111435650B (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111435650B (zh) * | 2019-01-11 | 2022-11-18 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7544602B2 (en) * | 2007-03-29 | 2009-06-09 | International Business Machines Corporation | Method and structure for ultra narrow crack stop for multilevel semiconductor device |
US8283250B2 (en) * | 2008-12-10 | 2012-10-09 | Stats Chippac, Ltd. | Semiconductor device and method of forming a conductive via-in-via structure |
US9589912B1 (en) * | 2015-08-27 | 2017-03-07 | Globalfoundries Inc. | Integrated circuit structure with crack stop and method of forming same |
KR102471641B1 (ko) * | 2016-02-04 | 2022-11-29 | 에스케이하이닉스 주식회사 | 퓨즈구조 및 그를 포함하는 반도체장치 |
CN111435650B (zh) * | 2019-01-11 | 2022-11-18 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
-
2019
- 2019-01-11 CN CN201910026202.6A patent/CN111435650B/zh active Active
- 2019-12-04 US US16/703,112 patent/US11171093B2/en active Active
-
2021
- 2021-09-21 US US17/448,255 patent/US11728286B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20200227361A1 (en) | 2020-07-16 |
CN111435650A (zh) | 2020-07-21 |
US20220005769A1 (en) | 2022-01-06 |
US11728286B2 (en) | 2023-08-15 |
US11171093B2 (en) | 2021-11-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR102320674B1 (ko) | 처리된 적층 다이들 | |
US7867879B2 (en) | Method for dividing a semiconductor substrate and a method for producing a semiconductor circuit arrangement | |
US7316940B2 (en) | Chip dicing | |
US20110006389A1 (en) | Suppressing fractures in diced integrated circuits | |
US10515908B2 (en) | Seal ring for bonded dies | |
US9490103B2 (en) | Separation of chips on a substrate | |
CN111435650B (zh) | 半导体结构及其形成方法 | |
US20050127495A1 (en) | Method of fabrication of a die oxide ring | |
US20170154853A1 (en) | Method for singulating a multiplicity of chips | |
US7439161B2 (en) | Semiconductor device and method for manufacturing the same | |
US20050124140A1 (en) | Pre-fabrication scribing | |
JP2005044901A (ja) | 半導体ウェハ分割方法 | |
JPS6226839A (ja) | 半導体基板 | |
CN111430304A (zh) | 等离子体管芯切割系统以及相关方法 | |
US20240157481A1 (en) | Semiconductor chip splitting method using a laser and semiconductor chip split by the same | |
US20240079347A1 (en) | Apparatuses and methods including structures in scribe regions of semiconductor devices | |
US20220093733A1 (en) | Semiconductor device and method of manufacturing the same | |
JP2007258233A (ja) | 半導体装置の製造方法、半導体装置および回路基板 | |
US20240186243A1 (en) | Semiconductor device structure with energy removable structure and method for preparing the same | |
US20220310534A1 (en) | Method for manufacturing semiconductor structure and semiconductor structure | |
CN117995671A (zh) | 多层堆叠晶圆的切割方法及多层堆叠结构 | |
CN114334798A (zh) | 半导体结构的形成方法 | |
JP2021036564A (ja) | 半導体ウェハおよび半導体チップ | |
CN115763347A (zh) | 制造半导体器件结构的方法 | |
KR101167198B1 (ko) | 반도체 소자의 구리배선 형성방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |