KR101167198B1 - 반도체 소자의 구리배선 형성방법 - Google Patents

반도체 소자의 구리배선 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 구리배선 형성방법에 관한 것으로서, 특히, 구리배선 표면에 발생하는 결함(defect)을 제거하여 구리배선의 신뢰성을 향상시킬 수 있는 효과가 있다.
이를 위한 본 발명에 의한 반도체 소자의 구리배선 형성방법은, 반도체 기판 상에 트렌치가 형성된 층간절연막을 형성하는 단계; 상기 트렌치를 매립하도록 전체 구조상에 구리막을 형성하는 단계; 상기 구리막 표면에 고에너지를 가하여, 상기 구리막 표면에 보이드를 유도하는 단계; 상기 층간절연막이 노출될 때까지 상기 구리막을 CMP하여, 상기 구리막 표면에 유도된 보이드를 제거함과 동시에 구리배선을 형성하는 단계; 및 상기 구리배선이 형성된 층간절연막 상에 배리어막을 증착하는 단계를 포함한다.
구리(Cu), CMP, 보이드(Void)

Description

반도체 소자의 구리배선 형성방법{Method of forming a copper wiring in a semiconductor device}
도 1a 내지 도 1c는 종래기술에 따른 반도체 소자의 구리배선 형성방법을 설명하기 위한 공정별 단면도.
도 2는 종래기술에 따른 반도체 소자의 구리배선 형성방법에서 발생하는 결함을 도시한 단면도.
도 3a 내지 도 3c는 본 발명의 제 1 실시예에 따른 반도체 소자의 구리배선 형성방법을 설명하기 위한 공정별 단면도.
도 4a 내지 도 4c는 본 발명의 제 2 실시예에 따른 반도체 소자의 구리배선 형성방법을 설명하기 위한 공정별 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
200: 반도체 기판 201: 층간절연막
202: 구리막 202a: 구리배선
203: 배리어막 204: 절연막
205: 트렌치 206: 고에너지
본 발명은 반도체 소자의 구리배선 형성방법에 관한 것으로서, 특히, 구리배선 표면에 발생하는 결함(defect)을 제거하여 구리배선의 신뢰성을 향상시킬 수 있는 반도체 소자의 구리배선 형성방법에 관한 것이다.
반도체 소자가 고집적화 되어감에 따라, 배선 설계가 자유롭고 용이하며, 배선 저항 및 전류 용량 등의 설정을 여유있게 할 수 있는 배선 기술에 관한 연구가 활발히 진행되고 있다.
특히, 최근에는 저항이 낮은 구리(Cu)를 이용하여 금속배선을 형성하는데, 이와같이 형성되는 금속배선은 기존의 알루미늄(Al) 배선에 비해 전자 이동(electro migration; EM) 및 스트레스 이동(stress migration; SM) 등의 신뢰성이 우수할 뿐만 아니라, 저항값이 낮고 생산 원가가 저렴하며, 지연시간이 짧아 고속 동작을 구현할 수 있다.
이하, 종래기술에 따른 반도체 소자의 구리배선 형성방법을 첨부한 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1c는 종래기술에 따른 반도체 소자의 구리배선 형성방법을 설명하기 위한 공정별 단면도이다.
종래기술에 따른 반도체 소자의 구리배선 형성방법은, 도 1a에 도시한 바와 같이, 먼저 반도체 기판(100)상에 층간절연막(101)을 형성한 후, 상기 층간절연막(101)의 일부분을 선택적으로 식각하여 트렌치(105)를 형성한다. 상기 층간절연막(101)은 산화막 계통의 절연물질, 특히 저유전율(low k)을 갖는 절연물질로 형성한다. 그런 다음, 상기 트렌치(105)를 매립하도록 전체 구조상에 구리막(102)을 증착한다. 여기서, 상기 구리막(102)은, 그 증착 과정에서 내부에 어느 정도 보이드(void; V)와 같은 결함을 갖게 된다.
그 다음에, 도 1b에 도시한 바와 같이, 상기 층간절연막(101)이 노출될 때까지 상기 구리막(102)을 화학적 기계적 연마(chemical mechanical polishing; CMP)하여 구리배선(102a)을 형성한다.
그런 다음, 도 1c에 도시한 바와 같이, 상기 구리배선(102a)이 형성된 층간절연막(101) 상에 배리어막(103)을 증착한다. 상기 배리어(103)막은 질화막을 이용하여 증착한다.
그러나, 이러한 종래 기술에 따른 반도체 소자의 구리배선 형성방법에서는, 상기 구리배선(102a) 상에 배리어막(103)을 증착할 때, 상기 구리배선(102a) 표면에 고에너지(high energy)가 발생하면서, 상기 구리배선(102a)의 내부에 존재하는 보이드가 표면으로 유도된다.
여기서, 도 2는 종래기술에 따른 반도체 소자의 구리배선 형성방법에서 발생하는 결함을 도시한 단면도이다. 도 2에 도시한 바와 같이, 상기 구리배선(102a)의 표면으로 유도된 보이드(V)는 EM 및 SM에 취약하여 구리배선(102a)의 불량(fail)을 일으키는 문제를 발생시키고, 나아가서는 반도체 소자의 특성을 저하시킨다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은, 구리배선의 표면에 발생되는 보이드 결함을 제거함으로써, 구리배선의 신뢰성을 향상시킬 수 있는 반도체 소자의 구리배선 형성방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 제 1 실시예에 의한 반도체 소자의 구리배선 형성방법은,반도체 기판 상에 트렌치가 형성된 층간절연막을 형성하는 단계; 상기 트렌치를 매립하도록 전체 구조상에 구리막을 형성하는 단계; 상기 구리막 표면에 고에너지를 가하여, 상기 구리막 표면에 보이드를 유도하는 단계; 상기 층간절연막이 노출될 때까지 상기 구리막을 CMP하여, 상기 구리막 표면에 유도된 보이드를 제거함과 동시에 구리배선을 형성하는 단계; 및 상기 구리배선이 형성된 층간절연막 상에 배리어막을 증착하는 단계를 포함한다.
또한, 상기 구리막 표면에 고에너지를 가하기 위하여, 전자빔, RTP 및 플라즈마 처리 중 어느 하나를 이용하는 것을 특징으로 한다.
또한, 상기 고에너지는, 100 내지 1000 eV의 에너지인 것을 특징으로 한다.
또한, 상기 목적을 달성하기 위한 본 발명의 제 2 실시예에 의한 반도체 소자의 구리배선 형성방법은, 반도체 기판 상에 트렌치가 형성된 층간절연막을 형성 하는 단계; 상기 트렌치를 매립하도록 전체 구조상에 구리막을 형성하는 단계; 상기 구리막 표면에 절연막을 증착하여 상기 구리막의 표면으로 보이드를 유도하는 단계; 상기 층간절연막이 노출될 때까지 상기 절연막 및 구리막을 제거하여 구리배선을 형성하는 단계; 및 상기 구리배선이 형성된 층간절연막 상에 배리어막을 증착하는 단계를 포함한다.
또한, 상기 절연막은 SiN, SiC, SiON, SiO2, SIOF 및 SiOC 중 어느 하나를 이용하여 형성한다.
또한, 상기 절연막 및 구리막의 제거 공정은 식각공정 또는 CMP공정을 이용하여 수행한다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
실시예 1
도 3a 내지 도 3c는 본 발명의 제 1 실시예에 따른 반도체 소자의 구리배선 형성방법을 설명하기 위한 공정별 단면도이다.
본 발명의 제 1 실시예에 따른 반도체 소자의 구리배선 형성방법은, 도 3a에 도시한 바와 같이, 먼저 반도체 기판(200)상에 층간절연막(201)을 형성한 후, 상기 층간절연막(201)의 일부분을 선택적으로 식각하여 트렌치(205)를 형성한다. 상기 층간절연막(201)은 산화막 계통의 절연물질, 특히 저유전율(low k)을 갖는 절연물질로 형성한다. 그런 다음, 상기 트렌치(205)를 매립하도록 전체 구조상에 구리막(202)을 증착한다. 여기서, 상기 구리막(202)은, 그 증착 과정에서 내부에 어느 정도 보이드(V)와 같은 결함을 갖게 된다.
다음으로, 상기 보이드(V)를 갖고 있는 구리막(202) 표면에 고에너지(206)를 가하여, 상기 구리막(202) 내부에 존재하는 보이드(V)를 상기 구리막(202) 표면으로 유도한다. 여기서, 상기 구리막(202) 표면에 100 내지 1000 eV 정도의 고에너지를 가하고, 상기 고에너지를 가하기 위하여, 전자빔(E-beam), RTP(rapid thermal processing) 및 플라즈마 처리 중 어느 하나를 이용한다. 이와 같이, 구리막(202)의 표면으로 유도된 보이드(V)는 후속의 CMP 공정에 의해 제거될 수 있다.
그런 다음, 도 3b에 도시한 바와 같이, 상기 층간절연막(201)이 노출될 때까지 상기 구리막(202)을 CMP하여, 상기 구리막(202)의 표면으로 유도된 보이드(V)를 제거함과 동시에 구리배선(202a)을 형성한다.
그 다음에, 도 3c에 도시한 바와 같이, 상기 구리배선(202a)이 형성된 층간절연막(201) 상에 배리어막(203)을 증착한다. 상기 배리어막(203)은 질화막을 이용하여 증착한다. 이때, 본 발명의 제 1 실시예에서는, 보이드(V)가 제거된 상태에서, 후속의 배리어막(203) 증착 공정을 진행하므로, 상기 구리배선(202a)의 표면에 결함이 발생하는 것을 방지할 수 있다.
실시예 2
도 4a 내지 도 4c는 본 발명의 제 2 실시예에 따른 반도체 소자의 구리배선 형성방법을 설명하기 위한 공정별 단면도이다.
본 발명의 제 2 실시예에 따른 반도체 소자의 구리배선 형성방법은, 도 4a에 도시한 바와 같이, 먼저 반도체 기판(200)상에 층간절연막(201)을 형성한 후, 상기 층간절연막(201)의 일부분을 선택적으로 식각하여 트렌치(205)를 형성한다. 상기 층간절연막(201)은 산화막 계통의 절연물질, 특히 저유전율(low k)을 갖는 절연물질로 형성한다. 그런 다음, 상기 트렌치(205)를 매립하도록 전체 구조상에 구리막(202)을 증착한다. 여기서, 상기 구리막(202)은, 그 증착 과정에서 내부에 어느 정도 보이드(V)와 같은 결함을 갖게 된다.
그 다음에, 상기 구리막(202) 상에 절연막(204)을 증착한다. 이때, 상기 절연막(204) 증착시 발생하는 고에너지로 인하여 구리막(202) 내부에 존재하는 보이드(V)가 표면으로 유도된다. 상기 절연막(204)은 SiN, SiC, SiON, SiO2, SIOF 및 SiOC 중 어느 하나를 이용하여 형성하는 것이 바람직하다.
그런 다음, 도 4b에 도시한 바와 같이, 상기 층간절연막(201)이 노출될 때까지 상기 절연막(204) 및 구리막(202)을 제거하여, 상기 구리막(202)의 표면으로 유도된 보이드(V)를 제거함과 동시에 구리배선(202a)을 형성한다.
다음으로, 도 4c에 도시한 바와 같이, 상기 구리배선(202a)이 형성된 층간절연막(201) 상에 배리어막(203)을 증착한다. 여기서, 본 발명의 제 2 실시예에서는, 상술한 제 1 실시예에서와 마찬가지로, 보이드(V)가 제거된 상태에서, 후속의 배리어막(203) 증착 공정을 진행하므로, 상기 구리배선(202a)의 표면에 결함이 발생하는 것을 방지할 수 있다.
이상의 본 발명은 상기에 기술된 실시예들에 의해 한정되지 않고, 당업자들에 의해 다양한 변형 및 변경을 가져올 수 있으며, 이는 첨부된 특허청구범위에서 정의되는 본 발명의 취지와 범위에 포함되는 것으로 보아야 할 것이다.
앞에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 구리배선 형성방법에 의하면, 구리막 표면에 고에너지를 가하거나 구리막 표면에 절연막을 증착하여, 상기 구리막 내부에 존재하는 보이드를 표면으로 유도한 후 제거하여, 사전에 구리막 내부의 보이드를 감소시킴으로써, 후속의 배리어막 증착 공정 진행시 구리 배선의 표면에 보이드 결함이 발생하는 것을 억제하는 효과가 있다.
따라서, EM 또는 SM으로 인하여 발생하는 구리배선의 불량이 감소하게 되므로, 구리배선의 신뢰성을 향상시킬 수 있고, 나아가서는 반도체 소자의 특성 향상을 가져올 수 있다.

Claims (6)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 반도체 기판 상에 트렌치가 형성된 층간절연막을 형성하는 단계;
    상기 트렌치를 매립하도록 전체 구조상에 구리막을 형성하는 단계;
    상기 구리막 표면에 실리콘계 절연막을 증착하고 상기 실리콘계 절연막 증착시 발생하는 고에너지에 의해 상기 구리막의 표면으로 보이드를 유도하는 단계;
    상기 층간절연막이 노출될 때까지 상기 실리콘계 절연막 및 구리막을 제거하여 구리배선을 형성하는 단계; 및
    상기 구리배선이 형성된 층간절연막 상에 배리어막을 증착하는 단계를 포함하는 반도체 소자의 구리배선 형성방법.
  5. 제 4 항에 있어서,
    상기 실리콘계 절연막은 SiN, SiC, SiON, SiO2, SIOF 및 SiOC 중 어느 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 구리배선 형성방법.
  6. 제 4 항에 있어서,
    상기 실리콘계 절연막 및 구리막의 제거 공정은 식각공정 또는 CMP공정을 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 구리배선 형성방법.
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