JP2009123840A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】配線層に空隙部を設けた半導体装置における配線間容量を確実に低減できるようにする。
【解決手段】半導体装置は、半導体基板１０１の上に形成された第１絶縁膜１０２と、該第１絶縁膜１０２に選択的に形成された複数の配線１０８とを有している。第１絶縁膜１０２における複数の配線１０８のうちの一部の配線同士の間の領域にはエアギャップ１０２ｃが形成されており、第１絶縁膜１０２におけるエアギャップ１０２ｃの底部及び該エアギャップ１０２ｃと隣接する配線１０８の下側部分の誘電率は、第１絶縁膜１０２におけるエアギャップ１０２ｃと隣接しない配線１０８の下側部分の誘電率よりも低い。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、特に、互いに隣接する配線同士の間に空隙部（エアギャップ）が設けられた配線構造を有する半導体装置及びその製造方法に関する。

近年、半導体集積回路素子の微細化に伴い、素子間又は素子内を結ぶ配線の間隔が小さくなってきている。このため配線間の容量が増大して、信号の伝搬速度の低下を引き起こすという問題が顕在化している。

そこで、非特許文献１に示されているように、配線間にエアギャップを形成して配線間容量を低減する方法が検討されている。以下、非特許文献１に示されている半導体装置の製造方法を図５〜図７を参照しながら説明する。

まず、図５（ａ）に示すように、半導体基板１の上に第１絶縁膜２を堆積する。

次に、図５（ｂ）に示すように、リソグラフィ法により、第１絶縁膜２の上に、配線形成パターンを有する第１レジストパターン３を形成する。

次に、図５（ｃ）に示すように、第１レジストパターン３をマスクとしたドライエッチングにより、第１絶縁膜２に複数の配線溝２ａを形成する。このとき、各配線溝２ａの底部には、ドライエッチングによるダメージ層２Ａが形成される。

次に、図５（ｄ）に示すように、第１レジストパターン３をアッシング及び洗浄により除去する。

次に、図６（ａ）に示すように、第１絶縁膜２の上に各配線溝２ａを含む全面にわたってバリア膜６及び銅（Ｃｕ）膜７を順次堆積する。その後、化学機械研磨（ＣＭＰ）法により、第１絶縁膜２の上の配線溝２ａを除く領域に堆積されたバリア膜６及び銅膜７を除去することにより、側面及び底面がバリア膜６により覆われ且つ銅膜７からなる配線８を形成する。

次に、図６（ｂ）に示すように、リソグラフィ法により、第１絶縁膜２の上に複数の配線８のうちの一部の配線間の第１絶縁膜２を選択的に開口する開口パターンを有する第２レジストパターン９を形成する。

次に、図６（ｃ）に示すように、第２レジストパターン９をマスクとしたドライエッチングにより、第１絶縁膜２における複数の配線８のうちの一部の配線８同士の間の領域を除去することにより、ギャップ２ｂを形成する。このとき、ギャップ２ｂの底部には、ドライエッチングによるダメージ層２Ｂが形成される。

次に、図６（ｄ）に示すように、第２レジストパターン９をアッシング及び洗浄により除去する。

次に、図７に示すように、化学気相堆積（ＣＶＤ）法により、第１絶縁膜２の上に各配線８及びギャップ２ｂを含む全面にわたって第２絶縁膜１２を堆積する。これにより、各ギャップ２ｂの上部が第２絶縁膜１２により覆われる結果、それぞれエアギャップ２ｃが形成される。
ＬＧ．Ｇｏｓｓｅｔ，"Ｇｅｎｅｒａｌ ｒｅｖｉｅｗ ｏｆ ｉｓｓｕｅｓ ａｎｄ ｐｅｒｓｐｅｃｔｉｖｅｓ ｆｏｒ ａｄｖａｎｃｅｄ ｃｏｐｐｅｒ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎｓ ｕｓｉｎｇ ａｉｒ ｇａｐ ａｓ ｕｌｔｒａ-ｌｏｗ Ｋ ｍａｔｅｒｉａｌ"，Ｐｒｏｃ． ＩＩＴＣ２００３

しかしながら、本願発明者らは、前記従来の半導体装置の製造方法を種々検討した結果、以下のような問題があることを見いだしている。

第１に、図６（ｄ）で示す工程において、第２レジストパターン９を除去する際に、洗浄液によりダメージ層２Ａ、２Ｂが侵食されてしまうという問題がある。ダメージ層２Ａ、２Ｂが浸食されることにより、図８に示すように、配線８がバリア膜６と共に第１絶縁膜２から剥離して、半導体装置の歩留まりが低下する。

第１の問題は、配線幅の縮小及び低誘電率絶縁膜の導入が進むにつれて、より顕著になってきている。例えば、第１絶縁膜２に炭素含有酸化シリコン（ＳｉＯＣ）膜を用いた場合に、ダメージ層２Ａ、２ＢとしてＳｉＯ_ｘ層が形成される。従って、例えば第２レジストパターン９を除去する際に、フッ化水素（ＨＦ）を含む薬剤を用いると、フッ化水素はＳｉＯ_ｘを容易に溶解するため、ダメージ層２Ａ、２Ｂが浸食されることになる。特に、配線８の幅が１００ｎｍ以下の場合には、ダメージ層２Ａの侵食が配線８の下側部分の全域に及ぶため、配線８が剥離してしまう。

なお、これと同様の問題は、空孔を導入したＳｉＯＣ膜や、有機系の絶縁膜、例えばＳｉＬＫ、ＦＬＡＲＥ、ポリイミド、ベンゾシクロブテン（ＢＣＢ）又はフッ素含有炭化水素等においても発生する。

第２に、図６（ｄ）に示した工程で使用される洗浄液を調整して、ダメージ層２Ａ、２Ｂを残存させたとすると、配線８における配線間容量が増大してしまうという問題が生じる。これは、ダメージ層２Ｂの誘電率が相対的に高い物質により構成されていることに起因する。

本発明は、前記の問題を解決し、配線層に空隙部を設けた半導体装置の配線間容量を確実に低減できるようにすることを目的とする。

前記の目的を達成するため、本発明は、半導体装置及びその製造方法を、配線が形成された絶縁膜における配線同士の間に形成される空隙部の底部及び該空隙部と隣接する配線の下側部分の組成を改質する構成とする。すなわち、誘電率が低い組成（低誘電率絶縁体からなる層間絶縁膜が有する誘電率と同程度の誘電率を有する組成）に改質する構成、又は機械強度が高い層に改質する構成、又は洗浄液に不溶な層に改質する構成とする。

具体的に、本発明に係る半導体装置は、半導体基板の上に形成された第１絶縁膜と、第１絶縁膜に選択的に形成された複数の配線とを備え、第１絶縁膜における複数の配線のうちの一部の配線同士の間の領域には空隙部が形成されており、第１絶縁膜における空隙部の底部及び該空隙部と隣接する配線の下側部分の誘電率は、第１絶縁膜における空隙部と隣接しない配線の下側部分の誘電率よりも低いことを特徴とする。

本発明の半導体装置によると、第１絶縁膜における空隙部の底部及び該空隙部と隣接する配線の下側部分の誘電率が、第１絶縁膜における空隙部と隣接しない配線の下側部分の誘電率よりも低いため、配線間容量が増大することがない。

本発明の半導体装置は、第１絶縁膜の上に形成され、複数の配線及び空隙部を覆う第２絶縁膜をさらに備えていることが好ましい。

このようにすると、第２絶縁膜にも他の配線を形成できるため、多層配線構造を実現することができる。

また、本発明の半導体装置は、少なくとも各配線の上面と第２絶縁膜の間に形成され、各配線を保護する保護膜をさらに備えていることが好ましい。

このようにすると、保護膜により、製造時の配線に対するダメージが防止されるため、配線の信頼性、ひいては半導体装置の信頼性を向上することができる。

本発明の半導体装置において、第１絶縁膜の誘電率は、酸化シリコンの誘電率よりも低いことが好ましい。

このようにすると、互いに隣接する配線同士の間に空隙部が形成されない領域においても、配線間容量を抑えることができる。

本発明に係る半導体装置の製造方法は、半導体基板の上に第１絶縁膜を形成する工程（ａ）と、工程（ａ）よりも後に、第１絶縁膜に複数の配線溝を選択的に形成する工程（ｂ）と、工程（ｂ）よりも後に、配線溝に導電性材料を埋め込むことにより、複数の配線を形成する工程（ｃ）と、工程（ｃ）よりも後に、第１絶縁膜における配線同士の間の領域を除去することにより、配線同士の間に空隙部を形成する工程（ｄ）と、工程（ｄ）よりも後に、第１絶縁膜における配線の下側部分を空隙部を介して改質する工程（ｅ）とを備えていることを特徴とする。

本発明の半導体装置の製造方法によると、第１絶縁膜における配線同士の間の領域を除去することにより、配線同士の間に空隙部を形成し、その後、第１絶縁膜における配線の下側部分を空隙部を介して改質するため、例えばレジストパターンの除去時に用いる薬液により配線部分が第１絶縁膜から剥離することがない。その上、通常、誘電率が高くなるダメージ層の誘電率が低くなるため、空隙部を挟んで隣接する配線の配線間容量が増大することもない。

本発明の半導体装置の製造方法において、工程（ｅ）は、第１絶縁膜における配線の下側部分の誘電率を小さくする工程であることが好ましい。

本発明の半導体装置の製造方法は、工程（ｅ）において、第１絶縁膜における空隙部の底部をも改質することが好ましい。

本発明の半導体装置の製造方法において、工程（ｅ）は、第１絶縁膜における空隙部の底部の誘電率を小さくする工程であることが好ましい。

本発明の半導体装置の製造方法は、工程（ｅ）よりも後に、第１絶縁膜の上に、第２絶縁膜を複数の配線及び空隙部を覆うように形成する工程（ｆ）をさらに備えていることが好ましい。

このようにすると、第２絶縁膜にも他の配線を形成できるため、多層配線構造を実現することができる。

本発明の半導体装置の製造方法は、工程（ｃ）と工程（ｄ）との間に、少なくとも配線の上に該配線を保護する保護膜を形成する工程（ｇ）をさらに備えていることが好ましい。

また、本発明の半導体装置の製造方法は、工程（ｅ）と工程（ｆ）との間に、少なくとも配線の上に該配線を保護する保護膜を形成する工程（ｇ）をさらに備えていることが好ましい。

このようにすると、保護膜により、製造時の配線に対するダメージが防止されるため、配線の信頼性、ひいては半導体装置の信頼性を向上することができる。

本発明の半導体装置の製造方法において、工程（ｄ）は、第１絶縁膜の上における複数の配線のうちの少なくとも一部の配線同士の間の領域に開口部を有するマスクパターンを形成する工程と、形成されたマスクパターンを用いて第１絶縁膜を選択的に除去する工程とを含むことが好ましい。

本発明の半導体装置の製造方法において、第１絶縁膜の誘電率は、酸化シリコンの誘電率よりも低いことが好ましい。

このようにすると、互いに隣接する配線同士の間に空隙部が形成されない領域においても、配線間容量を抑えることができる。

本発明に係る半導体装置及びその製造方法によると、配線間の空隙部の底部及び該空隙部と隣接する配線の下側部分の絶縁膜を改質するため、配線層に空隙部を設けた半導体装置を確実に得ることができる。

（一実施形態）
本発明の一実施形態について図面を参照しながら説明する。

図１は本発明の一実施形態に係る半導体装置の要部の断面構成を示している。図１に示すように、例えばシリコン（Ｓｉ）からなる半導体基板１０１の主面上には、炭素含有酸化シリコン（ＳｉＯＣ）からなる第１絶縁膜１０２が形成されている。第１絶縁膜１０２の上部には、側面及び底面がバリア膜１０６により覆われた銅（Ｃｕ）膜１０７からなる複数の配線１０８が互いに間隔をおいて形成されている。ここで、バリア膜１０６は銅原子の拡散を防止又は抑制できればよく、例えば、タンタル（Ｔａ）若しくは窒化タンタル（ＴａＮ）又はこれらの積層膜を用いることができる。

複数の配線１０８の一部には、第１絶縁膜１０２における一部の配線１０８同士の間が除去されてなるエアギャップ（空隙部）１０２ｃが形成されている。

第１絶縁膜１０２の上には、各配線１０８及びエアギャップ１０２ｃを覆うように、ＳｉＯＣからなる第２絶縁膜１１２が形成されている。

また、第１絶縁膜１０２におけるエアギャップ１０２ｃの底部には第２改質層１０２Ｄが形成され、エアギャップ１０２ｃと隣接する配線１０８の下側部分には第１改質層１０２Ｃが形成されている。なお、エアギャップ１０２ｃが設けられない、すなわちエアギャップ１０２ｃと隣接しない配線１０８の下側部分には、第１ダメージ層１０２Ａが残存している。本実施形態の場合は、第１ダメージ層１０２Ａは、第１絶縁膜１０２を構成するＳｉＯＣに含まれるＳｉ−ＣＨ_３結合の一部が、Ｓｉ−ＯＨ結合に置換されて形成されている。

ここで、第１改質層１０２Ｃ及び第２改質層１０２Ｄの誘電率は、後述するように、第１ダメージ層１０２Ａよりも低い。

なお、図示はしていないが、半導体基板１０１にはトランジスタ等の複数の機能素子が形成されている。

以下、前記のように構成された半導体装置におけるエアギャップを有する半導体装置の製造方法について図面を参照しながら説明する。

図２〜図４は本発明の一実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。

まず、図２（ａ）に示すように、半導体基板１０１の主面上に、ＣＶＤ法により、膜厚が１００ｎｍ〜５００ｎｍ程度のＳｉＯＣからなる第１絶縁膜１０２を堆積する。

次に、図２（ｂ）に示すように、リソグラフィ法により、第１絶縁膜１０２の上に、配線形成パターンを有する第１レジストパターン１０３を形成する。

次に、図２（ｃ）に示すように、第１レジストパターン１０３をマスクとしたドライエッチングにより、第１絶縁膜１０２に複数の配線溝１０２ａを形成する。このドライエッチングにより、各配線溝１０２ａの底部には、誘電率が相対的に高い、すなわち誘電率が少なくともＳｉＯＣよりも高い第１ダメージ層１０２Ａが形成される。

次に、図２（ｄ）に示すように、第１レジストパターン１０３をアッシング及び洗浄により除去する。

次に、図３（ａ）に示すように、スパッタ法及びめっき法により、第１絶縁膜１０２の上に各配線溝１０２ａを含む全面にわたってバリア膜１０６及び銅膜１０７を順次堆積する。その後、化学機械研磨（ＣＭＰ）法により、第１絶縁膜１０２の上の配線溝１０２ａを除く領域に堆積されたバリア膜１０６及び銅膜１０７を除去することにより、側面及び底面がバリア膜１０６により覆われ且つ銅膜１０７からなる配線１０８を形成する。

次に、図３（ｂ）に示すように、リソグラフィ法により、第１絶縁膜１０２の上に複数の配線１０８のうちの一部の配線間の第１絶縁膜１０２を選択的に開口する開口パターンを有する第２レジストパターン１０９を形成する。

次に、図３（ｃ）に示すように、第２レジストパターン１０９をマスクとしたドライエッチングにより、第１絶縁膜１０２における複数の配線１０８のうちの一部の配線１０８同士の間の領域を除去することにより、ギャップ１０２ｂを形成する。このドライエッチングにより、ギャップ１０２ｂの底部には、誘電率が相対的に高い、すなわち誘電率が少なくともＳｉＯＣよりも高い第２ダメージ層１０２Ｂが形成される。

次に、図３（ｄ）に示すように、第２レジストパターン１０９をアッシングにより除去する。

次に、図４（ａ）に示すように、第２レジストパターン１０９が除去された第１絶縁膜１０２をダメージ回復用の薬剤にさらす。これにより、第１絶縁膜１０２におけるギャップ１０２ｂと隣接する配線１０８の下側部分に形成された第１ダメージ層１０２Ａ及び第１絶縁膜１０２におけるギャップ１０２ｂの底部に形成された第２ダメージ層１０２Ｂに薬剤が浸透して、第１ダメージ層１０２Ａ及び第２ダメージ層は、それぞれ誘電率が相対的に低い第１改質層１０２Ｃ及び第２改質層１０２Ｄとなる。この後、アッシング後に残留したポリマー等を除去するために、適切な薬液を用いて洗浄を行う。具体的には、ＨＦやＮＨ_４Ｆを含む薬液を使用する。これらの物質は、ＳｉＯ_２を溶解するため、これらの物質を含む薬液を用いて洗浄を行う際に、ダメージ層の回復の効果が際立つ。なお、ＳｉＯ_２を溶解するような薬液であればこれらの物質に限られることはない。

ここで、各改質層１０２Ｃ、１０２Ｄは、各ダメージ層１０２Ａ、１０２Ｂに含まれるＳｉ−ＯＨ結合の一部がＳｉ−ＣＨ_３結合に再置換される。その結果、各改質層１０２Ｃ、１０２Ｄの誘電率は、各ダメージ層１０２Ａ、１０２Ｂの誘電率よりも低くなるため、このダメージ回復処理により、ギャップ１０２ｂを挟んで対向する配線１０８同士の間の配線間容量は低下する。なお、ダメージ回復用の薬剤の好ましい形態は後述する。

次に、図４（ｂ）に示すように、ＣＶＤ法により、第１絶縁膜１０２の上に各配線１０８及びギャップ１０２ｂを含む全面にわたって第２絶縁膜１１２を堆積する。これにより、各ギャップ１０２ｂの上部が第２絶縁膜１１２により覆われて、それぞれエアギャップ１０２ｃが形成される。ここで、ダメージ回復処理について、ダメージ層を誘電率が低い層に改質する具体例を述べたが、洗浄液に不溶な層に改質することができれば、これ以外の層に改質しても構わない。例えば、機械的強度の高い層に改質しても構わない。

以下、ダメージ回復用の薬剤の好ましい形態について説明する。ダメージ回復用の薬剤は、［化１］又は［化２］に示す構造を有する物質を含むことが好ましい。なぜなら、［化１］に示す構造を有する物質は、［化３］に示す反応によってＳｉ−ＯＨ基をＳｉ−ＣＨ_３基に置換する作用がある。また、［化２］に示す構造を有する物質は、［化４］に示す反応によってＳｉ−ＯＨ基をＳｉ−ＣＨ_３基に置換する作用があるためである。

これらの反応は、［化１］又は［化２］に示した構造を有する物質を含む薬剤をスピンコート法等の方法により、半導体基板１０１、すなわち第１絶縁膜１０２の上に塗布することによって実現できる。なお、この反応の際には、実用的な反応速度を得るために、半導体基板１０１の温度を３００℃より高く且つ４００℃未満の範囲に設定することが好ましい。

以上、本発明の一実施形態について説明したが、本発明は上記の実施形態に限定されない。

例えば、本実施形態においては、第１絶縁膜１０２における配線１０８の下側部分及びギャップ１０２ｂの底部の両方にダメージ層１０２Ａ、１０２Ｂが形成されるとしているが、一般に、配線溝１０２ａを形成するためのドライエッチングの条件と、ギャップ１０２ｂを形成するためのドライエッチングの条件とは異なるため、いずれか一方にしかダメージ層が形成されない場合がある。このような場合においても、本発明が有効であることは明らかである。

また、本実施形態においては、第１絶縁膜１０２及び第２絶縁膜１１２を形成する絶縁膜にＳｉＯＣを用いたが、ＳｉＯＣに代えて、空孔を導入したＳｉＯＣ膜、又は有機系の絶縁膜（ＳｉＬＫ、ＦＬＡＲＥ、ポリイミド、ＢＣＢ若しくはフッ素含有炭化水素等）を用いることもできる。なお、有機系絶縁膜を用いた場合は、ダメージ回復用の薬剤は、各材料に応じて適当な薬剤を選択する必要があることはいうまでもない。

また、本実施形態においては、配線１０８の上に第２絶縁膜１１２を直接に堆積しているが、配線１０８の信頼性、すなわちＥＭ（electro-migration）、ＳＭ（stress-migration）及びＴＤＤＢ（time dependent dielectric breakdown）等を向上させるために、少なくとも配線１０８の上に、窒化シリコン（ＳｉＮ）、炭化窒化シリコン（ＳｉＣＮ）又は炭化酸化シリコン等の適当な保護膜を介在させて第２絶縁膜１１２を堆積してもよい。

なお、この保護膜は、図３（ａ）に示した配線形成工程の直後に堆積してもよく、また、図４（ａ）に示したギャップ形成工程の直後に堆積してもよい。前者の場合は、ギャップ１０２ｂを形成する際には、第２レジストパターン１０９をマスクとしたドライエッチングにより、保護膜に続いて第１絶縁膜１０２が除去されることになる。

また、保護膜は、配線１０８の表面に選択的に形成される金属膜又は金属合金膜であってもよい。そのような膜としては、Ｗ膜、Ｃｏ膜、ＣｏＷＰ膜、ＣｏＢＰ膜、Ｎｉ膜又はＣｕＳｉＮ膜等が挙げられる。

また、本実施形態においては、配線間容量を低くするために、配線１０８同士の間にエアギャップ１０２ｃを形成しているが、誘電率が低い絶縁膜をエアギャップ１０２ｃの内部に埋め込んでもよい。なお、この誘電率が低い絶縁膜として、［化１］又は［化２］に示すような構造を有する物質を含んでいてもよい。これにより、本発明の効果をより確実に得ることができる。

また、本実施形態においては、エアギャップ１０２ｃの形成領域を規制するために、レジストによるマスクパターン（第２レジストパターン１０９）を用いているが、半導体装置の回路レイアウトによっては、このマスクパターンが不要な場合がある。なお、レジストによるマスクパターンに代えて、金属又は絶縁性材料からなるマスクパターンを用いることができる。

また、本実施形態においては、配線１０８を第１絶縁膜１０２の１層にのみ形成しているが、２層以上の多層配線にも容易に適用できる。さらに、本実施形態においては、いわゆるシングルダマシン法により配線１０８を形成しているが、いわゆるデュアルダマシン法により配線１０８を形成することもできる。

また、本実施形態においては、配線１０８の配線材料として銅を用いたが、配線材料は特に限定されず、例えば銅（Ｃｕ）、銀（Ａｇ）若しくはアルミニウム（Ａｌ）、又はこれらの合金等を用いることができる。

また、本発明は、配線１０８の幅が１００ｎｍ以下の場合に特に有効であることは、上記の説明より明らかである。

その他、本発明は、その趣旨を逸脱しない範囲で種々の形態に変形して適用可能である。

本発明に係る半導体装置及びその製造方法は、半導体装置の配線間容量を確実に低減でき、エアギャップが設けられた配線構造を有する半導体装置及びその製造方法等に有用である。

本発明の一実施形態に係る半導体装置の要部を示す断面図である。 （ａ）〜（ｄ）は本発明の一実施形態に係る半導体装置の製造方法の要部を示す工程順の断面図である。 （ａ）〜（ｄ）は本発明の一実施形態に係る半導体装置の製造方法の要部を示す工程順の断面図である。 （ａ）及び（ｂ）は本発明の一実施形態に係る半導体装置の製造方法の要部を示す工程順の断面図である。 （ａ）〜（ｄ）は従来の半導体装置の製造方法の要部を示す工程順の断面図である。 （ａ）〜（ｄ）は従来の半導体装置の製造方法の要部を示す工程順の断面図である。 従来の半導体装置の製造方法の要部を示す一工程の断面図である。 従来の半導体装置の製造方法における問題点を示す断面図である。

符号の説明

１０１ 半導体基板
１０２ 第１絶縁膜
１０２ａ 配線溝
１０２ｂ ギャップ
１０２ｃ エアギャップ（空隙部）
１０２Ａ 第１ダメージ層
１０２Ｂ 第２ダメージ層
１０２Ｃ 第１改質層
１０２Ｄ 第２改質層
１０３ 第１レジストパターン
１０６ バリア膜
１０７ 銅膜
１０８ 配線
１０９ 第２レジストパターン
１１２ 第２絶縁膜

Claims (13)

1. 半導体基板の上に形成された第１絶縁膜と、
   前記第１絶縁膜に選択的に形成された複数の配線とを備え、
   前記第１絶縁膜における前記複数の配線のうちの一部の配線同士の間の領域には空隙部が形成されており、
   前記第１絶縁膜における前記空隙部の底部及び前記空隙部と隣接する配線の下側部分の誘電率は、前記第１絶縁膜における前記空隙部と隣接しない配線の下側部分の誘電率よりも低いことを特徴とする半導体装置。
2. 前記第１絶縁膜の上に形成され、前記複数の配線及び空隙部を覆う第２絶縁膜をさらに備えていることを特徴とする請求項１に記載の半導体装置。
3. 少なくとも前記各配線の上面と前記第２絶縁膜の間に形成され、前記各配線を保護する保護膜をさらに備えていることを特徴とする請求項２に記載の半導体装置。
4. 前記第１絶縁膜の誘電率は、酸化シリコンの誘電率よりも低いことを特徴とする請求項１又は２に記載の半導体装置。
5. 半導体基板の上に第１絶縁膜を形成する工程（ａ）と、
   前記工程（ａ）よりも後に、前記第１絶縁膜に複数の配線溝を選択的に形成する工程（ｂ）と、
   前記工程（ｂ）よりも後に、前記配線溝に導電性材料を埋め込むことにより、複数の配線を形成する工程（ｃ）と、
   前記工程（ｃ）よりも後に、前記第１絶縁膜における前記配線同士の間の領域を除去することにより、前記配線同士の間に空隙部を形成する工程（ｄ）と、
   前記工程（ｄ）よりも後に、前記第１絶縁膜における前記配線の下側部分を前記空隙部を介して改質する工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。
6. 前記工程（ｅ）は、前記第１絶縁膜における前記配線の下側部分の誘電率を小さくする工程であることを特徴とする請求項５に記載の半導体装置の製造方法。
7. 前記工程（ｅ）において、前記第１絶縁膜における前記空隙部の底部をも改質することを特徴とする請求項５又は６に記載の半導体装置の製造方法。
8. 前記工程（ｅ）は、前記第１絶縁膜における前記空隙部の底部の誘電率を小さくする工程であることを特徴とする請求項７に記載の半導体装置の製造方法。
9. 前記工程（ｅ）よりも後に、前記第１絶縁膜の上に、第２絶縁膜を前記複数の配線及び空隙部を覆うように形成する工程（ｆ）をさらに備えていることを特徴とする請求項５〜８のいずれか１項に記載の半導体装置の製造方法。
10. 前記工程（ｃ）と前記工程（ｄ）との間に、少なくとも前記配線の上に該配線を保護する保護膜を形成する工程（ｇ）をさらに備えていることを特徴とする請求項５〜９のいずれか１項に記載の半導体装置の製造方法。
11. 前記工程（ｅ）と前記工程（ｆ）との間に、少なくとも前記配線の上に該配線を保護する保護膜を形成する工程（ｇ）をさらに備えていることを特徴とする請求項９に記載の半導体装置の製造方法。
12. 前記工程（ｄ）は、
    前記第１絶縁膜の上における前記複数の配線のうちの少なくとも一部の配線同士の間の領域に開口部を有するマスクパターンを形成する工程と、
    形成された前記マスクパターンを用いて前記第１絶縁膜を選択的に除去する工程とを含むことを特徴とする請求項５〜１１のいずれか１項に記載の半導体装置の製造方法。
13. 前記第１絶縁膜の誘電率は、酸化シリコンの誘電率よりも低いことを特徴とする請求項５〜８のいずれか１項に記載の半導体装置の製造方法。

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