KR20210156248A - 반도체 장치 - Google Patents

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Abstract

반도체 장치는 기판 상에 형성되며 상부로 돌출된 복수 개의 돌출부들을 갖는 확산 방지 절연막 패, 확산 방지 절연막 패턴의 돌출부들 상에 각각 형성되며 기판 상면에 대해 80도 내지 135도의 경사로 기울어진 측벽을 갖는 복수 개의 도전 패턴들, 각 도전 패턴들의 상면 및 측벽을 커버하는 배리어막, 및 확산 방지 절연막 패턴 및 배리어막 상에 형성되어 서로 인접하는 도전 패턴들 사이에 에어 갭(air gap)을 갖는 층간 절연막을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다. 보다 상세하게 본 발명은 배선 구조물을 갖는 반도체 장치에 관한 것이다.
반도체 장치가 고집적화 됨에 따라, 반도체 장치에 포함되는 배선 패턴의 선폭 및 피치 역시 미세화 되고 있다. 이에 따라, 인접하는 배선 패턴들 사이에서 기생 커패시턴스의 크기도 증가하게 되며, 이는 RC 지연 현상을 야기하여 반도체 장치의 동작 속도를 저하시킬 수 있다. 따라서, 기생 커패시턴스를 감소시킬 수 있는 반도체 장치가 요구되고 있다.
본 발명의 과제는 감소된 기생 커패시턴스를 갖는 반도체 장치를 제공하는데 있다.
상기 본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는 기판 상에 형성되며 상부로 돌출된 복수 개의 돌출부들을 갖는 확산 방지 절연막 패턴, 상기 확산 방지 절연막 패턴의 돌출부들 상에 각각 형성되며 상기 기판 상면에 대해 80도 내지 135도의 경사로 기울어진 측벽을 갖는 복수 개의 도전 패턴들, 상기 각 도전 패턴들의 상면 및 측벽을 커버하는 배리어막, 및 상기 확산 방지 절연막 패턴 및 상기 배리어막 상에 형성되어 서로 인접하는 상기 도전 패턴들 사이에 에어 갭(air gap)을 갖는 층간 절연막을 포함한다.
예시적인 실시예들에 있어서, 상기 도전 패턴은 상면의 폭이 저면의 폭보다 작을 수 있다.
예시적인 실시예들에 있어서, 상기 도전 패턴은 상면의 폭이 저면의 폭보다 클 수 있다.
예시적인 실시예들에 있어서, 상기 도전 패턴의 상면은 상부로 볼록한 곡면일 수 있다.
예시적인 실시예들에 있어서, 상기 도전 패턴의 측벽은 90도 내지 135도의 경사를 갖는 하부, 및 80도 내지 90도의 경사를 갖는 상부를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 도전 패턴은 구리, 알루미늄, 텅스텐 또는 니켈을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 배리어막은 탄탈륨, 코발트, 알루미늄 또는 망간, 혹은 이들의 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 배리어막은 그래핀(graphene)을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 배리어막은 상기 인접하는 도전 패턴들 사이의 상기 확산 방지 절연막 패턴 부분을 커버할 수 있다.
예시적인 실시예들에 있어서, 상기 층간 절연막은 실리콘 탄질화물(SiCN)을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 확산 방지 절연막 패턴은 실리콘 질화물, 실리콘탄질화물, 실리콘 탄화물, 또는 실리콘 산질화물을 포함할 수 있다.
상기 본 발명의 과제를 달성하기 위한 다른 실시예들에 따른 반도체 장치는 기판 상에 형성되며 상부로 돌출된 복수 개의 돌출부들을 갖는 확산 방지 절연막 패턴, 상기 확산 방지 절연막 패턴의 돌출부들 상에 각각 형성되는 복수 개의 도전 패턴들, 상기 각 도전 패턴들 상에 형성된 촉매 패턴, 상기 촉매 패턴상에 형성되어 상기 촉매 패턴보다 큰 폭을 갖는 갭 형성 유도층, 상기 도전 패턴 및 상기 촉매 패턴의 측벽들, 상기 확산 방지 절연막 패턴의 상면, 및 상기 갭 형성 유도층을 커버하는 배리어막, 및 상기 배리어막 상에 형성되어 서로 인접하는 상기 도전 패턴들 사이에 에어 갭(air gap)을 갖는 층간 절연막을 포함한다.
예시적인 실시예들에 있어서, 상기 촉매 패턴은 코발트, 니켈, 탄탈륨 또는 망간을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 갭 형성 유도층은 알루미늄 질화물 또는 그래핀(graphene)을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 도전 패턴들은 각각 상기 기판에 대해 80도 내지 135도의 경사로 기울어진 측벽을 가질 수 있다.
상기 본 발명의 과제를 달성하기 위한 또 다른 실시예들에 따른 반도체 장치는 소자 분리막 패턴에 의해 액티브 핀(active fin)이 정의되는 기판, 상기 액티브 핀 상에 형성된 게이트 구조물, 상기 게이트 구조물에 인접하는 상기 액티브 핀 상에 형성된 소스/드레인 층, 상기 게이트 구조물을 커버하도록 상기 기판 상에 형성된 제1 층간 절연막, 상기 제1 층간 절연막 상에 형성되며 상부로 돌출된 복수 개의 돌출부들을 갖는 확산 방지 절연막 패턴, 상기 확산 방지 절연막 패턴의 돌출부들 상에 각각 형성되며 소정 기울기의 측벽을 갖는 복수 개의 도전 패턴들, 상기 각 도전 패턴들의 상면 및 측벽을 커버하는 배리어막, 및 상기 확산 방지 절연막 패턴 및 상기 배리어막 상에 형성되어 서로 인접하는 상기 도전 패턴들 사이에 에어 갭(air gap)을 갖는 제2 층간 절연막을 포함한다.
예시적인 실시예들에 있어서, 상기 도전 패턴은 구리, 알루미늄, 텅스텐 또는 니켈을 포함하고, 상기 배리어막은 탄탈륨, 코발트 또는 망간, 혹은 이들의 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 층간 절연막은 실리콘 탄질화물(SiCN)을 포함하고, 상기 확산 방지 절연막 패턴은 실리콘 질화물, 실리콘 탄질화물, 실리콘 탄화물, 또는 실리콘 산질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물은 상기 액티브 핀 상에 순차적으로 적층된 게이트 절연막 패턴 및 게이트 전극을 포함하며, 상기 게이트 절연막 패턴은 고유전율을 갖는 금속 산화물을 포함하고 상기 게이트 전극은 금속을 포함할 수 있다.
예시적인 실시예들에 있어서, 소스/드레인 층은 실리콘, 실리콘 탄화물, 실리콘-게르마늄을 포함하는 에피택시얼 층일 수 있다.
본 발명의 실시예들에 따르면, 반도체 장치는 기판의 상면에 대해 80도 내지 135도의 경사로 기울어진 측벽을 갖는 도전 패턴들 사이에 에어 갭이 형성될 수 있다. 이에 따라, 상기 반도체 장치는 감소된 기생 커패시턴스를 가질 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1 내지 도 5는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 6 내지 도 10은 도 1의 반도체 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
도 11 및 도 12는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 13 내지 도 16은 도 11의 반도체 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
도 17은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1 내지 도 5는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 1 내지 도 5를 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 제1 층간 절연막(110), 제1 층간 절연막(110) 상에 형성된 확산 방지 절연막 패턴(122), 확산 방지 절연막 패턴(122)의 복수 개의 돌출부들(124) 상에 각각 형성된 복수 개의 도전 패턴들(132), 각 도전 패턴들(132)의 상면 및 측벽을 커버하는 배리어막(140), 및 확산 방지 절연막 패턴(122) 및 배리어막(140) 상에 형성된 제2 층간 절연막(150)을 포함할 수 있다.
기판(100)은 예를 들어, 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘 온 인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄 온 인슐레이터(Germanium-On-Insulator: GOI) 기판 등일 수 있다.
기판(100) 상에는 FEOL(Front End Of Line) 공정을 통해 형성된 하부 소자들이 구비될 수 있다. 이때, 제1 층간 절연막(110)은 상기 하부 소자들을 커버할 수 있다. 제1 층간 절연막(110)은 예를 들어, 실리콘 산화물(SiO2) 또는 저유전 물질을 포함할 수 있다.
확산 방지 절연막 패턴(122)은 제1 층간 절연막(110) 상에 형성되며, 상부로 돌출된 복수 개의 돌출부들(124)을 가질 수 있다. 돌출부들(124)의 상면은 도전 패턴(132)의 저면과 접촉하며, 도전 패턴(132)에 포함된 금속 성분이 제1 층간 절연막(110)으로 확산되는 것을 방지할 수 있다. 확산 방지 절연막 패턴(122)은, 예를 들면, 실리콘 질화물, 실리콘 탄질화물, 실리콘 탄화물, 실리콘 산질화물 등을 포함할 수 있다.
예시적인 실시예들에 있어서, 도전 패턴(132)은 확산 방지 절연막 패턴(122)의 돌출부(124) 상에 제1 방향을 따라 연장될 수 있으며, 상기 제1 방향에 수직한 제2 방향을 따라 복수 개로 형성될 수 있다. 도전 패턴(132)은, 예를 들면, 구리, 알루미늄, 텅스텐, 니켈 등과 같은 금속을 포함할 수 있다. 도시되지는 않았으나, 도전 패턴(132)은 제1 층간 절연막(110)을 관통하는 비아(via, 도시되지 않음) 또는 콘택(contact, 도시되지 않음)에 의해 기판(100)과 전기적으로 연결될 수도 있다.
예시적인 실시예들에 있어서, 도전 패턴(132)은 기판(100)의 상면에 대해 제1 각도(1)의 경사로 기울어진 측벽을 가질 수 있다. 예를 들면, 상기 제1 각도(1)는 80도 내지 135도 일 수 있다. 상기 제1 각도(1)가 80도 내지 90도인 경우에는, 도전 패턴(132)의 상면의 폭이 그 저면의 폭보다 작을 수 있다. 이것이 도 1에 도시되어 있다. 이와 다르게, 상기 제1 각도(1)가 90도 내지 135도인 경우에는, 도전 패턴(132)의 상면의 폭이 그 저면의 폭보다 클 수 있다. 이것이 도 2에 도시되어 있다.
도 3에 도시된 바와 같이, 도전 패턴(132)의 상면은 상부로 볼록한 곡면일 수 있다. 이때, 도 3에는 도전 패턴(132)의 상면을 덮고 있는 배리어막(140)의 상면 역시 상부로 볼록한 곡면인 것이 도시되어 있으나, 배리어막(140)의 형상은 이에 한정되지 않으며, 이와 다른 다양한 형상을 가질 수 있다. 예를 들면, 배리어막(140)은 기판(100)의 상면과 평행한 상면을 가질 수도 있다.
도 4에 도시된 바와 같이, 도전 패턴(132)은 언더컷(undercut) 형상의 측벽을 가질 수 있다. 즉, 도전 패턴(132)의 하부 측벽은 기판(100)의 상면에 대해 제2 각도(2)의 경사로 기울어질 수 있고, 상부 측벽은 상기 제2 각도(2)와 다른 제3 각도(3)의 경사로 기울어질 수 있다. 예를 들면, 도전 패턴(132)의 하부 측벽은 기판(100)의 상면에 대하여 90도 내지 135도의 경사를 가질 수 있고, 상부 측벽은 기판(100)의 상면에 대하여 80도 내지 90도의 경사를 가질 수 있다. 도 4에는 하부 측벽의 길이가 상부 측벽의 길이보다 짧은 도전 패턴(132)이 도시되어 있으나, 도전 패턴(132)의 형상은 이에 한정 되는 것은 아니며, 하부 측벽의 길이가 상부 측벽의 길이보다 길거나 또는 동일할 수도 있다.
배리어막(140)은 도전 패턴(132) 상에 형성되며, 상기 제1 방향으로 연장되어 도전 패턴(132)의 상면 및 측벽을 커버할 수 있다. 배리어막(140)은 도전 패턴(132)에 포함된 금속 성분이 제2 층간 절연막(150)으로 확산되는 것을 방지할 수 있으며, 예를 들면, 탄탈륨, 코발트, 알루미늄, 망간 등의 금속, 탄탈륨 질화물, 코발트 질화물, 알루미늄 질화물, 망간 질화물 등의 금속 질화물, 혹은 그래핀(graphene)을 포함할 수 있다.
예시적인 실시예들에 있어서, 배리어막(140)은 인접하는 도전 패턴들(132) 사이의 확산 방지 절연막 패턴(122) 부분을 커버할 수도 있다.
즉, 도 5에 도시된 바와 같이, 배리어막(140)은 도전 패턴(132)의 상면 및 측벽을 커버하고, 상기 제2 방향으로 연장되어 확산 방지 절연막 패턴(122)의 측벽 및 상면을 커버할 수 있다. 이때, 서로 인접한 도전 패턴들(132)은 배리어막(140)에 의해 서로 연결될 수 있다. 따라서 이 경우에는, 도전 패턴들(132) 간의 절연을 위하여 배리어막(140)은 절연성 물질, 예를 들면, 실리콘 질화물, 실리콘 탄질화물, 실리콘 탄화물, 또는 실리콘 산질화물을 포함할 수 있다.
다시 도 1을 참조하면, 제2 층간 절연막(150)은 확산 방지 절연막 패턴(122) 및 배리어막(140) 상에 형성되어, 복수 개의 도전 패턴들(132)을 수용할 수 있다. 이때, 제2 층간 절연막(150)은 복수 개의 에어 갭들(air gaps, 155)을 포함할 수 있다. 각 에어 갭들(155)은 서로 인접하는 도전 패턴들(132) 사이에 형성되며, 상기 제1 방향을 따라 연장된 에어 터널 형상을 가질 수 있다. 도 1에는 상면의 폭이 저면의 폭보다 큰 사다리꼴 형상의 에어 갭(155)이 도시되어 있으나, 에어 갭(155)의 형상은 이에 제한되지 않으며 다양한 형상을 가질 수 있다. 예를 들면, 도 4에 도시된 바와 같이 상부 및 하부에 비해 중앙부가 더 좁은 형상을 가질 수도 있다.
에어 갭(155)은 상대적으로 낮은 유전 상수를 갖는 공기를 포함하므로, 에어 갭(155) 양 측에 위치하는 서로 인접한 도전 패턴들(132) 사이의 기생 커패시턴스를 감소시킬 수 있다.
예시적인 실시예들에 있어서, 제2 층간 절연막(150)은 실리콘 산화물(SiO2) 또는 저유전 물질을 포함할 수 있다. 일부 실시예들에 있어서, 서로 인접하는 도전 패턴들(132) 사이에 에어 갭(155)을 형성하기 위하여, 제2 층간 절연막(150)은 실리콘 산화물(SiO2)보다 저유전율을 가지면서 높은 탄성을 갖는 물질, 예를 들면, 실리콘 탄질화물(SiCN)을 포함할 수 있다
상술한 바와 같이, 예시적인 실시예들에 따른 반도체 장치는, 기판(100)의 상면에 대해 80도 내지 135도의 경사로 기울어진 측벽을 갖는 도전 패턴(132), 상부로 돌출된 복수 개의 돌출부들(124)이 도전 패턴(132)의 저면과 접하는 확산 방지 절연막 패턴(122), 및 도전 패턴(132)의 상면 및 측벽을 커버하는 배리어막(140)을 포함할 수 있다. 또한, 서로 인접하는 도전 패턴들(132) 사이에는 에어 갭(155)이 형성될 수 있다. 이에 따라, 상기 반도체 장치는 감소된 기생 커패시턴스를 가질 수 있다.
도 6 내지 도 10은 도 1의 반도체 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
도 6을 참조하면, 기판(100) 상에 FEOL(Front End Of Line) 공정을 수행하여 소자들(도시되지 않음)을 형성하고, 상기 소자들을 덮는 제1 층간 절연막(110)을 형성한다. 제1 층간 절연막(110) 상에 확산 방지 절연막(120) 및 도전막(130)을 순차적으로 형성한다.
도 7을 참조하면, 도전막(130) 상에 마스크 패턴(180)을 형성한다.
예시적인 실시예들에 있어서, 마스크 패턴(180)은 순차적으로 적층된 하드 마스크(182) 및 포토레지스트 패턴(184)을 포함할 수 있다. 마스크 패턴(180)은 도전막(130) 상에 하드 마스크 층(도시되지 않음) 및 포토레지스트 막(도시되지 않음)을 순차적으로 형성하고, 노광 및 현상 공정을 수행함으로써 형성될 수 있다. 도전막(130) 상에는 복수 개의 마스크 패턴들(180)이 형성될 수 있고, 마스크 패턴들(180)은 제1 개구(185)에 의해 서로 이격될 수 있다.
예시적인 실시예들에 있어서, 상기 노광 공정은 불화크롬(KrF), 불화아르곤(ArF), 극자외선(Extreme Ultra Violet: EUV), 진공 자외선(Vacuum Ultra Violet: VUV), 전자 빔(electron beam), X-선 또는 이온 빔을 사용하여 수행될 수 있다.
하드 마스크(182)는, 예를 들면, 탄소 혹은 실리콘 계열의 스핀-온 하드 마스크(Spin On Hard mask: SOH) 물질, 또는 실리콘 산질화물 계열의 하드 마스크 물질을 포함할 수 있다. 한편, 경우에 따라서는 하드 마스크(182)를 형성하지 않고 포토레지스트 패턴(184) 만을 형성할 수도 있다.
도 8을 참조하면, 도전막(130)을 식각하여 도전 패턴(132)을 형성한다.
예시적인 실시예들에 있어서, 마스크 패턴(180)을 식각 마스크로 사용하여 확산 방지 절연막(120)의 상면이 노출될 때까지 도전층(130)을 식각한다. 이에 따라, 복수 개의 도전막 패턴(132) 및 제2 개구(135)가 형성될 수 있다. 이때, 도전막 패턴(132)의 측벽은 기판(100)의 상면에 대하여 80도 내지 135도의 경사를 가지도록 형성될 수 있다. 또한, 확산 방지 절연막(120)의 상부가 부분적으로 제거됨으로써, 돌출부들(124)을 갖는 확산 방지 절연막 패턴(122)이 형성될 수 있다.
도 9를 참조하면, 도전 패턴(132)의 상면 및 측벽에 배리어막(140)을 형성한다.
예시적인 실시예들에 있어서, 도전 패턴(132)에만 선택적으로 증착 하는 물질을 사용하여 배리어막(140)을 도전 패턴(132)의 상면 및 측벽에 형성할 수 있다. 예를 들면, 배리어막(140)은 탄탈륨, 코발트, 알루미늄, 망간 등의 금속, 탄탈륨 질화물, 코발트 질화물, 알루미늄 질화물, 망간 질화물 등의 금속 질화물, 혹은 그래핀(graphene)을 포함할 수 있으며, 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정을 통해 형성될 수 있다.
이와는 다르게, 일부 실시예들에 있어서는 배리어막(140)은 인접하는 도전 패턴들(132) 사이의 확산 방지 절연막 패턴(122)의 상면을 완전히 커버하도록 형성될 수도 있다. 이때, 배리어막(140)은 확산 방지 절연막 패턴(122)과 실질적으로 동일한 물질, 예를 들면, 실리콘 질화물, 실리콘 탄질화물, 실리콘 탄화물, 또는 실리콘 산질화물을 포함할 수 있다.
도 10을 참조하면, 배리어막(140)의 상면에 플라즈마 처리 공정을 수행한다.
예시적인 실시예들에 있어서, 상기 플라즈마 처리 공정은 질소 플라즈마, 산소 플라즈마, 수소 플라즈마, 질소 및 수소 혼합 플라즈마, 사불화탄소 플라즈마, 또는 암모니아 플라즈마를 사용하여 수행될 수 있다. 이때, 상기 플라즈마는 축전 결합 방식 또는 유도 결합 방식에 의해 생성될 수 있다.
상기 플라즈마 처리 공정을 통하여, 배리어막(140) 상면의 미세 유막 등이 제거될 수 있고, 배리어막(140) 상면에는 미세한 요철들이 생성될 수 있다. 이에 따라, 제2 층간 절연막(150)은 배리어막(140)의 상면에서 더 잘 증착될 수 있고, 상대적으로 증착이 느린 도전 패턴들(132) 사이의 제2 개구(135)에는 에어 갭(155)이 형성될 수 있다.
다시 도 1을 참조하면, 확산 방지 절연막 패턴(122) 및 배리어막(140) 상에 제2 층간 절연막(150)을 형성한다.
예시적인 실시예들에 있어서, 제2 층간 절연막(150)은 갭필(gap-fill) 특성 및/또는 컨포멀 특성이 상대적으로 낮은 공정 조건 및 재료를 사용하여 형성될 수 있다. 예를 들면, 제2 층간 절연막(150)은 PECVD(Plasma Enhanced CVD) 공정 또는 스퍼터링 공정을 수행하여 형성될 수 있다.
따라서, 제2 층간 절연막(150)은 제2 개구(135)의 입구에서 도전 패턴(132)에 의해 오버행(overhang)되어 제2 개구(135)를 완전히 채우지 못할 수 있다. 이에 따라, 서로 인접하는 도전 패턴들(132) 사이에 에어 갭(155)이 형성될 수 있다.
이때, 제2 층간 절연막(150)은 실리콘 산화물(SiO2)보다 유전율이 작으면서도 높은 탄성을 갖는 물질, 예를 들면, 실리콘 탄질화물(SiCN)을 사용하여 형성될 수 있다.
상술한 바와 같이, 예시적인 실시예들에 따른 반도체 장치의 제조 방법은, 배리어막(140)의 상면을 플라즈마를 사용하여 클리닝하거나 또는 갭필 특성이 낮은 제2 층간 절연막(150)을 사용함으로써 서로 인접하는 도전 패턴들(132) 사이에 에어 갭(155)을 형성할 수 있다. 이에 따라, 감소된 기생 커패시턴스를 갖는 반도체 장치를 제조할 수 있다.
도 11 및 도 12는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들이다. 도 11 및 도 12는 배리어막의 형상, 촉매 패턴 및 갭 형성 유도층을 제외하고는 도 1을 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 11 및 도 12를 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 제1 층간 절연막(110), 제1 층간 절연막(110) 상에 형성된 확산 방지 절연막 패턴(122), 확산 방지 절연막 패턴(122)의 복수 개의 돌출부들(124) 상에 각각 형성된 복수 개의 도전 패턴들(132), 각 도전 패턴들(132) 상에 형성된 촉매 패턴(162), 촉매 패턴(162) 상에 형성된 갭 형성 유도층(170), 도전 패턴(132), 촉매 패턴(162), 확산 방지 절연막 패턴(122), 및 갭 형성 유도층(170)을 커버하는 배리어막(142), 및 배리어막(142)을 커버하는 제2 층간 절연막(150)을 포함할 수 있다. 서로 인접하는 도전 패턴들(132) 사이에는 에어 갭(155, 145)이 형성될 수 있다.
촉매 패턴(162)은 도전 패턴(132) 상에 제1 방향을 따라 연장되며, 상기 제1 방향에 수직한 제2 방향을 따라 배치된 복수 개의 도전 패턴들(132) 상에 각각 형성될 수 있다. 촉매 패턴(162)은, 예를 들면, 코발트, 니켈, 탄탈륨, 망간 등의 금속을 포함할 수 있다.
예시적인 실시예들에 있어서, 촉매 패턴(162)은 도전 패턴(132)의 상면을 완전히 커버할 수 있다. 다른 실시예들에 있어서, 촉매 패턴(162)은 도전 패턴(132)의 상면을 부분적으로만 커버할 수도 있다.
갭 형성 유도층(170)은 촉매 패턴(162) 상에 상기 제1 방향을 따라 연장되며, 상기 제2 방향을 따라 배치된 복수 개의 촉매 패턴들(162) 상에 각각 형성될 수 있다. 갭 형성 유도층(170)은, 예를 들면, 알루미늄 질화물 또는 그래핀(graphene)을 포함할 수 있다.
예시적인 실시예들에 있어서, 갭 형성 유도층(170)의 폭은 촉매 패턴(162)의 폭 및 도전 패턴(132)의 폭보다 더 클 수 있다. 이에 따라, 서로 인접하는 갭 형성 유도층들(170) 사이의 간격은 서로 인접하는 촉매 패턴들(162) 사이의 간격 및 서로 인접하는 도전 패턴들(132) 사이의 간격보다 더 작을 수 있다.
도 11에는 타원형의 단면을 가진 갭 형성 유도층(170)이 도시되어 있으나, 갭 형성 유도층(170)의 형상은 이에 제한되지 않는다. 예를 들면, 갭 형성 유도층(170)의 상면이 기판(100)의 상면과 평행할 수 있고, 또는 갭 형성 유도층(170)의 단면이 직사각형 형상일 수도 있다.
배리어막(142)은 도전 패턴(132) 및 촉매 패턴(162)의 측벽들, 확산 방지 절연막 패턴(122)의 상면, 및 갭 형성 유도층(170)을 커버할 수 있다. 배리어막(142)은 도전 패턴(132)에 포함된 금속 성분이 제2 층간 절연막(150)으로 확산되는 것을 방지할 수 있다. 배리어막(142)은, 예를 들면, 실리콘 질화물, 실리콘 탄질화물, 실리콘 탄화물, 또는 실리콘 산질화물을 포함할 수 있다.
도 12에 도시된 바와 같이, 예시적인 실시예들에 있어서, 배리어막(142)은 상기 제1 방향으로 연장되어 복수 개의 갭 형성 유도층들(170)의 상면을 커버할 수 있다. 이에 따라, 배리어막(142)은 서로 인접하는 도전 패턴들(132) 사이에 에어 갭(145)을 형성할 수 있다. 이때, 도 12에는 단면이 도어(door) 형상인 에어 갭(145)이 도시되어 있으나, 에어 갭(145)의 형상은 이에 제한되지 않으며 다양한 형상들을 가질 수 있다.
이 경우에 있어서, 제2 층간 절연막(150)은 배리어막(142) 상에 형성되며, 제2 층간 절연막(150)은 내부에 에어 갭을 포함하지 않을 수 있다.
도 13 내지 도 16은 도 11의 반도체 장치를 제조하는 방법을 설명하기 위한 단면도들이다. 도 13 내지 도 16의 반도체 장치 제조 방법은 배리어막의 형상, 촉매 패턴 및 갭 형성 유도층을 제외하고는 도 6 내지 도 10을 참조로 설명한 반도체 장치 제조 방법과 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
먼저, 도 6을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행하여 기판(100) 상에 순차적으로 적층된 제1 층간 절연막(110), 확산 방지 절연막(120), 및 도전막(130)을 형성한다.
이후 도 13을 참조하면, 도전막(130) 상에 촉매층(160)을 형성한다.
예시적인 실시예들에 있어서, 촉매층(160)은 코발트, 니켈, 탄탈륨, 망간 등의 금속을 포함하도록 형성될 수 있다.
도 14를 참조하면, 도 7을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행하여 촉매층(160) 상에 마스크 패턴(도시되지 않음)을 형성하고, 상기 마스크 패턴을 사용하여 촉매층(160) 및 도전막(130)을 식각함으로써 촉매 패턴(162) 및 도전 패턴(132)을 각각 형성한다. 촉매층(160) 및 도전막(130)이 식각된 부위에는 제2 개구(135)가 형성될 수 있다.
이때, 도 8을 참조로 설명한 공정과 동일하게, 도전 패턴(132)은 기판(100)의 상면에 대해 80도 내지 135도의 경사로 기울어진 측벽을 갖도록 형성될 수 있으며, 확산 방지 절연막(120)의 상면 일부도 제거됨으로써 돌출부(124)를 갖는 확산 방지 절연막 패턴(122)이 형성될 수 있다.
도 15를 참조하면, 촉매 패턴(162) 상에 갭 형성 유도층(170)을 형성한다.
예시적인 실시예들에 있어서, 갭 형성 유도층(170)의 폭은 촉매 패턴(162)의 폭 및 도전 패턴(132)의 폭보다 더 크게 형성될 수 있다. 이에 따라, 서로 인접하는 갭 형성 유도층들(170) 사이의 간격은 서로 인접하는 촉매 패턴들(162) 사이의 간격 및 서로 인접하는 도전 패턴들(132) 사이의 간격보다 더 작아지도록 형성될 수 있다.
예시적인 실시예들에 있어서, 갭 형성 유도층(170)은 촉매 패턴(162)을 구성하는 금속 성분에만 선택적으로 증착되는 물질, 예를 들어, 알루미늄 질화물 또는 그래핀(graphene)을 사용하여 화학 기상 증착(CVD) 공정을 수행하여 형성될 수 있다.
도 16을 참조하면, 도전 패턴(132) 및 촉매 패턴(162)의 측벽들, 확산 방지 절연막 패턴(122)의 상면, 및 갭 형성 유도층(170)을 커버하도록 배리어막(142)을 형성한다.
배리어막(142)은, 예를 들면, 실리콘 질화물, 실리콘 탄질화물, 실리콘 탄화물, 또는 실리콘 산질화물을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 배리어막(142)은 제2 개구(135)의 입구를 완전히 커버하여 인접하는 도전 패턴들(132) 사이에 에어 갭(145)을 갖도록 형성될 수 있다. 이는 도 12에 도시되어 있다.
다시 도 11을 참조하면, 배리어막(142) 상에 제2 층간 절연막(150)을 형성한다.
예시적인 실시예들에 있어서, 제2 층간 절연막(150)은 갭필(gap-fill) 특성 및/또는 컨포멀 특성이 상대적으로 낮은 공정 조건 및 재료를 사용하여 형성될 수 있다. 예를 들면, 제2 층간 절연막(150)은 PECVD(Plasma Enhanced CVD) 공정 또는 스퍼터링 공정을 수행하여 형성될 수 있다.
따라서, 제2 층간 절연막(150)은 제2 개구(135)의 입구에서 갭 형성 유도층(170)에 의해 오버행(overhang)되어 제2 개구(135)를 완전히 채우지 못할 수 있다. 이에 따라, 서로 인접하는 도전 패턴들(132) 사이에 에어 갭(155)이 형성될 수 있다.
이때, 제2 층간 절연막(150)은 실리콘 산화물(SiO2)보다 유전율이 작으면서도 높은 탄성을 갖는 물질, 예를 들면, 실리콘 탄질화물(SiCN)을 사용하여 형성될 수 있다.
이와는 다르게, 제2 층간 절연막(150)은 갭필(gap-fill) 특성 및/또는 컨포멀 특성이 상대적으로 낮은 공정 조건 및 재료를 사용하지 않고 형성될 수도 있다. 예를 들면, 제2 층간 절연막(150)은 일반적인 실리콘 산화물(SiO2) 또는 저유전 물질을 사용하여 형성될 수 있다. 갭 형성 유도층(170)에 의하여 제2 개구(135)의 입구가 좁아질 수 있고, 이에 따라 일반적인 실리콘 산화물을 사용하여 제2 층간 절연막(150)을 형성하는 과정에서도 에어 갭(155)이 형성될 수 있다.
상술한 바와 같이, 예시적인 실시예들에 따른 반도체 장치의 제조 방법은, 도전 패턴 상부에 상기 도전 패턴의 폭보다 더 큰 폭을 갖는 갭 형성 유도층을 형성할 수 있다. 이에 따라, 서로 인접하는 도전 패턴들 사이에 보다 쉽게 에어 갭을 형성할 수 있고, 감소된 기생 커패시턴스를 갖는 반도체 장치를 제조할 수 있다.
도 17은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 17에는 핀펫(FINFET)을 포함하는 반도체 장치가 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다.
도 17을 참조하면, 상기 반도체 장치는 기판(200) 상에 구비되는 핀펫, 상기 핀펫과 전기적으로 연결되는 도전 패턴들(270)을 포함할 수 있다. 이때, 제1 영역(Ⅰ)은 상기 반도체 장치를 제1 방향을 따라 절단한 부분 단면을 나타내고, 제2 영역(Ⅱ)은 상기 반도체 장치를 상기 제1 방향과 실질적으로 수직한 제2 방향을 따라 절단한 부분 단면을 나타낼 수 있다.
기판(200)은 예를 들어, 실리콘, 게르마늄, 실리콘-게르마늄 등과 같은 반도체 물질, 혹은 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(200)은 실리콘 온 인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄 온 인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
상기 핀펫은 게이트 구조물(210) 및 소스/드레인 층(206)을 포함할 수 있다.
구체적으로, 기판(200)에는 상면이 소자 분리막(202)에 의해 커버되는 필드 영역 및 상면이 소자 분리막(202)에 의해 커버되지 않는 액티브 영역이 정의될 수 있다. 상기 액티브 영역은 기판(200) 상부로 돌출된 핀(fin) 형상을 가지므로, 이하에서는 이를 액티브 핀(active fin, 204)으로 부르기로 한다.
예시적인 실시예들에 있어서, 액티브 핀(204)은 기판(200) 상면에 평행한 제2 방향으로 연장될 수 있으며, 기판(200) 상면에 평행하고 상기 제2 방향에 실질적으로 수직한 제1 방향을 따라 복수 개로 형성될 수 있다.
소자 분리막(202)은, 예를 들면, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
게이트 구조물(210)은 액티브 핀(204)을 감싸면서 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 게이트 구조물(210)은 액티브 핀(204) 및 소자 분리막(202) 상에 순차적으로 적층된 게이트 절연막 패턴(212) 및 게이트 전극(214)을 포함할 수 있다. 또한, 게이트 절연막 패턴(212) 및 액티브 핀(204) 사이에는 인터페이스 막 패턴(도시되지 않음)이 더 형성될 수도 있다.
예를 들면, 게이트 절연막 패턴(212)은 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 고유전율을 갖는 금속 산화물을 포함할 수 있으며, 게이트 전극(214)은 알루미늄, 구리, 탄탈륨 등의 저저항 금속, 혹은 이들의 금속 질화물을 포함할 수 있다.
스페이서(218)는 게이트 구조물(210)의 측벽을 커버하도록 형성되며, 예를 들면, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
소스/드레인 층(206)은 게이트 구조물(210)에 인접하는 액티브 핀(204) 상에 형성될 수 있으며, 불순물을 포함할 수 있다.
소스/드레인 층(206)은, 예를 들어, 실리콘, 실리콘 탄화물, 실리콘-게르마늄을 포함하는 에피택시얼 층일 수 있다. 상기 에피택시얼 층은 기판(200)의 상면을 시드(seed)로 사용하는 선택적 에피택시얼 성장(selective Epitaxial Growth: SEG) 공정을 수행하여 형성될 수 있다.
제3 층간 절연막(220) 및 제4 층간 절연막(240)은 기판(200) 상에 순차적으로 형성될 수 있다. 이때, 제3 층간 절연막(220)은 내부에 상기 핀펫을 수용할 수 있다. 제3 및 제4 층간 절연막들(220, 240)은, 예를 들면, 실리콘 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 제3 및 제4 층간 절연막들(220, 240) 내부에는 소스/드레인 층(206)과 도전 패턴(270)을 전기적으로 연결하기 위하여, 하부 콘택 플러그(230) 및 상부 콘택 플러그(252)가 구비될 수 있다. 또한, 하부 콘택 플러그(230)와 상부 콘택 플러그(252) 사이에는 콘택 패드(250)가 구비될 수 있다.
하부 콘택 플러그(230)는 제3 층간 절연막(220)을 관통하여 소스/드레인 층(206)과 콘택 패드(250)를 전기적으로 연결할 수 있고, 상부 콘택 플러그(252)는 제4 층간 절연막(240)을 관통하여 콘택 패드(250)와 도전 패턴(270)을 전기적으로 연결할 수 있다.
제4 층간 절연막(240) 상에는 BEOL(Back End Of Line) 공정을 통해 금속 배선이 형성될 수 있다. 예를 들면, 복수 개의 도전 패턴들(270), 각 도전 패턴들(270)의 저면을 커버하는 확산 방지 절연막(262), 각 도전 패턴들(270)의 상면 및 측벽을 커버하는 배리어막(280), 및 서로 인접하는 도전 패턴들(270) 사이에 에어 갭(295)을 갖는 제5 층간 절연막(290)이 형성될 수 있다.
확산 방지 절연막(260)은 제4 층간 절연막(240) 상에 형성되며, 상부로 돌출된 복수 개의 돌출부들(262)을 가질 수 있다. 돌출부들(262)의 상면은 도전 패턴(270)의 저면과 접촉하며, 도전 패턴(270)에 포함된 금속 성분이 제4 층간 절연막(240)으로 확산되는 것을 방지할 수 있다. 확산 방지 절연막(260)은, 예를 들면, 실리콘 질화물, 실리콘 탄질화물, 실리콘 탄화물, 실리콘 산질화물 등을 포함할 수 있다.
도전 패턴(270)은 확산 방지 절연막(260)의 돌출부(262) 상에 상기 제1 방향을 따라 연장되며, 상기 제2 방향을 따라 복수 개가 형성될 수 있다. 도전 패턴(270)은, 예를 들면, 구리, 알루미늄, 텅스텐, 니켈 등과 같은 금속을 포함할 수 있다. 도전 패턴(270)의 저면은 상부 콘택 플러그(252)와 접촉하여 불순물 영역(206)과 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 도전 패턴(270)은 기판(200)의 상면에 대해 일정 각도로 경사진 측벽을 포함할 수 있다. 예를 들면, 도전 패턴(270)의 측벽은 기판(200)의 상면에 대해 80도 내지 135도의 경사로 기울어지도록 형성될 수 있다.
이와는 다르게, 도전 패턴(270)의 측벽은 하부의 경사와 상부의 경사가 서로 다르게 형성될 수도 있다. 예를 들면, 도전 패턴(270)의 측벽 하부는 90도 내지 135도의 경사를 가질 수 있고, 측벽 상부는 80도 내지 90도의 경사를 가질 수 있다.
또한, 도전 패턴(270)의 상면은 기판(200)의 상면과 평행하지 않을 수 도 있다. 예를 들면, 도전 패턴(270)은 상부로 볼록한 곡면 형태의 상면을 가질 수 있다.
배리어막(280)은 도전 패턴(270)의 상면 및 측벽을 커버할 수 있다. 배리어막(140)은 도전 패턴(132)에 포함된 금속 성분이 제2 층간 절연막(150)으로 확산되는 것을 방지할 수 있으며, 예를 들면, 탄탈륨, 코발트, 알루미늄, 망간 등의 금속, 탄탈륨 질화물, 코발트 질화물, 알루미늄 질화물, 망간 질화물 등의 금속 질화물, 혹은 그래핀(graphene)을 포함할 수 있다.
예시적인 실시예들에 있어서, 배리어막(280)은 상기 제2 방향으로 연장되어 인접하는 도전 패턴들(270) 사이의 확산 방지 절연막(260)의 상면을 완전히 커버할 수 있다. 이때, 배리어막(280)은 확산 방지 절연막(260)과 실질적으로 동일한 물질, 예를 들면, 실리콘 질화물, 실리콘 탄질화물, 실리콘 탄화물, 또는 실리콘 산질화물을 포함할 수 있다.
제5 층간 절연막(290)은 확산 방지 절연막(260) 및 배리어막(280) 상에 형성되어, 복수 개의 도전 패턴들(270)을 수용할 수 있다. 이때, 제5 층간 절연막(290)은 복수 개의 에어 갭들(295)을 포함할 수 있다. 에어 갭(295)들은 서로 인접하는 도전 패턴들(270) 사이에 형성되며, 상기 제1 방향을 따라 연장된 에어 터널 형상을 가질 수 있다. 에어 갭(295)은 상대적으로 낮은 유전 상수를 갖는 공기를 포함하므로, 에어 갭(295) 양 측에 위치하는 서로 인접한 도전 패턴들(270) 사이의 기생 커패시턴스를 감소시킬 수 있다.
상술한 바와 같이, 예시적인 실시예들에 따른 반도체 장치는 서로 인접하는 도전 패턴들(270) 사이에 형성된 에어 갭(295)을 포함할 수 있다. 이에 따라, 상기 반도체 장치는 감소된 기생 커패시턴스를 가질 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200: 기판 110: 제1 층간 절연막
120, 260: 확산 방지 절연막 122, 262: 확산 방지 절연막 패턴
124, 262: 돌출부 130: 도전막
132, 270: 도전 패턴 135: 제2 개구
140, 142, 280: 배리어막 145, 155, 295: 에어 갭
150: 제2 층간 절연막 160: 촉매층
162: 촉매 패턴 170: 갭 형성 유도층
180: 마스크 패턴 182: 하드 마스크
184: 포토레지스트 패턴 185: 제1 개구
202: 소자 분리막 204: 액티브 핀
206: 소스/드레인 층 210: 게이트 구조물
212: 게이트 절연막 패턴 214: 게이트 전극
218: 스페이서 220: 제3 층간 절연막
230: 하부 콘택 플러그 240: 제4 층간 절연막
250: 콘택 패드 252: 상부 콘택 플러그
290: 제5 층간 절연막 θ1: 제1 각도
θ2: 제2 각도 θ3: 제3 각도
Ⅰ: 제1 영역 Ⅱ: 제2 영역

Claims (10)

  1. 기판 상에 형성되고 상부로 돌출된 복수 개의 돌출부들을 가지며, 절연 물질을 포함하는 확산 방지 절연막 패턴;
    상기 확산 방지 절연막 패턴의 돌출부들의 상면에 각각 직접 접촉하며, 상기 기판의 상면에 대해 80도 내지 135도의 경사로 기울어진 측벽을 갖는 복수 개의 도전 패턴들;
    상기 각 도전 패턴들의 상면 및 측벽에 직접 접촉하며, 상기 확산 방지 절연막 패턴에 접촉하지 않고, 도전 물질을 포함하는 배리어막; 및
    상기 확산 방지 절연막 패턴 및 상기 배리어막 상에 형성되어 이들 각각에 직접 접촉하며, 서로 인접하는 상기 도전 패턴들 사이에 에어 갭(air gap)을 갖는 층간 절연막을 포함하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 도전 패턴은 상면의 폭이 저면의 폭보다 작은 반도체 장치.
  3. 제 1 항에 있어서, 상기 도전 패턴은 상면의 폭이 저면의 폭보다 큰 반도체 장치.
  4. 제 1 항에 있어서, 상기 도전 패턴의 상면은 상부로 볼록한 곡면인 반도체 장치.
  5. 제 1 항에 있어서, 상기 도전 패턴의 측벽은 90도 내지 135도의 경사를 갖는 하부, 및 80도 내지 90도의 경사를 갖는 상부를 포함하는 반도체 장치.
  6. 제 1 항에 있어서, 상기 배리어막은 탄탈륨, 코발트, 알루미늄 또는 망간, 혹은 이들의 질화물을 포함하는 반도체 장치.
  7. 제 1 항에 있어서, 상기 배리어막은 상기 인접하는 도전 패턴들 사이의 상기 확산 방지 절연막 패턴 부분을 커버하는 반도체 장치.
  8. 기판 상에 형성되며 상부로 돌출된 복수 개의 돌출부들을 갖는 확산 방지 절연막 패턴;
    상기 확산 방지 절연막 패턴의 돌출부들 상에 각각 형성되는 복수 개의 도전 패턴들;
    상기 각 도전 패턴들 상에 형성된 촉매 패턴;
    상기 촉매 패턴상에 형성되어 상기 촉매 패턴보다 큰 폭을 갖는 갭 형성 유도층;
    상기 도전 패턴 및 상기 촉매 패턴의 측벽들, 상기 확산 방지 절연막 패턴의 상면, 및 갭 형성 유도층을 커버하는 배리어막; 및
    상기 배리어막 상에 형성되어, 서로 인접하는 상기 도전 패턴들 사이에 에어 갭(air gap)을 갖는 층간 절연막을 포함하는 반도체 장치.
  9. 제 8 항에 있어서, 상기 촉매 패턴은 코발트, 니켈, 탄탈륨 또는 망간을 포함하는 반도체 장치.
  10. 제 8 항에 있어서, 상기 갭 형성 유도층은 알루미늄 질화물 또는 그래핀(graphene)을 포함하는 반도체 장치.
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