KR102554839B1 - 그래핀 확산 장벽 - Google Patents

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Abstract

그래핀 장벽 층이 개시된다. 일부 실시예들은 충전 층으로부터 기판 표면으로의 그리고/또는 기판 표면으로부터 충전 층으로의 확산을 방지할 수 있는 그래핀 장벽 층에 관한 것이다. 일부 실시예들은 텅스텐 층으로부터 하부 기판으로의 불소의 확산을 방지하는 그래핀 장벽 층에 관한 것이다. 추가적인 실시예들은 그래핀 장벽 층을 포함하는 전자 디바이스들에 관한 것이다.

Description

그래핀 확산 장벽
[0001] 본 개시내용의 실시예들은 일반적으로, 경계를 가로지르는 엘리먼트들의 확산을 방지하기 위한 그래핀 확산 장벽(graphene diffusion barrier)들의 사용에 관한 것이다. 본 개시내용의 추가적인 실시예들은 그래핀 확산 장벽들을 포함하는 전자 디바이스들에 관한 것이다.
[0002] 전자 디바이스의 하나의 재료로부터 다른 재료로의 엘리먼트들의 이동을 방지하는 것은 반도체 기술에서 오랫동안 인식되어온 문제이다. 금속들과 같은 큰 원자들의 확산을 방지하기 위해, 확산 장벽들이 개발되었다.
[0003] 반도체 분야가 발전함에 따라, 많은 제조 기법들은, 붕소 및 불소와 같은 더 작은 엘리먼트들을 포함하는 재료들에 의존하는 프로세스들을 활용한다. 이러한 원자들은 하나의 재료로부터 다른 재료로 쉽게 확산되어, 그 원자들이 확산되는 재료의 특성들을 부정적으로 변경하거나 잠재적으로 손상시킬 수 있다.
[0004] 따라서, 더 작은 원자들의 확산을 방지하는 새로운 확산 장벽들이 필요하다.
[0005] 본 개시내용의 하나 이상의 실시예들은 전자 디바이스를 형성하는 방법에 관한 것이다. 방법은 기판 표면 상에 그래핀 장벽 층을 형성하는 단계를 포함한다. 그래핀 장벽 층 위에 충전 층(fill layer)이 증착된다. 그래핀 장벽 층은 충전 층과 기판 표면 사이에서의 적어도 하나의 엘리먼트의 확산을 방지한다.
[0006] 본 개시내용의 추가적인 실시예들은 전자 디바이스를 형성하는 방법에 관한 것이다. 방법은 Al2O3을 포함하는 기판 표면 상에 그래핀 장벽 층을 형성하는 단계를 포함한다. 그래핀 장벽 층은 약 15 Å 내지 약 100 Å의 범위의 두께를 갖는다. 그래핀 장벽 층 상에 비정질 실리콘 층이 형성된다. 원자 치환에 의해 텅스텐 층을 형성하기 위해 비정질 실리콘 층이 텅스텐 전구체에 노출된다. 텅스텐 전구체는 WF6을 포함한다. 그래핀 장벽 층은 기판 표면으로의 불소의 확산을 방지한다.
[0007] 본 개시내용의 추가의 실시예들은 제1 재료와 제2 재료 사이에 그래핀 장벽 층을 포함하는 전자 디바이스에 관한 것이다. 그래핀 장벽 층은 제1 재료와 제2 재료 사이에서의 적어도 하나의 엘리먼트의 확산을 방지한다.
[0008] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 본 개시내용의 단지 전형적인 실시예들을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0009] 도 1은 본원에서 설명된 하나 이상의 실시예들에 따른 프로세싱 동안의 기판의 단면도를 예시하고; 그리고
[0010] 도 2는 본원에서 설명된 하나 이상의 실시예들에 따른, 기판을 프로세싱하는 데 사용될 수 있는 시스템을 예시한다.
[0011] 본 개시내용의 몇몇 예시적인 실시예들을 설명하기 전에, 본 개시내용은 하기의 설명에서 기술되는 구성 또는 프로세스 단계들의 세부사항들로 제한되지 않음이 이해되어야 한다. 본 개시내용은 다른 실시예들이 가능하며, 다양한 방식들로 실시되거나 수행될 수 있다.
[0012] 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "기판"이라는 용어는, 프로세스가 작용하는 표면 또는 표면의 일부를 지칭한다. 또한, 문맥이 명백히 달리 지시하지 않는 한, 기판에 대한 언급이 또한, 기판의 일부만을 지칭할 수 있다는 것이 당업자들에 의해 이해될 것이다. 추가적으로, 기판 상의 증착에 대한 언급은, 베어 기판(bare substrate), 및 하나 이상의 막들 또는 피처들이 상부에 증착 또는 형성된 기판 둘 모두를 의미할 수 있다
[0013] 본원에서 사용되는 바와 같은 "기판 표면"은, 제조 프로세스 동안 막 프로세싱이 수행되는, 임의의 기판, 또는 기판 상에 형성된 재료 표면을 지칭한다. 예컨대, 프로세싱이 수행될 수 있는 기판 표면은, 애플리케이션에 따라, 실리콘, 실리콘 옥사이드, 스트레인드 실리콘(strained silicon), SOI(silicon on insulator), 탄소 도핑된 실리콘 옥사이드들, 비정질 실리콘, 도핑된 실리콘, 게르마늄, 갈륨 비소, 유리, 사파이어와 같은 재료들, 및 임의의 다른 재료들, 이를테면, 금속들, 금속 나이트라이드들, 금속 합금들, 및 다른 전도성 재료들을 포함한다. 기판들은 반도체 웨이퍼들을 포함한다(그러나 이에 제한되지 않음). 기판들은, 기판 표면을 폴리싱하고, 에칭하고, 환원시키고, 산화시키고, 히드록실화(hydroxylate)하고, 어닐링하고, UV 경화시키고, e-빔 경화시키고 그리고/또는 베이킹하기 위해 전처리 프로세스에 노출될 수 있다. 본 개시내용에서, 기판 자체의 표면 상에서 직접적으로 막 프로세싱을 하는 것에 추가하여, 개시되는 막 프로세싱 단계들 중 임의의 막 프로세싱 단계는 또한, 아래에서 더 상세하게 개시되는 바와 같이, 기판 상에 형성된 하부층 상에서 수행될 수 있으며, "기판 표면"이라는 용어는 문맥이 지시하는 바와 같이 그러한 하부층을 포함하도록 의도된다. 따라서, 예컨대, 막/층 또는 부분적인 막/층이 기판 표면 상에 증착된 경우, 새롭게 증착된 막/층의 노출된 표면이 기판 표면이 된다.
[0014] 본 개시내용의 일부 실시예들은 장벽 층으로서 그래핀을 사용하는 것에 관한 것이다. 본 개시내용의 추가적인 실시예들은 그래핀 장벽 층을 포함하는 전자 디바이스를 형성하는 방법들에 관한 것이다. 본 개시내용의 추가의 실시예들은 그래핀 장벽 층을 포함하는 전자 디바이스들에 관한 것이다. 본 개시내용의 일부 실시예들은 유리하게, 붕소 및 불소와 같은 작은 원자들의 확산을 차단할 수 있는 장벽 층을 제공한다. 본 개시내용의 일부 실시예들은 유리하게, 동일하거나 우수한 차단 능력들을 갖는 더 얇은 장벽 층들을 제공한다. 본 개시내용의 일부 실시예들은 유리하게, 더 낮은 저항률을 갖는 더 많은 양의 충전 재료를 허용하는 더 얇은 장벽 층들을 제공한다.
[0015] 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "전구체", "반응물", "반응성 가스" 등의 용어들은, 기판 표면과 반응할 수 있는 임의의 가스상 종(gaseous species)을 나타내기 위해 상호교환가능하게 사용된다.
[0016] 본원에서 사용되는 바와 같은 "원자 층 증착" 또는 "순환 증착"은 기판 표면 상에 재료 층을 증착하기 위한 2개 이상의 반응성 화합물들의 순차적인 노출을 지칭한다. 기판, 또는 기판의 일부는 프로세싱 챔버의 반응 구역으로 도입되는 2개 이상의 반응성 화합물들에 개별적으로 노출된다. 시간-도메인 ALD 프로세스에서, 각각의 반응성 화합물에 대한 노출은, 각각의 화합물이 기판 표면 상에 접착하고 그리고/또는 반응한 다음 프로세싱 챔버로부터 퍼지될 수 있게 하기 위해, 일정 시간 지연만큼 분리된다. 이러한 반응성 화합물들은 기판에 순차적으로 노출된다고 일컬어진다. 공간적 ALD 프로세스에서, 기판 표면의 상이한 부분들은, 기판 상의 임의의 주어진 포인트가 하나보다 많은 반응성 화합물에 동시에 노출되지 않게, 2개 이상의 반응성 화합물들에 동시에 노출된다. 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, 이와 관련하여 사용되는 "실질적으로"라는 용어는, 당업자들에 의해 이해될 바와 같이, 확산으로 인해 기판의 작은 부분이 다수의 반응성 가스들에 동시에 노출될 수 있는 가능성이 있고, 그 동시 노출은 의도된 것이 아님을 의미한다.
[0017] 시간-도메인 ALD 프로세스의 일 양상에서, 제1 반응성 가스(즉, 제1 전구체 또는 화합물 A)가 반응 구역 내로 펄싱된 다음 제1 시간 지연이 뒤따른다. 그 다음으로, 제2 반응성 가스(즉, 제2 전구체 또는 화합물 B)가 반응 구역 내로 펄싱된 다음 제2 지연이 뒤따른다. 각각의 시간 지연 동안, 반응 구역을 퍼지하거나 또는 다른 방식으로 반응 구역으로부터 임의의 잔여 반응성 화합물 또는 반응 부산물들을 제거하기 위해, 퍼지 가스, 이를테면, 아르곤 또는 헬륨이 프로세싱 챔버 내로 도입된다. 대안적으로, 퍼지 가스는, 반응성 화합물들의 펄스들 사이의 시간 지연 동안 퍼지 가스만이 유동하도록, 증착 프로세스 내내 연속적으로 유동할 수 있다. 대안적으로, 반응성 가스들은, 기판 표면 상에 원하는 막 또는 막 두께가 형성될 때까지 펄싱된다. 어느 시나리오에서든, 화합물 A, 퍼지 가스, 화합물 B 및 퍼지 가스를 펄싱하는 ALD 프로세스는 사이클로 지칭된다. 사이클은 화합물 A 또는 화합물 B로 시작될 수 있고, 미리 결정된 두께를 갖는 막을 달성할 때까지 사이클의 개개의 순서가 계속될 수 있다.
[0018] 본원에서 사용되는 바와 같은 "펄스(pulse)" 또는 "도즈(dose)"는 프로세스 챔버 내로 간헐적으로 또는 불-연속적으로 도입되는 소스 가스의 양을 지칭하도록 의도된다. 각각의 펄스 내의 특정 화합물의 양은 펄스의 지속기간에 따라, 시간의 경과에 따라 변화될 수 있다. 특정 프로세스 가스는 단일 화합물을 포함할 수 있거나, 또는 2개 이상의 화합물들의 혼합물/조합, 예컨대 아래에서 설명되는 프로세스 가스들을 포함할 수 있다.
[0019] 각각의 펄스/도즈에 대한 지속기간들은 가변적이고, 그리고 예컨대, 프로세싱 챔버의 부피 용량뿐만 아니라 프로세싱 챔버에 커플링된 진공 시스템의 능력들에 순응하도록 조정될 수 있다. 추가적으로, 프로세스 가스의 도즈 시간은, 프로세스 가스의 유량, 프로세스 가스의 온도, 제어 밸브의 타입, 이용되는 프로세스 챔버의 타입뿐만 아니라, 프로세스 가스의 컴포넌트들이 기판 표면 상에 흡착되는 능력에 따라 변화될 수 있다. 도즈 시간들은 또한, 형성되는 층의 타입, 및 형성되는 디바이스의 기하학적 구조에 기반하여 변화될 수 있다. 도즈 시간은, 실질적으로 기판의 전체 표면 상에 흡착/화학흡착하여 그 위에 프로세스 가스 컴포넌트의 층을 형성하기에 충분한 화합물의 양을 제공할 정도로 충분히 길어야 한다.
[0020] 도 1을 참조하면, 본 개시내용의 일부 실시예들은 전자 디바이스를 형성하는 방법들(100)에 관한 것이다. 방법들은 기판 표면(10) 상에 그래핀 장벽 층(20)을 형성하는 단계 및 그래핀 장벽 층(20) 위에 충전 층(30)을 증착하는 단계를 포함한다. 일부 실시예들에서, 그래핀 장벽 층(20)은 충전 층(30)과 기판 표면(10) 사이에서의 적어도 하나의 엘리먼트의 확산을 방지한다.
[0021] 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "확산을 방지하는"이라는 문구는, 그래핀 장벽 층이, 어떤 장벽 층도 존재하지 않을 때의 농도와 비교하여 목표 재료(destination material)에서 적어도 하나의 엘리먼트의 농도를 감소시키거나 제거하는 것을 의미한다. "목표 재료"는, 적어도 하나의 엘리먼트가 확산되는 재료이다. 확산은 전자 디바이스의 저장 및/또는 사용의 결과로 발생할 수 있거나 후속적인 프로세싱 단계들 동안 발생할 수 있다.
[0022] 일부 실시예들에서, 기판 표면은 유전체 재료를 포함한다. 일부 실시예들에서, 유전체 재료는 로우-k 유전체 재료이다. 일부 실시예들에서, 유전체 재료는 하이-k 유전체 재료이다. 일부 실시예들에서, 유전체 재료는 금속 옥사이드를 포함한다. 일부 실시예들에서, 유전체 재료는 알루미늄 옥사이드(예컨대, Al2O3)를 포함하거나 또는 이를 필수구성으로 포함한다(consist essentially of).
[0023] 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "~을 필수구성으로 포함하는" 등의 용어는, 대상 막 또는 조성의 약 95%, 98%, 99% 또는 99.5% 이상이 명시된 활성 재료라는 것을 의미한다. 가스상 조성물들(예컨대, 반응성 가스들)에 대해, "~을 필수구성으로 포함하는"이라는 용어는, 희석제, 캐리어 또는 불활성 가스들을 포함하지 않는 조성물의 활성 컴포넌트(active component)를 나타낸다.
[0024] 일부 실시예들에서, 그래핀 장벽 층(20)은 PEALD(plasma-enhanced atomic layer deposition) 프로세스에 의해 형성된다. 이론에 얽매이지 않고, PEALD 프로세스는 그래핀 장벽 층(20)의 두께에 대해 더 큰 제어를 제공한다고 여겨진다. 그래핀 장벽 층(20)의 두께는 다수의 원자 층들 또는 절대 두께로서 측정될 수 있다. 일부 실시예들에서, 그래핀 장벽 층(20)은 약 2 내지 약 50 원자층의 범위 또는 약 4 내지 약 30 원자층의 범위의 두께를 갖는다. 일부 실시예들에서, 그래핀 장벽 층(20)은, 약 50 원자층 이하, 약 40 원자층 이하, 약 30 원자층 이하, 약 25 원자층 이하, 약 20 원자층 이하, 약 10 원자층 이하, 약 5 원자층 이하, 또는 약 3 원자층 이하의 두께를 갖는다.
[0025] 일부 실시예들에서, 그래핀 장벽 층은 약 5 Å 내지 약 150 Å의 범위 또는 약 15 Å 내지 약 100 Å의 범위의 두께를 갖는다. 일부 실시예들에서, 그래핀 장벽 층은 약 150 Å 이하, 약 125 Å 이하, 약 100 Å 이하, 약 75 Å 이하, 약 50 Å 이하, 약 25 Å 이하, 또는 약 10 Å 이하의 두께를 갖는다.
[0026] 충전 층(30)은 임의의 적절한 재료일 수 있다. 일부 실시예들에서, 충전 층(30)은, 그래핀 장벽 층(20)에 의해 기판 표면(10)으로의 확산이 방지되는 적어도 하나의 엘리먼트를 포함한다. 일부 실시예들에서, 충전 층(30)은 하나 이상의 금속성 엘리먼트들을 포함하거나 또는 이들을 필수구성으로 포함한다. 일부 실시예들에서, 충전 층(30)은 텅스텐, 루테늄, 구리, 또는 코발트 중 하나 이상을 포함하거나 또는 이를 필수구성으로 포함한다.
[0027] 일부 실시예들에서, 적어도 하나의 엘리먼트는 도펀트로서 충전 층(30)에 존재한다. 일부 실시예들에서, 적어도 하나의 엘리먼트는 충전 층(30)의 증착의 부산물로서 충전 층(30)에 존재한다. 일부 실시예들에서, 적어도 하나의 엘리먼트는 할로겐, 산소 또는 붕소 중 하나 이상을 포함하거나 또는 이를 필수구성으로 포함한다. 일부 실시예들에서, 적어도 하나의 엘리먼트는 불소를 포함하거나 또는 이를 필수구성으로 포함한다.
[0028] 충전 층(30)은 임의의 적절한 방법에 의해 증착될 수 있다. 일부 실시예들에서, 충전 재료(30)는 ALD(atomic layer deposition), CVD(chemical vapor deposition) 또는 PVD(physical vapor deposition)에 의해 증착될 수 있다. 일부 실시예들에서, 충전 층(30)은 벌크 금속 재료를 포함한다.
[0029] 일부 실시예들에서, 충전 층(30)은 텅스텐을 포함하며, 충전 층(30)은, 그래핀 장벽 층(20) 상에 비정질 실리콘 층을 형성하는 단계 및 원자 치환에 의해 텅스텐 층을 형성하기 위해 비정질 실리콘 층을 텅스텐 전구체에 노출시키는 단계를 포함하는 방법에 의해 증착된다. 일부 실시예들에서, 그래핀 장벽 층(20) 상에 비정질 실리콘 층을 형성하는 것은 그래핀 장벽 층을 실란, 폴리실란 또는 그 할로겐화 유도체들에 노출시키는 것을 포함한다. 일부 실시예들에서, 텅스텐 전구체는 텅스텐 및 할로겐 원자들을 포함하거나 또는 이들을 필수구성으로 포함한다. 일부 실시예들에서, 텅스텐 전구체는 WF6, WCl6 및/또는 WCl5를 포함하거나 또는 이를 필수구성으로 포함한다. 일부 실시예들에서, 텅스텐 전구체는 WF6을 포함하고, 적어도 하나의 엘리먼트는 불소를 포함한다.
[0030] 일부 실시예들에서, 충전 층(30)은 텅스텐을 포함하고, 충전 층(30)은, 그래핀 장벽 층을, 텅스텐 전구체 및 반응물에 순차적으로 노출시키는 단계를 포함하는 방법에 의해 증착된다. 이와 관련하여 사용되는 바와 같이, 순차적인 노출은 본원에서 일반적으로 설명되는 원자 층 증착 프로세스를 나타낸다. 일부 실시예들에서, 텅스텐 전구체는 텅스텐 및 할로겐 원자들을 포함하거나 또는 이들을 필수구성으로 포함한다. 일부 실시예들에서, 텅스텐 전구체는 WF6, WCl6 및/또는 WCl5를 포함하거나 또는 이를 필수구성으로 포함한다. 일부 실시예들에서, 반응물은 수소 가스(H2) 또는 실란(SiH4)을 포함하거나 또는 이를 필수구성으로 포함한다.
[0031] 본 개시내용의 몇몇 실시예들이 충전 층(30)으로부터 기판 표면(10)으로의 적어도 하나의 엘리먼트의 확산을 방지하는 그래핀 장벽 층과 관련하여 설명되었지만, 그래핀 장벽 층이 기판 표면(10)으로부터 충전 층(30)으로의 적어도 하나의 엘리먼트의 확산을 방지하는 데 유용하다는 것이 또한 구상된다.
[0032] 본 개시내용의 추가적인 실시예들은 그래핀 장벽 층을 포함하는 전자 디바이스에 관한 것이다. 일부 실시예들에서, 전자 디바이스는 제1 재료와 제2 재료 사이에 그래핀 장벽 층을 포함한다. 일부 실시예들에서, 그래핀 장벽 층은 제1 재료와 제2 재료 사이에서의 적어도 하나의 엘리먼트의 확산을 방지한다.
[0033] 본원에서 확인되는 바와 같이, 그래핀 장벽 층은 임의의 적절한 프로세스에 의해 형성될 수 있다. 그래핀 장벽 층은 본원에서 개시된 두께들 중 임의의 두께로 제한될 수 있다. 구체적으로, 일부 실시예들에서, 그래핀 장벽 층은 약 15 Å 내지 약 100 Å의 범위의 두께를 갖는다.
[0034] 적어도 하나의 엘리먼트는 본원의 다른 곳에서 논의된 바와 같은 임의의 엘리먼트일 수 있다. 일부 실시예들에서, 적어도 하나의 엘리먼트는 할로겐, 산소 또는 붕소 중 하나 이상을 포함하거나 또는 이를 필수구성으로 포함한다. 일부 실시예들에서, 적어도 하나의 엘리먼트는 불소를 포함하거나 또는 이를 필수구성으로 포함한다.
[0035] 제1 재료 및 제2 재료는 임의의 적절한 재료들일 수 있다. 제1 재료와 제2 재료 사이의 확산이 방지되므로 제1 재료와 제2 재료의 호칭(designation)은 임의적이다. 일부 실시예들에서, 제1 재료와 제2 재료는 동일한 재료를 포함한다. 일부 실시예들에서, 제1 재료는 금속을 포함하거나 또는 이를 필수구성으로 포함하고, 제2 재료는 유전체 재료를 포함하거나 또는 이를 필수구성으로 포함한다. 일부 실시예들에서, 금속은 텅스텐, 루테늄, 구리, 또는 코발트 중 하나 이상을 포함하거나 또는 이를 필수구성으로 포함한다. 일부 실시예들에서, 유전체 재료는 금속 옥사이드를 포함하거나 또는 이를 필수구성으로 포함한다. 일부 실시예들에서, 금속 옥사이드는 알루미늄 옥사이드(예컨대, Al2O3)이다.
[0036] 일부 실시예들에서, 그래핀 장벽 층을 포함하는 전자 디바이스는 제1 재료 및 제2 재료의 복수의 교번하는 층들을 포함하는 3D NAND 디바이스이다. 일부 실시예들에서, 제1 재료는 게이트 재료이고, 제2 재료는 옥사이드이다. 일부 실시예들에서, 제1 재료는 나이트라이드이고, 제2 재료는 옥사이드이다.
[0037] 도 2를 참조하면, 본 개시내용의 추가적인 실시예들은 본원에서 설명된 방법들을 실행하기 위한 시스템(900)에 관한 것이다. 도 2는 본 개시내용의 하나 이상의 실시예들에 따른, 기판을 프로세싱하는 데 사용될 수 있는 시스템(900)을 예시한다. 시스템(900)은 클러스터 툴로 지칭될 수 있다. 시스템(900)은, 내부에 로봇(912)을 갖는 중앙 이송 스테이션(910)을 포함한다. 로봇(912)은 단일 블레이드 로봇으로서 예시되지만, 당업자들은 다른 로봇(912) 구성들이 본 개시내용의 범위 내에 있다는 것을 인식할 것이다. 로봇(912)은 중앙 이송 스테이션(910)에 연결된 챔버들 사이에서 하나 이상의 기판을 이동시키도록 구성된다.
[0038] 적어도 하나의 예비-세정/버퍼 챔버(920)가 중앙 이송 스테이션(910)에 연결된다. 예비-세정/버퍼 챔버(920)는, 히터, 라디칼 소스 또는 플라즈마 소스 중 하나 이상을 포함할 수 있다. 예비-세정/버퍼 챔버(920)는 프로세싱을 위한 웨이퍼들의 카세트를 위한 또는 개별적인 반도체 기판을 위한 홀딩 영역으로서 사용될 수 있다. 예비-세정/버퍼 챔버(920)는 예비-세정 프로세스들을 수행할 수 있거나, 또는 프로세싱을 위해 기판을 예열할 수 있거나, 또는 단순히 프로세스 시퀀스를 위한 스테이징 영역일 수 있다. 일부 실시예들에서, 중앙 이송 스테이션(910)에 연결된 2개의 예비-세정/버퍼 챔버들(920)이 있다.
[0039] 도 2에 도시된 실시예에서, 예비-세정 챔버들(920)은 팩토리 인터페이스(905)와 중앙 이송 스테이션(910) 사이에서 통과 챔버(pass through chamber)들로서의 역할을 할 수 있다. 팩토리 인터페이스(905)는 기판을 카세트로부터 예비-세정/버퍼 챔버(920)로 이동시키기 위한 하나 이상의 로봇(906)을 포함할 수 있다. 그런 다음, 로봇(912)은 기판을 예비-세정/버퍼 챔버(920)로부터 시스템(900) 내의 다른 챔버들로 이동시킬 수 있다.
[0040] 제1 프로세싱 챔버(930)가 중앙 이송 스테이션(910)에 연결될 수 있다. 제1 프로세싱 챔버(930)는 이방성 에칭 챔버로서 구성될 수 있고, 하나 이상의 반응성 가스 소스들과 유체 연통하여 반응성 가스들의 하나 이상의 유동들을 제1 프로세싱 챔버(930)에 제공할 수 있다. 기판은 격리 밸브(914)를 통과하는 로봇(912)에 의해 프로세싱 챔버(930)로 그리고 프로세싱 챔버(930)로부터 이동될 수 있다.
[0041] 프로세싱 챔버(940)가 또한, 중앙 이송 스테이션(910)에 연결될 수 있다. 일부 실시예들에서, 프로세싱 챔버(940)는 등방성 에칭 챔버들을 포함하고, 하나 이상의 반응성 가스 소스들과 유체 연통하여 등방성 에칭 프로세스를 수행하도록 반응성 가스의 유동들을 프로세싱 챔버(940)에 제공한다. 기판은 격리 밸브(914)를 통과하는 로봇(912)에 의해 프로세싱 챔버(940)로 그리고 프로세싱 챔버(940)로부터 이동될 수 있다.
[0042] 프로세싱 챔버(945)가 또한, 중앙 이송 스테이션(910)에 연결될 수 있다. 일부 실시예들에서, 프로세싱 챔버(945)는, 프로세싱 챔버(940)와 동일한 프로세스를 수행하도록 구성된, 프로세싱 챔버(940)와 동일한 타입일 수 있다. 이러한 어레인지먼트는, 프로세싱 챔버(940)에서 발생하는 프로세스가 프로세싱 챔버(930)에서의 프로세스보다 훨씬 더 오래 걸리는 경우에 유용할 수 있다.
[0043] 일부 실시예들에서, 프로세싱 챔버(960)가 중앙 이송 스테이션(910)에 연결되고, 선택적 에피택셜 성장 챔버로서의 역할을 하도록 구성된다. 프로세싱 챔버(960)는 하나 이상의 상이한 에피택셜 성장 프로세스들을 수행하도록 구성될 수 있다.
[0044] 일부 실시예들에서, 이방성 에칭 프로세스는 등방성 에칭 프로세스와 동일한 프로세싱 챔버에서 발생한다. 이러한 종류의 실시예들에서, 프로세싱 챔버(930) 및 프로세싱 챔버(960)는 동시에 2개의 기판들 상에서 에칭 프로세스들을 수행하도록 구성될 수 있고, 프로세싱 챔버(940) 및 프로세싱 챔버(945)는 선택적 에피택셜 성장 프로세스들을 수행하도록 구성될 수 있다.
[0045] 일부 실시예들에서, 프로세싱 챔버들(930, 940, 945 및 960) 각각은 프로세싱 방법의 상이한 부분들을 수행하도록 구성된다. 예컨대, 프로세싱 챔버(930)는 이방성 에칭 프로세스를 수행하도록 구성될 수 있고, 프로세싱 챔버(940)는 등방성 에칭 프로세스를 수행하도록 구성될 수 있고, 프로세싱 챔버(945)는 계측 스테이션으로서 구성되거나 또는 제1 선택적 에피택셜 성장 프로세스를 수행하도록 구성될 수 있으며, 프로세싱 챔버(960)는 제2 에피택셜 성장 프로세스를 수행하도록 구성될 수 있다. 당업자는, 툴 상의 개별적인 프로세싱 챔버의 수 및 어레인지먼트가 변화될 수 있으며 도 2에 예시된 실시예는 단지 하나의 가능한 구성을 대표한다는 것을 인식할 것이다.
[0046] 일부 실시예들에서, 시스템(900)은 하나 이상의 계측 스테이션들을 포함한다. 예컨대, 계측 스테이션들은, 예비-세정/버퍼 챔버(920) 내에, 중앙 이송 스테이션(910) 내에, 또는 개별적인 프로세싱 챔버들 중 임의의 프로세싱 챔버 내에 로케이팅될 수 있다. 계측 스테이션은, 기판을 산화 환경에 노출시키지 않으면서 리세스의 거리가 측정되는 것을 가능하게 하는, 시스템(900) 내의 임의의 포지션에 있을 수 있다.
[0047] 적어도 하나의 제어기(950)가, 중앙 이송 스테이션(910), 예비-세정/버퍼 챔버(920), 프로세싱 챔버들(930, 940, 945, 또는 960) 중 하나 이상에 커플링된다. 일부 실시예들에서, 개별적인 챔버들 또는 스테이션들에 연결된 하나보다 많은 제어기(950)가 있으며, 1차 제어 프로세서가 시스템(900)을 제어하기 위해 별개의 프로세서들 각각에 커플링된다. 제어기(950)는, 다양한 챔버들 및 서브-프로세서들을 제어하기 위해 산업 현장에서 사용될 수 임의의 형태의 범용 컴퓨터 프로세서, 마이크로제어기, 마이크로프로세서 등 중 하나일 수 있다.
[0048] 적어도 하나의 제어기(950)는 프로세서(952), 프로세서(952)에 커플링된 메모리(954), 프로세서(952)에 커플링된 입력/출력 디바이스들(956), 및 상이한 전자 컴포넌트들 사이에서 통신하기 위한 지원 회로들(958)을 가질 수 있다. 메모리(954)는 일시적 메모리(예컨대, 랜덤 액세스 메모리) 및 비-일시적 메모리(예컨대, 저장소) 중 하나 이상을 포함할 수 있다.
[0049] 프로세서의 메모리(954) 또는 컴퓨터-판독가능 매체는, 용이하게 이용가능한 메모리, 이를테면, RAM(random access memory), ROM(read-only memory), 플로피 디스크, 하드 디스크, 또는 로컬 또는 원격의, 임의의 다른 형태의 디지털 저장소 중 하나 이상일 수 있다. 메모리(954)는 시스템(900)의 컴포넌트들 및 파라미터들을 제어하기 위해 프로세서(952)에 의해 동작가능한 명령 세트를 보유할 수 있다. 지원 회로들(958)은 종래의 방식으로 프로세서를 지원하기 위해 프로세서(952)에 커플링된다. 회로들은, 예컨대, 캐시, 전력 공급부들, 클록 회로들, 입력/출력 회로망, 서브시스템들 등을 포함할 수 있다.
[0050] 프로세스들은 일반적으로, 프로세서에 의해 실행될 때 프로세스 챔버로 하여금 본 개시내용의 프로세스들을 수행하게 하는 소프트웨어 루틴으로서 메모리에 저장될 수 있다. 소프트웨어 루틴은 또한, 프로세서에 의해 제어되는 하드웨어로부터 원격에 로케이팅된 제2 프로세서(도시되지 않음)에 의해 실행 및/또는 저장될 수 있다. 본 개시내용의 방법의 일부 또는 전부는 또한 하드웨어로 수행될 수 있다. 따라서, 프로세스는 소프트웨어로 구현되어 컴퓨터 시스템을 사용하여 실행될 수 있거나, 또는 예컨대 주문형 집적 회로로서 또는 다른 타입의 하드웨어 구현으로서 하드웨어로 구현될 수 있거나, 또는 소프트웨어와 하드웨어의 조합으로서 구현될 수 있다. 소프트웨어 루틴은, 프로세서에 의해 실행될 때, 프로세스들이 수행되도록 챔버 동작을 제어하는 특정 목적 컴퓨터(제어기)로 범용 컴퓨터를 변환시킨다.
[0051] 일부 실시예들에서, 제어기(950)는 본원의 방법을 수행하도록 개별적인 프로세스들 또는 서브-프로세스들을 실행하기 위한 하나 이상의 구성들을 갖는다. 제어기(950)는 본원의 방법들의 기능들을 수행하기 위해 중간 컴포넌트들에 연결될 수 있고 이들을 동작시키도록 구성될 수 있다. 예컨대, 제어기(950)는 가스 밸브들, 액추에이터들, 모터들, 슬릿 밸브들, 진공 제어부 등 중 하나 이상에 연결될 수 있고 이들을 제어하도록 구성될 수 있다.
[0052] 일부 실시예들의 제어기(950)는: 복수의 프로세싱 챔버들과 계측 스테이션 사이에서 로봇 상의 기판을 이동시키기 위한 구성; 시스템에 기판을 로딩하고 그리고/또는 시스템으로부터 기판을 언로딩하기 위한 구성; 기판 표면 상에 그래핀 장벽 층을 형성하기 위한 구성; 및 그래핀 장벽 층 상에 충전 층을 증착하기 위한 구성으로부터 선택된 하나 이상의 구성들을 갖는다.
[0053] 본 명세서 전반에 걸쳐 "일 실시예", "특정 실시예들", "하나 이상의 실시예들" 또는 "실시예"에 대한 언급은, 실시예와 관련하여 설명되는 특정 특징, 구조, 재료, 또는 특성이 본 개시내용의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 위치들에서의 "하나 이상의 실시예들에서", "특정 실시예들에서", "일 실시예에서" 또는 "실시예에서"와 같은 문구들의 출현들은 반드시 본 개시내용의 동일한 실시예를 지칭하는 것은 아니다. 게다가, 특정 특징들, 구조들, 재료들, 또는 특성들은 하나 이상의 실시예들에서 임의의 적절한 방식으로 조합될 수 있다.
[0054] 본원의 개시내용이 특정 실시예들을 참조하여 설명되었지만, 당업자들은, 설명된 실시예들이 단지 본 개시내용의 원리들 및 애플리케이션들을 예시한다는 것을 이해할 것이다. 본 개시내용의 사상 및 범위를 벗어나지 않으면서 본 개시내용의 방법 및 장치에 대해 다양한 수정들 및 변형들이 이루어질 수 있음이 당업자들에게 자명할 것이다. 따라서, 본 개시내용은 첨부된 청구항들 및 그 등가물들의 범위 내에 있는 수정들 및 변형들을 포함할 수 있다.

Claims (20)

  1. 기판 표면 상에 그래핀 장벽 층(graphene barrier layer)을 형성하는 단계 ― 상기 그래핀 장벽 층은 플라즈마 강화 원자 층 증착을 포함하는 방법에 의해 형성됨 ―; 및
    상기 그래핀 장벽 층 위에 충전 층(fill layer)을 증착하는 단계를 포함하며,
    상기 그래핀 장벽 층은 상기 충전 층과 상기 기판 표면 사이에서의 적어도 하나의 엘리먼트의 확산을 방지하는,
    전자 디바이스를 형성하는 방법.
  2. 제1 항에 있어서,
    상기 기판 표면은 유전체 재료를 포함하는,
    전자 디바이스를 형성하는 방법.
  3. 제2 항에 있어서,
    상기 유전체 재료는 금속 옥사이드를 포함하는,
    전자 디바이스를 형성하는 방법.
  4. 제2 항에 있어서,
    상기 유전체 재료는 Al2O3을 필수구성으로 포함하는(consist essentially of),
    전자 디바이스를 형성하는 방법.
  5. 삭제
  6. 제1 항에 있어서,
    상기 그래핀 장벽 층은 약 15 Å 내지 약 100 Å의 범위의 두께를 갖는,
    전자 디바이스를 형성하는 방법.
  7. 제1 항에 있어서,
    상기 충전 층은 텅스텐, 루테늄, 구리, 또는 코발트 중 하나 이상을 포함하는,
    전자 디바이스를 형성하는 방법.
  8. 제1 항에 있어서,
    상기 적어도 하나의 엘리먼트는 할로겐, 산소 또는 붕소 중 하나 이상을 포함하는,
    전자 디바이스를 형성하는 방법.
  9. 제8 항에 있어서,
    상기 적어도 하나의 엘리먼트는 불소를 필수구성으로 포함하는,
    전자 디바이스를 형성하는 방법.
  10. 제1 항에 있어서,
    상기 충전 층은 텅스텐을 포함하고, 그리고
    상기 충전 층은,
    상기 그래핀 장벽 층 상에 비정질 실리콘 층을 형성하는 단계; 및
    원자 치환에 의해 텅스텐 층을 형성하기 위해 상기 비정질 실리콘 층을 텅스텐 전구체에 노출시키는 단계를 포함하는 방법에 의해 증착되는,
    전자 디바이스를 형성하는 방법.
  11. 제10 항에 있어서,
    상기 텅스텐 전구체는 WF6을 포함하고, 그리고 상기 적어도 하나의 엘리먼트는 불소를 포함하는,
    전자 디바이스를 형성하는 방법.
  12. 제1 항에 있어서,
    상기 충전 층은 텅스텐을 포함하고, 그리고 상기 충전 층은, 상기 그래핀 장벽 층을, WF6을 포함하는 텅스텐 전구체 및 반응물에 순차적으로 노출시키는 단계를 포함하는 방법에 의해 증착되는,
    전자 디바이스를 형성하는 방법.
  13. Al2O3을 포함하는 기판 표면 상에 그래핀 장벽 층을 형성하는 단계 ― 상기 그래핀 장벽 층은 약 15 Å 내지 약 100 Å의 범위의 두께를 가짐 ―;
    상기 그래핀 장벽 층 상에 비정질 실리콘 층을 형성하는 단계; 및
    원자 치환에 의해 텅스텐 층을 형성하기 위해 상기 비정질 실리콘 층을 텅스텐 전구체에 노출시키는 단계를 포함하며,
    상기 텅스텐 전구체는 WF6을 포함하고,
    상기 그래핀 장벽 층은 상기 기판 표면으로의 불소의 확산을 방지하는,
    전자 디바이스를 형성하는 방법.
  14. 전자 디바이스로서,
    제1 재료와 제2 재료 사이에 그래핀 장벽 층을 포함하며,
    상기 그래핀 장벽 층은 상기 제1 재료와 상기 제2 재료 사이에서의 적어도 하나의 엘리먼트의 확산을 방지하며,
    상기 디바이스는 상기 제1 재료 및 상기 제2 재료의 복수의 교번하는 층들을 포함하는 3D NAND 디바이스인,
    전자 디바이스.
  15. 제14 항에 있어서,
    상기 그래핀 장벽 층은 약 15 Å 내지 약 100 Å의 범위의 두께를 갖는,
    전자 디바이스.
  16. 제14 항에 있어서,
    상기 적어도 하나의 엘리먼트는 할로겐, 산소 또는 붕소 중 하나 이상을 포함하는,
    전자 디바이스.
  17. 제16 항에 있어서,
    상기 적어도 하나의 엘리먼트는 불소를 필수구성으로 포함하는,
    전자 디바이스.
  18. 제14 항에 있어서,
    상기 제1 재료는 텅스텐을 포함하고, 그리고 상기 제2 재료는 Al2O3을 포함하는,
    전자 디바이스.
  19. 제18 항에 있어서,
    상기 적어도 하나의 엘리먼트는 불소를 포함하는,
    전자 디바이스.
  20. 삭제
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