JP6129772B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

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Description

本発明の実施形態は、半導体装置及び半導体装置の製造方法に関する。
半導体装置が微細化されるにしたがって、電子の界面非弾性散乱に起因する配線抵抗の上昇が問題となってきている。このような問題に対して、グラフェン配線を用いることが提案されている。グラフェンは、バリスティック（ballistic）伝導を示し、電子の界面散乱がほとんどない。そのため、配線を微細化しても、界面散乱効果に起因する抵抗の上昇がほとんどない。
しかしながら、グラフェン配線では、炭素原子で形成された六員環が基板に平行な方向に連続的に並んでおり、炭素原子どうしの結合が非常に強い。そのため、グラフェン配線上にヴィア導電部を接続すると、グラフェン配線とヴィア導電部との間のコンタクト抵抗が高くなるという問題がある。
したがって、グラフェン配線とヴィア導電部との間のコンタクト抵抗を低減して低抵抗の配線構造を実現することが望まれている。
特開２０１２−８０００５号公報
グラフェン配線を用いて低抵抗の配線構造を実現することが可能な半導体装置及び半導体装置の製造方法を提供する。
実施形態に係る半導体装置は、グラフェン配線と、前記グラフェン配線上に形成された絶縁膜と、前記グラフェン配線及び前記絶縁膜に設けられたヴィアホール内に形成されたヴィア導電部と、を備える。
第１の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 第１の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 第１の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 第１の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 第１の実施形態に係り、ヴィア導電部とグラフェン配線との位置関係を示した図である。 第１の実施形態の第１の変更例に係る半導体装置の構成を模式的に示した断面図である。 第１の実施形態の第２の変更例に係る半導体装置の構成を模式的に示した断面図である。 第２の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 第２の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 第３の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 第３の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 第３の実施形態に係る半導体装置の構成要素の平面的な位置関係を模式的に示した図である。
以下、実施形態を図面を参照して説明する。
（実施形態１）
図４は、第１の実施形態に係る半導体装置の構成を模式的に示した断面図である。
半導体基板（図示せず）、トランジスタ（図示せず）及び下層コンタクト（図示せず）等を含む下地領域１０上に、下地膜１２が形成されている。下地膜１２上には、グラフェン配線１４が形成されている。グラフェン配線１４上には、絶縁膜（層間絶縁膜）１６が形成されている。グラフェン配線１４及び層間絶縁膜１６にはヴィアホール１８が設けられ、ヴィアホール１８内にヴィア導電部２０が形成されている。ヴィア導電部２０には、上層配線２２が接続されている。
下地膜１２は、バリアメタル層と、バリアメタル層上に形成された触媒層とを含む。バリアメタル層は、触媒層を六方最密構造の（００２）や面心立方構造の（１１１）に配向させるために設けられ、Ｔｉ及びＴｉＮの積層膜が用いられる。触媒層は、グラフェンの成長の際に触媒として機能するものであり、Ｎｉが用いられる。
グラフェン配線１４は、多層グラフェンによって形成されている。多層グラフェンは、炭素原子で形成された複数の層で形成されている。各層は、炭素原子で形成された複数の六員環が基板に平行な方向に配列した構造を有している。
層間絶縁膜１６は、グラフェン配線１４が形成された層と上層配線２２が形成された層とを絶縁するために設けられ、例えばＳＯＧによって形成されている。
グラフェン配線１４及び層間絶縁膜１６にはヴィアホール１８が形成されている。本実施形態では、ヴィアホール１８の底面は、グラフェン配線１４の底面よりも深く位置している。したがって、ヴィアホール１８は、グラフェン配線１４下に形成された下地膜１２内に延伸している。
ヴィア導電部２０は、バリアメタルで形成された外側導電部２０ａと、外側導電部２０ａの内側に形成された内側導電部２０ｂとを含んでいる。外側導電部２０ａは、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、プラチナ（Ｐｔ）、及びイリジウム（Ｉｒ）から選択された少なくとも１つの元素を含んでいる。内側導電部２０ｂは、金属膜又はカーボン膜で形成されている。金属膜には、例えば、タングステン（Ｗ）、銅（Ｃｕ）或いはアルミニウム（Ａｌ）が用いられる。カーボン膜には、例えば、カーボンナノチューブ（ＣＮＴ）が用いられる。
以上のように、本実施形態では、下地膜１２、グラフェン配線１４及び層間絶縁膜１６に形成されたヴィアホール１８内に、ヴィア導電部２０が形成されている。ヴィアホール１８を形成する際に、グラフェン配線１４を構成するカーボンの結合が切断されるため、カーボンの結合が切断された部分にヴィア導電部２０の構成元素が結合している。そのため、本実施形態では、グラフェン配線１４とヴィア導電部２０との間のコンタクト抵抗を低減させることが可能である。
また、本実施形態では、ヴィアホール１８の底面がグラフェン配線１４の底面よりも深く位置する。したがって、グラフェン配線１４とヴィア導電部２０との間の接触面積を大きくすることができ、コンタクト抵抗をより低減させることが可能である。
また、本実施形態では、図４Ａに示すように、ヴィア導電部２０の径はグラフェン配線１４の幅よりも小さく、ヴィア導電部２０はグラフェン配線１４のエッジを避けて形成されている。バリスティック伝導は、主として配線のエッジで生じる。したがって、このような構成にすることで、バリスティック伝導を確実に維持することができ、低抵抗の配線構造を得ることができる。なお、上述したヴィア導電部２０とグラフェン配線１４との位置関係が、少なくともヴィア導電部２０の底面で満たされていれば、少なくともグラフェン配線１４の下部領域でバリスティック伝導を維持することが可能である。
次に、本実施形態に係る半導体装置の製造方法を説明する。図１〜図４は、本実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
図１の工程では、まず、下地領域１０上に下地膜１２を形成する。すなわち、下地領域１０上にバリアメタル層を形成し、バリアメタル層上に触媒層を形成する。続いて、下地膜１２上にグラフェン配線１４を形成する。具体的には、Ｃ2Ｈ6等のカーボン（Ｃ）を含むガスを用いて、熱ＣＶＤ或いはプラズマＣＶＤによってグラフェン層を形成する。このグラフェン層をＲＩＥによって加工し、グラフェン配線１４を形成する。続いて、グラフェン配線１４上に絶縁膜（層間絶縁膜）１６を形成する。具体的には、全面にＳＯＧ等を塗布することで、グラフェン配線１４を覆う層間絶縁膜１６が形成される。
図２の工程では、層間絶縁膜１６、グラフェン配線１４及び下地膜１２にヴィアホール１８を形成する。具体的には、ＲＩＥによって層間絶縁膜１６、グラフェン配線１４及び下地膜１２をエッチングし、ヴィアホール１８を形成する。本実施形態では、ヴィアホール１８の底面は、グラフェン配線１４の底面よりも深く位置する。ヴィアホール１８を形成する際に、グラフェン配線１４を構成するカーボンの結合が切断される。そのため、ヴィアホール１８の内側面には、結合が切断されたカーボンが露出する。
図３の工程では、ヴィアホール１８内にヴィア導電部２０を形成する。具体的には、ＰＶＤ又はＣＶＤによって全面にバリアメタル膜を形成し、バリアメタル膜上に金属膜又はカーボン膜を形成する。さらに、ＣＭＰを行うことで、ヴィアホール１８内に、外側導電部２０ａ及び内側導電部２０ｂを含むヴィア導電部２０が形成される。ヴィアホール１８の内側面には、切断された結合を有するカーボンが露出しているため、カーボンの結合が切断された部分に外側導電部２０ａの構成元素が結合する。そのため、グラフェン配線１４とヴィア導電部２０との間のコンタクト抵抗を低くすることができる。
図４の工程では、ヴィア導電部２０及び層間絶縁膜１６上に上層配線２２を形成する。上層配線２２は、ヴィア導電部２０を介してグラフェン配線１４に接続される。
以上のように、本実施形態では、ヴィアホール１８を形成する際にグラフェン配線１４を構成するカーボンの結合が切断され、カーボンの結合が切断された部分にヴィア導電部２０の構成元素（外側導電部２０ａの構成元素）が結合する。そのため、本実施形態では、グラフェン配線１４とヴィア導電部２０との間のコンタクト抵抗を低減させることが可能である。
図５は、本実施形態の第１の変更例に係る半導体装置の構成を模式的に示した断面図である。上述した実施形態では、ヴィアホール１８の底面がグラフェン配線１４の底面よりも深く位置していたが、本変更例では、ヴィアホール１８の底面がグラフェン配線１４の底面よりも浅く位置している。
図６は、本実施形態の第２の変更例に係る半導体装置の構成を模式的に示した断面図である。本変更例では、ヴィアホール１８の底面がグラフェン配線１４の底面と実質的に同じ深さに位置している。すなわち、ヴィア導電部２０の底面が下地膜１２の上面に接触している。
第１及び第２の変更例でも、ヴィアホール１８を形成する際にグラフェン配線１４を構成するカーボンの結合が切断され、カーボンの結合が切断された部分にヴィア導電部２０の構成元素（外側導電部２０ａの構成元素）が結合する。したがって、上述した実施形態と同様、グラフェン配線１４とヴィア導電部２０との間のコンタクト抵抗を低減させることが可能である。
また、第１の変更例では、ヴィアホール１８の底面がグラフェン配線１４の底面よりも浅く位置しているため、グラフェン配線１４の少なくとも下部領域では、ヴィアホール１８がグラフェン配線１４のエッジを横切らない。したがって、グラフェン配線１４の少なくとも下部領域でバリスティック伝導を確実に維持することができる。
（実施形態２）
次に、第２の実施形態について説明する。なお、基本的な構成や製造方法は第１の実施形態と類似しているため、第１の実施形態で説明した事項の説明は省略する。
図８は、本実施形態に係る半導体装置の構成を模式的に示した断面図である。第１の実施形態で示した構成要素に対応する構成要素には同一の参照番号を付し、それらの説明は省略する。
本実施形態では、グラフェン配線１４が不純物を含有した領域（不純物領域）１４ａを有している。不純物領域１４ａはヴィアホール１８の周囲に形成され、不純物の濃度はヴィアホール１８から離れるにしたがって減少している。本実施形態では、不純物としてリン（Ｐ）を用いる。その他の基本的な構成は、第１の実施形態と同様である。
本実施形態でも、第１の実施形態と同様の効果を得ることができる。また、本実施形態では、グラフェン配線１４が不純物を含有した領域（不純物領域）１４ａを有しているため、グラフェン配線１４の抵抗を低減することができる。
次に、本実施形態に係る半導体装置の製造方法を説明する。図７及び図８は、本実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
まず、第１の実施形態の図１及び図２の工程と同様の工程を行う。その結果、ヴィアホール１８が形成される。
次に、図７の工程を行う。図７の工程では、ヴィアホール１８の側面からグラフェン配線１４内に不純物（リン）を導入する。この処理は、インターカレーション（intercalation）処理であり、グラフェン構造中に不純物が入り込む。このインターカレーション処理により、グラフェン配線１４内に不純物領域１４ａが形成される。具体的には、ＰＨ3 ガス中で熱処理（１００〜６００℃程度）を行うことで、グラフェン配線１４内にリンが導入される。このように、ヴィアホール１８の側面からグラフェン配線１４内に不純物（リン）を導入するため、不純物領域１４ａはヴィアホール１８の周囲に形成され、不純物の濃度はヴィアホール１８から離れるにしたがって減少する。
次に、図８の工程を行う。図８の工程では、第１の実施形態と同様にして、ヴィアホール１８内にヴィア導電部２０を形成する。さらに、第１の実施形態と同様にして、ヴィア導電部２０及び層間絶縁膜１６上に上層配線２２を形成する。
このように、本実施形態では、ヴィアホール１８の側面からグラフェン配線１４内に不純物を導入するため、グラフェン配線１４内に容易に不純物を導入することができる。すなわち、グラフェン配線１４の上面からグラフェン配線１４内に不純物を導入する場合には、グラフェンが層構造を有しているため、縦方向に不純物を拡散させることが困難であり、グラフェン配線１４の深い領域まで不純物を導入することはできない。ヴィアホール１８の側面からグラフェン配線１４内に不純物を導入することにより、不純物を容易に拡散させることができ、グラフェン配線１４の広い領域に不純物を導入することが可能である。
なお、上述した実施形態において、不純物領域１４ａには一般的に、リン（Ｐ）、窒素（Ｎ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）、フッ素（Ｆ）、塩素（Ｃｌ）、臭素（Ｂｒ）、ヨウ素（Ｉ）、アスタチン（Ａｔ）、水素（Ｈ）、ボロン（Ｂ）、リチウム（Ｌｉ）、ナトリウム（Ｎａ）、カリウム（Ｋ）、ルビジウム（Ｒｂ）、セシウム（Ｃｓ）、ベリリウム（Ｂｅ）、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）、サマリウム（Ｓｍ）、ユーロビウム（Ｅｕ）、イッテルビウム（Ｙｂ）、及びツリウム（Ｔｍ）から選択された少なくとも１つの元素が含有されていてもよい。
（実施形態３）
次に、第３の実施形態について説明する。なお、基本的な構成や製造方法は第１及び第２の実施形態と類似しているため、第１及び第２の実施形態で説明した事項の説明は省略する。
図１０は、本実施形態に係る半導体装置の構成を模式的に示した断面図である。図１１は、本実施形態に係る半導体装置の構成要素の平面的な位置関係を模式的に示した図である。第１及び第２の実施形態で示した構成要素に対応する構成要素には同一の参照番号を付し、それら説明は省略する。
本実施形態でも、第２の実施形態と同様、グラフェン配線１４が不純物を含有した領域（不純物領域）１４ａを有している。また、本実施形態では、下地膜１２、グラフェン配線１４及び層間絶縁膜１６に、ヴィアホール１８に加えて、ダミーヴィアホール２８が設けられている。ダミーヴィアホール２８は、グラフェン配線１４の配線長方向に沿って複数設けられている。不純物領域１４ａの不純物の濃度は、ダミーヴィアホール２８から離れるにしたがって減少している。また、ダミーヴィアホール２８内には、ダミーヴィア導電部３０が形成されている。ダミーヴィア導電部３０の構成は、ヴィア導電部２０の構成と同様であり、外側導電部３０ａ及び内側導電部３０ｂを含んでいる。外側導電部３０ａ及び内側導電部３０ｂは、外側導電部２０ａ及び内側導電部２０ｂと同一工程で形成される。したがって、外側導電部３０ａ及び内側導電部３０ｂの形成材料は、外側導電部２０ａ及び内側導電部２０ｂの形成材料と同一である。
本実施形態でも、第１及び第２の実施形態と同様、ヴィア導電部２０に上層配線２２が接続されている。ただし、ダミーヴィア導電部３０は、信号の伝達には用いられない。すなわち、ダミーヴィア導電部３０は、配線間の接続には用いられない。そのため、ダミーヴィア導電部３０には上層配線は接続されていない。また、図１１に示されるように、ダミーヴィア導電部３０の径はグラフェン配線１４の配線幅より小さく、ダミーヴィアホール２８がグラフェン配線１４のエッジではカーボンの結合を切断することがないような位置に設けられている。
本実施形態でも、第１及び第２の実施形態と同様の効果を得ることができる。また、本実施形態では、ヴィアホール１８に加えてダミーヴィアホール２８が設けられているため、不純物領域１４ａがダミーヴィアホール２８の周囲にも形成される。したがって、第２の実施形態よりもさらに、グラフェン配線１４の抵抗を低減することが可能である。
また、一般的にグラフェン配線１４では、配線のエッジではバリスティック伝導が支配的であり、エッジ間の領域では通常の伝導が支配的である。ヴィアホール１８及びダミーヴィアホール２８は通常、グラフェン配線１４のエッジを避けた配線幅方向中央部に形成される。グラフェン配線１４の中央部では通常の伝導が支配的であるため、ヴィアホール１８及びダミーヴィアホール２８の周囲に不純物領域１４ａを形成することにより、グラフェン配線１４のエッジ間の広い領域に不純物領域１４ａを形成することができる。その結果、配線のエッジでのバリスティック伝導は維持しながら、通常の伝導に基づく伝導率を増加させることができ、配線抵抗を効果的に低減することができる。
また、ダミーヴィアホール２８の大きさやダミーヴィアホール２８間の間隔等を適当に設定することで、グラフェン配線１４のほぼ全域に不純物領域１４ａを形成することも可能である。また、ダミーヴィアホール２８の大きさは、ヴィアホール１８の大きさと同じであっても異なっていてもよく、例えば、ダミーヴィアホール２８の大きさをヴィアホール１８の大きさよりも小さく設定してもよい。このような場合には、グラフェン配線１４の抵抗をより低減することが可能である。
次に、本実施形態に係る半導体装置の製造方法を説明する。図９及び図１０は、本実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
まず、第１の実施形態の図１及び図２の工程と同様の工程を行う。ただし、本実施形態では、下地膜１２、グラフェン配線１４及び層間絶縁膜１６にヴィアホール１８を形成する際に、下地膜１２、グラフェン配線１４及び層間絶縁膜１６にダミーヴィアホール２８も形成される。
次に、図９の工程を行う。図９の工程では、第２の実施形態の図７と同様の工程を行う。ただし、本実施形態では、ヴィアホール１８の側面からグラフェン配線１４内に不純物（リン）を導入する際に、ダミーヴィアホール２８の側面からもグラフェン配線１４内に不純物が導入される。その結果、グラフェン配線１４内の広い領域に不純物領域１４ａが形成される。このように、ヴィアホール１８の側面及びダミーヴィアホール２８の側面からグラフェン配線１４内に不純物（リン）を導入するため、不純物領域１４ａはヴィアホール１８の周囲及びダミーヴィアホール２８の周囲に形成され、不純物の濃度はヴィアホール１８及びダミーヴィアホール２８から離れるにしたがって減少する。
次に、図１０の工程を行う。図１０の工程では、第１の実施形態と同様にして、ヴィアホール１８内にヴィア導電部２０を形成する。ただし、本実施形態では、ヴィアホール１８内にヴィア導電部２０を形成する際に、ダミーヴィアホール２８内にダミーヴィア導電部３０も形成される。さらに、第１の実施形態と同様にして、ヴィア導電部２０及び層間絶縁膜１６上に上層配線２２を形成する。
このように、本実施形態では、ヴィアホール１８及びダミーヴィアホール２８の側面からグラフェン配線１４内に不純物を導入するため、グラフェン配線１４内の広い領域に容易に不純物を導入することができる。
なお、本実施形態でも、不純物領域１４ａには一般的に、第２の実施形態で示した不純物と同様の不純物を含有させることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…下地領域 １２…下地膜
１４…グラフェン配線 １４ａ…不純物領域
１６…層間絶縁膜 １８…ヴィアホール
２０…ヴィア導電部 ２０ａ…外側導電部 ２０ｂ…内側導電部
２２…上層配線 ２８…ダミーヴィアホール
３０…ダミーヴィア導電部 ３０ａ…外側導電部 ３０ｂ…内側導電部

Claims (3)

  1. グラフェン配線と、
    前記グラフェン配線上に形成された絶縁膜と、
    前記グラフェン配線及び前記絶縁膜に設けられたヴィアホール内に形成されたヴィア導電部と、
    を備え、
    前記グラフェン配線は、少なくとも前記ヴィアホールの周囲に不純物を含有した領域を有している
    ことを特徴とする半導体装置。
  2. グラフェン配線を形成する工程と、
    前記グラフェン配線上に絶縁膜を形成する工程と、
    前記グラフェン配線及び前記絶縁膜にヴィアホールを形成する工程と、
    前記ヴィアホール内にヴィア導電部を形成する工程と、
    を備え、
    前記ヴィアホールの側面から前記グラフェン配線内に不純物を導入する工程をさらに備える
    ことを特徴とする半導体装置の製造方法。
  3. グラフェン配線を形成する工程と、
    前記グラフェン配線にホールを形成する工程と、
    前記ホールの側面から前記グラフェン配線内に不純物を導入する工程と、
    前記ホール内に導電部を形成する工程と、
    を備えたことを特徴とする半導体装置の製造方法。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10177032B2 (en) * 2014-06-18 2019-01-08 Taiwan Semiconductor Manufacturing Company, Ltd. Devices, packaging devices, and methods of packaging semiconductor devices
US10050104B2 (en) 2014-08-20 2018-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor having a graphene structure, semiconductor device including the capacitor and method of forming the same
JP6845568B2 (ja) * 2017-04-03 2021-03-17 学校法人 名城大学 グラフェン基板、及びこの製造方法
US11039579B2 (en) 2017-12-12 2021-06-22 3M Innovative Properties Company Electrically switchable shutter
CN112514031A (zh) 2018-08-11 2021-03-16 应用材料公司 石墨烯扩散阻挡物

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7732859B2 (en) * 2007-07-16 2010-06-08 International Business Machines Corporation Graphene-based transistor
US8133793B2 (en) * 2008-05-16 2012-03-13 Sandisk 3D Llc Carbon nano-film reversible resistance-switchable elements and methods of forming the same
KR101562060B1 (ko) * 2009-04-06 2015-10-21 삼성전자주식회사 전기 에너지 발생 장치 및 그 제조 방법
US8395191B2 (en) * 2009-10-12 2013-03-12 Monolithic 3D Inc. Semiconductor device and structure
US10164135B2 (en) * 2009-08-07 2018-12-25 Guardian Glass, LLC Electronic device including graphene-based layer(s), and/or method or making the same
US8426309B2 (en) * 2009-09-10 2013-04-23 Lockheed Martin Corporation Graphene nanoelectric device fabrication
JP5439120B2 (ja) * 2009-11-02 2014-03-12 株式会社東芝 半導体装置およびその製造方法
JP2012080005A (ja) 2010-10-05 2012-04-19 Toshiba Corp グラフェン配線およびその製造方法
JP5629570B2 (ja) 2010-12-27 2014-11-19 株式会社日立製作所 グラフェン膜と金属電極とが電気的接合した回路装置
JP2012199520A (ja) * 2011-03-10 2012-10-18 Toshiba Corp 半導体装置およびその製造方法
JP5742335B2 (ja) 2011-03-18 2015-07-01 富士通株式会社 半導体装置
US8482126B2 (en) * 2011-09-02 2013-07-09 Kabushiki Kaisha Toshiba Semiconductor device
JP5414760B2 (ja) * 2011-09-27 2014-02-12 株式会社東芝 半導体装置およびその製造方法
CN102403304B (zh) * 2011-12-06 2016-03-16 上海集成电路研发中心有限公司 一种互连结构及其制作方法
KR101989514B1 (ko) * 2012-07-11 2019-06-14 삼성전자주식회사 반도체 소자 및 그 제조 방법
JP5755618B2 (ja) * 2012-09-06 2015-07-29 株式会社東芝 半導体装置
JP5851369B2 (ja) * 2012-09-10 2016-02-03 株式会社東芝 半導体装置の製造方法
JP5826783B2 (ja) * 2013-03-25 2015-12-02 株式会社東芝 半導体装置
JP5951568B2 (ja) * 2013-08-29 2016-07-13 株式会社東芝 半導体装置及びその製造方法

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