JP2015177008A - 半導体装置 - Google Patents

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Atsuko Sakata
敦子 坂田
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Kengo Uchida
健悟 内田
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Kazuyuki Azuma
和幸 東
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Mitsuyoshi Endo
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Abstract

【課題】貫通電極の応力を緩和することができる半導体装置を提供する。
【解決手段】実施形態によれば、第１面に半導体素子３が形成され貫通孔２ｃを有する半導体基板２と、前記半導体基板２の前記貫通孔２ｃ内に形成される貫通電極１１とを備え、前記貫通電極１１は、前記貫通孔２ｃの側壁面に形成された絶縁膜１０を介して、前記貫通孔２ｃの側壁面に形成された導電層１１ａと、前記貫通孔２ｃの前記導電層１１ａを介した内部に充填された電極層１１ｂとからなり、前記導電層１１ａは、前記電極層１１ｂの材料よりも柔らかい材料で形成され、前記電極層１１ｂは、前記導電層１１ａの材料よりも高融点を有する材料で形成され、内部に前記半導体基板２の第２面の近傍で閉塞された空隙部１１ｃを有する。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
半導体基板を貫通して設ける貫通電極（ＴＳＶ；through silicon via）は、埋め込む金属によっては、貫通電極の内部応力によって、半導体基板側へストレスを与えることがある。これにより、ビアクラックの発生や、貫通電極の近傍に設けた素子に及ぼす応力に基づく素子動作への悪影響が問題となる可能性がある。
そこで、貫通電極の形成で発生するビア内の応力を、パターン配置や構造的な工夫で緩和することが考えられている。例えば、貫通電極として使用される銅（Ｃｕ）を中空のパイプ状に形成することで全体の応力を緩和するものである。しかし、銅はマイグレーションしやすい材料であるため、ＥＭ（electro migration）時の信頼性劣化が懸念される。また、パイプ状に形成する構成であるから、上部に開口を有する状態となるため、上部配線の形成時に、上部配線のバリアメタルの開口部への落ち込み等が生じることがあり、銅の配線の信頼性も低下する。
L. Hofmann, I. Schubert, K. Gottfried, S. E. Schulz, T. Gessner、「Investigations on Partially Filled HAR TSVs for MEMS Applications」、2013 IEEE International Interconnect Technology Conference
貫通電極の応力を緩和することができる半導体装置を提供する。
本実施形態の半導体装置は、第１面に半導体素子が形成され貫通孔を有する半導体基板と、前記半導体基板の前記貫通孔内に形成される貫通電極とを備え、前記貫通電極は、前記貫通孔の側壁面に形成された絶縁膜を介して、前記貫通孔の側壁面に形成された導電層と、前記貫通孔の前記導電層を介した内部に充填された電極層とからなり、前記導電層は、前記電極層の材料よりも柔らかい材料で形成され、前記電極層は、前記導電層の材料よりも高融点を有する材料で形成され、内部に前記半導体基板の第２面の近傍で閉塞された空隙部を有する。
第１実施形態を示す模式的な縦断側面図 製造工程の各段階を示す模式的な縦断側面図（その１） 製造工程の各段階を示す模式的な縦断側面図（その２） 製造工程の各段階を示す模式的な縦断側面図（その３） 第２実施形態を示す模式的な縦断側面図 第３実施形態を示す模式的な縦断側面図 第４実施形態を示す模式的な縦断側面図
以下、複数の実施形態について、図面を参照して説明する。尚、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは必ずしも一致しない。また、上下左右の方向についても、後述する半導体基板における回路形成面側を上または下とした場合の相対的な方向を示し、必ずしも重力加速度方向を基準としたものとは一致しない。
（第１実施形態）
以下、第１実施形態について図１から図４を参照して説明する。
図１は貫通電極を有する半導体装置１の縦断側面を模式的に示している。半導体基板であるシリコン基板２は、第１面である図中下面側に半導体素子３が形成されている。シリコン基板２は、半導体素子３を形成した後に厚さが例えば２０〜４０μｍ程度となるように研削されている。
半導体素子３は、シリコン基板２に形成した不純物拡散領域２ａ、２ｂなどを有する。不純物拡散領域２ａ、２ｂは、それぞれｐ型あるいはｎ型の導電型となる不純物が所定濃度で導入されて、ｐ型不純物領域あるいはｎ型不純物領域として形成されたものである。なお、図１では半導体素子３の一例の構成を示しているが、さまざまな構成を有する多数の半導体素子３を設けることができる。例えば、シリコン基板２の第１面側に形成したゲート電極などを含んだ半導体素子３を設けることができる。ここでは、簡単のために、不純物拡散領域２ａ、２ｂなどを有する構成をもって半導体素子３を示している。
シリコン基板２の第１面には、表面を覆うように絶縁膜４が形成され、コンタクトを形成する位置に開口４ａが設けられている。また、貫通電極を形成する位置には開口４ｂが設けられている。絶縁膜４の表面にはコンタクトを有する配線パターン５が半導体素子３の不純物拡散領域２ａ、２ｂなどと他の部分とを接続するように形成されている。配線パターン５は、例えばニッケルシリサイド（ＮｉＳｉ）やタングステン（Ｗ）を用いることができる。絶縁膜４は、シリコン酸化膜などを用いることができる。配線パターン５の表面および絶縁膜４の表面には、これらを覆うように層間絶縁膜６、７が積層形成されている。層間絶縁膜６、７は、シリコン酸化膜などを用いることができる。これら層間絶縁膜６、７にはビアホールが形成され、内部にビアプラグ８が埋め込まれている。ビアプラグ８の表面部にはバンプ９が形成されている。
シリコン基板２には、半導体素子３が形成されていない領域において、第１面側とその反対の第２面側とを貫通するように形成された貫通孔２ｃが設けられている。シリコン基板２の第１面の側は、絶縁膜４の開口４ｂの部分に配線パターン５が露出した状態とされている。シリコン基板２の貫通孔２ｃの壁面および第２面の表面にはこれらを覆うようにバリア絶縁膜１０が形成されている。バリア絶縁膜１０はシリコン酸化膜などを用いることができる。バリア絶縁膜１０は、シリコン基板２の貫通孔２ｃの壁面部分の厚さが厚く、第２面の表面部分の厚さはそれよりも薄く形成されている。貫通孔２ｃにバリア絶縁膜１０が形成された状態で、内径が例えば１０μｍ程度となるように形成されている。
貫通孔２ｃの内部にはバリア絶縁膜１０の内周面側にＴＳＶとしての貫通電極１１が形成されている。貫通電極１１は、シリコン基板２の第１面側に形成している配線パターン５と電気的に接続するように設けられるものである。貫通電極１１は、バリア絶縁膜１０および配線パターン５と接する部分にバリアメタル膜およびシードメタル膜からなる導電層１１ａが形成される。バリアメタル膜は例えばチタン（Ｔｉ）膜である。シードメタル膜は例えば銅（Ｃｕ）膜である。導電層１１ａは、例えば３ｎｍから２００ｎｍの範囲の膜厚で形成することができる。導電層１１ａは、バリア絶縁膜１０の開口１０ａ部分で第２面側にも伸びるように設けられている。
導電層１１ａの内側には、電極層としてニッケル（Ｎｉ）層１１ｂが埋込み形成されている。ニッケル層１１ｂは、バリア絶縁膜１０の開口１０ａの上部にも突出するように形成される。ニッケル層１１ｂは貫通孔２ｃ内を埋め込むように形成されるが、内部に空隙部１１ｃを有する。後述するように、形成工程において、コンフォーマルに成膜する際に、貫通孔２ｃ上部の開口部近傍での堆積が多くなることに起因して内部を充填する前に開口上部で閉じてしまうことで空隙部１１ｃが形成されたものである。
貫通電極１１がシリコン基板２の第２面側から突出した部分のニッケル層１１ｂの上面に、銅（Ｃｕ）膜１２ａ、錫（Ｓｎ）膜１２ｂからなるバンブ１２が形成されている。これにより、貫通電極１１は、シリコン基板２の第２面側から内部を貫通して第１面側の配線パターン５と電気的に接触した状態とされている。
このように、本実施形態では、シリコン基板２に形成される貫通電極１１において、シードメタル膜として銅膜を用い、その内側にニッケル層１１ｂを形成し、その内部に空隙部１１ｃを設ける構成としている。貫通電極１１の主たる材料として銅（融点１１００℃以下）よりも高融点（融点１３００℃以上）材料であるニッケル（Ｎｉ）を用いることで、マイグレーションの発生を抑制することができる。また、ニッケル膜１１ｂの内部に空隙部１１ｃを設ける構成とすることで、内部応力を緩和させることができる。これにより、信頼性に優れた貫通電極１１とすることができる。さらに、導電層１１ａを設けることでニッケル層１１ｂの応力緩和を図ることができる。
次に、上記構成の製造工程について図２〜図５を参照して説明する。なお、図２（ａ）、（ｂ）においては、シリコン基板２の第１面側を加工する工程であるので、図１の構成を１８０°回転させて上下を逆にした状態で示している。まず、図２（ａ）に示すように、シリコン基板２の上面である第１面側に、不純物拡散領域２ａ、２ｂなどを形成して半導体素子３の構成要素を作り込む。なお、前述のように、シリコン基板２の第１面上にさらにゲート電極を形成して半導体素子３とすることができる。
続いて、シリコン基板２の第１面の表面に、シリコン酸化膜などからなる絶縁膜４を形成する。絶縁膜４には、リソグラフィ技術を用いて、所定の領域に開口４ａ、４ｂなどを形成する。絶縁膜４の開口４ａは半導体素子３の端子と接続するためのコンタクト領域となり、開口４ｂは貫通電極１１を接続するためのパターン領域となる。次に、絶縁膜４の上面に所定のパターンに加工した配線パターン５を形成する。これは、全面にメタル膜を形成し、形成したメタル膜を、リソグラフィ技術を用いて所定のパターンにエッチング加工したものである。配線パターン５は、絶縁膜４の開口４ａ、４ｂを介してシリコン基板２の第１面の各部に電気的に接続するように形成されている。配線パターン５により、半導体素子３の端子間の接続や、外部との接続用パターンへの接続がなされる。
次に、配線パターン５および絶縁膜４の上面に、シリコン酸化膜などからなる層間絶縁膜６を形成する。層間絶縁膜６には、配線パターン５と接続するためのビアプラグ８を上下に貫通するように埋込み形成する。続いて、層間絶縁膜６の上面にバンプ形成用の絶縁膜７を形成する。絶縁膜７にはバンプ形成位置に対応して開口が形成され、ビアプラグ８と同様のメタルによりバンプ形成用のビアプラグ８を形成する。
次に、図２（ｂ）に示すように、ビアプラグ８に接続するようにバンプ９を部分的に形成する。この状態で、シリコン基板２の絶縁膜７およびバンプ９が露出している第１面側に、接着剤層１３を形成するとともに、ガラス基板１４を貼り付ける。ガラス基板１４は、シリコン基板２を研削により薄くする際の支持部材となるものである。
続いて、図２（ｃ）に示すように、シリコン基板２の裏面である第２面側から研削処理を行って所定厚さに加工する。なお、図２（ｃ）以降の図面では、図１の状態と同様に、加工面であるシリコン基板２の第２面側を上に示している。研削処理では、研削後のシリコン基板２の厚さが、例えば２０μｍから４０μｍの範囲の所定厚さとなるように行われる。ここで、シリコン基板２の厚さ寸法は、チップに切断してパッケージングを行う場合に望まれる厚さを基準として設定されている。
この後、シリコン基板２の第２面側（裏面側）にリソグラフィ技術を用いてレジストをパターニングする。このパターニングでは、貫通孔２ｃを形成するためのパターンを設ける。貫通孔２ｃに対応する部分が開口したレジストパターンを用いて、ドライエッチング処理により、シリコン基板２の第２面側から第１面側に向けてエッチングを実施する。エッチングにより、貫通孔２ｃがシリコン基板２の第１面側に達して配線パターン５が露出した状態となる時点で処理を停止する。
次に、図３（ａ）に示すように、シリコン基板２の第２面側および貫通孔２ｃ内にバリア絶縁膜１０を形成する。バリア絶縁膜１０は、例えばシリコン酸化膜を用いることができる。この場合、図示の状態のバリア絶縁膜１０は、まず、成膜時には、シリコン基板２の第２面上には、貫通孔２ｃ内の側壁面に形成されている膜厚と略同じ膜厚で形成される。また、貫通孔２ｃの底面部には、深い孔部であることから若干薄く成膜される。この後、バリア絶縁膜１０を異方性エッチングによりエッチバック処理を行い、貫通孔２ｃ底面部に形成された分を剥離する。
このとき、シリコン基板２の第２面に形成されたバリア絶縁膜１０は、貫通孔２ｃの底面部に形成された膜厚よりも厚いので、底面部が剥離された後、上面部が残存するようにエッチバック処理が停止される。また、貫通孔２ｃの側壁に形成されたバリア絶縁膜１０は、縦方向の膜のエッチングであることから、略そのまま残存した状態となる。この結果、シリコン基板２の第２面上、貫通孔２ｃの側壁面にバリア絶縁膜１０が形成され、貫通孔２ｃの底面部は配線パターン５が露出した状態となる。
次に、図３（ｂ）に示すように、バリア絶縁膜１０上および貫通孔２ｃ底面の配線パターン５の上面を覆うように、貫通電極１１の導電層１１ａを形成する。ここでは、導電層１１ａとして、スパッタリングなどの方法により、はじめにバリアメタル膜を形成し、続けてシードメタル膜を形成する。バリアメタル膜はチタン膜を用い、シードメタル膜は銅膜を用いる（Ｔｉ／Ｃｕ）。
なお、シードメタル膜は、銅以外の材料を用いることができる。例えば、非磁性材料で３ｎｍ〜２００ｎｍの範囲あるいはそれ以上の膜厚で形成することができる。また、貫通孔２ｃ内のバリア絶縁膜１０が良好な膜で形成されていて、密着性が良好となる場合には、バリアメタル膜の成膜を省略することもできる。
次に、図３（ｃ）に示すように、リソグラフィ技術によりレジスト膜１５をパターニングする。レジスト膜１５には、貫通電極１１の形成領域に対応する部分に開口１５ａをパターニングしている。レジスト膜１５の開口１５ａは、貫通孔２ｃ内の導電層１１ａおよびシリコン基板２の第２面上のバリア絶縁膜１０の一部を露出した状態に形成している。
続いて、図４（ａ）に示すように、レジスト膜１５をマスクとして、ニッケル層１１ｂをめっきにより形成する。このめっき工程では、レジスト膜１５による開口１５ａに露出している導電層１１ａ上に選択的にニッケル膜を形成する。また、めっき方法としては、導電層１１ａの面に沿うようにコンフォーマルにニッケル膜を成膜する。この場合、ニッケル膜のめっき方法として、高密度電流にて行うことでコンフォーマルに形成するので、ボトムアップ法で形成する過程とは異なる。また、コンフォーマルにニッケル膜を成膜することで、ボトムアップ法で形成する場合に比べて成膜速度を高めることができる。
これにより、ニッケル膜は、導電層１１ａの面に略同じ膜厚で形成されていくが、貫通孔２ｃの上面部（第２面側）近傍においては、部分的に成膜が速くなるため内部に充填される前に開口が塞がる傾向にある。これにより、ニッケル層１１ｂは、上部において閉じた状態となり、内部に空隙部１１ｃが残った状態に成膜される。この後、めっき工程を続けてレジスト膜１５の開口１５ａ内において所定高さに達するまで成膜する。これにより、貫通穴１ｃを充填する貫通電極１１が形成される。
次に、図４（ｂ）に示すように、貫通電極１１の上面部にバンプ１２を形成する。バンプ１２の形成では、めっきにより銅（Ｃｕ）膜１２ａを形成した後に、続けてめっきにより錫（Ｓｎ）膜１２ｂを形成する。錫膜１２ｂは若干盛り上がった状態に形成される。
続いて、図４（ｃ）に示すように、レジスト膜１５を剥離すると共に、露出した導電層１１ａをエッチング処理により除去する。このエッチング処理は、例えばウェットエッチング処理を用いることができる。この後、リフロー処理をすることでバンプ１２を形成する。
この後、図１に示しているように、ウエハ状態で加工してきたものを、チップに分離すべくスクライビングにより切り離しを行い、接着剤層１３を溶かしてガラス基板１４を取り外す。以上により、貫通電極１１が形成された半導体装置１を得る。
上記のように製造工程を実施するので、貫通孔１ｃ内にニッケル層１１ｂを形成する工程では、ボトムアップ方式のめっき法を採用することなく、コンフォーマルにニッケル膜を形成する方法を用いることができる。これによって、ボトムアップ方式の場合に比べてニッケル層１１ｂの形成時間を短縮することができる。
このような本実施形態によれば、融点が銅よりも高いニッケルを貫通電極１１の主たる金属として用い、内部に空隙部１１ｃを設ける構成とした。これにより、貫通電極１１において内部応力による悪影響を抑制し、且つ、マイグレーションによるＥＭ耐性の劣化を抑制できる。しかも、貫通電極１１として主たる金属をニッケル層１１ｂとしてめっきによりコンフォーマルに形成するので、空隙部１１ｃを形成しながらボトムアップ方式よりも迅速に形成することができる。
さらに、貫通電極１１として、内部に空隙部１１ｃを設けてもマイグレーションの生じにくいニッケル層１１ｂの外側に導電層１１ａとして銅膜を用いている。一般的に、融点が高い金属はヤング率が大きい傾向があり、ニッケルのヤング率は２００ＧＰａ程度であり、銅のヤング率は１１０ＧＰａ程度である。これにより、ニッケル層１１ｂの内部応力を、よりヤング率が小さく柔らかい材料が用いられた導電層１１ａにより吸収することができる。この結果、貫通電極１１がシリコン基板２に及ぼす内部応力を、銅を単独で用いた場合に比べて１／２程度まで低減できることがわかった。
また、ニッケル層１１ｂの空隙部１１ｃをシリコン基板２の第２面近傍において閉じる構成としているので、貫通電極１１の上部に、バンプ構造を形成するための膜厚まで成膜することができる。これにより、ニッケル層１１ｂの空隙部１１ｃ内にメタルが進入することなくバンプ１２を容易に形成することができる。
（第２実施形態）
図５は、第２実施形態を示すもので、第１実施形態と異なるところは、貫通電極１１に代えて、半導体装置１６に貫通電極１７を設ける構成としたところである。第１実施形態では、応力緩和およびマイグレーションの課題を解決する構成として空隙部１１ｃを有するニッケル層１１ｂを採用している。この場合、ニッケル層１１ｂのニッケル（Ｎｉ）は、磁性材料であるから、半導体装置１が高周波で動作させるものである場合には、貫通電極１１の内部に電流が流れにくくなる表皮効果が起こり、貫通電極１１の中心部での電流が低下して表層部分だけに流れるため、全体として抵抗が上昇することになる。
この実施形態では、半導体装置１６を高周波で使用するものである場合に、貫通電極１７として磁性材料のニッケル層１７ｂを用いることで発生する表皮効果による抵抗上昇の影響を抑制するため、貫通電極１７に導電層１７ａを設ける構成としている。
図５において、貫通電極１７は、バリアメタル膜およびシードメタル膜からなる導電層１７ａが形成される。バリアメタル膜は例えばチタン（Ｔｉ）膜である。シードメタル膜は例えば銅（Ｃｕ）膜である。導電層１７ａは、表皮効果による電流が流れる厚さを考慮して、第１実施形態のものよりも厚い膜厚で、銅膜が例えば２００ｎｍ以上の膜厚となるように形成している。導電層１７ａは、バリア絶縁膜１０の開口１０ａ部分で第２面側にも伸びるように形成されている。
導電層１７ａの内側にはニッケル（Ｎｉ）層１７ｂが埋込み形成されている。ニッケル層１７ｂは、バリア絶縁膜１０の開口１０ａの上部にも突出するように形成される。ニッケル層１７ｂは貫通孔２ｃ内を埋め込むように形成されるが、内部に空隙部１７ｃを有する。これは形成工程において、コンフォーマルに成膜する際に、貫通孔２ｃ上部の開口部近傍での堆積が多くなることに起因して内部を充填する前に開口上部で閉じてしまうことで空隙部１７ｃが形成されたものである。
上記構成を採用することにより、半導体装置１６を高周波で駆動する場合に、貫通電極１７において導電層１７ａとして銅膜を２００ｎｍ以上の膜厚で形成しているので、磁気的な表皮効果の影響を抑えて、磁性材料のニッケル層１７ｂによる抵抗上昇を招くのを抑制することができる。
また、この構成では、導電層１７ａとして、第１実施形態のものに比べて銅膜を２００ｎｍ以上の膜厚としている分だけ、第１実施形態のものに比べて、ニッケルよりも柔らかい（ヤング率が小さい）材料による応力緩和効果をさらに高めることができる。
（第３実施形態）
図６は、第３実施形態を示すもので、第２実施形態と異なるところは、貫通電極１７に代えて、半導体装置１８に貫通電極１９を設ける構成としたところである。この実施形態では、半導体装置１８を高周波で使用するものである場合に、貫通電極１９として非磁性化したニッケル層１９ｂを用いることで表皮効果による抵抗上昇の影響を抑制する構成としている。
図６において、貫通電極１９は、バリアメタル膜およびシードメタル膜からなる導電層１９ａが形成される。バリアメタル膜は例えばチタン（Ｔｉ）膜である。シードメタル膜は例えば銅（Ｃｕ）膜である。導電層１９ａは、第１実施形態と同様に、例えば２０ｎｍから２００ｎｍの範囲の膜厚で形成することができる。導電層１９ａは、バリア絶縁膜１０の開口１０ａ部分で第２面側にも伸びるように形成されている。なお、導電層１９ａとして、第２実施形態における導電層１７ａと同様の膜構成とすることもできる。
導電層１９ａの内側にはニッケル（Ｎｉ）層１９ｂが埋込み形成されている。ニッケル層１９ｂは、バリア絶縁膜１０の開口１０ａの上部にも突出するように形成される。ニッケル層１９ｂは貫通孔２ｃ内を埋め込むように形成されるが、内部に空隙部１９ｃを有する。これは形成工程において、コンフォーマルに成膜する際に、貫通孔２ｃ上部の開口部近傍での堆積が多くなることに起因して内部を充填する前に開口上部で閉じてしまうことで空隙部１９ｃが形成されたものである。
このニッケル層１９ｂは、非磁性化するために、ニッケルに非磁性材料を５ｗｔ％以上、望ましくは、８ｗｔ％以上添加含有するようにめっきにより形成する。この場合、非磁性化するために含有させる材料は、炭素（Ｃ）、リン（Ｐ）、ホウ素（Ｂ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）等を用いることができる。これにより、貫通電極１９は、ニッケル層１９ｂのニッケルが有する磁性特性が緩和され、高周波動作に対しての表皮効果に起因した抵抗上昇挙動が抑制される。
（第４実施形態）
図７は、第４実施形態を示すもので、第２実施形態と異なるところは、貫通電極１７に代えて、半導体装置２０に貫通電極２１を設ける構成としたところである。この実施形態では、半導体装置２０を高周波で使用するものである場合に、貫通電極２１としてニッケル層２１ｂの表層部分に非磁性化した微粒子層２１ｂａを形成し、その内側にニッケル層２１ｂｂを設ける構成としたところである。これにより、ニッケル層２１ｂにおける表皮効果による抵抗上昇の影響を抑制する構成としている。
図７において、貫通電極２１は、バリアメタル膜およびシードメタル膜からなる導電層２１ａが形成される。バリアメタル膜は例えばチタン（Ｔｉ）膜である。シードメタル膜は例えば銅（Ｃｕ）膜である。導電層２１ａは、第１実施形態と同様に、例えば２０ｎｍから２００ｎｍの範囲の膜厚で形成することができる。導電層２１ａは、バリア絶縁膜１０の開口１０ａ部分で第２面側にも伸びるように形成されている。なお、導電層２１ａとして、第２実施形態における導電層１７ａと同様の膜構成とすることもできる。
導電層２１ａの内側にはニッケル層２１ｂが埋込み形成されている。ニッケル層２１ｂは、外側の導電層２１ａと接する部分に微結晶層２１ｂａが形成され、その内側にニッケル層２１ｂｂが埋込み形成されている。ニッケル層２１ｂは、バリア絶縁膜１０の開口１０ａの上部にも突出するように形成される。ニッケル層２１ｂは貫通孔２ｃ内を埋め込むように形成されるが、内部に空隙部２１ｃを有する。これは形成工程において、コンフォーマルに成膜する際に、貫通孔２ｃ上部の開口部近傍での堆積が多くなることに起因して内部を充填する前に開口上部で閉じてしまうことで空隙部２１ｃが形成されたものである。
ニッケル層２１ｂは、前述と同様にしてめっきにより形成するが、めっき工程において初期層として微結晶層２１ｂａを形成する。これは、例えば、微結晶層２１ｂａの形成時に、高電流密度でめっき処理をすることで、結晶粒の径が１０ｎｍ以下程度となるように制御している。なお、ここでの結晶粒の径は、例えばＴＥＭを用いて計測することができる。微結晶層２１ｂａは、各微結晶がランダム配向された状態に形成されることで磁化状態が低下された状態の構造となる。これによって、表皮効果による抵抗上昇を抑制するものである。なお、微結晶層２１ｂａを形成した後は、通常の電流でニッケル層２１ｂｂを形成することで内部に空隙部２１ｃを形成する。この場合、ニッケル層２１ｂｂの形成では、上記したように通常の電流密度でめっきを行っても良いし、高電流密度で形成速度を高めながらめっきを実施することもできる。これにより、貫通電極２１は、ニッケル層２１ｂのニッケルが有する磁性特性が緩和され、高周波動作に対しての表皮効果に起因した抵抗上昇挙動が抑制される。
（他の実施形態）
上記実施形態で説明したもの以外に次のような変形形態に適用することができる。
貫通電極１１、１７、１９、２１の形成は、ウエハ工程の終盤で行う所謂ビアラストの場合の半導体装置１、１６、１８、２０の例で説明したが、他の製造工程を採用する所謂ビアファーストあるいはビアミドルの半導体装置に設ける貫通電極の場合にも適用することができる。
導電層１１ａ、１７ａ、１９ａ、２１ａのシードメタルは、銅以外の他のメタルを用いることができる。この場合、ニッケル層１１ｂ、１７ｂ、１９ｂ、２１ｂに用いる材料であるニッケルよりヤング率の小さい材料を用いると良い。
導電層１１ａ、１７ａ、１９ａ、２１ａのバリアメタルは、シードメタルのバリア絶縁膜１０への密着性が良好な場合には省略することもできる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
図面中、１、１６、１８、２０は半導体装置、２はシリコン基板（半導体基板）、３は半導体素子、５は配線パターン、１１、１７、１９、２１は貫通電極、１１ａ、１７ａ、１９ａ、２１ａは導電層、１１ｂ、１７ｂ、１９ｂ、２１ｂはニッケル層を示す。

Claims (5)

  1. 第１面に半導体素子が形成され貫通孔を有する半導体基板と、
    前記半導体基板の前記貫通孔内に形成される貫通電極とを備え、
    前記貫通電極は、前記貫通孔の側壁面に形成された絶縁膜を介して、前記貫通孔の側壁面に形成された導電層と、前記貫通孔の前記導電層を介した内部に充填された電極層とからなり、
    前記導電層は、前記電極層の材料よりも柔らかい材料で形成され、
    前記電極層は、前記導電層の材料よりも高融点を有する材料で形成され、内部に前記半導体基板の第２面の近傍で閉塞された空隙部を有することを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記導電層は、銅（Ｃｕ）で形成され、
    前記電極層は、ニッケル（Ｎｉ）で形成されることを特徴とする半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    前記電極層は、少なくとも前記導電層側の面が非磁性化層で形成されていることを特徴とする半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記電極層の非磁性化層は、非磁性材料を含有することを特徴とする半導体装置。
  5. 請求項３に記載の半導体装置において、
    前記電極層の非磁性化層は、微結晶化されることで非磁性化されていることを特徴とする半導体装置。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6509635B2 (ja) * 2015-05-29 2019-05-08 東芝メモリ株式会社 半導体装置、及び、半導体装置の製造方法
KR20210115349A (ko) * 2020-03-12 2021-09-27 에스케이하이닉스 주식회사 적층형 반도체 장치 및 그 제조방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012142414A (ja) * 2010-12-28 2012-07-26 Panasonic Corp 半導体装置及びその製造方法並びにそれを用いた積層型半導体装置
WO2013160976A1 (ja) * 2012-04-26 2013-10-31 パナソニック株式会社 半導体装置およびその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3397689B2 (ja) 1998-06-01 2003-04-21 株式会社東芝 マルチチップ半導体装置およびその製造方法
JPH11345934A (ja) 1998-06-01 1999-12-14 Toshiba Corp マルチチップ半導体装置の製造方法
JP4439976B2 (ja) 2004-03-31 2010-03-24 Ｎｅｃエレクトロニクス株式会社 半導体装置およびその製造方法
US7425255B2 (en) * 2005-06-07 2008-09-16 Massachusetts Institute Of Technology Method for producing alloy deposits and controlling the nanostructure thereof using negative current pulsing electro-deposition
JP2009295719A (ja) 2008-06-04 2009-12-17 Zycube:Kk 貫通プラグ配線
KR20130053338A (ko) * 2011-11-15 2013-05-23 삼성전자주식회사 Ｔｓｖ 구조를 구비한 집적회로 소자
JP5826782B2 (ja) * 2013-03-19 2015-12-02 株式会社東芝 半導体装置の製造方法
JP2015053455A (ja) * 2013-09-09 2015-03-19 株式会社東芝 電力用半導体装置及びその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012142414A (ja) * 2010-12-28 2012-07-26 Panasonic Corp 半導体装置及びその製造方法並びにそれを用いた積層型半導体装置
WO2013160976A1 (ja) * 2012-04-26 2013-10-31 パナソニック株式会社 半導体装置およびその製造方法

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