JP3397689B2 - マルチチップ半導体装置およびその製造方法 - Google Patents
マルチチップ半導体装置およびその製造方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01019—Potassium [K]
Description
【０００１】
【発明の属する技術分野】本発明は、複数のチップを積
層してなるマルチチップ半導体装置およびその製造方法
に関する。
層してなるマルチチップ半導体装置およびその製造方法
に関する。
【０００２】
【従来の技術】複数の半導体チップより構成される電子
回路システムの高機能化、特に高速動作化のために半導
体チップ間の接続配線を極力短くすることが必要となっ
てきている。
回路システムの高機能化、特に高速動作化のために半導
体チップ間の接続配線を極力短くすることが必要となっ
てきている。
【０００３】そのため、従来の複数の半導体チップを多
層基板上に平面的に並べて実装する方法に対して、複数
の半導体チップを積層することにより、半導体チップ間
の接続配線を極小化する技術が検討されている。このよ
うに複数の半導体チップを積層してなる半導体装置はマ
ルチチップモジュールと呼ばれている。
層基板上に平面的に並べて実装する方法に対して、複数
の半導体チップを積層することにより、半導体チップ間
の接続配線を極小化する技術が検討されている。このよ
うに複数の半導体チップを積層してなる半導体装置はマ
ルチチップモジュールと呼ばれている。
【０００４】ところで、この種のマルチチップモジュー
ルを製造するには、上下に積層された半導体チップ間を
電気的に接続する必要がある。本発明者らはこのような
接続を実現するために、図１２の断面図に示すように、
半導体チップ８１を貫通するチップスループラグ８２を
用いることを既に提案している。
ルを製造するには、上下に積層された半導体チップ間を
電気的に接続する必要がある。本発明者らはこのような
接続を実現するために、図１２の断面図に示すように、
半導体チップ８１を貫通するチップスループラグ８２を
用いることを既に提案している。
【０００５】図１３に、図１２中破線で囲まれた部分の
詳細な断面図を示す。半導体チップ８１はＳｉ基板８３
からなり、その表面には素子が集積形成されてなる回路
層８４が形成されている。
詳細な断面図を示す。半導体チップ８１はＳｉ基板８３
からなり、その表面には素子が集積形成されてなる回路
層８４が形成されている。
【０００６】チップスループラグ８２は、Ｎｉ、Ａｌな
どの金属からなる焼結型の導電性ペースト（プラグ本
体）８５と、この導電性ペースト８５の側面を被覆する
ように形成されたＳｉＯ2 膜８６とから構成されてい
る。
どの金属からなる焼結型の導電性ペースト（プラグ本
体）８５と、この導電性ペースト８５の側面を被覆する
ように形成されたＳｉＯ2 膜８６とから構成されてい
る。
【０００７】回路層８４側においては、導電性ペースト
８５はＡｌパッド電極８７を介してＡｕバンプ電極８８
に接続している。一方、回路層８４と反対側において
は、導電性ペースト８５はＳｎ−Ｚｎ半田８９を介して
Ａｕバンプ電極８８と接続している。
８５はＡｌパッド電極８７を介してＡｕバンプ電極８８
に接続している。一方、回路層８４と反対側において
は、導電性ペースト８５はＳｎ−Ｚｎ半田８９を介して
Ａｕバンプ電極８８と接続している。
【０００８】ここで、導電性ペースト８５をＳｎ−Ｚｎ
半田８９を介してＡｕバンプ電極８８に接続している理
由は、積層された半導体チップ８１の一部に不良が発生
した場合に、Ｓｎ−Ｚｎ半田８９を溶かして不良な半導
体チップ８１を取り外し、良品の半導体チップ８１と交
換することによって、リペアを容易に行えるようにする
ためである。
半田８９を介してＡｕバンプ電極８８に接続している理
由は、積層された半導体チップ８１の一部に不良が発生
した場合に、Ｓｎ−Ｚｎ半田８９を溶かして不良な半導
体チップ８１を取り外し、良品の半導体チップ８１と交
換することによって、リペアを容易に行えるようにする
ためである。
【０００９】ところで、導電性ペースト８５は金属粒子
の焼結体であり、図１３の断面ＳＥＭに係る顕微鏡写真
に示すように、金属粒子間には隙間（ポア）が多数存在
する。そのため、Ｓｎ−Ｚｎ半田８９の構成材料が隙間
を通して導電性ペースト８３中に拡散して侵入する。
の焼結体であり、図１３の断面ＳＥＭに係る顕微鏡写真
に示すように、金属粒子間には隙間（ポア）が多数存在
する。そのため、Ｓｎ−Ｚｎ半田８９の構成材料が隙間
を通して導電性ペースト８３中に拡散して侵入する。
【００１０】図１４〜図１６に、そのことを示す断面Ｓ
ＥＭの顕微鏡写真を示す。図１４はＡｌペーストの断面
ＳＥＭに係る顕微鏡写真、図１５はＡｌペースト上にＳ
ｎ−Ｚｎ半田をディップ方式により塗布した試料の断面
ＳＥＭに係る顕微鏡写真、図１６はその一部を拡大した
顕微鏡写真である。これらの図から、Ａｌペースト上に
Ｓｎ−Ｚｎ半田を塗布すると、Ｓｎ−Ｚｎ半田がＡｌペ
ースト中に侵入することが分かる。
ＥＭの顕微鏡写真を示す。図１４はＡｌペーストの断面
ＳＥＭに係る顕微鏡写真、図１５はＡｌペースト上にＳ
ｎ−Ｚｎ半田をディップ方式により塗布した試料の断面
ＳＥＭに係る顕微鏡写真、図１６はその一部を拡大した
顕微鏡写真である。これらの図から、Ａｌペースト上に
Ｓｎ−Ｚｎ半田を塗布すると、Ｓｎ−Ｚｎ半田がＡｌペ
ースト中に侵入することが分かる。
【００１１】導電性ペースト８５中に拡散して侵入した
Ｓｎ−Ｚｎ半田８９の構成材料が、さらにＡｌパッド電
極８７に拡散して侵入し、Ａｌパッド電極８７のＡｌを
浸食し、最悪の場合、回路層８４へと拡散して、半導体
チップ８１の不良を引き起こす。
Ｓｎ−Ｚｎ半田８９の構成材料が、さらにＡｌパッド電
極８７に拡散して侵入し、Ａｌパッド電極８７のＡｌを
浸食し、最悪の場合、回路層８４へと拡散して、半導体
チップ８１の不良を引き起こす。
【００１２】
【発明が解決しようとする課題】上述の如く、従来のマ
ルチチップモジュールは、バンプ電極と導電性ペースト
（プラグ本体）との接続を半田によって行っているた
め、半田の構成材料が導電性ペースト中の空隙に拡散し
て侵入し、さらにはパッド電極中に侵入してパッド電極
を浸食し、最悪の場合、半導体チップの回路層へと拡散
して、半導体チップの不良を引き起こすという問題があ
った。
ルチチップモジュールは、バンプ電極と導電性ペースト
（プラグ本体）との接続を半田によって行っているた
め、半田の構成材料が導電性ペースト中の空隙に拡散し
て侵入し、さらにはパッド電極中に侵入してパッド電極
を浸食し、最悪の場合、半導体チップの回路層へと拡散
して、半導体チップの不良を引き起こすという問題があ
った。
【００１３】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、バンプ電極と導電性ペ
ーストからなる接続プラグとの接続を半田によって行っ
ても、半田の構成材料の拡散による不良発生を防止でき
るマルチチップ半導体装置およびその製造方法を提供す
ることにある。
ので、その目的とするところは、バンプ電極と導電性ペ
ーストからなる接続プラグとの接続を半田によって行っ
ても、半田の構成材料の拡散による不良発生を防止でき
るマルチチップ半導体装置およびその製造方法を提供す
ることにある。
【００１４】
【課題を解決するための手段】［構成］上記目的を達成
するために、本発明に係る第１のマルチチップ半導体装
置は、素子が集積形成された半導体基板を有するチップ
を複数積層してなり、少なくとも１つのチップは、その
半導体基板を貫通する貫通孔内に接続プラグが形成さ
れ、この接続プラグは半田を介してバンプ電極と電気的
に接続され、このバンプ電極が他のチップに電気的に接
続されてなるマルチチップ半導体装置において、前記接
続プラグが、プラグ本体としての導電性ペーストと、こ
の導電性ペーストと前記貫通孔内壁との間に設けられた
絶縁性バリア膜と、前記導線性ペーストと前記半田との
間に設けられた導電性バリア膜とから構成されているこ
とを特徴とする。
するために、本発明に係る第１のマルチチップ半導体装
置は、素子が集積形成された半導体基板を有するチップ
を複数積層してなり、少なくとも１つのチップは、その
半導体基板を貫通する貫通孔内に接続プラグが形成さ
れ、この接続プラグは半田を介してバンプ電極と電気的
に接続され、このバンプ電極が他のチップに電気的に接
続されてなるマルチチップ半導体装置において、前記接
続プラグが、プラグ本体としての導電性ペーストと、こ
の導電性ペーストと前記貫通孔内壁との間に設けられた
絶縁性バリア膜と、前記導線性ペーストと前記半田との
間に設けられた導電性バリア膜とから構成されているこ
とを特徴とする。
【００１５】また、本発明に係る第２のマルチチップ半
導体装置は、素子が集積形成された半導体基板を有する
チップを複数積層してなり、少なくとも１つのチップ
は、その半導体基板を貫通する貫通孔内に接続プラグが
形成され、この接続プラグは半田を介してバンプ電極と
電気的に接続され、このバンプ電極が他のチップに電気
的に接続されてなるマルチチップ半導体装置において、
前記接続プラグは、プラグ本体としての導電性ペースト
と、この導電性ペーストと前記貫通孔内壁との間および
前記導線性ペーストと前記半田との間に設けられた導電
性バリア膜と、この導電性バリア膜と前記貫通孔内壁と
の間に設けられた絶縁性バリア膜とから構成されている
ことを特徴とする。
導体装置は、素子が集積形成された半導体基板を有する
チップを複数積層してなり、少なくとも１つのチップ
は、その半導体基板を貫通する貫通孔内に接続プラグが
形成され、この接続プラグは半田を介してバンプ電極と
電気的に接続され、このバンプ電極が他のチップに電気
的に接続されてなるマルチチップ半導体装置において、
前記接続プラグは、プラグ本体としての導電性ペースト
と、この導電性ペーストと前記貫通孔内壁との間および
前記導線性ペーストと前記半田との間に設けられた導電
性バリア膜と、この導電性バリア膜と前記貫通孔内壁と
の間に設けられた絶縁性バリア膜とから構成されている
ことを特徴とする。
【００１６】また、本発明に係る第３のマルチチップ半
導体装置は、素子が集積形成された半導体基板を有する
チップを複数積層してなり、少なくとも１つのチップ
は、その半導体基板を貫通する貫通孔内に接続プラグが
形成され、この接続プラグは半田を介してバンプ電極と
電気的に接続され、このバンプ電極が他のチップに電気
的に接続されてなるマルチチップ半導体装置において、
前記接続プラグは、プラグ本体としての導電性ペースト
と、この導電性ペーストと前記貫通孔内壁との間に設け
られた絶縁性バリア膜と、前記導電性ペースト中の隙間
を充填する導電性物質とから構成されていることを特徴
とする。
導体装置は、素子が集積形成された半導体基板を有する
チップを複数積層してなり、少なくとも１つのチップ
は、その半導体基板を貫通する貫通孔内に接続プラグが
形成され、この接続プラグは半田を介してバンプ電極と
電気的に接続され、このバンプ電極が他のチップに電気
的に接続されてなるマルチチップ半導体装置において、
前記接続プラグは、プラグ本体としての導電性ペースト
と、この導電性ペーストと前記貫通孔内壁との間に設け
られた絶縁性バリア膜と、前記導電性ペースト中の隙間
を充填する導電性物質とから構成されていることを特徴
とする。
【００１７】ここで、絶縁性バリア膜は、導電性ペース
ト中の不純物が半導体基板中に拡散することを防止でき
るものであることが好ましい。
ト中の不純物が半導体基板中に拡散することを防止でき
るものであることが好ましい。
【００１８】また、導電性バリア膜は、半田の構成材料
が前記導電性ペースト中に拡散することを防止できるも
のであることが好ましい。
が前記導電性ペースト中に拡散することを防止できるも
のであることが好ましい。
【００１９】また、導電性ペーストはガラスを含まない
ものである場合には、導電性ペーストと絶縁性バリア膜
との間に密着膜を設けることが好ましい。
ものである場合には、導電性ペーストと絶縁性バリア膜
との間に密着膜を設けることが好ましい。
【００２０】本発明に係る第１のマルチチップ半導体装
置の製造方法は、半導体基板の表面に溝を形成する工程
と、前溝の表面を被覆するように全面に絶縁性バリア
膜、導電性バリア膜を順次形成する工程と、前記溝の内
部に前記絶縁性バリア膜および導電性バリア膜を介して
プラグ本体としての導電性ペーストを埋込み形成する工
程と、前記基板の裏面を後退させ前記絶縁性バリア膜を
露出させた後、この露出した絶縁性バリア膜を除去して
前記導電性バリア膜を露出させる工程とを有することを
特徴とする。
置の製造方法は、半導体基板の表面に溝を形成する工程
と、前溝の表面を被覆するように全面に絶縁性バリア
膜、導電性バリア膜を順次形成する工程と、前記溝の内
部に前記絶縁性バリア膜および導電性バリア膜を介して
プラグ本体としての導電性ペーストを埋込み形成する工
程と、前記基板の裏面を後退させ前記絶縁性バリア膜を
露出させた後、この露出した絶縁性バリア膜を除去して
前記導電性バリア膜を露出させる工程とを有することを
特徴とする。
【００２１】また、本発明に係る第２のマルチチップ半
導体装置の製造方法は、半導体基板の表面に溝を形成す
る工程と、前溝の表面を被覆するように全面に絶縁性バ
リア膜を形成する工程と、前記溝の内部に前記絶縁性バ
リア膜を介してプラグ本体としての導電性ペーストを埋
込み形成する工程と、前記導電性ペースト中の隙間を導
電性物質で充填する工程と、前記基板の裏面を後退させ
前記絶縁性バリア膜を露出させた後、この露出した絶縁
性バリア膜を除去して前記ペーストを露出させる工程と
を有することを特徴とする。
導体装置の製造方法は、半導体基板の表面に溝を形成す
る工程と、前溝の表面を被覆するように全面に絶縁性バ
リア膜を形成する工程と、前記溝の内部に前記絶縁性バ
リア膜を介してプラグ本体としての導電性ペーストを埋
込み形成する工程と、前記導電性ペースト中の隙間を導
電性物質で充填する工程と、前記基板の裏面を後退させ
前記絶縁性バリア膜を露出させた後、この露出した絶縁
性バリア膜を除去して前記ペーストを露出させる工程と
を有することを特徴とする。
【００２２】ここで、導電性ペースト中の隙間を導電性
物質で充填するには、例えば無電界メッキ等の方法によ
って、導電性ペースト上に液状の導電性物質を塗布して
行う。
物質で充填するには、例えば無電界メッキ等の方法によ
って、導電性ペースト上に液状の導電性物質を塗布して
行う。
【００２３】［作用］本発明に係る第１〜第３のマルチ
チップ半導体装置によれば、導電性ペーストと半田との
間に導電性バリア膜が設けられているので、この導電性
バリア膜によって半田の構成材料が導電性ペースト中に
侵入することを防止することが可能となる。これによ
り、半田の構成材料の拡散による不良発生を防止できる
ようになる。
チップ半導体装置によれば、導電性ペーストと半田との
間に導電性バリア膜が設けられているので、この導電性
バリア膜によって半田の構成材料が導電性ペースト中に
侵入することを防止することが可能となる。これによ
り、半田の構成材料の拡散による不良発生を防止できる
ようになる。
【００２４】また、本発明に係る第１〜第３のマルチチ
ップ半導体装置によれば、導電性ペーストと貫通孔内壁
との間に絶縁性バリア膜が設けられているので、この絶
縁性バリア膜によって導電性ペースト中の不純物が半導
体基板中に拡散することを防止することが可能となる。
これにより、導電性ペースト中の不純物の拡散による不
良発生を防止できるになる。
ップ半導体装置によれば、導電性ペーストと貫通孔内壁
との間に絶縁性バリア膜が設けられているので、この絶
縁性バリア膜によって導電性ペースト中の不純物が半導
体基板中に拡散することを防止することが可能となる。
これにより、導電性ペースト中の不純物の拡散による不
良発生を防止できるになる。
【００２５】また、本発明に係る第２のマルチチップ半
導体装置によれば、上述した作用効果の他に、例えば本
願発明に係る第１のマルチチップ半導体装置の製造方法
により、絶縁性バリア膜と導電性バリア膜とを同じ形成
工程で形成できるので、プロセスの簡略化を図れるとい
う作用効果も得られる。
導体装置によれば、上述した作用効果の他に、例えば本
願発明に係る第１のマルチチップ半導体装置の製造方法
により、絶縁性バリア膜と導電性バリア膜とを同じ形成
工程で形成できるので、プロセスの簡略化を図れるとい
う作用効果も得られる。
【００２６】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。
の実施の形態（以下、実施形態という）を説明する。
【００２７】（第１の実施形態）図１は、本発明の第１
の実施形態に係るマルチチップモジュールのチップスル
ープラグ（接続プラグ）を示す断面図である。
の実施形態に係るマルチチップモジュールのチップスル
ープラグ（接続プラグ）を示す断面図である。
【００２８】図中、１は半導体チップを示しており、こ
の半導体チップ１はＳｉ基板２とその表面に形成された
素子が集積形成されてなる回路層３とで構成されてい
る。半導体チップ１にはそれを貫通するチップスループ
ラグ４が形成されている。
の半導体チップ１はＳｉ基板２とその表面に形成された
素子が集積形成されてなる回路層３とで構成されてい
る。半導体チップ１にはそれを貫通するチップスループ
ラグ４が形成されている。
【００２９】チップスループラグ４は、Ｎｉ、Ａｌなど
の金属からなり、鉛ガラスなどの重金属ガラスを含有し
た焼結型の導電性ペースト（プラグ本体）５と、この導
電性ペースト５の側面を被覆するシリコン窒化膜（絶縁
性バリア膜）６と、回路層３側と反対側の導電性ペース
ト５上に形成されたＴｉ膜７、Ｎｉ膜８、Ｐｄ膜９から
なるバリアメタル膜（導電性バリア膜）１０とから構成
されている。
の金属からなり、鉛ガラスなどの重金属ガラスを含有し
た焼結型の導電性ペースト（プラグ本体）５と、この導
電性ペースト５の側面を被覆するシリコン窒化膜（絶縁
性バリア膜）６と、回路層３側と反対側の導電性ペース
ト５上に形成されたＴｉ膜７、Ｎｉ膜８、Ｐｄ膜９から
なるバリアメタル膜（導電性バリア膜）１０とから構成
されている。
【００３０】このバリアメタル膜１０はＳｎ−Ｚｎ半田
１１を介してＡｕバンプ電極１２と接続している。一
方、回路層３側においては、導電性ペースト５はＡｌパ
ッド電極１３を介してＡｕバンプ電極１２に接続してい
る。なお、図中、１４はパッシベーション膜を示してい
る。
１１を介してＡｕバンプ電極１２と接続している。一
方、回路層３側においては、導電性ペースト５はＡｌパ
ッド電極１３を介してＡｕバンプ電極１２に接続してい
る。なお、図中、１４はパッシベーション膜を示してい
る。
【００３１】このような構成であれば、導電性ペースト
５とＳｎ−Ｚｎ半田１１との間のバリアメタル膜１０に
よって、Ｓｎ−Ｚｎ半田１１の構成材料が導電性ペース
ト５中の隙間に拡散して侵入することを防止することが
できる。
５とＳｎ−Ｚｎ半田１１との間のバリアメタル膜１０に
よって、Ｓｎ−Ｚｎ半田１１の構成材料が導電性ペース
ト５中の隙間に拡散して侵入することを防止することが
できる。
【００３２】これにより、Ｓｎ−Ｚｎ半田１１の構成材
料の拡散による回路層１０に形成された素子の不良発
生、すなわち半導体チップ１の不良発生を防止できるよ
うになる。
料の拡散による回路層１０に形成された素子の不良発
生、すなわち半導体チップ１の不良発生を防止できるよ
うになる。
【００３３】また、導電性ペースト５とＳｉ基板２との
間のシリコン窒化膜６によって、導電性ペースト５中の
不純物例えば鉛ガラスなどの重金属ガラス中の重金属
が、Ｓｉ基板２中に拡散することを防止することができ
る。これにより、導電性ペースト５中の不純物の拡散に
よる回路層１０に形成された素子の不良発生、すなわち
半導体チップ１の不良発生を防止できるようになる。
間のシリコン窒化膜６によって、導電性ペースト５中の
不純物例えば鉛ガラスなどの重金属ガラス中の重金属
が、Ｓｉ基板２中に拡散することを防止することができ
る。これにより、導電性ペースト５中の不純物の拡散に
よる回路層１０に形成された素子の不良発生、すなわち
半導体チップ１の不良発生を防止できるようになる。
【００３４】次にチップスループラグ２４の形成方法に
ついて説明する。図２は、チップスループラグ４の形成
方法を示す工程断面図である。この形成方法は、通常の
チップスループラグの形成工程後に、バリアメタル膜１
０の形成工程が追加されたものである。
ついて説明する。図２は、チップスループラグ４の形成
方法を示す工程断面図である。この形成方法は、通常の
チップスループラグの形成工程後に、バリアメタル膜１
０の形成工程が追加されたものである。
【００３５】まず、図２（ａ）に示すように、回路層３
が形成されたＳｉ基板２に導電性ペースト５、シリコン
窒化膜６、パッシベーション膜１４を周知の方法に従っ
て形成した後、パッシベーション膜１４の開口部１５の
内面を被覆するように、Ｔｉ膜７、Ｎｉ膜８、Ｐｄ膜９
を例えばスパッタ法により順次形成する。
が形成されたＳｉ基板２に導電性ペースト５、シリコン
窒化膜６、パッシベーション膜１４を周知の方法に従っ
て形成した後、パッシベーション膜１４の開口部１５の
内面を被覆するように、Ｔｉ膜７、Ｎｉ膜８、Ｐｄ膜９
を例えばスパッタ法により順次形成する。
【００３６】次に図２（ｂ）に示すように、開口部１５
およびその周囲近傍を覆うレジストパターン１６をフォ
トリソグラフィにより形成する。
およびその周囲近傍を覆うレジストパターン１６をフォ
トリソグラフィにより形成する。
【００３７】次に図２（ｃ）に示すように、レジストパ
ターン１６をマスクにして露出しているＮｉ膜８、Ｐｄ
膜９をエッチングして除去する。この結果、Ｔｉ膜７が
露出する。この後、レジストパターン１６を例えばアッ
シングして剥離する。
ターン１６をマスクにして露出しているＮｉ膜８、Ｐｄ
膜９をエッチングして除去する。この結果、Ｔｉ膜７が
露出する。この後、レジストパターン１６を例えばアッ
シングして剥離する。
【００３８】次に図２（ｄ）に示すように、露出したＴ
ｉ膜７を覆うレジストパターン１７を形成した後、Ｐｄ
膜９上にＳｎ−Ｚｎ半田１１を形成する。この後、レジ
ストパターン１７を例えばアッシングして剥離する。
ｉ膜７を覆うレジストパターン１７を形成した後、Ｐｄ
膜９上にＳｎ−Ｚｎ半田１１を形成する。この後、レジ
ストパターン１７を例えばアッシングして剥離する。
【００３９】次に図２（ｅ）に示すように、Ｓｎ−Ｚｎ
半田１１をマスクにして露出しているＴｉ膜７をエッチ
ングして除去する。
半田１１をマスクにして露出しているＴｉ膜７をエッチ
ングして除去する。
【００４０】最後に、図２（ｆ）に示すように、Ｓｎ−
Ｚｎ半田１１をウエットエッチングにより後退させて、
チップスループラグ４が完成する。
Ｚｎ半田１１をウエットエッチングにより後退させて、
チップスループラグ４が完成する。
【００４１】（第２の実施形態）図３は、本発明の第２
の実施形態に係るマルチチップモジュールのチップスル
ープラグ（接続プラグ）を示す断面図である。
の実施形態に係るマルチチップモジュールのチップスル
ープラグ（接続プラグ）を示す断面図である。
【００４２】図中、２１は半導体チップを示しており、
この半導体チップ２１はＳｉ基板２２とその表面に形成
された素子が集積形成されてなる回路層２３とで構成さ
れている。半導体チップ２１にはそれを貫通するチップ
スループラグ２４が形成されている。
この半導体チップ２１はＳｉ基板２２とその表面に形成
された素子が集積形成されてなる回路層２３とで構成さ
れている。半導体チップ２１にはそれを貫通するチップ
スループラグ２４が形成されている。
【００４３】チップスループラグ２４は、Ｎｉ、Ａｌな
どの金属からなり、鉛ガラスなどの重金属ガラスを含有
した焼結型の導電性ペースト（プラグ本体）２５と、こ
の導電性ペースト２５の側面および回路層２３と反対側
の表面（底面）を被覆するＴｉＮ膜２６、Ｔｉ膜２７、
Ｎｉ膜２８からなるバリアメタル膜（導電性バリア膜）
２９と、このバリアメタル膜２９を介して導電性ペース
ト２５の側面に形成されたシリコン窒化膜（絶縁性バリ
ア膜）３０とから構成されている。
どの金属からなり、鉛ガラスなどの重金属ガラスを含有
した焼結型の導電性ペースト（プラグ本体）２５と、こ
の導電性ペースト２５の側面および回路層２３と反対側
の表面（底面）を被覆するＴｉＮ膜２６、Ｔｉ膜２７、
Ｎｉ膜２８からなるバリアメタル膜（導電性バリア膜）
２９と、このバリアメタル膜２９を介して導電性ペース
ト２５の側面に形成されたシリコン窒化膜（絶縁性バリ
ア膜）３０とから構成されている。
【００４４】バリアメタル膜２９は、Ｓｎ−Ｚｎ半田３
１を介してＡｕバンプ電極３２と接続している。一方、
回路層２３側においては、導電性ペースト２５はＡｌパ
ッド電極３３を介してＡｕバンプ電極３２に接続してい
る。なお、図中、３４はパッシベーション膜を示してい
る。
１を介してＡｕバンプ電極３２と接続している。一方、
回路層２３側においては、導電性ペースト２５はＡｌパ
ッド電極３３を介してＡｕバンプ電極３２に接続してい
る。なお、図中、３４はパッシベーション膜を示してい
る。
【００４５】このような構成であれば、導電性ペースト
２５とＳｎ−Ｚｎ半田３１との間のバリアメタル膜２９
によって、Ｓｎ−Ｚｎ半田３１の構成材料が導電性ペー
スト２５中に拡散して侵入することを防止することがで
きる。これにより、Ｓｎ−Ｚｎ半田３１の構成材料の拡
散による回路層２３に形成された素子の不良発生、すな
わち半導体チップ２１の不良発生を防止できるようにな
る。
２５とＳｎ−Ｚｎ半田３１との間のバリアメタル膜２９
によって、Ｓｎ−Ｚｎ半田３１の構成材料が導電性ペー
スト２５中に拡散して侵入することを防止することがで
きる。これにより、Ｓｎ−Ｚｎ半田３１の構成材料の拡
散による回路層２３に形成された素子の不良発生、すな
わち半導体チップ２１の不良発生を防止できるようにな
る。
【００４６】また、導電性ペースト２５とＳｉ基板２２
との間のシリコン窒化膜３０によって導電性ペースト２
５中の不純物、例えば鉛ガラスなどの重金属ガラス中の
重金属がＳｉ基板２２中に拡散することを防止すること
が可能となる。これにより、導電性ペースト２５中の不
純物の拡散による回路層２３に形成された素子、すなわ
ち半導体チップ２１の不良発生を防止できるようにな
る。
との間のシリコン窒化膜３０によって導電性ペースト２
５中の不純物、例えば鉛ガラスなどの重金属ガラス中の
重金属がＳｉ基板２２中に拡散することを防止すること
が可能となる。これにより、導電性ペースト２５中の不
純物の拡散による回路層２３に形成された素子、すなわ
ち半導体チップ２１の不良発生を防止できるようにな
る。
【００４７】次にチップスループラグ２４の形成方法に
ついて説明する。図４〜図６は、チップスループラグ２
４の形成方法を示す工程断面図である。
ついて説明する。図４〜図６は、チップスループラグ２
４の形成方法を示す工程断面図である。
【００４８】まず、図４（ａ）に示すように、Ｓｉ基板
２２の表面に回路層２３を形成し、続いてＩＣＰタイプ
の高密度プラズマを用いた反応性イオンエッチング（Ｒ
ＩＥ：Reactive Ion Etching）により、回路層２３を貫
通し、Ｓｉ基板２２の途中の深さまで達する溝３５を形
成する。この溝３５の開口経は５０〜１００μｍ、深さ
は１５０〜２００μｍである。
２２の表面に回路層２３を形成し、続いてＩＣＰタイプ
の高密度プラズマを用いた反応性イオンエッチング（Ｒ
ＩＥ：Reactive Ion Etching）により、回路層２３を貫
通し、Ｓｉ基板２２の途中の深さまで達する溝３５を形
成する。この溝３５の開口経は５０〜１００μｍ、深さ
は１５０〜２００μｍである。
【００４９】次に図４（ｂ）に示すように、溝３５の表
面を覆うように全面にシリコン窒化膜３０をＣＶＤ法に
より形成する。
面を覆うように全面にシリコン窒化膜３０をＣＶＤ法に
より形成する。
【００５０】次に図４（ｃ）に示すように、シリコン窒
化膜３０上にＮｉ膜２８をスパッタ法またはメッキ法に
より形成する。
化膜３０上にＮｉ膜２８をスパッタ法またはメッキ法に
より形成する。
【００５１】次に図４（ｄ）に示すように、Ｎｉ膜２８
上にＴｉ膜２７、ＴｉＮ膜２６をスパッタ法により順次
形成する。ここで、ＴｉＮ膜２６はＣＶＤ法により形成
しても良い。
上にＴｉ膜２７、ＴｉＮ膜２６をスパッタ法により順次
形成する。ここで、ＴｉＮ膜２６はＣＶＤ法により形成
しても良い。
【００５２】次に図４（ｅ）に示すように、溝３５の内
部を充填するように全面に導電性ペースト２５をスクリ
ーン印刷法等により塗布する。
部を充填するように全面に導電性ペースト２５をスクリ
ーン印刷法等により塗布する。
【００５３】次に図５（ｆ）に示すように、溝３５の外
部の余剰な導電性ペースト２５、ＴｉＮ膜２６およびＴ
ｉ膜２７をＣＭＰ等により除去する。この後、導電性ペ
ースト２５を焼成する。
部の余剰な導電性ペースト２５、ＴｉＮ膜２６およびＴ
ｉ膜２７をＣＭＰ等により除去する。この後、導電性ペ
ースト２５を焼成する。
【００５４】次に図５（ｇ）に示すように、溝３５の外
部の余剰なシリコン窒化膜３０をＣＭＰ法またはＣＤＥ
法により除去する。
部の余剰なシリコン窒化膜３０をＣＭＰ法またはＣＤＥ
法により除去する。
【００５５】次に図５（ｈ）に示すように、導電性ペー
スト２５上にＡｌまたはＣｕ添加Ａｌ等からなるＡｌパ
ッド電極３５を形成した後、窒化シリコン、ポリイミド
等からなるパッシベーション膜３４を形成する。
スト２５上にＡｌまたはＣｕ添加Ａｌ等からなるＡｌパ
ッド電極３５を形成した後、窒化シリコン、ポリイミド
等からなるパッシベーション膜３４を形成する。
【００５６】次に図５（ｉ）に示すように、溝３５の底
面から約１μｍ程度の厚さのＳｉを残して、Ｓｉ基板２
２の裏面を研磨して後退させる。
面から約１μｍ程度の厚さのＳｉを残して、Ｓｉ基板２
２の裏面を研磨して後退させる。
【００５７】次に図６（ｊ）に示すように、シリコン窒
化膜３０が露出するまで、Ｓｉ基板２２の裏面をウエッ
トエッチングまたはＣＤＥにより後退させる。この結
果、Ｓｉ基板２１には貫通孔が形成されることになる。
化膜３０が露出するまで、Ｓｉ基板２２の裏面をウエッ
トエッチングまたはＣＤＥにより後退させる。この結
果、Ｓｉ基板２１には貫通孔が形成されることになる。
【００５８】次に図６（ｋ）に示すように、露出したシ
リコン窒化膜３０をウエットエッチングまたはＣＤＥに
より除去して、Ｎｉ膜２８を露出させる。この結果、半
導体チップを貫通するチップスループラグ２４が完成す
る。
リコン窒化膜３０をウエットエッチングまたはＣＤＥに
より除去して、Ｎｉ膜２８を露出させる。この結果、半
導体チップを貫通するチップスループラグ２４が完成す
る。
【００５９】この後の工程は通常のマルチチップモジュ
ールの形成工程が続き、例えば図６（ｌ）に示すよう
に、Ｓｉ基板２２の裏面側に窒化シリコン、ポリイミド
等からなるパッシベーション膜３４を形成する工程、図
６（ｍ）に示すように、Ｓｎ−Ｚｎ半田３１およびＡｌ
パッド電極３３を形成する工程、Ａｕバンプ電極３２を
接続する工程が続く。
ールの形成工程が続き、例えば図６（ｌ）に示すよう
に、Ｓｉ基板２２の裏面側に窒化シリコン、ポリイミド
等からなるパッシベーション膜３４を形成する工程、図
６（ｍ）に示すように、Ｓｎ−Ｚｎ半田３１およびＡｌ
パッド電極３３を形成する工程、Ａｕバンプ電極３２を
接続する工程が続く。
【００６０】このような形成方法であれば、図３に示し
たバリアメタル膜２９とシリコン窒化膜３０を同じ形成
工程で形成できるので、第１の実施形態のようにシリコ
ン窒化膜３０を形成した後に別工程でバリア膜１０を形
成する方法に比べて、少ない工程数で済み、プロセスの
簡略化を図ることができる。
たバリアメタル膜２９とシリコン窒化膜３０を同じ形成
工程で形成できるので、第１の実施形態のようにシリコ
ン窒化膜３０を形成した後に別工程でバリア膜１０を形
成する方法に比べて、少ない工程数で済み、プロセスの
簡略化を図ることができる。
【００６１】（第３の実施形態）図８は、本発明の第３
の実施形態に係るマルチチップモジュールのチップスル
ープラグ（接続プラグ）を示す断面図である。
の実施形態に係るマルチチップモジュールのチップスル
ープラグ（接続プラグ）を示す断面図である。
【００６２】図中、４１は半導体チップを示しており、
この半導体チップ４１はＳｉ基板４２とその表面に形成
された素子が集積形成された回路層４３とで構成されて
いる。半導体チップ４１にはそれを貫通するチップスル
ープラグ４４が形成されている。
この半導体チップ４１はＳｉ基板４２とその表面に形成
された素子が集積形成された回路層４３とで構成されて
いる。半導体チップ４１にはそれを貫通するチップスル
ープラグ４４が形成されている。
【００６３】このチップスループラグ４４は、Ｎｉ、Ａ
ｌなどの金属からなり、鉛ガラスなどの重金属ガラスを
含有した焼結型の導電性ペースト（プラグ本体）４５
と、この導電性ペースト４５中の導電性粒子間の隙間
（ポア）を充填するＮｉＢなどの金属からなる充填金属
４６と、導電性ペースト４５の側面を被覆するシリコン
窒化膜４７から構成されている。
ｌなどの金属からなり、鉛ガラスなどの重金属ガラスを
含有した焼結型の導電性ペースト（プラグ本体）４５
と、この導電性ペースト４５中の導電性粒子間の隙間
（ポア）を充填するＮｉＢなどの金属からなる充填金属
４６と、導電性ペースト４５の側面を被覆するシリコン
窒化膜４７から構成されている。
【００６４】回路層４３側においては、導電性ペースト
４５はＡｌパッド電極４８を介してＡｕバンプ電極４９
に接続している。一方、回路層４３とは反対側において
は、導電性ペースト４５はＳｎ−Ｚｎ半田５０を介して
Ａｕバンプ電極４９と接続している。なお、図中、５１
はパッシベーション膜を示している。
４５はＡｌパッド電極４８を介してＡｕバンプ電極４９
に接続している。一方、回路層４３とは反対側において
は、導電性ペースト４５はＳｎ−Ｚｎ半田５０を介して
Ａｕバンプ電極４９と接続している。なお、図中、５１
はパッシベーション膜を示している。
【００６５】このような構成であれば、導電性ペースト
４５中の導電性粒子間の隙間（ポア）が充填金属４６に
よって充填されているので、Ｓｎ−Ｚｎ半田５０の構成
材料が導電性ペースト中に拡散して侵入することを防止
することができる。これにより、Ｓｎ−Ｚｎ半田５０の
構成材料の拡散による回路層４３に形成された素子の不
良発生、すなわち半導体チップ４１の不良発生を防止で
きるようになる。
４５中の導電性粒子間の隙間（ポア）が充填金属４６に
よって充填されているので、Ｓｎ−Ｚｎ半田５０の構成
材料が導電性ペースト中に拡散して侵入することを防止
することができる。これにより、Ｓｎ−Ｚｎ半田５０の
構成材料の拡散による回路層４３に形成された素子の不
良発生、すなわち半導体チップ４１の不良発生を防止で
きるようになる。
【００６６】また、導電性ペースト４５とＳｉ基板４２
との間のシリコン窒化膜４７によって導電性ペースト４
５中の不純物、例えば鉛ガラスなどの重金属ガラス中の
重金属がＳｉ基板４２中に拡散することを防止すること
が可能となる。これにより、導電性ペースト４５中の不
純物の拡散による回路層４３に形成された素子の不良発
生、すなわち半導体チップ４１の不良発生を防止できる
ようになる。
との間のシリコン窒化膜４７によって導電性ペースト４
５中の不純物、例えば鉛ガラスなどの重金属ガラス中の
重金属がＳｉ基板４２中に拡散することを防止すること
が可能となる。これにより、導電性ペースト４５中の不
純物の拡散による回路層４３に形成された素子の不良発
生、すなわち半導体チップ４１の不良発生を防止できる
ようになる。
【００６７】次にチップスループラグ４４の形成方法に
ついて説明する。図９〜図１１は、チップスループラグ
４４の形成方法を示す工程断面図である。
ついて説明する。図９〜図１１は、チップスループラグ
４４の形成方法を示す工程断面図である。
【００６８】まず、図９（ａ）に示すように、Ｓｉ基板
４２の表面に回路層４３を形成し、続いてＩＣＰタイプ
の高密度プラズマを用いたＲＩＥにより、回路層４３を
貫通し、Ｓｉ基板４２の途中の深さまで達する溝５２を
形成する。この溝５２の開口経は５０〜１００μｍ、深
さは１５０〜２００μｍである。
４２の表面に回路層４３を形成し、続いてＩＣＰタイプ
の高密度プラズマを用いたＲＩＥにより、回路層４３を
貫通し、Ｓｉ基板４２の途中の深さまで達する溝５２を
形成する。この溝５２の開口経は５０〜１００μｍ、深
さは１５０〜２００μｍである。
【００６９】次に図９（ｂ）に示すように、溝５２の表
面を覆うように全面にシリコン窒化膜４７をプラズマＣ
ＶＤ法により形成する。
面を覆うように全面にシリコン窒化膜４７をプラズマＣ
ＶＤ法により形成する。
【００７０】次に図９（ｃ）に示すように、溝５２の内
部を充填するように全面に導電性ペースト４５をスクリ
ーン印刷法等により塗布する。
部を充填するように全面に導電性ペースト４５をスクリ
ーン印刷法等により塗布する。
【００７１】次に図９（ｄ）に示すように、溝５２の外
部の余剰な導電性ペースト４５をＣＭＰ等により除去す
る。この後、導電性ペースト４５を焼成する。
部の余剰な導電性ペースト４５をＣＭＰ等により除去す
る。この後、導電性ペースト４５を焼成する。
【００７２】次に図９（ｅ）に示すように、液状のＮｉ
等の充填金属４６を無電解メッキ等により全面に塗布
し、導電性ペースト４５の金属粒子間の隙間（ポア）を
充填金属４６によって充填する次に図１０（ｆ）に示す
ように、溝５２の外部の余剰な充填金属４６をＣＭＰ等
により除去する。
等の充填金属４６を無電解メッキ等により全面に塗布
し、導電性ペースト４５の金属粒子間の隙間（ポア）を
充填金属４６によって充填する次に図１０（ｆ）に示す
ように、溝５２の外部の余剰な充填金属４６をＣＭＰ等
により除去する。
【００７３】次に図１０（ｇ）に示すように、溝５２の
外部の余剰なシリコン窒化膜４７をＣＭＰ法またはＣＤ
Ｅ法により除去する。
外部の余剰なシリコン窒化膜４７をＣＭＰ法またはＣＤ
Ｅ法により除去する。
【００７４】次に図１０（ｈ）に示すように、導電性ペ
ースト４５上にＡｌまたはＣｕ添加Ａｌ等からなるＡｌ
パッド電極４８を形成した後、窒化シリコン、ポリイミ
ド等からなるパッシベーション膜５１を形成する。
ースト４５上にＡｌまたはＣｕ添加Ａｌ等からなるＡｌ
パッド電極４８を形成した後、窒化シリコン、ポリイミ
ド等からなるパッシベーション膜５１を形成する。
【００７５】次に図１０（ｉ）に示すように、溝５２の
底面から約１μｍ程度の厚さのＳｉを残して、Ｓｉ基板
４２の裏面を研磨する。
底面から約１μｍ程度の厚さのＳｉを残して、Ｓｉ基板
４２の裏面を研磨する。
【００７６】次に図１１（ｊ）に示すように、溝５２の
底面のシリコン窒化膜４７が露出するまで、Ｓｉ基板４
２の裏面をウエットエッチングまたはＣＤＥにより後退
させる。この結果、Ｓｉ基板４２には貫通孔が形成され
ることになる。
底面のシリコン窒化膜４７が露出するまで、Ｓｉ基板４
２の裏面をウエットエッチングまたはＣＤＥにより後退
させる。この結果、Ｓｉ基板４２には貫通孔が形成され
ることになる。
【００７７】次に図１１（ｋ）に示すように、露出した
シリコン窒化膜４７をウエットエッチングまたはＣＤＥ
により除去して、導電性ペースト４５を露出させる。こ
の結果、半導体チップを貫通するチップスループラグ４
４が完成する。
シリコン窒化膜４７をウエットエッチングまたはＣＤＥ
により除去して、導電性ペースト４５を露出させる。こ
の結果、半導体チップを貫通するチップスループラグ４
４が完成する。
【００７８】この後の工程は通常のマルチチップモジュ
ールの形成工程が続き、例えば図１１（ｌ）に示すよう
に、Ｓｉ基板４２の裏面側に窒化シリコン、ポリイミド
等からなるパッシベーション膜５１を形成する工程、図
１１（ｍ）に示すように、Ｓｎ−Ｚｎ半田５０およびＡ
ｌパッド電極４８を形成する工程、Ａｕバンプ電極４９
を接続する工程が続く。
ールの形成工程が続き、例えば図１１（ｌ）に示すよう
に、Ｓｉ基板４２の裏面側に窒化シリコン、ポリイミド
等からなるパッシベーション膜５１を形成する工程、図
１１（ｍ）に示すように、Ｓｎ−Ｚｎ半田５０およびＡ
ｌパッド電極４８を形成する工程、Ａｕバンプ電極４９
を接続する工程が続く。
【００７９】なお、本発明は、上記実施形態に限定され
るものではない。例えば、上記実施形態では、導電性ペ
ーストとして鉛ガラスなどの重金属ガラスを含有したも
のを使用したが、鉛ガラス等のガラス成分を含有しない
ものを使用しても良い。
るものではない。例えば、上記実施形態では、導電性ペ
ーストとして鉛ガラスなどの重金属ガラスを含有したも
のを使用したが、鉛ガラス等のガラス成分を含有しない
ものを使用しても良い。
【００８０】この場合、ガラス成分がないので、導電性
ペーストとＳｉ基板との間の密着性が低下する。このよ
うな不都合は導電性ペーストとＳｉ基板との間に、導電
性ペースト中の導電性粒子と反応性して密着性を高める
ことができる密着膜を挿設すると良い。
ペーストとＳｉ基板との間の密着性が低下する。このよ
うな不都合は導電性ペーストとＳｉ基板との間に、導電
性ペースト中の導電性粒子と反応性して密着性を高める
ことができる密着膜を挿設すると良い。
【００８１】例えば、導電性ペーストとしてＮｉペース
トを用いた場合には、密着膜としてＮｉ膜またはＮｂ膜
を用いると良い。また、導電性ペーストとしてＡｌペー
ストを用いた場合には、密着膜としてＮｉ膜、パラジウ
ム膜または多結晶Ｓｉ膜を用いると良い。また、密着膜
の成膜方法としては、例えばスパッタ法、無電界メッキ
法等があげられる。
トを用いた場合には、密着膜としてＮｉ膜またはＮｂ膜
を用いると良い。また、導電性ペーストとしてＡｌペー
ストを用いた場合には、密着膜としてＮｉ膜、パラジウ
ム膜または多結晶Ｓｉ膜を用いると良い。また、密着膜
の成膜方法としては、例えばスパッタ法、無電界メッキ
法等があげられる。
【００８２】図７に、ＮｉペーストをＮｉ膜上にて焼成
してなる試料を断面ＳＥＭによって観察した結果である
顕微鏡写真を示す。上記Ｎｉ膜はスパッタ法により形成
した。図から、Ｎｉペースト中のＮｉ粒子とＮｉ膜との
間において反応が起きていることが分かる。
してなる試料を断面ＳＥＭによって観察した結果である
顕微鏡写真を示す。上記Ｎｉ膜はスパッタ法により形成
した。図から、Ｎｉペースト中のＮｉ粒子とＮｉ膜との
間において反応が起きていることが分かる。
【００８３】したがって、第２の実施形態の場合におい
て、導電性ペースト２５としてＮｉペーストを使用する
ときは、導電性ペースト２５とＳｉ基板２２との間、こ
の場合には導電性ペースト２５とＴｉＮ膜２６との間に
Ｎｉ膜を挿設すれば良い。
て、導電性ペースト２５としてＮｉペーストを使用する
ときは、導電性ペースト２５とＳｉ基板２２との間、こ
の場合には導電性ペースト２５とＴｉＮ膜２６との間に
Ｎｉ膜を挿設すれば良い。
【００８４】また、上実施形態では、絶縁性バリア膜と
してシリコン窒化膜を用いたが、導電性ペーストとＳｉ
基板とを絶縁し、導電性ペースト中の不純物がＳｉ基板
中に拡散することを防止できるものであれば他の絶縁膜
であっても良い。
してシリコン窒化膜を用いたが、導電性ペーストとＳｉ
基板とを絶縁し、導電性ペースト中の不純物がＳｉ基板
中に拡散することを防止できるものであれば他の絶縁膜
であっても良い。
【００８５】また、上実施形態では、導電性バリア膜と
して、Ｔｉ膜、Ｎｉ膜、Ｐｄ膜の積層膜や、ＴｉＮ膜、
Ｔｉ膜、Ｎｉ膜の積層膜を用いたが、半田の構成材料が
導電性ペースト中に拡散することを防止できるものであ
れば、他の積層構造の導電性膜あるいは単層膜であって
も良い。
して、Ｔｉ膜、Ｎｉ膜、Ｐｄ膜の積層膜や、ＴｉＮ膜、
Ｔｉ膜、Ｎｉ膜の積層膜を用いたが、半田の構成材料が
導電性ペースト中に拡散することを防止できるものであ
れば、他の積層構造の導電性膜あるいは単層膜であって
も良い。
【００８６】また、半田もＳｎ−Ｚｎ半田に限定される
ものではない。
ものではない。
【００８７】また、他の半導体チップと電気的に接続さ
れていないチップスループラグを有する半導体チップが
あっても良い。すなわち、放熱性の改善の目的のみでチ
ップスループラグを形成した半導体チップがあっても良
い。
れていないチップスループラグを有する半導体チップが
あっても良い。すなわち、放熱性の改善の目的のみでチ
ップスループラグを形成した半導体チップがあっても良
い。
【００８８】その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施できる。
で、種々変形して実施できる。
【００８９】
【発明の効果】以上詳説したように本発明によれば、導
電性ペーストと半田との間に導電性バリア膜が設けられ
ているので、この導電性バリア膜によって半田の構成材
料が導電性ペースト中に拡散して侵入することを防止す
ることが可能となり、これにより半田の構成材料の拡散
による不良発生を防止できるマルチチップ半導体装置お
よびその製造方法を実現できるようになる。
電性ペーストと半田との間に導電性バリア膜が設けられ
ているので、この導電性バリア膜によって半田の構成材
料が導電性ペースト中に拡散して侵入することを防止す
ることが可能となり、これにより半田の構成材料の拡散
による不良発生を防止できるマルチチップ半導体装置お
よびその製造方法を実現できるようになる。
【図１】本発明の第１の実施形態に係るマルチチップモ
ジュールのチップスループラグを示す断面図
ジュールのチップスループラグを示す断面図
【図２】同チップスループラグの形成方法を示す工程断
面図
面図
【図３】本発明の第２の実施形態に係るマルチチップモ
ジュールのチップスループラグを示す断面図
ジュールのチップスループラグを示す断面図
【図４】同チップスループラグの形成方法を示す工程断
面図
面図
【図５】図４に続く同チップスループラグの形成方法を
示す工程断面図
示す工程断面図
【図６】図５に続く同チップスループラグの形成方法を
示す工程断面図
示す工程断面図
【図７】ＮｉペーストをＮｉ膜上にて焼成してなる試料
を断面ＳＥＭによって観察した結果を示す顕微鏡写真
を断面ＳＥＭによって観察した結果を示す顕微鏡写真
【図８】本発明の第３の実施形態に係るマルチチップモ
ジュールのチップスループラグを示す断面図
ジュールのチップスループラグを示す断面図
【図９】同チップスループラグの形成方法を示す工程断
面図
面図
【図１０】図９に続く同チップスループラグの形成方法
を示す工程断面図
を示す工程断面図
【図１１】図１０に続く同チップスループラグの形成方
法を示す工程断面図
法を示す工程断面図
【図１２】従来のマルチチップモジュールを示す断面図
【図１３】同マルチチップモジュールのチップスループ
ラグの詳細な構造を示す断面図
ラグの詳細な構造を示す断面図
【図１４】導電性ペースト中に金属粒子間の隙間（ポ
ア）が存在することを示す断面ＳＥＭに係る顕微鏡写真
ア）が存在することを示す断面ＳＥＭに係る顕微鏡写真
【図１５】Ａｌペーストの断面ＳＥＭに係る顕微鏡写真
【図１６】Ａｌペースト上にＳｎ−Ｚｎ半田をディップ
方式により塗布した試料の断面ＳＥＭに係る顕微鏡写真
方式により塗布した試料の断面ＳＥＭに係る顕微鏡写真
【図１７】図１５の一部を拡大した顕微鏡写真
１…半導体チップ
２…Ｓｉ基板
３…回路層
４…チップスループラグ（接続プラグ）
５…導電性ペースト（プラグ本体）
６…シリコン窒化膜（絶縁性バリア膜）
７…Ｔｉ膜
８…Ｎｉ膜
９…Ｐｄ膜
１０…バリアメタル膜（導電性バリア膜）
１１…Ｓｎ−Ｚｎ半田
１２…Ａｕバンプ電極
１３…Ａｌパッド電極
１４…パッシベーション膜
１５…開口部
１６…レジストパターン
１７…レジストパターン
２１…半導体チップ
２２…Ｓｉ基板
２３…回路層
２４…チップスループラグ（接続プラグ）
２５…導電性ペースト（プラグ本体）
２６…ＴｉＮ膜
２７…Ｔｉ膜
２８…Ｎｉ膜
２９…バリアメタル膜（導電性バリア膜）
３０…シリコン窒化膜（絶縁性バリア膜）
３１…Ｓｎ−Ｚｎ半田
３２…Ａｕバンプ電極
３３…Ａｌパッド電極
３４…パッシベーション膜
３５…溝
４１…半導体チップ
４２…Ｓｉ基板
４３…回路層
４４…チップスループラグ（接続プラグ）
４５…導電性ペースト（プラグ本体）
４６…充填金属
４７…シリコン窒化膜（絶縁性バリア膜）
４８…Ａｌパッド電極
４９…Ａｕバンプ電極
５０…Ｓｎ−Ｚｎ半田
５１…パッシベーション膜
５２…溝
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 久恒 善美
神奈川県横浜市磯子区新杉田町８番地
株式会社東芝横浜事業所内
(56)参考文献 特開 昭60−140850（ＪＰ，Ａ)
特開 昭60−160645（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 25/00 - 25/18
Claims (9)
- 【請求項１】素子が集積形成された半導体基板を有する
チップを複数積層してなり、少なくとも１つのチップ
は、その半導体基板を貫通する貫通孔内に接続プラグが
形成され、この接続プラグは半田を介してバンプ電極と
電気的に接続され、このバンプ電極が他のチップに電気
的に接続されてなるマルチチップ半導体装置において、 前記接続プラグは、プラグ本体としての導電性ペースト
と、この導電性ペーストと前記貫通孔内壁との間に設け
られた絶縁性バリア膜と、前記導線性ペーストと前記半
田との間に設けられた導電性バリア膜とから構成されて
いることを特徴とするマルチチップ半導体装置。 - 【請求項２】素子が集積形成された半導体基板を有する
チップを複数積層してなり、少なくとも１つのチップ
は、その半導体基板を貫通する貫通孔内に接続プラグが
形成され、この接続プラグは半田を介してバンプ電極と
電気的に接続され、このバンプ電極が他のチップに電気
的に接続されてなるマルチチップ半導体装置において、 前記接続プラグは、プラグ本体としての導電性ペースト
と、この導電性ペーストと前記貫通孔内壁との間および
前記導線性ペーストと前記半田との間に設けられた導電
性バリア膜と、この導電性バリア膜と前記貫通孔内壁と
の間に設けられた絶縁性バリア膜とから構成されている
ことを特徴とするマルチチップ半導体装置。 - 【請求項３】素子が集積形成された半導体基板を有する
チップを複数積層してなり、少なくとも１つのチップ
は、その半導体基板を貫通する貫通孔内に接続プラグが
形成され、この接続プラグは半田を介してバンプ電極と
電気的に接続され、このバンプ電極が他のチップに電気
的に接続されてなるマルチチップ半導体装置において、 前記接続プラグは、プラグ本体としての導電性ペースト
と、この導電性ペーストと前記貫通孔内壁との間に設け
られた絶縁性バリア膜と、前記導電性ペースト中の隙間
を充填する導電性物質とから構成されていることを特徴
とするマルチチップ半導体装置。 - 【請求項４】前記絶縁性バリア膜は、前記導電性ペース
ト中の不純物が前記半導体基板中に拡散することを防止
できるものであることを特徴とする請求項１ないし請求
項３のいずれかに記載のマルチチップ半導体装置の製造
方法。 - 【請求項５】前記導電性バリア膜は、前記半田の構成材
料が前記導電性ペースト中に拡散することを防止できる
ものであることを特徴とする請求項２に記載のマルチチ
ップ半導体装置の製造方法。 - 【請求項６】前記導電性ペーストはガラスを含まないも
のであり、前記導電性ペーストと前記絶縁性バリア膜と
の間に密着膜が設けられていることを特徴とする請求項
１ないし請求項３のいずれかに記載のマルチチップ半導
体装置。 - 【請求項７】半導体基板の表面に溝を形成する工程と、 前溝の表面を被覆するように全面に絶縁性バリア膜、導
電性バリア膜を順次形成する工程と、 前記溝の内部に前記絶縁性バリア膜および導電性バリア
膜を介してプラグ本体としての導電性ペーストを埋込み
形成する工程と、 前記基板の裏面を後退させ前記絶縁性バリア膜を露出さ
せた後、この露出した絶縁性バリア膜を除去して前記導
電性バリア膜を露出させる工程とを有することを特徴と
するマルチチップ半導体装置の製造方法。 - 【請求項８】半導体基板の表面に溝を形成する工程と、 前溝の表面を被覆するように全面に絶縁性バリア膜を形
成する工程と、 前記溝の内部に前記絶縁性バリア膜を介してプラグ本体
としての導電性ペーストを埋込み形成する工程と、 前記導電性ペースト中の隙間を導電性物質で充填する工
程と、 前記基板の裏面を後退させ前記絶縁性バリア膜を露出さ
せた後、この露出した絶縁性バリア膜を除去して前記ペ
ーストを露出させる工程とを有することを特徴とするマ
ルチチップ半導体装置の製造方法。 - 【請求項９】前記導電性ペースト中の隙間を導電性物質
で充填する工程は、前記導電性ペースト上に液状の導電
性物質を塗布する工程からなることを特徴とする請求項
８に記載のマルチチップ半導体装置の製造方法。
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