KR100482364B1 - 반도체소자의다층패드및그제조방법 - Google Patents

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Abstract

본 발명에 의한 반도체 소자의 다층 패드 및 그 제조방법에 관한 것이다. 본 발명에 의한 상기 다층 패드는 반도체 기판 상의 소정 부분에 형성된 하부 도전성 패드와, 상기 하부 도전성 패드를 포함한 상기 기판 상에 형성되며, 상기 하부 도전성 패드의 표면이 소정 부분 노출되도록 와이드 비어 홀이 구비된 층간 절연막 및 도전성막을 사이에 두고 상기 하부 도전성 패드와 연결되도록 와이드 비어 홀을 포함한 상기 층간 절연막 상의 소정 부분에 형성된 상부 도전성 패드로 이루어진다. 본 발명에 의하면, 상부 도전성 패드 자체의 두께가 그 하부에 형성된 도전성막의 두께 만큼 더 두꺼워진 효과를 얻을 수 있게 되므로, 웨이퍼 프로빙시 또는 와이어 본딩시에 도전성 패드에 스트레스가 가해지더라도 도전성 패드에 크랙이 발생하는 것을 막을 수 있게 된다.

Description

반도체 소자의 다층 패드 및 그 제조방법
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 도전성 패드의 패드의 크랙 발생을 방지할 수 있도록 한 반도체 소자의 다층 패드 및 그 제조방법에 관한 것이다.
딥 서브마이크론(deep submicron) 시대로 접어들면서 반도체 소자 제조시 W-플러그, Al-플로우 및, CMP(chemical mechanical polishing) 공정을 조합한 다층 배선 공정의 적용이 필연적으로 요구되고 있다.
다층 배선 공정에 W-플러그 공정을 적용할 경우, W CMP 공정의 적용을 위해 반도체 소자 제조시 콘택 홀과 비아 홀의 사이즈를 일원화시켜 주어야 하므로, 기존에 일반적으로 사용되어 오던 패드와는 상이한 구조를 가지도록 본딩 패드를 형성해 주어야 한다.
도 1 내지 도 4에는 이러한 W-플러그 공정 및 CMP 공정 적용과 관련된 종래 반도체 소자의 다층 배선 형성방법을 나타낸 공정수순도가 도시되어 있다. 상기 공정수순도를 참조하여 그 제조공정을 살펴보면 다음과 같다. 여기서는 일 예로서, 이층 배선 구조를 갖는 소자 제조방법에 관하여 살펴본다.
제 1 단계로서, 도 1에 도시된 바와 같이 절연막(미 도시)이 구비된 반도체 기판(10) 상의 패드 형성부에, Al 합금이나 Cu 합금 재질의 하부(lower) 도전성 패드(12)를 5500 ~ 6500Å의 두께로 형성한다.
제 2 단계로서, 하부 도전성 패드(12)를 포함한 기판(10) 상에 층간 절연막(14)을 형성하고 이를 평탄화 한 다음, 이후 형성될 상부 도전성 패드와의 연결을 위해 하부 도전성 패드(12)의 표면이 소정 부분 노출되도록 층간 절연막(14)을 선택식각하여 상기 절연막(14) 내에 복수개의 비아 홀(h)을 형성하고, 후속 공정인 W 재질의 도전성막 증착 공정이 원활하게 이루어지도록 하기 위하여, 상기 비아 홀(h) 내에만 선택적으로 Ti/TiN 적층 구조의 장벽 금속막(미 도시)을 형성한다. 이어, 비어 홀(h)을 포함한 층간 절연막(14) 상에 CVD 공정을 이용하여 W 재질의 도전성막을 증착하고, CMP 공정으로 이를 평탄화하여, 비어 홀(h) 내에 W 플러그(16)를 형성한다.
제 3 단계로서, 도 3에 도시된 바와 같이 W 플러그(16)와 연결되도록 층간 절연막(14) 상의 소정 부분에, Al 합금 재질이나 Cu 합금 재질의 상부(upper) 도전성 패드(18)를 5500 ~ 6500Å의 두께로 형성한다. 이때, 상부 도전성 패드(18)는 하부 도전성 패드(12)와 동일한 사이즈로 형성된다.
제 4 단계로서, 도 4에 도시된 바와 같이 패드 창(와이어 본딩시 Au 볼이나 Au 범프가 형성될 부분)으로 사용될 부분의 상부 도전성 패드(18) 표면이 노출되도록, 상부 도전성 패드(18)를 포함한 층간 절연막(14) 상에 보호막(20)을 형성해 주므로써, 반도체 소자의 다층 패드 제조를 완료한다.
그 결과, 상부 및 하부 도전성 패드(12),(18) 사이에는 복수의 비어 홀(h)들이 구비된 층간 절연막(14)이 형성되고, 상기 비어 홀 내에 충진된 W 플러그(16)에 의해 이들 도전성 패드가 서로 전기적으로 연결되는 구조를 갖는 반도체 소자의 다층 패드가 완성된다.
그러나, 상기 공정을 이용하여 도 4의 단면 구조를 가지도록 반도체 소자의 다층 패드를 형성할 경우에는 다음과 같은 문제가 발생하게 된다.
반도체 소자의 고집적화가 진행됨에 따라, 본딩 패드를 이루는 도전성 패드의 덴시티(density) 또한 미세화되어지게 되어, 패턴 형성을 가능하게 하는 도전성 패드의 두께 또한 얇아지고 있다. 이로 인해, 최종적으로 만들어진 반도체 제품의 전기적 특성 평가를 위한 프로빙(probing)시나 혹은 반도체 소자의 어셈블리 과정중의 하나인 볼 본딩(ball bonding)시 도전성 패드에 도 4의 화살표 방향으로 스트레스(stress)가 가해질 경우, 도전성 패드가 크랙되는 현상이 발생하게 된다.
이와 같이, 도전성패드에 크랙이 발생될 경우 와이어 본딩 불량 및 반도체 패키지의 어셈블리 특성 저하 등과 같은 심각한 질 저하 문제가 야기되므로, 이에 대한 개선책이 시급하게 요구되고 있다.
이에 본 발명의 목적은, 다층 배선을 갖는 반도체 소자의 패드 구조 변경을 통하여, 와이어 본딩시나 또는 제품의 전기적 특성 평가시 프로빙에 의해 야기되는 도전성 패드의 크랙 현상을 방지할 수 있도록 하므로써, 소자 단품의 품질 향상을 기할 수 있도록 한 반도체 소자의 다층 패드 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위하여 본 발명의 제 1 및 제 2 실시예에서는 반도체 기판 상의 소정 부분에 형성된 하부 도전성 패드와, 상기 하부 도전성 패드를 포함한 상기 기판 상에 형성되며, 상기 하부 도전성 패드의 표면이 소정 부분 노출되도록 와이드 비어 홀이 구비된 층간 절연막 및, 도전성막을 사이에 두고, 상기 하부 도전성 패드와 연결되도록 상기 와이드 비어 홀을 포함한 상기 층간 절연막 상의 소정 부분에 형성된 상부 도전성 패드로 이루어진 반도체 소자의 다층 패드가 제공된다.
이때, 상기 도전성막은 제 1 도전성막의 단층 구조나 "제 1 도전성막/제 2 도전성막"의 적층 구조를 가지도록 형성된다.
상기 목적을 달성하기 위하여 본 발명의 제 1 및 제 2 실시예에서는, 반도체 기판 상의 소정 부분에 하부 도전성 패드를 형성하는 단계와, 상기 하부 도전성 패드를 포함한 상기 기판 상에 층간 절연막을 형성하는 단계와, 상기 하부 도전성 패드의 표면이 소정 부분 노출되도록, 상기 층간 절연막 내에 와이드 비어 홀을 형성하는 단계 및, 상기 와이드 비어 홀을 포함한 상기 층간 절연막 상의 소정 부분에 도전성막을 사이에 두고 상부 도전성 패드를 형성하는 단계로 이루어진 반도체 소자의 다층 패드 제조방법이 제공된다.
여기서, 상기 와이드 비어 홀을 포함한 상기 층간 절연막 상의 소정 부분에 도전성막을 사이에 두고 상부 도전성 패드를 형성하는 단계는, 상기 와이드 비어 홀 내부에 "제 1 도전성막/제 2 도전성막" 적층 구조의 도전성막을 형성하는 단계 및, 상기 도전성막을 포함한 상기 층간 절연막 상의 소정 부분에 상부 도전성 패드를 형성하는 단계를 거쳐 진행할 수도 있고, 반면 상기 와이드 비어 홀을 포함한 상기 층간 절연막 상에 제 1 및 제 2 도전성막을 순차적으로 형성하는 단계 및, 상기 층간 절연막의 표면이 소정 부분 노출되도록, 상기 제 1 및 제 2 도전성막을 건식식각하여, 제 2 도전성막 재질의 상부 도전성 패드를 형성하는 단계를 거쳐 진행할 수도 있다.
상기 공정을 거쳐 반도체 소자의 다층 패드를 제조한 결과, 상부 도전성 패드 하부에 형성된 도전성막으로 인해 상부 도전성 패드 자체의 두께가 도전성막의 두께 만큼 더 두꺼워진 효과를 얻을 수 있게 되므로, 웨이퍼 프로빙시 또는 와이어 본딩시에 도전성 패드에 스트레스가 가해지더라도 도전성 패드에 크랙이 발생하는 것을 막을 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
본 발명은 와이드 비어 홀 내부의 상부 도전성 패드와 하부 도전성 패드 사이에 도전성막을 더 형성시켜 주어, 와이어 본딩이 이루어지는 상부 도전성 패드 자체의 두께가 그 하부의 도전성막 두께 만큼 더 두꺼워진 효과를 얻을 수 있도록 하는데 주안점을 둔 기술로서, 이를 도 5 내지 도 11에 제시된 도면을 참조하여 살펴보면 다음과 같다.
여기서, 도 5 내지 도 8은 본 발명의 제 1 실시예에 의한 반도체 소자의 다층 패드 제조방법을 도시한 공정수순도를 나타내고, 도 9 내지 도 11은 본 발명의 제 2 실시예에 의한 반도체 소자의 다층 패드 제조방법을 도시한 공정수순도를 나타낸다.
먼저, 도 5 내지 도 8에 제시된 공정수순도를 참조하여 본 발명의 제 1 실시예부터 살펴본다. 상기 실시예에서 제시된 반도체 소자의 다층 패드는 크게 다음의 제 4 단계를 거쳐 제조되는데, 이를 구체적으로 설명하면 다음과 같다. 여기서는 일 예로서, 본 발명과 직접적으로 관련된 이층 배선 구조를 갖는 소자 제조방법에 관하여 살펴본다.
제 1 단계로서, 도 5에 도시된 바와 같이 절연막(미 도시)이 형성된 반도체 기판(100) 상에 Al 합금(예컨대, Al-0.8%Si-0.5%Cu, Al-0.8%Si-0.2%Cu, Al-1.0%Cu)이나 Cu 합금 재질의 도전성막을 5500 ~ 6500Å의 두께로 형성한 후, 그 위에 TiN이나 Ti/TiN 적층막 구조의 반사 방지막(미 도시)을 200 ~ 350Å의 두께로 형성하고, 기판(100) 표면이 소정 부분 노출되도록 반사 방지막과 도전성막을 선택식각하여 기판(100) 상에 하부 도전성 패드(102)를 형성한다.
제 2 단계로서, 도 6에 도시된 바와 같이 하부 도전성 패드(102)를 포함한 기판(100) 상에 층간 절연막(104)을 형성하고 이를 평탄화한 다음, 광식각 공정을 이용하여 하부 도전성 패드(102)의 표면이 소정 부분 노출되도록, 층간 절연막(104)을 식각하여 상기 절연막(104) 내에 와이드 비어 홀(h)을 형성한다. 이 경우, 상기 와이드 비어 홀(h)은 이후 실시될 도전성막의 CMP 공정 진행시 슬러리(slurry)가 남지 않을 정도의 사이즈로 제작된다. 이어, 막질 증착 특성을 향상시켜 주기 위하여, 와이드 비어 홀(h) 내부에 Ti/TiN 적층막 구조의 장벽 금속막(미 도시)을 형성하고, 와이드 비어 홀(h)을 포함한 층간 절연막(104) 상에 W 재질의 제 1 도전성막(106)을 CVD법으로 형성한 다음, 그 위에 Al 합금 재질의 제 2 도전성막(108)을 Al 플로우잉 공정을 이용하여 형성한다. 이때, 제 1 도전성막(106)은 3500 ~ 4500Å의 두께로 형성되고, 제 2 도전성막(108)은 4500 ~ 5500Å의 두께로 형성된다.
제 3 단계로서, 도 7에 도시된 바와 같이 제 1 및 제 2 도전성막(106),(108)을 CMP 공정으로 평탄화시켜, 와이드 비어 홀(h) 내에 "제 1 도전성막/제 2 도전성막" 적층 구조의 도전성막(109)을 형성한다.
제 4 단계로서, 도 8에 도시된 바와 같이 도전성막(109)을 포함한 층간 절연막(104) 상에 Al 합금(예컨대, Al-0.8%Si-0.5%Cu, Al-0.8%Si-0.2%Cu, Al-1.0%Cu)이나 Cu 합금 재질의 도전성막을 4500 ~ 5500Å의 두께로 형성하고, 그 위에 TiN이나 Ti/TiN 적층막 구조의 반사 방지막(미 도시)을 200 ~ 350Å의 두께로 형성한 다음, 광식각 공정을 이용하여 층간 절연막(104)의 표면이 소정 부분 노출되도록 반사 방지막과 도전성막을 식각하여, 상기 도전성막(109)을 포함한 층간 절연막(104) 상의 소정 부분에, 상부 도전성 패드(110)를 형성한다. 이어, 패드 창으로 이용될 부분의 상부 도전성 패드(110) 표면이 노출되도록, 상부 도전성 패드(110)를 포함한 층간 절연막(104) 상에 보호막(미 도시)을 형성해 주므로써, 반도체 소자의 다층 패드 제조를 완료한다.
그 결과, 반도체 기판(100) 상의 소정 부분에는 하부 도전성 패드(102)가 형성되고, 상기 하부 도전성 패드(102)를 포함한 기판(100) 상에는 하부 도전성 패드(102)의 표면이 소정 부분 노출되도록 와이드 비어 홀(h)이 구비된 층간 절연막(104)이 형성되며, 상기 와이드 비어 홀(h) 내에는 "제 1 도전성막(106)/제 2 도전성막(108)" 적층 구조의 도전성막(109)이 형성되고, 상기 도전성막(109)을 포함한 층간 절연막(104) 상의 소정 부분에는 상부 도전성 패드(110)가 형성된 구조의 다층 패드가 제조된다.
이러한 구조를 가지도록 반도체 소자를 제조할 경우, 상부 도전성 패드(110) 하부에 형성된 도전성막(109)으로 인해 상부 도전성 패드(110) 자체의 두께가 이층 적층 구조의 도전성막(109) 두께 만큼 더 두꺼워진 효과를 얻을 수 있게 되므로, 제품의 특성을 테스트하기 위한 프로빙시나 혹은 반도체 소자의 어셈블리 과정중의 하나인 볼 본딩시 야기되던 상부 도전성 패드(110)의 크랙 현상을 방지할 수 있게 된다.
다음으로, 도 9 내지 도 11에 제시된 공정수순도를 참조하여 본 발명의 제 2 실시예를 살펴본다. 상기 실시예에서 제시된 반도체 소자의 다층 패드는 크게 다음의 제 3 단계를 거쳐 제조되는데, 이를 구체적으로 설명하면 다음과 같다.
제 1 단계로서, 도 9에 도시된 바와 같이 절연막(미 도시)이 형성된 반도체 기판(200) 상에 Al 합금(예컨대, Al-0.8%Si-0.5%Cu, Al-0.8%Si-0.2%Cu, Al-1.0%Cu)이나 Cu 합금 재질의 도전성막을 5500 ~ 6500Å의 두께로 형성한 후, 그 위에 TiN이나 Ti/TiN 적층막 구조의 반사 방지막(미 도시)을 200 ~ 350Å의 두께로 형성하고, 기판(200) 표면이 소정 부분 노출되도록 반사 방지막과 도전성막을 선택식각하여 기판(200) 상에 하부 도전성 패드(202)를 형성한다.
제 2 단계로서, 도 10에 도시된 바와 같이 하부 도전성 패드(202)를 포함한 기판(200) 상에 층간 절연막(204)을 형성하고 이를 평탄화한 다음, 광식각 공정을 이용하여 하부 도전성 패드(202)의 표면이 소정 부분 노출되도록, 층간 절연막(204)을 식각하여 상기 절연막(204) 내에 와이드 비어 홀(h)을 형성한다. 이어, 막질 증착 특성을 향상시켜 주기 위하여, 와이드 비어 홀(h) 내부에 Ti/TiN 적층막 구조의 장벽 금속막(미 도시)을 형성하고, 와이드 비어 홀(h)을 포함한 층간 절연막(204) 상에 W 재질의 제 1 도전성막(206)을 3500 ~ 4500Å의 두께로 형성한 다음, 그 위에 Al 합금이나 Cu 합금 재질의 제 2 도전성막(208)을 4500 ~ 5500Å의 두께로 형성한다.
제 3 단계로서, 도 11에 도시된 바와 같이 와이드 비어 홀(h)을 포함한 층간 절연막(204)의 소정 부분을 한정하는 식각마스크를 이용하여, 제 2 도전성막(208)과 제 1 도전성막(206)을 건식식각하여, 식각처리된 제 1 도전성막(206)을 사이에 두고 제 2 도전성막 재질의 상부 도전성 패드(208)와 하부 도전성 패드(202)가 전기적으로 연결되는 구조의 본딩 패드 제조를 완료한다. 이때, 제 1 도전성막(206)의 건식식각은 CF4 계열의 식각 개스를 이용하여 진행되고, 제 2 도전성막(208)의 건식식각은 Cl 계열의 식각 개스로를 이용하여 진행된다. 이후의 보호막(미 도시) 형성 공정은 제 1 실시예에서와 동일하게 진행되므로 여기서는 설명을 피한다.
그 결과, 반도체 기판(200) 상의 소정 부분에는 하부 도전성 패드(202)가 형성되고, 상기 하부 도전성 패드(202)를 포함한 기판(200) 상에는 하부 도전성 패드(202)의 표면이 소정 부분 노출되도록 와이드 비어 홀(h)이 구비된 층간 절연막(204)이 형성되며, 상기 와이드 비어 홀(h)을 포함한 층간 절연막(204) 상의 소정 부분에는 단층 구조의 제 1 도전성막(206)이 형성되고, 상기 도전성막(206) 상에는 상부 도전성 패드(208)가 형성된 구조의 다층 패드가 제조된다.
이러한 구조를 가지도록 반도체 소자의 다층 패드를 제조할 경우 역시, 상부 도전성 패드(208) 자체의 두께가 그 하부의 제 1 도전성막(206)의 두께 만큼 더 두꺼워진 효과를 얻을 수 있게 되므로, 상기 상부 도전성 패드(208)의 크랙 현상을 방지할 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 상부 도전성 패드 하부에 형성된 도전성막(예컨대, 텅스텐 및 알루미늄등으로 이루어진 이층 적층 구조의 도전성막이나 혹은 텅스텐등으로 이루어진 단층 구조의 도전성막)으로 인해, 도전성 패드와 리드 프레임이 와이어 본딩되는 패드 창 영역에서 상부 도전성 패드 자체의 두께가 그 하부에 형성되어 있는 도전성막의 두께 만큼 더 두꺼워진 효과를 얻을 수 있게 되므로, 웨이퍼 프로빙시나 또는 와이어 본딩시에 패드에 스트레스가 가해지더라도 도전성 패드가 크랙되는 현상을 막을 수 있게 된다.
도 1 내지 도 4는 종래 기술에 의한 반도체 소자의 다층 패드 제조방법을 도시한 공정수순도,
도 5 내지 도 8은 본 발명의 제 1 실시예에 의한 반도체 소자의 다층 패드 제조방법을 도시한 공정수순도,
도 9 내지 도 11은 본 발명의 제 2 실시예에 의한 반도체 소자의 디층 패드 제조방법을 도시한 공정수순도.

Claims (36)

  1. 반도체 기판 상의 소정 부분에 형성된 하부 도전성 패드;
    상기 하부 도전성 패드를 포함한 상기 기판 상에 형성되며, 상기 하부 도전성 패드의 표면이 소정 부분 노출되도록 와이드 비어 홀이 구비된 층간 절연막; 및
    도전성막을 사이에 두고, 상기 하부 도전성 패드와 연결되도록 와이드 비어 홀을 포함한 상기 층간 절연막 상의 소정 부분에 형성된 상부 도전성 패드로 이루어진 것을 특징으로 하는 반도체 소자의 다층 패드.
  2. 제 1항에 있어서, 상기 상부 도전성 패드 및 하부 도전성 패드는 Al 합금이나 Cu 합금으로 이루어진 것을 특징으로 하는 반도체 소자의 다층 패드.
  3. 제 2항에 있어서, 상기 Al 합금은 Al-0.8%Si-0.5%Cu, Al-0.8%Si-0.2%Cu, Al-1.0%Cu 중 선택된 어느 하나로 이루어진 것을 특징으로 하는 반도체 소자의 다층 패드.
  4. 제 1항에 있어서, 상기 하부 도전성 패드는 5500 ~ 6500Å의 두께를 갖는 것을 특징으로 하는 반도체 소자의 다층 패드.
  5. 제 1항에 있어서, 상기 상부 도전성 패드는 4500 ~ 5500Å의 두께를 갖는 것을 특징으로 하는 반도체 소자의 다층 패드.
  6. 제 1항에 있어서, 상기 도전성막은 3500 ~ 4500Å의 두께를 갖는 것을 특징으로 하는 반도체 소자의 다층 패드.
  7. 제 1항에 있어서, 상기 와이드 비어 홀과 상기 도전성막 사이에 장벽 금속막이 더 형성된 것을 특징으로 하는 반도체 소자의 다층 패드.
  8. 제 7항에 있어서, 상기 장벽 금속막은 Ti/TiN 적층 구조를 갖는 것을 특징으로 하는 반도체 소자의 다층 패드.
  9. 제 1항에 있어서, 상기 도전성막은 W으로 이루어진 것을 특징으로 하는 반도체 소자의 다층 패드.
  10. 제 1 항에 있어서, 상기 도전성막은 "제 1 도전성막/제 2 도전성막"의 적층 구조나 제 1 도전성막의 단층 구조를 갖는 것을 특징으로 하는 반도체 소자의 다층 패드.
  11. 제 10항에 있어서, 상기 제 1 도전성막은 W으로 이루어진 것을 특징으로 하는 반도체 소자의 다층 패드.
  12. 제 10항에 있어서, 상기 제 2 도전성막은 Al 합금으로 이루어진 것을 특징으로 하는 반도체 소자의 다층 패드.
  13. 제 1항에 있어서, 상기 상부 도전성 패드 및 하부 도전성 패드 상에 반사 방지막이 더 형성된 것을 특징으로 하는 반도체 소자의 다층 패드.
  14. 제 13항에 있어서, 상기 반사 방지막은 TiN이나 Ti/TiN 적층 구조를 갖는 것을 특징으로 하는 반도체 소자의 다층 패드.
  15. 제 13항에 있어서, 상기 반사 방지막은 200 ~ 350Å의 두께를 갖는 것을 특징으로 하는 반도체 소자의 다층 패드.
  16. 반도체 기판 상의 소정 부분에 하부 도전성 패드를 형성하는 단계;
    상기 하부 도전성 패드를 포함한 상기 기판 상에 층간 절연막을 형성하는 단계;
    상기 하부 도전성 패드의 표면이 소정 부분 노출되도록, 상기 층간 절연막 내에 와이드 비어 홀을 형성하는 단계; 및
    상기 와이드 비어 홀을 포함한 상기 층간 절연막 상의 소정 부분에 도전성막을 사이에 두고 상부 도전성 패드를 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 다층 패드 제조방법.
  17. 제 16항에 있어서, 상기 상부 도전성 패드 및 하부 도전성 패드는 Al 합금이나 Cu 합금으로 형성하는 것을 특징으로 하는 반도체 소자의 다층 패드 제조방법.
  18. 제 17항에 있어서, 상기 Al 합금은 Al-0.8%Si-0.5%Cu, Al-0.8%Si-0.2%Cu, Al-1.0%Cu 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 다층 패드 제조방법.
  19. 제 16항에 있어서, 상기 하부 도전성 패드는 5500 ~ 6500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 다층 패드 제조방법.
  20. 제 16항에 있어서, 상기 상부 도전성 패드는 4500 ~ 5500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 다층 패드 제조방법.
  21. 제 16항에 있어서, 상기 도전성막은 3500 ~ 4500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 다층 패드 제조방법.
  22. 제 16항에 있어서, 상기 와이드 비어 홀을 포함한 상기 층간 절연막 상의 소정 부분에 도전성막을 사이에 두고 상부 도전성 패드를 형성하는 단계는,
    상기 와이드 비어 홀 내부에 "제 1 도전성막/제 2 도전성막" 적층 구조의 도전성막을 형성하는 단계 및,
    상기 도전성막을 포함한 상기 층간 절연막 상의 소정 부분에 상부 도전성 패드를 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 다층 패드 제조방법.
  23. 제 22항에 있어서, 상기 와이드 비어 홀 내부에 "제 1 도전성막/제 2 도전성막" 적층 구조의 도전성막을 형성하는 단계는,
    상기 와이드 비어 홀을 포함한 상기 층간 절연막 상의 소정 부분에 제 1 도전성막과 제 2 도전성막을 순차적으로 형성하는 단계 및,
    상기 제 1 및 제 2 도전성막을 CMP 처리하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 다층 패드 제조방법.
  24. 제 22항에 있어서, 상기 제 1 도전성막은 W으로 형성하는 것을 특징으로 하는 반도체 소자의 다층 패드 제조방법.
  25. 제 22항에 있어서, 상기 제 2 도전성막은 Al 합금으로 형성하는 것을 특징으로 하는 반도체 소자의 다층 패드 제조방법.
  26. 제 22항에 있어서, 상기 "제 1 도전성막/제 2 도전성막" 적층 구조의 도전성막을 형성하는 단계 이전에 상기 와이드 비어 홀 내부에 장벽 금속막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 다층 패드 제조방법.
  27. 제 26항에 있어서, 상기 장벽 금속막은 Ti/TiN 적층 구조로 형성하는 것을 특징으로 하는 반도체 소자의 다층 패드 제조방법.
  28. 제 16항에 있어서, 상기 와이드 비어 홀을 포함한 상기 층간 절연막 상의 소정 부분에 도전성막을 사이에 두고 상부 도전성 패드를 형성하는 단계는,
    상기 와이드 비어 홀을 포함한 상기 층간 절연막 상에 제 1 및 제 2 도전성막을 순차적으로 형성하는 단계 및,
    상기 층간 절연막의 표면이 소정 부분 노출되도록, 상기 제 1 및 제 2 도전성막을 건식식각하여, 제 2 도전성막 재질의 상부 도전성 패드를 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 다층 패드 제조방법.
  29. 제 28항에 있어서, 상기 제 1 도전성막은 W으로 형성하는 것을 특징으로 하는 반도체 소자의 다층 패드 제조방법.
  30. 제 28항에 있어서, 상기 제 1 및 제 2 도전성막을 형성하는 단계 이전에 상기 와이드 비어 홀 내부에 장벽 금속막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 다층 패드 제조방법.
  31. 제 30항에 있어서, 상기 장벽 금속막은 Ti/TiN 적층 구조로 형성하는 것을 특징으로 하는 반도체 소자의 다층 패드 제조방법.
  32. 제 28항에 있어서, 상기 제 1 도전성막은 CF4 계열의 식각 개스로 건식식각하는 것을 특징으로 하는 반도체 소자의 다층 패드 제조방법.
  33. 제 28항에 있어서, 상기 제 2 도전성막은 Cl 계열의 식각 개스로 건식식각하는 것을 특징으로 하는 반도체 소자의 다층 패드 제조방법.
  34. 제 16항에 있어서, 상기 상부 및 하부 도전성 패드 형성전에, 그 위에 반사 방지막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 다층 패드를 구비한 반도체 소자 제조방법.
  35. 제 34항에 있어서, 상기 반사 방지막은 TiN이나 Ti/TiN 적층 구조로 형성하는 것을 특징으로 하는 반도체 소자의 다층 패드 제조방법.
  36. 제 34항에 있어서, 상기 반사 방지막은 200 ~ 350Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 다층 패드 제조방법.
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