KR19990061322A - 반도체 소자 제조방법 - Google Patents

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Abstract

본 발명에 의한 반도체 소자 제조방법은, 절연막이 구비된 반도체 기판 상의 소정 부분에 제 1 금속 배선을 형성하는 공정과, 상기 기판 상의, 상기 제 1 금속 배선 사이의 공간에 임의막을 형성하는 공정과, 상기 제 1 금속 배선 상의 소정 부분에 도전성 플러그용 금속 필러를 형성하는 공정과, 상기 제 1 금속 배선과 상기 임의막 상의, 상기 금속 필러 사이의 공간에 층간 절연막을 형성하는 공정 및, 상기 금속 필러와 연결되도록, 상기 층간 절연막 상의 소정 부분에 제 2 금속 배선을 형성하는 공정으로 이루어져, 비어 홀 형성 공정과 그 내부에 금속막을 증착해 주는 공정없이도 반도체 소자의 다층 배선을 형성할 수 있게 되므로, 이 과정에서 발생되던 공정 불량(예컨대, 에싱 공정시 비어 홀 내부로 제 1 금속 배선의 일부가 솟아 오르는 결함, 세정 작업시 케미컬 성분의 일부가 비어 홀 하부의 제 1 금속 배선을 옆으로 치고 들어가 금속 배선을 언더컷시키는 현상, CVD법에 의한 금속막 증착시 야기되는 제 1 금속 배선의 표면 손상 등)을 제거할 수 있게 되어, 금속 필러와 금속 배선 간의 접촉 저항을 줄일 수 있게 된다.

Description

반도체 소자 제조방법
본 발명은 반도체 소자 제조방법에 관한 것으로, 보다 상세하게는 반도체 소자의 다층 배선 형성시 야기되는 공정 불량을 방지할 수 있도록 한 반도체 소자 제조방법에 관한 것이다.
딥 서브마이크론(deep submicron) 시대로 접어들면서, 반도체 소자 제조시 더 적은 면적에 더 많은 단일 소자를 집적화하기 위하여, W-플러그, Al-플로우 및, CMP(chemical mechanical polishing) 공정을 조합한 다층 배선 공정의 적용이 필연적으로 요구되고 있다.
상기 다층 배선은, 비어 홀이 구비된 절연막을 사이에 두고 그 상/하부에 형성된 임의의 금속 배선이 상기 비어 홀 내에 충진된 도전성 플러그(예컨대, W 플러그)를 매개체로하여 서로 전기적으로 연결되는 구조를 가지도록 형성되는데, 이러한 다층 배선 공정이 초고집적 반도체 소자 제조시 큰 비중을 차지하는 것은, 집적회로들을 구성하는 단일 소자들이 공정 불량없이 회로적으로 잘 연결될 때, 비로서 온전한 반도체 소자로서 동작할 수 있기 때문이다.
도 1에는 이 다층 배선 공정과 관련된 종래의 일반적인 반도체 소자 제조방법을 도시한 공정수순도가 제시되어 있다. 이를 참조하여 그 제조방법을 제 3 단계로 구분하여 살펴보면 다음과 같다.
제 1 단계로서, 도 1에 도시된 바와 같이 절연막(미 도시)이 구비된 반도체 기판(10) 상의 소정 부분에 Al 합금이나 Cu 합금 재질의 제 1 금속 배선(12)을 형성한 후, 제 1 금속 배선(12)을 포함한 기판(10) 전면에 소정 두께의 층간 절연막(14)을 형성하고, 이를 화학적기계적연마법(이하, CMP라 한다)으로 평탄화한 다음, 비어 홀이 형성될 부분의 절연막(14) 표면이 소정 노출되도록 그 위에 감광막 패턴(16)을 형성한다.
제 2 단계로서, 도 2에 도시된 바와 같이 감광막 패턴(16)을 마스크로 이용하여, 제 1 금속 배선(12)의 표면이 소정 부분 노출되도록 층간 절연막(14)을 선택 식각하여 상기 절연막(14) 내에 비어 홀(h)을 형성한다. 이 과정에서, 상기 감광막 패턴(16)도 함께 식각이 이루어지게 된다. 이어, 식각 공정 진행시 발생된 폴리머 성분과 식각 공정중에 제거되지 못하고 남겨진 감광막 패턴의 잔여분을 제거하기 위하여 에싱(ashing) 공정을 실시하고, 기판 세정 공정을 실시한 후, 비어 홀(h) 내부에만 선택적으로 Ti/TiN 적층막 구조의 장벽금속막(미 도시)을 형성해 준다. 이와 같이, 장벽 금속막을 형성해준 것은 후속 공정의 하나인 W 재질의 막질 증착 공정이 원활하게 이루어지도록 하기 위함이다. 그 다음, 상기 비어 홀(h) 내의 장벽 금속막을 포함한 층간 절연막(14) 상에 W 재질의 금속막을 CVD법으로 형성하고, 이를 CMP 공정으로 평탄화시켜, 비어 홀(h) 내에 W 플러그(18)를 형성한다.
제 3 단계로서, 도 3에 도시된 바와 같이 W 플러그(18)와 연결되도록, 층간 절연막(14) 상의 소정 부분에 Al 합금이나 Cu 합금 재질의 제 2 금속 배선(20)을 형성하므로써, 반도체 소자의 다층 배선 공정을 완료한다.
그러나, 상기에 언급된 공정을 이용하여 반도체 소자의 다층 배선을 형성할 경우에는 비어 홀(h) 형성시와 그 내부에 W 플러그(18)를 형성해 주는 과정에서 다음과 같은 몇가지의 문제점이 발생하게 된다.
첫째, 비어 홀(h) 형성 이후에 실시되는 에싱 공정이 약 300℃ 내외의 온도에서 진행되므로, 이 과정에서 비어 홀(h)과 접촉되는 제 1 금속 배선(12)의 표면 노출부가 온도 변화에 따른 열팽창으로 인해, 비어 홀(h) 내부로 솟아 오르는 결함이 발생하게 되고 둘째, 기판 세정 공정 진행시, 세정 작업에 이용되는 케미컬 성분의 일부가 비어 홀(h) 하부의 제 1 금속 배선(12)을 옆으로 치고 들어가, 금속 배선을 언더컷(undercut)시키는 현상이 야기되며 셋째, CVD법을 이용한 W 재질의 금속막 형성시, 비어 홀(h) 내부에 기 형성된 장벽 금속막이 타겟 물질로 사용되는 WF6가스를 막아주지 못하여, 비어 홀(h)과 연결된 제 1 금속 배선(12)의 표면이 손상되는 단점이 발생하게 된다.
이러한 단점들은, 비어 홀(h)의 콘택 저항을 증가시키는 결과를 초래하여 결국에는 반도체 소자의 공정 신뢰성 저하와 수율 저하 등과 같은 문제를 야기시키게 되므로, 이에 대한 개선책이 시급하게 요구되고 있다.
이에 본 발명의 목적은, 금속 배선 상에 비어 홀과 동일한 사이즈의 금속 필러(metal pillar)를 형성한 다음, 그 이후에 금속 필러 사이의 공간을 절연 물질(예컨대, SOG막)로 채워주는 방식으로 반도체 소자의 다층 배선을 형성해 주므로써, 기존 배선 공정 진행시 야기되던 비어 홀에서의 콘택 저항 증가 현상을 방지할 수 있도록 한 반도체 소자 제조방법을 제공함에 있다.
도 1 내지 도 3은 종래의 반도체 소자 제조방법을 도시한 공정수순도,
도 4 내지 도 10은 본 발명의 일 실시예에 의한 반도체 소자 제조방법을 도시한 공정수순도.
상기 목적을 달성하기 위하여 본 발명에서는, 절연막이 구비된 반도체 기판 상의 소정 부분에 제 1 금속 배선을 형성하는 공정과, 상기 기판 상의, 상기 제 1 금속 배선 사이의 공간에 임의막을 형성하는 공정과, 상기 제 1 금속 배선 상의 소정 부분에 도전성 플러그용 금속 필러를 형성하는 공정과, 상기 제 1 금속 배선과 상기 임의막 상의, 상기 금속 필러 사이의 공간에 층간 절연막을 형성하는 공정 및, 상기 금속 필러와 연결되도록, 상기 층간 절연막 상의 소정 부분에 제 2 금속 배선을 형성하는 공정으로 이루어진 반도체 소자 제조방법이 제공된다.
상기와 같이 공정을 진행할 경우, 기존의 다층 배선 형성시 요구되던 비어 홀 형성 공정없이도 도전성 플러그의 역할을 하는 금속 필러 형성이 가능하게 되므로, 비어 홀 형성시나 혹은 그 내부에 금속막 형성시 야기되던 공정 불량을 제거할 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
본 발명은, 다층 배선 공정중의 하나인 비어 홀 형성시와 그 내부에 금속막 증착시 야기되는 공정 불량을 제거하기 위하여, 임의의 금속 배선 간을 전기적으로 연결해 주는 금속 필러를 광식각 공정을 이용하여 비어 홀과 동일한 사이즈로 형성한 뒤, 그 이후에 금속 필러 사이의 공간을 절연 물질(예컨대, HDP/TEOS 적층 구조의 층간 절연막)로 채워주는 방식으로 반도체 소자의 다층 배선을 형성하고자 하는 기술로서, 이를 도 4 내지 도 10의 도면을 참조하여 살펴보면 다음과 같다.
여기서, 도 4 내지 도 10은 본 발명의 일 실시예에 의한 반도체 소자 제조방법을 도시한 공정수순도를 나타낸 것으로, 이를 참조하여 그 제조방법을 6 단계로 구분하여 살펴보면 다음과 같다.
제 1 단계로서, 도 4에 도시된 바와 같이 절연막(미 도시)이 구비된 반도체 기판(100) 상의 소정 부분에 Al 합금이나 Cu 합금 재질의 제 1 금속 배선(102)을 형성한다.
제 2 단계로서, 도 5에 도시된 바와 같이 제 1 금속 배선(102)을 포함한 기판(100) 전면에 SOG(silicon 0n glass) 재질의 임의막(104)을 4500 ~ 5500Å의 두께로 형성하고, 제 1 금속 배선(102)의 표면이 노출될 때까지 상기 임의막(104)을 에치백하여, 제 1 금속 배선(102) 사이 사이의 공간(space)이 임의막(104)으로 채워지도록 한다.
제 3 단계로서, 도 6에 도시된 바와 같이 제 1 금속 배선(102)과 임의막(104) 상에 W이나 Al 합금(예컨대, Al-X%Cu) 재질의 금속막(106)을 9000 ~ 11000Å의 두께로 형성한다. 이때, Al 합금으로는 주로, Al-0.5%Cu이나 Al-1.0%Cu가 사용된다.
제 4 단계로서, 도 7에 도시된 바와 같이 금속막(106) 상에 감광막을 형성하고, 상기 금속막(106)의 표면이 소정 부분 노출되도록 이를 선택식각하여 금속 필러가 형성될 부분을 한정하는 감광막 패턴(108)을 형성한다.
제 5 단계로서, 도 8에 도시된 바와 같이 감광막 패턴(108)을 마스크로 이용한 광식각 공정으로 상기 금속막(106)을 식각하여, 도전성 플러그로 사용될 금속 필러(106a)를 형성하고, 감광막 패턴(108)을 제거한다. 이 과정에서, 제 1 금속 배선(102)의 일부가 오버 에치(over etch)되므로, 금속막(106) 식각 공정이 완료된 이후에는 제 1 금속 배선(102)의 표면이 소정 두께 리세스(recess)된 구조를 가지게 된다.
제 6 단계로서, 도 9에 도시된 바와 같이 금속 필러(106a)를 포함한 제 1 금속 배선(102)과 임의막(104) 상에, 6500 ~ 7500Å 두께의 HDP(high density plasma)와, 13500 ~ 14500Å의 두께의 TEOS를 순차적으로 증착하여, HDP/TEOS 적층 구조의 층간 절연막(110)을 형성한다. 이와 같이, 층간 절연막(110)을 이층 적층 구조로 형성해 준 것은 HDP의 막질 특성이 조밀하여 갭필(gapfill) 능력이 우수하기 때문이다.
제 7 단계로서, 도 10에 도시된 바와 같이 금속 필러(106a)의 표면이 노출될 때까지 상기 층간 절연막(110)을 CMP처리하여 평탄화해 준 다음, 금속 필러(106a)와 연결되도록 그 위의 소정 부분에 Al 합금이나 Cu 합금 재질의 제 2 금속 배선(112)을 형성해 주므로써, 본 공정 진행을 완료한다. 이때, 상기 층간 절연막(110)은 도면 상에는 도시되지는 않았지만, 금속 필러(106a)보다 약 950 ~ 1050Å 정도 낮은 단차를 가지도록 CMP 처리해 주는 것이 바람직한데, 이것은 금속 필러(106a)와 제 2 금속 배선(112) 간의 접촉 불량을 방지하기 위함이다.
이러한 공정 수순에 의거하여 반도체 소자의 다층 배선을 형성할 경우, 비어 홀 형성 공정없이도 광식각 공정을 이용하여 기존의 비어 홀과 동일한 사이즈의 금속 필러를 형성할 수 있게 되므로, 공정 신뢰성을 향상시킬 수 있게 되어, 비어 홀 형성시나 혹은 도전성 플러그 형성시 야기되던 공정 불량을 제거할 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 광식각 공정을 이용하여 임의의 금속 배선 상에 비어 홀과 동일한 사이즈를 갖는 금속 필러를 형성한 다음, 그 이후에 금속 필러 사이의 공간을 갭 필 특성이 우수한 층간 절연막으로 채워주는 방식으로 반도체 소자의 다층 배선 공정을 진행해 주므로써, 다층 배선 형성시 통상적으로 요구되던 비어 홀 형성 공정과 금속막 증착 공정을 스킵할 수 있게 되므로, 이로 인해 야기되던 공정 불량(예컨대, 에싱 공정시 비어 홀 내부에 제 1 금속 배선의 일부가 솟아 오르는 결함, 세정 작업시 케미컬 성분의 일부가 비어 홀 하부의 제 1 금속 배선을 옆으로 치고 들어가 제 1 금속 배선을 언더컷시키는 현상, CVD법에 의한 금속막 증착시 야기되는 제 1 금속 배선의 표면 손상 등)을 제거할 수 있게 되어, 금속 필러와 금속 배선 간의 접촉 저항을 줄일 수 있게 된다.

Claims (13)

  1. 절연막이 구비된 반도체 기판 상의 소정 부분에 제 1 금속 배선을 형성하는 공정과,
    상기 기판 상의, 상기 제 1 금속 배선 사이의 공간에 임의막을 형성하는 공정과,
    상기 제 1 금속 배선 상의 소정 부분에 도전성 플러그용 금속 필러를 형성하는 공정과,
    상기 제 1 금속 배선과 상기 임의막 상의, 상기 금속 필러 사이의 공간에 층간 절연막을 형성하는 공정 및,
    상기 금속 필러와 연결되도록, 상기 층간 절연막 상의 소정 부분에 제 2 금속 배선을 형성하는 공정으로 이루어진 것을 특징으로 하는 반도체 소자 제조방법.
  2. 제 1항에 있어서, 상기 제 1 금속 배선 사이의 공간에 임의막을 형성하는 공정은, 상기 제 1 금속 배선을 포함한 상기 기판 전면에 임의막을 형성하는 공정과, 상기 제 1 금속 배선의 표면이 노출될 때까지 상기 임의막을 에치백하는 공정으로 이루어진 것을 특징으로 하는 반도체 소자 제조방법.
  3. 제 2항에 있어서, 상기 임의막은 4500 ~ 5500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  4. 제 2항에 있어서, 상기 임의막은 SOG로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  5. 제 1항에 있어서, 상기 제 1 금속 배선 상의 소정 부분에 도전성 플러그용 금속 필러를 형성하는 공정은, 상기 제 1 금속 배선과 상기 임의막 상에 금속막을 형성하는 공정과, 상기 금속막 상의 소정 부분에 감광막 패턴을 형성하는 공정 및, 상기 감광막 패턴을 마스크로 이용하여 상기 금속막을 식각하는 공정으로 이루어진 것을 특징으로 하는 반도체 소자 제조방법.
  6. 제 5항에 있어서, 상기 금속막은 W이나 Al-X%Cu로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  7. 제 6항에 있어서, 상기 Al-X%Cu로는 Al-0.5%Cu이나 Al-1.0%Cu가 사용되는 것을 특징으로 하는 반도체 소자 제조방법.
  8. 제 5항에 있어서, 상기 금속막은 9000 ~ 11000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  9. 제 1항에 있어서, 상기 금속 필러 사이의 공간에 층간 절연막을 형성하는 공정은, 상기 금속 필러를 포함한 상기 제 1 금속 배선과 상기 임의막 상에 층간 절연막을 형성하는 공정과, 상기 금속 필러의 표면이 노출될 때까지 상기 층간 절연막을 CMP하는 공정으로 이루어진 것을 특징으로 하는 반도체 소자 제조방법.
  10. 제 9항에 있어서, 상기 층간 절연막은 HDP/TEOS의 적층 구조로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  11. 제 10항에 있어서, 상기 HDP는 6500 ~ 7500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  12. 제 10항에 있어서, 상기 TEOS는 13500 ~ 14500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  13. 제 9항에 있어서, 상기 층간 절연막의 CMP 공정은 상기 층간 절연막이 상기 금속 필러보다 950 ~1050Å 정도 낮은 단차를 가지도록 진행하는 것을 특징으로 하는 반도체 소자 제조방법.
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