KR19990052264A - 다층 패드를 구비한 반도체 소자 및 그 제조방법 - Google Patents

Abstract

본 발명에 의한 다층 패드를 구비한 반도체 소자 제조방법은, 반도체 기판 상의 소정 부분에 하부 도전성 패드를 형성하는 단계와, 상기 하부 도전성 패드를 포함한 상기 기판 상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막 내에, 임의개의 비어 홀로 구성된 비어 홀 조합군을 복수개 형성하는 단계와, 상기 비어 홀 내부에 도전성 플러그를 형성하는 단계 및, 상기 비아 홀 조합군과 일대일 연결되도록, 상기 층간 절연막 상에 모자이크 형상의 상부 도전성 패드를 형성하는 단계로 이루어져, 와이어 본딩시나 또는 제품의 특성 테스트를 위한 프로빙시 도전성 패드에 미케니컬 스트레스(mechanicalstress)가 가해지더라도 이를 모자이크 형상의 상부 도전성 패드를 이용하여 분산 및 완화시킬 수 있게 되므로, 층간 절연막의 크랙 발생을 최소화할 수 있게 된다.

Description

다층 패드를 구비한 반도체 소자 및 그 제조방법

본 발명은 반도체 소자 제조방법에 관한 것으로, 보다 상세하게는 패드 구조의 최적화를 통해, 크랙 발생을 방지할 수 있도록 한 다층 패드를 구비한 반도체 소자 및 그 제조방법에 관한 것이다.

딥 서브마이크론(deep submicron) 시대로 접어들면서 반도체 소자 제조시 W-플러그, Al-플로우 및, CMP(chemical mechanical polishing) 공정을 조합한 다층 배선 공정의 적용이 필연적으로 요구되고 있다.

다층 배선 공정에 W-플러그 공정을 적용할 경우, W CMP 공정의 적용을 위해 반도체 소자 제조시 콘택 홀과 비아 홀의 사이즈를 일원화시켜 주어야 하므로, 최근에는 기존에 일반적으로 사용되어 왔던 본딩 패드와는 상이한 구조를 가지도록 본딩 패드를 형성해 주고 있다.

도 1에는 이 W 플러그 공정 및 CMP 공정 적용과 관련된 종래의 다층 패드를 구비한 반도체 소자 구조를 도시한 단면도가 제시되어 있다. 상기 단면도에서는 편의상, 본 발명과 직접적으로 관련되는 패드 형성부의 구조만이 도시되어 있는데, 이를 참조하여 그 제조방법을 크게 제 3 단계로 구분하여 간략하게 살펴보면 다음과 같다.

제 1 단계로서, 반도체 기판(20) 상에 제 1 층간 절연막(22)을 형성하고 평탄화한 후, 상기 절연막(22) 상의 패드 형성부에 Al 합금이나 Cu 합금 재질의 제 1 도전성 패드(24)를 형성하고, 제 1 도전성 패드(24)를 포함한 제 1 층간 절연막(22) 상에 제 2 층간 절연막(28)을 형성하고 이를 평탄화한다. 이어, 이후 형성될 제 2 도전성 패드와의 연결을 위해 제 1 도전성 패드(24)의 표면이 소정 부분 노출되도록 제 2 층간 절연막(28)을 선택식각하여 상기 절연막(28) 내에 복수개의 제 1 비아 홀(26)을 형성하고, 후속 공정인 W 재질의 도전성막 증착 공정이 원활하게 이루어지도록 하기 위하여, 상기 비아 홀(26) 내에만 선택적으로 Ti/TiN 적층 구조의 장벽 금속막(미 도시)을 형성한다. 그 다음, 제 1 비아 홀(26)을 포함한 제 2 층간 절연막(28) 상에 CVD 공정을 이용하여 W 재질의 도전성막을 증착하고, CMP 공정으로 상기 도전성막을 평탄화시켜, 상기 제 1 비아 홀(26) 내에 제 1 W 플러그(27)를 형성한다.

제 2 단계로서, 제 1 W 플러그(27)와 전기적으로 연결되도록 제 2 층간 절연막(28) 상의 소정 부분에 Al 합금 재질이나 Cu 합금 재질의 제 2 도전성 패드(30)를 형성하고, 제 1 단계에서 제시된 공정과 동일한 방법으로 제 2 도전성 패드(30)를 포함한 제 2 층간 절연막(28) 상에 제 2 비아 홀(32)이 구비된 제 3 층간 절연막(34)을 형성한 다음, 제 2 비아 홀(32) 내에 제 2 W 플러그(33)를 형성한다.

제 3 단계로서, 제 2 W 플러그(33)와 전기적으로 연결되도록 제 3 층간 절연막(34) 상의 소정 부분에 Al 합금 재질이나 Cu 합금 재질의 제 3 도전성 패드(36)를 형성하고, 패드 창(와이어 본딩시 Au 볼이나 Au 범프가 형성될 부분)(40)으로 사용될 부분의 제 3 도전성 패드(36) 표면이 노출되도록, 제 3 도전성 패드(36)의 소정 부분과 제 3 층간 절연막(34) 상에 보호막(38)을 형성해 주므로써, 반도체 소자의 다층 패드 제조를 완료한다.

그 결과, 제 1 내지 제 3 도전성 패드(24),(30),(36) 사이에는 제 1 및 제 2 비어 홀(26),(32)이 구비된 층간 절연막(28),(34)이 형성되고, 이 비어 홀들 내에는 W 플러그(27),(33)가 충진되어져 있어, 이들을 통해 상기 도전성 패드들(24),(30),(36)이 서로 전기적으로 연결되는 구조의 다층 패드가 구비된 반도체 소자가 완성된다.

이때, 상기 제 3 도전성 패드(36)의 표면 노출부는 패드 창(40)으로 사용되며, 이 부분을 통해 도전성 패드와 리드가 와이어 본딩되게 된다. 그리고, 제 1 내지 제 3 도전성 패드(24),(30),(36)를 전기적으로 연결시켜 주는 비아 홀(26),(32)의 표면상의 레이 아웃(lay out) 배치는 여러 가지 형태가 적용 가능하다.

도 2에는 도 1의 단면 구조를 갖는 반도체 소자의 다층 패드를 위에서 내려다 본 평면도가 제시되어 있다.

상기 평면도에서 참조번호 10a는 패드 형성부를 나타내고, 참조번호 10b는 셀과 패드 형성부(10a) 간의 연결부를 나타내며, 도 1은 도 2의 Ⅰ-Ⅰ 부분을 절단한 단면 구조를 나타낸다.

그러나, 상기 공정을 이용하여 도 1의 단면 구조를 가지도록 다층 패드를 구비한 반도체 소자를 형성할 경우에는 다음과 같은 문제가 발생하게 된다.

칩 상면의 도전성 패드와 리드를 와이어 본딩할 때, 혹은 최종적으로 만들어진 반도체 제품의 전기적 특성 평가시 프로빙(probing)에 의해 도전성 패드가 미케니컬 스트레스(mechanical stress)를 받게 되므로, 이로 인해 층간 절연막에 크랙(42)이 발생되는 문제가 발생하게 된다.

이러한 현상은, 단단한 층간 절연막 사이 사이에 상대적으로 연성이 좋은 Al 합금 재질의 도전성 패드가 끼어있음으로해서, 도 1의 화살표 방향으로 스트레스가 가해질 경우, 일차적으로 도전성 패드에 변형(distortion)이 생기게 되고, 이로 인하여 층간 절연막 크랙(42)이 발생하게 되는 것으로, 이는 마치 두 개의 방석 사이에 유리를 놓고 밟았을 때 유리가 깨어지는 것과 동일한 이치라 할 수 있다.

이와 같이 층간 절연막에 크랙(42)이 발생될 경우, 와이어 본딩 불량 및 반도체 패키지의 어셈블리 특성 저하 등과 같은 심각한 질 저하 문제가 야기되므로, 이에 대한 개선책이 시급하게 요구되고 있다.

이에 본 발명의 목적은, 다층 배선을 갖는 반도체 소자의 패드 구조 변경을 통하여, 와이어 본딩시나 또는 제품의 전기적 특성 평가시 프로빙에 의해 야기되는 크랙 발생을 예방할 수 있도록 하므로써, 소자 단품의 품질 향상을 기할 수 있도록 한 다층 패드를 구비한 반도체 소자 및 그 제조방법을 제공함에 있다.

도 1은 종래의 다층 패드를 구비한 반도체 소자 구조를 도시한 단면도,

도 2는 도 1의 평면도,

도 3은 본 발명에 의한 다층 패드를 구비한 반도체 소자 구조를 도시한 단면도,

도 4 및 도 5는 본 발명에 적용 가능한 도 3의 평면도,

도 6 내지 도 8은 도 3에 제시된 다층 패드를 구비한 반도체 소자 제조방법을 도시한 공정수순도이다.

상기 목적을 달성하기 위하여 본 발명에서는, 반도체 기판 상에 형성된 제 1 층간 절연막과, 상기 제 1 층간 절연막 상의 소정 부분에 형성되며, 중앙부에 와이드 관통 홀이 형성된 폐곡선 형상의 제 1 도전성 패드와, 상기 제 1 도전성 패드를 포함한 상기 제 1 층간 절연막 상에 형성되며, 상기 제 1 도전성 패드 상면을 따라 제 1 비어 홀이 구비된 제 2 층간 절연막과, 상기 제 1 비어 홀 내에 형성된 제 1 도전성 플러그와, 상기 제 1 도전성 플러그와 연결되도록 상기 제 2 층간 절연막 상의 소정 부분에 형성되며, 중앙부에 와이드 관통 홀이 형성된 폐곡선 형상의 제 2 도전성 패드와, 상기 제 2 도전성 패드를 포함한 상기 제 2 층간 절연막 상에 형성되며, 상기 제 2 도전성 패드 상면을 따라 제 2 비어 홀이 구비된 제 3 층간 절연막과, 상기 제 2 비어 홀 내에 형성된 제 2 도전성 플러그 및, 상기 제 2 도전성 플러그와 연결되도록, 상기 제 3 층간 절연막 상에 형성된 떡판 형상의 제 3 도전성 패드로 이루어진 다층 패드를 구비한 반도체 소자가 제공된다.

이때, 상기 다층 패드를 구비한 반도체 소자는 상기 제 1 및 제 2 도전성 패드 사이에 형성된 와이드 관통 홀 내부의 상기 제 1 및 제 2 층간 절연막 중, 적어도 어느 한 막질 상에 임의개의 더미 패턴이 더 형성된 구조를 가지도록 제작할 수도 있다.

상기 목적을 달성하기 위하여 본 발명에서는, 반도체 기판 상에 제 1 층간 절연막을 형성하는 단계와, 상기 제 1 층간 절연막 상의 소정 부분에, 중앙부에 와이드 관통 홀이 형성된 폐곡선 형상의 제 1 도전성 패드를 형성하는 단계와, 상기 제 1 도전성 패드를 포함한 상기 제 1 층간 절연막 상에, 상기 제 1 도전성 패드 상면을 따라 제 1 비어 홀이 구비된 제 2 층간 절연막을 형성하는 단계와, 상기 제 1 비어 홀 내에 제 1 도전성 플러그를 형성하는 단계와, 상기 제 1 도전성 플러그와 연결되도록, 상기 제 2 층간 절연막 상의 소정 부분에 와이드 관통 홀이 형성된 폐곡선 형상의 제 2 도전성 패드를 형성하는 단계와, 상기 제 2 도전성 패드를 포함한 상기 제 2 층간 절연막 상에, 상기 제 2 도전성 패드 상면을 따라 제 2 비어 홀이 구비된 제 3 층간 절연막을 형성하는 단계와, 상기 제 2 비어 홀 내에 제 2 도전성 플러그를 형성하는 단계 및, 상기 제 2 도전성 플러그와 연결되도록, 상기 제 3 층간 절연막 상의 소정 부분에 제 3 도전성 패드를 형성하는 단계로 이루어진 다층 패드를 구비한 반도체 소자 제조방법이 제공된다.

상기 구조를 가지도록 다층 패드를 구비한 반도체 소자를 제조한 결과, 제 3 도전성 패드를 제외하고는 패드 창 영역에 도전성 패드가 존재하지 않게 되므로, 제품 특성 테스트를 위한 프로빙시나 또는 와이어 본딩시에 본딩 패드에 미케니컬 스트레스가 가해지더라도 이를 고르게 분산시키는 것이 가능하게 되므로, 크랙 발생을 예방할 수 있게 된다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.

도 3은 본 발명에서 제시된 다층 패드를 구비한 반도체 소자(100)의 구조를 도시한 단면도를 나타낸 것으로, 이를 참조하여 그 단면 구조를 구체적으로 살펴보면 다음과 같다.

반도체 기판(120) 상에는 소정 두께의 제 1 층간 절연막(122)이 형성되어 있고, 제 1 층간 절연막(122) 상의 패드 형성부에는 중앙부에 와이드 관통 홀이 형성된 폐곡선 형상의 제 1 도전성 패드(124)가 형성되어 있으며, 제 1 도전성 패드(124)를 포함한 제 1 층간 절연막(122) 상에는 제 1 도전성 패드(124) 상면을 따라 제 1 비어 홀(126)이 구비된 제 2 층간 절연막(128)이 형성되어 있고, 제 1 비어 홀(126) 내에는 제 1 도전성 플러그(127)가 형성되어 있다. 제 2 층간 절연막(128) 상의 소정 부분에는 제 1 도전성 플러그(127)와 연결되도록, 중앙부에 와이드 관통 홀이 형성된 폐곡선 형상의 제 2 도전성 패드(130)가 형성되 있고, 제 2 도전성 패드(130)를 포함한 제 2 층간 절연막(128) 상에는 제 2 도전성 패드(130) 상면을 따라 제 2 비어 홀(132)이 구비된 제 3 층간 절연막(134)이 형성되어 있으며, 제 2 비어 홀(132) 내에는 제 2 도전성 플러그(133)가 형성되어 있다. 제 3 층간 절연막(134) 상의 소정 부분에는 제 2 도전성 플러그(133)와 연결되도록, 떡판 형상의 제 3 도전성 패드(136)가 형성되어 있고, 제 3 도전성 패드(136)를 포함한 제 3 층간 절연막(134) 상에는 제 3 도전성 패드(136) 표면이 소정 부분 노출되도록 보호막(138)이 형성되어 있다. 여기서, 제 3 도전성 패드(136)의 표면 노출부는 이후 패키지 제조시 도전성 패드와 리드가 와이어 본딩되어질 패드 창 영역(140)을 나타낸다.

도 4 및 도 5에는 도 3의 다층 패드가 구비된 반도체 소자를 위에서 내려다 본 평면도가 제시되어 있다.

상기 평면도를 참조하면, 패드 창 영역(140)은 정방향으로 형성되어 있고, 상기 제 3 도전성 패드(136)를 제외하고는 패드 창 영역(140) 하부에 도전성 패드가 형성되어 있지 않음을 알 수 있다.

이때, 제 1 내지 제 3 도전성 패드(124),(130),(136)를 전기적으로 연결시켜 주는 제 1 및 제 2 비어 홀(126),(132)의 표면상의 레이 아웃(lay out) 배치는 여러 가지 형태가 적용 가능한데, 도 4에 도시된 바와 같이 에지 어레이(edgy array) 구조를 가지도록 형성할 수도 있고 반면, 도 5에 도시된 바와 같이 바(bar) 형상을 가지도록 형성할 수도 있다.

여기서, 도 3은 도 4 및 도 5의 Ⅰ-Ⅰ 부분을 절단한 단면 구조를 나타낸 것으로, 참조번호 100a는 패드 형성부를 나타내고, 참조번호 100b는 셀과 패드 형성부 간의 연결부를 나타낸다.

따라서, 상기 구조의 다층 패드를 구비한 반도체 소자는 다음의 제 3 단계 단계를 거쳐 제조된다. 이를 도 6 내지 도 8에 도시된 공정수순도를 참조하여 살펴보면 다음과 같다.

제 1 단계로서, 도 6에 도시된 바와 같이 반도체 기판(120) 상에 산화막 재질의 제 1 층간 절연막(122)을 형성하고 평탄화한 다음, 제 1 층간 절연막(122) 상의 패드 형성부에, Al 합금(예컨대, Al-0.8%Si-0.5%Cu, Al-0.8%Si-0.2%Cu, Al-1.0%Cu)이나 Cu 합금 재질의 도전성막을 5500 ~ 6500Å의 두께로 형성하고, 그 위에 TiN이나 Ti/TiN 적층 구조의 반사 방지막(미 도시)을 200 ~ 350Å의 두께로 형성한 후, 제 1 층간 절연막(122) 표면이 소정 부분 노출되도록 반사 방지막과 도전성막을 선택식각하여, 중앙부에 와이드 관통 홀이 구비된 폐곡선 형상의 제 1 도전성 패드(124)를 형성한다. 이때, 제 1 도전성 패드(124)는 3 ~ 5㎛의 폭(W)을 가지도록 제작된다. 이어, 제 1 도전성 패드(124)를 포함한 제 1 층간 절연막(122) 상에 산화막 재질의 제 2 층간 절연막(28)을 형성하고 평탄화한 다음, 이후 형성될 제 2 도전성 패드와의 연결을 위해 제 1 도전성 패드(124) 표면이 소정 부분 노출되도록 제 2 층간 절연막(128)을 선택식각하여 상기 절연막(128) 내에 제 1 비어 홀(126)을 형성한다. 이때, 상기 제 1 비어 홀(126)은 도 4의 평면도에세 제시된 바와 같이 에지 어레이 구조를 가지도록 형성할 수도 있고, 반면 도 5의 평면도에서 제시된 바와 같이 바 형상을 가지도록 형성할 수도 있다. 그 다음, 제 1 비어 홀(126)을 포함한 제 2 층간 절연막(128) 상에 W, Al 합금, Cu 합금 재질의 도전성막을 CVD법으로 형성하고, 이를 CMP 공정으로 평탄화시켜, 제 1 비어 홀(126) 내에 도전성 플러그(127)를 형성한다. 이때, 상기 도전성 플러그(127)가 W으로 형성되었을 경우에는 막질 증착 특성을 향상시켜 주기 위하여, 제 1 비어 홀(126) 내부에 Ti/TiN 적층막 구조의 장벽 금속막(미 도시)을 더 형성해주어야 한다.

제 2 단계로서, 도 7에 도시된 바와 같이 제 1 도전성 플러그(127)와 연결되도록, 제 2 층간 절연막(128) 상의 소정 부분에 제 1 단계에서 제시된 공정과 동일한 방법으로 중앙부에 와이드 관통 홀이 구비된 폐곡선 형상의 제 2 도전성 패드(130)를 형성한다. 이 경우 역시 제 2 도전성 패드(130)는 3 ~ 5㎛의 폭(W)을 가지도록 형성되고, 상기 제 2 도전성 패드(130) 상에는 반사 방지막(미 도시) 형성되어 있다. 이어, 제 2 도전성 패드(130)를 포함한 제 2 층간 절연막(128) 상에 산화막 재질의 제 3 층간 절연막(134)을 형성하고 평탄화한 다음, 이후 형성될 제 3 도전성 패드와의 연결을 위해 제 2 도전성 패드(130)의 표면이 소정 부분 노출되도록 제 3 층간 절연막(134)을 선택식각하여 상기 절연막(134) 내에 제 2 비어 홀(132)을 형성한다. 계속해서, 제 2 비어 홀(132)을 포함한 제 3 층간 절연막(134) 상에 CVD법을 이용하여 W, Al 합금, Cu 합금 등으로 이루어진 도전성 물질을 형성하고, 이를 CMP 공정으로 평탄화시켜, 제 2 비어 홀(132) 내에 제 2 도전성 플러그(133)를 형성한다. 이 경우 역시, 상기 도전성 플러그(133)가 W으로 형성되었을 경우에는 막질 증착 특성을 향상시켜 주기 위하여 상기 제 2 비어 홀(132) 내부에 Ti/TiN 적층막 구조의 장벽 금속막(미 도시)을 더 형성해 주어야 한다.

제 3 단계로서, 도 8에 도시된 바와 같이 제 2 도전성 플러그(133)와 연결되도록, 제 3 층간 절연막(134) 상의 소정 부분에 제 1 단계에서 제시된 공정과 동일한 방법으로, 반사 방지막이 구비된 제 3 도전성 패드(136)를 형성하고, 패드 창(와이어 본딩시 Au 볼이나 Au 범프가 형성될 부분)(140)으로 사용될 부분의 제 3 도전성 패드(136) 표면이 노출되도록, 제 3 도전성 패드(136)의 소정 부분과 제 3 층간 절연막(134) 상에 보호막(138)을 형성해 주므로써, 반도체 소자의 다층 패드 제조를 완료한다.

이러한 구조를 가지도록 공정을 진행할 경우, 프로빙 스트레스를 받는 패드 창 영역(140) 하부에 제 3 도전성 패드(138)를 제외하고는 별도의 도전성 패드가 존재하지 않아, 도전성 패드에 가해지는 미케니컬 스트레스를 적절하게 분산시키는 것이 가능하게 되므로, 층간 절연막의 크랙을 예방할 수 있게 된다.

한편, 본 발명의 일 변형예로서, 상기에 언급된 다층 패드를 구비한 반도체 소자는 도 9에 제시된 단면도에서 알 수 있듯이 제 1 및 제 2 도전성 패드(124),(130)의 중앙부에 형성된 와이드 관통 홀 내부의 제 1 및 제 2 층간 절연막(122),(128) 중, 적어도 어느 한 막질 상에 임의개의 더미 패턴(124a),(130a)이 더 형성된 구조를 가지도록 반도체 소자를 제조해 줄 수도 있다.

이때, 상기 더미 패턴(124a),(130a)은 폴리이미드와 같은 절연 물질이나 혹은 폴리실리콘, Al 합금, Cu 합금 등과 같은 도전성 물질로 형성되며, 서로 인접된 두 더미 패턴 사이의 간격(c)은 2 ~ 3㎛이고, 그 각각은 1 ~ 2㎛의 폭(W')을 가지도록 제작된다.

따라서, 더미 패턴(124a),(130a)을 제 1 내지 제 3 도전성 패드와 동일한 재질(예컨대, Al 합금이나 Cu 합금)로 형성하고자 할 경우에는 별도의 막증착 공정이나 식각 공정없이 더미 패턴이 형성될 부분의 도전성막을 더 한정하도록 제작된 식각 마스크를 사용하여 도전성 패드와 더미 패턴을 동시에 제작해 주면 되고, 반면 도전성 패드와 다른 재질(예컨대, 폴리이미드나 폴리실리콘)로 형성하고자 할 경우에는 도전성 패드 형성후 별도의 막증착 공정 및 식각 공정을 이용하여 더미 패턴을 제작해 주면 된다.

이와 같이, 상기 패드 창 영역(440) 하부에 참조번호 124a 및 130a로 표시된 더미 패턴이 잔존하도록 반도체 소자의 다층 패드를 형성해 준 것은, 제 2 및 제 3 층간 절연막(128),(134)의 평탄화 공정 진행시 금속 덴시티(metal density)가 높은 부분과 그렇지 못한 부분에서 발생되는 단차 문제로 인해 도전성 패드 사이의 층간 절연막이 오목하게 파이게 되는 절연막의 디싱(dishing) 현상을 방지하기 위함이다.

이상의 실시예에서 제시된 반도체 소자의 다층 패드 구조는 기 언급된 3층 배선 구조를 갖는 반도체 소자외에, 4층 및 5층 배선 구조를 갖는 반도체 소자 제조시에도 동일하게 적용 가능하다.

이상에서 살펴본 바와 같이 본 발명에 의하면, 제품의 특성을 테스트하기 위한 웨이퍼 프로빙시나 또는 와이어 본딩시에 도전성 패드에 미케니컬 스트레스가 가해지더라도, 패드 창 영역 하부에 파이널 도전성 패드(예컨대, 제 3 도전성 패드)를 제외하고는 다른 도전성 패드가 존재하지 않아 이를 적절하게 분산시키는 것이 가능하게 되므로, 층간 절연막의 크랙이 발생하는 것을 예방할 수 있게 되어, 소자 단품의 신뢰성을 향상시킬 수 있게 된다.

Claims (34)

1. 반도체 기판 상에 형성된 제 1 층간 절연막과,

   상기 제 1 층간 절연막 상의 소정 부분에 형성되며, 중앙부에 와이드 관통 홀이 형성된 폐곡선 형상의 제 1 도전성 패드와,

   상기 제 1 도전성 패드를 포함한 상기 제 1 층간 절연막 상에 형성되며, 상기 제 1 도전성 패드 상면을 따라 제 1 비어 홀이 구비된 제 2 층간 절연막과,

   상기 제 1 비어 홀 내에 형성된 제 1 도전성 플러그와,

   상기 제 1 도전성 플러그와 연결되도록 상기 제 2 층간 절연막 상의 소정 부분에 형성되며, 중앙부에 와이드 관통 홀이 형성된 폐곡선 형상의 제 2 도전성 패드와,

   상기 제 2 도전성 패드를 포함한 상기 제 2 층간 절연막 상에 형성되며, 상기 제 2 도전성 패드 상면을 따라 제 2 비어 홀이 구비된 제 3 층간 절연막와,

   상기 제 2 비어 홀 내에 형성된 제 2 도전성 플러그 및,

   상기 제 2 도전성 플러그와 연결되도록, 상기 제 3 층간 절연막 상에 형성된 떡판 형상의 제 3 도전성 패드로 이루어진 것을 특징으로 하는 다층 패드를 구비한 반도체 소자.
2. 제 1항에 있어서, 상기 제 1 내지 제 3 도전성 패드는 Al 합금이나 Cu 합금으로 이루어진 것을 특징으로 하는 다층 패드를 구비한 반도체 소자.
3. 제 2항에 있어서, 상기 Al 합금은 Al-0.8%Si-0.5%Cu, Al-0.8%Si-0.2%Cu, Al-1.0%Cu 중 선택된 어느 하나로 이루어진 것을 특징으로 하는 다층 패드를 구비한 반도체 소자.
4. 제 1항에 있어서, 상기 제 1 내지 제 3 도전성 패드는 5500 ~ 6500Å의 두께를 갖는 것을 특징으로 하는 다층 패드를 구비한 반도체 소자.
5. 제 1항에 있어서, 상기 도전성 플러그는 W, Al 합금, Cu 합금 중 선택된 어느 하나로 이루어진 것을 특징으로 하는 다층 패드를 구비한 반도체 소자.
6. 제 5항에 있어서, 상기 도전성 플러그가 W으로 이루어진 경우, 상기 제 1 및 제 2 비어 홀 내부에 장벽 금속막이 더 형성된 것을 특징으로 하는 다층 패드를 구비한 반도체 소자.
7. 제 6항에 있어서, 상기 장벽 금속막은 Ti/TiN 적층 구조로 이루어진 것을 특징으로 하는 다층 패드를 구비한 반도체 소자.
8. 제 1항에 있어서, 상기 제 1 내지 제 3 도전성 패드 상에 반사 방지막이 더 형성된 것을 특징으로 하는 다층 패드를 구비한 반도체 소자.
9. 제 8항에 있어서, 상기 반사 방지막은 TiN이나 Ti/TiN 적층 구조를 갖는 것을 특징으로 하는 다층 패드를 구비한 반도체 소자.
10. 제 8항에 있어서, 상기 반사 방지막은 200 ~ 350Å의 두께를 갖는 것을 특징으로 하는 다층 패드를 구비한 반도체 소자.
11. 제 1항에 있어서, 상기 제 1 및 제 2 도전성 패드는 3 ~ 5㎛의 폭(W)을 갖는 것을 특징으로 하는 다층 패드를 구비한 반도체 소자.
12. 제 1항에 있어서, 상기 제 1 및 제 2 도전성 패드 중앙부에 형성된 와이드 관통 홀 내부의 상기 제 1 및 제 2 층간 절연막 중, 적어도 어느 한 막질 상에 임의개의 더미 패턴이 더 형성된 것을 특징으로 하는 다층 패드를 구비한 반도체 소자.
13. 제 12항에 있어서, 상기 더미 패턴은 서로 인접된 두 더미 패턴 사이의 간격은 2 ~ 3㎛이고, 그 각각은 1 ~ 2㎛의 폭(W)을 갖는 것을 특징으로 하는 다층 패드를 구비한 반도체 소자.
14. 제 12항에 있어서, 상기 더미 패턴은 폴리이미드나 도전성 물질로 이루어진 것을 특징으로 하는 다층 패드를 구비한 반도체 소자.
15. 제 14항에 있어서, 상기 도전성 물질은 폴리실리콘, Al 합금, Cu 합금 중 선택된 어느 하나로 이루어진 것을 특징으로 하는 다층 패드를 구비한 반도체 소자.
16. 제 1항에 있어서, 상기 제 1 및 제 2 비어 홀은 에지 어레이 구조를 가지거나 또는 바 형상을 갖는 것을 특징으로 하는 다층 패드를 구비한 반도체 소자.
17. 반도체 기판 상에 제 1 층간 절연막을 형성하는 단계와,

    상기 제 1 층간 절연막 상의 소정 부분에, 중앙부에 와이드 관통 홀이 형성된 폐곡선 형상의 제 1 도전성 패드를 형성하는 단계와,

    상기 제 1 도전성 패드를 포함한 상기 제 1 층간 절연막 상에, 상기 제 1 도전성 패드 상면을 따라 제 1 비어 홀이 구비된 제 2 층간 절연막을 형성하는 단계와,

    상기 제 1 비어 홀 내에 제 1 도전성 플러그를 형성하는 단계와,

    상기 제 1 도전성 플러그와 연결되도록, 상기 제 2 층간 절연막 상의 소정 부분에 와이드 관통 홀이 형성된 폐곡선 형상의 제 2 도전성 패드를 형성하는 단계와,

    상기 제 2 도전성 패드를 포함한 상기 제 2 층간 절연막 상에, 상기 제 2 도전성 패드 상면을 따라 제 2 비어 홀이 구비된 제 3 층간 절연막을 형성하는 단계와,

    상기 제 2 비어 홀 내에 제 2 도전성 플러그를 형성하는 단계 및,

    상기 제 2 도전성 플러그와 연결되도록, 상기 제 3 층간 절연막 상의 소정 부분에 제 3 도전성 패드를 형성하는 단계로 이루어진 것을 특징으로 하는 다층 패드를 구비한 반도체 소자 제조방법.
18. 제 17항에 있어서, 상기 제 1 내지 제 3 도전성 패드는 Al 합금이나 Cu 합금으로 형성하는 것을 특징으로 하는 다층 패드를 구비한 반도체 소자 제조방법.
19. 제 18항에 있어서, 상기 Al 합금은 Al-0.8%Si-0.5%Cu, Al-0.8%Si-0.2%Cu, Al-1.0%Cu 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 다층 패드를 구비한 반도체 소자 제조방법.
20. 제 17항에 있어서, 상기 제 1 내지 제 3 도전성 패드는 5500 ~ 6500Å의 두께로 형성하는 것을 특징으로 하는 다층 패드를 구비한 반도체 소자 제조방법.
21. 제 17항에 있어서, 상기 도전성 플러그는 W, Al 합금, Cu 합금 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 다층 패드를 구비한 반도체 소자 제조방법.
22. 제 21항에 있어서, 상기 도전성 플러그가 W으로 이루어진 경우, 상기 제 1 및 제 2 비어 홀 내부에 장벽 금속막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 다층 패드를 구비한 반도체 소자 제조방법.
23. 제 22항에 있어서, 상기 장벽 금속막은 Ti/TiN 적층 구조로 형성하는 것을 특징으로 하는 다층 패드를 구비한 반도체 소자 제조방법.
24. 제 17항에 있어서, 상기 제 1 내지 제 3 도전성 패드 형성전, 상기 각각의 제 1 내지 제 3 도전성 패드 상에 반사 방지막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 다층 패드를 구비한 반도체 소자 제조방법.
25. 제 24항에 있어서, 상기 반사 방지막은 TiN이나 Ti/TiN 적층 구조로 형성하는 것을 특징으로 하는 다층 패드를 구비한 반도체 소자 제조방법.
26. 제 24항에 있어서, 상기 반사 방지막은 200 ~ 350Å의 두께로 형성하는 것을 특징으로 하는 다층 패드를 구비한 반도체 소자 제조방법.
27. 제 17항에 있어서, 상기 제 1 및 제 2 도전성 패드는 3 ~ 5㎛의 폭(W)으로 형성하는 것을 특징으로 하는 다층 패드를 구비한 반도체 소자 제조방법.
28. 제 17항에 있어서, 상기 제 1 및 제 2 도전성 패드 중앙부에 형성된 와이드 관통 홀 내부의 상기 제 1 및 제 2 층간 절연막 중, 적어도 어느 한 막질 상에 임의개의 더미 패턴을 더 형성하는 것을 특징으로 하는 다층 패드를 구비한 반도체 소자 제조방법.
29. 제 28항에 있어서, 상기 더미 패턴은 서로 인접된 두 더미 패턴 사이의 간격은 2 ~ 3㎛이고, 그 각각은 1 ~ 2㎛의 폭(W)을 가지도록 형성하는 것을 특징으로 하는 다층 패드를 구비한 반도체 소자 제조방법.
30. 제 28항에 있어서, 상기 더미 패턴은 폴리이미드나 도전성 물질로 형성하는 것을 특징으로 하는 다층 패드를 구비한 반도체 소자 제조방법.
31. 제 30항에 있어서, 상기 도전성 물질은 폴리실리콘, Al 합금, Cu 합금 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 다층 패드를 구비한 반도체 소자 제조방법.
32. 제 17항에 있어서, 상기 제 1 및 제 2 비어 홀은 에지 어레이 구조나 바 형상으로 형성하는 것을 특징으로 하는 다층 패드를 구비한 반도체 소자 제조방법.
33. 제 17항에 있어서, 상기 제 1 도전성 플러그는 상기 제 1 비어 홀을 포함한 상기 제 2 층간 절연막 상에 도전성막을 형성하는 단계 및, 상기 도전성막을 CMP 처리하는 단계를 거쳐 형성되는 것을 특징으로 하는 다층 패드를 구비한 반도체 소자 제조방법.
34. 제 17항에 있어서, 제 2 도전성 플러그는 상기 제 2 비어 홀을 포함한 상기 제 3 층간 절연막 상에 도전성막을 형성하는 단계 및, 상기 도전성막을 CMP 처리하는 단계를 거쳐 형성되는 것을 특징으로 하는 다층 패드를 구비한 반도체 소자 제조방법.