KR100413760B1 - 반도체 소자의 본딩 패드 구조 - Google Patents

반도체 소자의 본딩 패드 구조 Download PDF

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KR100413760B1
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Abstract

본딩 공정의 결과로 발생되는 크랙이 본딩 패드 하부의 절연막에서 확장되는 것을 방지하고 한정하도록 형성된 반도체 구조를 개시한다. 제1 실시예에서, 본 발명은 본딩 패드의 외주를 둘러싸고 있으며 하부 절연막을 관통하여 연장되어 있는, 예를 들어 도전성 물질로 형성된, 수직 프레임을 포함한다. 수직 프레임 하부에는 수평 프레임이 위치한다. 수직 프레임, 수평 프레임 모두 본딩 패드 하부로 퍼지는 크랙을 프레임 영역 안에 한정한다. 제2 실시예에서는, 절연막내에 형성된 개구부내에 제공된 도전층에 의하여 프레임의 수평 및 수직 부분이 형성된다. 격리 프레임이 집적회로의 주변 영역 안으로 크랙이 확장되는 것을 방지하기 때문에 전체적인 공정 수율 및 신뢰도가 개선된다.

Description

반도체 소자의 본딩 패드 구조{Bonding pad structures for semiconductor devices}
본 발명은 반도체 구조에 관한 것으로서, 더욱 상세하게는 본딩 패드 하부의 절연막에서 크랙이 확장되는 것을 한정하고 방지하도록 형성된 반도체 구조에 관한 것이다.
본딩 패드는 집적 회로 패키지의 외부 핀 리드와 내부 회로 사이의 접촉면을 제공하도록 집적 회로상에 형성되는 배선 구조이다. 본딩 와이어는 핀과 본딩 패드간에 전기적 접촉을 제공한다. 본딩 와이어를 붙이는 동안, 본딩 와이어가 본딩 패드상의 위치 안으로 낮추어지면서, 와이어를 위치시키는 데에 사용되는 미세 위치조정 기계에 의한 기계적 응력이 본딩 패드에 가해지게 된다. 이 응력은 본딩 패드 아래쪽에 있는 하부 절연막에 크랙이나 보이드가 생기게 한다. 이것은 하부 금속층을 노출시킬 수 있으며, 하부층의 부식이나 단락과 같은 유해한 영향에 이르게 할 수 있다.
도 1은 종래 본딩 패드의 단면도이다. 이 예에서, 하부 금속층(22)이 반도체 기판(20)상에 제공되어 있다. 층간절연막(inter-layer dielectric : 이하 "ILD"라 한다)(24)이 상기 금속층(22) 상부에 형성되어 있다. 본딩 패드(30)가 상기 ILD(24)상에 형성되어 있고, 보호층(28)이 상기 본딩 패드(30) 주위에 형성되어 있다.
압력을 가하는 열적 본딩 공정에 의하여 와이어(34)가 납땜 접합부(32)에서 상기 본딩 패드(30)에 접합된다. 본딩 공정동안, 본딩 패드에 아래 방향의 힘이 가해져, 하부의 ILD에 크랙이나 보이드(36)를 발생시킨다. 응력은 본딩 패드의 중심부보다는 수평 모서리에 집중되는 경향이 있다. 이 때문에, 모서리 영역으로부터바깥쪽으로 퍼지는 크랙은 반도체 회로의 인접한 영역으로 확장될 수 있다. 크랙이 퍼지면서, 각각의 소스간의 거리가 증가함에 따라 폭에 있어서 실제적으로 넓어질 수 있다. 이러한 크랙은 하부의 금속층을 노출시켜 부식을 초래하는 개구부를 형성할 수 있다. 나아가, 하부 금속층을 관통하여 연장됨으로써 금속층 영역을 고립시킨 결과, 회로 단락에 이르게 할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 본딩 공정의 결과로 발생되는 크랙이 본딩 패드 하부의 절연막에서 확장되는 것을 한정하고 방지하도록 형성된 반도체 구조를 제공하는 것이다.
도 1은 본딩 패드에 본딩 와이어를 붙인 결과 발생된 크랙을 설명하기 위한 도면으로서, 종래 본딩 패드의 단면도이다.
도 2a 내지 도 2d는 본 발명의 제1 실시예에 따른 본딩 패드 구조를 제조하는 공정을 설명하기 위한 단면도들이다.
도 3a 및 도 3b는 본 발명에 따른 본딩 패드와 본딩 패드의 외주를 둘러싸는 수직 격리 프레임의 상면도들이다.
도 4a 내지 도 4c는 본 발명의 제1 실시예에 따른 본딩 패드 구조의 다른 실시예들의 단면도들이다.
도 5a 내지 도 5e는 본 발명의 제2 실시예에 따른 본딩 패드 구조를 제조하는 공정을 설명하기 위한 단면도들이다.
도 6a 및 도 6b는 본 발명의 제2 실시예에 따른 본딩 패드 구조의 다른 실시예들의 단면도들이다.
제1 실시예에서, 본 발명은 본딩 패드의 외주를 둘러싸고 있으며 하부 절연막을 관통하여 연장되어 있는, 예를 들어 도전성 물질로 형성된, 수직 프레임을 포함한다. 상기 수직 프레임 하부에는 수평 프레임이 위치한다. 수직 프레임과 수평 프레임은 모두 본딩 패드 아래쪽으로 퍼지는 크랙을 프레임 영역 안에 한정한다. 제2 실시예에서, 절연막내에 형성된 개구부내에 제공된 도전층에 의하여 프레임의 수평 및 수직 부분이 형성된다. 격리 프레임이 집적회로의 주변 영역 안으로 크랙이 확장되는 것을 방지하기 때문에 전체적인 공정 수율 및 신뢰도가 개선된다.
제1 관점에서, 본 발명은 반도체 본딩 패드 구조를 포함한다. 절연막이 우선 제공되고, 상기 절연막상에 수평 경계를 갖는 본딩 패드가 형성된다. 도전성 물질로 형성된 적어도 하나의 수직 프레임이 상기 절연막을 관통하여 수직으로 제공된다. 상기 적어도 하나의 수직 프레임은 상기 본딩 패드의 수평 경계를 지나서 수평으로 위치한다.
바람직한 실시예에서, 본 발명은 상기 본딩 패드 하부의 절연막을 관통하여 수평으로 연장되어 있는 수평 프레임을 더 포함한다. 상기 수평 프레임은 바람직하게는 도전성 물질, 예를 들어 금속, 폴리실리콘 및 실리사이드로 이루어지는 군으로부터 선택된 도전성 물질로 이루어진다. 상기 적어도 하나의 수직 프레임은 상기 수평 프레임상에 상기 수평 프레임과 접촉하여 위치할 수 있다.
상기 본딩 패드는 응력 집중 영역을 포함하는 외형을 가지고, 상기 적어도 하나의 수직 프레임은 상기 응력 집중 영역에 인접하여 위치할 수 있다. 상기 적어도 하나의 수직 프레임은 상기 응력 집중 영역에 관하여 국부적으로 위치한 다수의 수직 프레임 단편들로 이루어질 수 있다. 상기 적어도 하나의 수직 프레임은 상기 본딩 패드의 수평 경계를 실질적으로 둘러싸고, 상기 절연막의 전체 깊이를 관통하여 또는 부분적으로 관통하여 연장되어 있는 것이 바람직하다.
상기 적어도 하나의 수직 프레임은 반도체 소자의 다수의 절연막을 관통하여 수직으로 적층된 복수개의 수직 프레임 단편들로 이루어질 수 있다. 수평 경계를 갖는 버퍼층이 상기 절연막상에 형성될 수 있다. 상기 버퍼층상에 중간 절연막이 제공될 수 있고, 본딩 패드는 상기 버퍼층 상부의 상기 중간 절연막상에 제공될 수 있다. 이러한 경우에, 상기 적어도 하나의 수직 프레임은 상기 절연막을 관통하여 수직으로 연장되어 있고, 상기 버퍼층의 수평 경계를 지나서 위치할 수 있다. 적어도 하나의 수직 프레임 연장부가 상기 적어도 하나의 수직 프레임 상부의 중간 절연막을 관통하여 수직으로 연장되어 있고, 상기 본딩 패드의 수평 경계를 지나서 수평으로 위치할 수 있다. 상기 중간 절연막을 관통하여 상기 버퍼층과 상기 본딩 패드에 전기적으로 접촉하는 콘택 플러그가 형성될 수 있다.
제2 관점에서, 본 발명은 반도체 본딩 패드 구조를 포함한다. 상기 구조는 수평 경계를 갖는 수평 프레임, 상기 수평 프레임 상부의 절연막, 수평 경계를 갖고 상기 수평 프레임 상부의 상기 절연막상에 제공된 본딩 패드, 및 상기 절연막을 관통하여 제공되는 적어도 하나의 수직 프레임을 포함하고, 상기 적어도 하나의 수직 프레임은 상기 본딩 패드의 수평 경계를 지나서 수평으로 위치한다.
제3 관점에서, 본 발명은 반도체 본딩 패드 구조를 포함한다. 실질적으로 수평인 하부면과 실질적으로 수직인 측면을 갖는 개구부를 포함하는 제1 절연막이 하부층상에 제공된다. 도전층이 상기 개구부내에 제공되어, 상기 도전층은 상기 개구부의 수평 하부면상에 형성된 수평 부분과, 상기 개구부의 수직 측면상에 형성된 수직 부분을 갖는다. 상기 도전층상에 제2 절연막이 제공된다. 본딩 패드가 상기 도전층의 수평 부분 상부에 수직으로 위치하고, 상기 도전층의 수직 부분 사이에 수평으로 위치하여 상기 제2 절연막상에 형성된다.
상기 하부층은 기판 또는 하부 절연막으로 이루어질 수 있다. 상기 하부층은 중간 도전층, 예를 들어, 상기 제1 절연막에 대한 식각선택비가 있는 중간 도전층으로 이루어질 수 있다.
상기 도전층의 수직 부분의 상면이 상부 테두리를 한정하고, 상기 본딩 패드는 상기 상부 테두리, 상기 상부 테두리의 아래쪽 또는 상기 상부 테두리의 위쪽에수직으로 위치하는 것이 바람직하다. 상기 제2 절연막은 상기 개구부로 연장되는 함몰부를 형성하고, 상기 본딩 패드는 상기 함몰부내에 위치하는 것이 바람직하다. 상기 함몰부는 내부 측벽들을 포함하고, 상기 본딩 패드는 상기 개구부의 내부 측벽들 사이에 한정되는 영역보다 작은 영역을 가질 수 있다.
수평 경계를 갖는 버퍼층이 상기 제2 절연막상에 형성될 수 있다. 중간 절연막이 상기 버퍼층상에 제공될 수 있다. 이러한 경우에, 상기 본딩 패드는 상기 버퍼층 상부의 상기 중간 절연막상에 제공된다. 상기 중간 절연막을 관통하여 상기 버퍼층과 상기 본딩 패드에 전기적으로 접촉하는 콘택 플러그가 형성될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 2a 내지 도 2d는 본 발명의 제1 실시예에 따른 본딩 패드 구조를 제조하는 공정을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 반도체 기판(120)상에 절연막(121)이 형성된다. 제1 도전층, 예를 들어, 금속(티타늄, 알루미늄), 폴리실리콘 또는 실리사이드로 이루어지는 제1 도전층이 상기 절연막(121)상에 형성된다. 상기 도전층은 패터닝되어 제1수평 도전성 영역(122)을 형성한다.
도 2b에서, 예를 들어 BPSG(boron-phosphorus-silicate glass)로 이루어지는 ILD(124)가 도 2a의 결과물상에 제공된다. 수직 홀, 틈 또는 홈(140)이 상기 수평 도전성 영역(122) 상부 또는 그 주위에 수직 경계 또는 프레임의 형태로 상기 ILD(124)내에 패터닝된다. 상기 수직 경계 또는 프레임은 아래에서 설명되는 도 3a에서 보여지는 바와 같이, 상기 수평 도전성 영역(122) 상부의 ILD를 둘러싸는 연속적인 홈(140A)일 수 있다. 또는 아래에서 설명되는 도 3b에서 보여지듯이, 크랙이나 균열이 퍼져나가기 쉬운 본딩 패드(130)의 모퉁이(131)에 대응하는 틈의 단편(140B)들로 이루어질 수도 있다.
도 2c를 참조하면, 도전성 물질이 홀, 틈 또는 홈(140)내에 제공되어, ILD를 관통하여 도전성 물질로 이루어진 수직 격리 프레임(141)이 형성된다. 본딩 패드(130)가 상기 격리 프레임(141)의 경계 안에서 상기 ILD(124)상에 패터닝된다. 선택적인 배선 패턴(144)(도 3a, 3b를 참조하라)이 상기 본딩 패드(130)와 회로의 다른 부분을 연결시키기 위하여 제공될 수 있다. 도 3a와 도 3b에 각각 보여지듯이, 상기 격리 프레임(141)은 상기 본딩 패드의 외주를 따라 형성되는 연속적인 프레임(141A)의 형태를 지닐 수 있고, 크랙이나 균열이 집중되는 경향이 있는 상기 본딩 패드(130)의 모퉁이 부분(131)을 둘러싸는 불연속적인 부분(141B)들로 이루어질 수도 있다. 상기 홀, 틈 또는 홈(140)내에 증착되는 도전성 물질과 상기 본딩 패드를 형성하는 금속은 동일한 공정 단계에서 동시에 형성되는 동일한 도전성 물질층으로 이루어질 수 있고, 동시에, 또는 때를 달리하여 증착되는 다른 물질로 이루어질 수도 있다. 상기 격리 프레임(141)의 최상부(142)는 상기 본딩 패드(130)를 형성하는 데에 이용되는 광 리소그래피 공정에 따라, 도시된 바와 같이 상기 ILD(124) 상부에서 수평으로 연장되어 있을 수 있다.
도 2d에서, 보호층(128)이 상기 격리 프레임(141)과 상기 본딩 패드(130)의 외주를 덮기 위하여 형성된다. 이에 따른 결과적인 구조와, 상기 구조에 대응되는 회로는 이제 후속의 본딩 공정에 사용 가능하다. 본딩 동안, 상기 수평 도전성 부분(122)과 상기 수직 격리 프레임 부분(141)은 본딩 공정동안 발생되는 응력에 의하여 상기 본딩 패드(130)의 모서리에서 퍼지는 크랙을 제한하는 억제 프레임으로서 기능한다.
도 3a 및 도 3b는 본 발명에 따른 본딩 패드와 본딩 패드의 외주를 둘러싸는 수직 격리 프레임의 상면도들이다. 도 3a에서, 홈(140)에 형성되어 있는 격리 프레임(141A)이 연속적이고, 본딩 패드(130)의 외주를 둘러싸고 있는 것을 볼 수 있다. 선택적으로, 본딩 패드 배선(144)의 증착을 허용하도록 상기 배선(144)에 근접한 프레임(141A)의 부분(146)이 열릴 수 있다. 대신에, 상기 프레임이 상기 배선(144) 아래로 연장되어 상기 본딩 패드(130)의 외주를 완전히 둘러쌀 수도 있다.
도 3b에서, 프레임은 발생되는 어떠한 크랙이든 대다수가 집중하기 쉬운 본딩 패드(130)의 모퉁이(131)에 대응하는 분리된 L자형 부분(141B)들로 이루어져 있다.
앞의 두 예에 있어서, 수직 프레임(141A, 141B)과 하부의 수평 부분(도 2d를 보라)은 상기 구조가 후속의 본딩 공정에 처해졌을 때 공정의 압력하에서 상기ILD(124)에서 발생되는 어떠한 크랙이나 균열도 상기 수직 프레임(141A, 141B)과 수평 구조(122)안에 한정되도록 하는 형태를 가진다. 이러한 방식으로, 크랙은 상기 격리 프레임(141A, 141B)을 지나서 연장되는 것이 방지되고, 따라서 나머지 반도체 회로의 신뢰도에 악영향을 미치는 것이 방지된다.
도 4a 내지 도 4c는 본 발명의 제1 실시예에 따른 본딩 패드 구조의 다른 실시예들의 단면도들이다. 각 실시예에서, 본딩 패드는 제1 막(150A)및 여기서 버퍼층이라고도 불리워지는 제2 막(150B)으로 이루어지는 다층으로 형성된 본딩패드이다.
도 4a의 실시예에서, 격리 프레임의 수평 부분(122)이 반도체 기판(120) 상부에 형성되어 있다. 상술한 바와 같이, 제1 ILD(124a)가 상기 수평 부분(122)상에 형성되고, 수직 격리 프레임(154)이 제1 ILD(124a)내에 형성되어 있다. 수직 격리 프레임(154)의 도전성 물질은 본딩 패드의 하부(150B)를 형성하는 것과 동시에 제공될 수 있다. 제2 ILD(124b)가 결과물상에 형성되고, 도전성 플러그(152)가 상기 본딩 패드의 하부(150B)상의 제2 ILD(124b)내에 형성된다. 본딩 패드의 상부(150A)가 상기 플러그(152)상에 형성되고, 도시된 바와 같이 보호층(128)이 패터닝된다. 상기 수직 격리 프레임(154)은 도 3a에서와 같이 본딩 패드의 하부(150B)의 외주를 완전히 둘러싸도록 연속적이거나, 도 3b에서와 같이 크랙이 집중되기 쉬운 본딩 패드의 형상에 대응하도록 분리되어 있을 수 있다.
도 4b의 실시예에서, 수직 격리 프레임은 제1 ILD(124a)를 관통하여 수직으로 연장되어 있는 하부(154a)와, 상기 하부(154a)상에 형성되어 제2 ILD(124b)를관통하여 수직으로 연장되어 있는 상부(154b)를 포함할 수 있다. 본 실시예는 본딩 패드의 상부와 하부(150A, 150B)에서 시작된 크랙을 본딩 패드 하부의 ILD(124a, 124b) 영역내에 한정하는 형상을 가진다.
도 4c는 본딩 패드의 상부와 하부(150A, 150B)가 도 4a 및 도 4b에서와 같이 플러그(152)에 의하여 연결되어 있지 않다는 점을 제외하고는 구조에 있어서 도 4b의 구조와 유사하다. 이 경우에 있어서(도 4a와 도 4b의 경우도 마찬가지로) 하부(150B)는 크랙의 수직 전파를 방해하는 버퍼층으로서 기능한다.
도 5a 내지 도 5e는 본 발명의 제2 실시예에 따른 본딩 패드 구조를 제조하는 공정을 설명하기 위한 단면도들이다. 도 5a를 참조하면, 제1 식각정지막(222)이 기판(220)상에 제공된다. 상기 식각정지막(222)은 궁극적으로 본딩 패드 영역의 하부에 위치하는 부분을 형성하도록 패터닝된다.
도 5b에서, 제1 ILD층(224)이 상기 식각정지막(222)상에 형성된다. 상기 ILD층(224)내에 상기 식각정지막(222)을 노출시키는 개구부(223)가 형성된다. 상기 ILD층(224)과 하부의 기판(220)을 이루는 물질이 서로에 대한 식각선택비가 있다고 하면, 개구부(223)를 패터닝하는 데에 상기 식각정지막(222)이 필요하지 않을 수 있다.
도 5c를 참조하면, 도전층(226)이 상기 개구부(223)의 내벽상에 패터닝된다. 그 결과, 상기 도전층은 상기 개구부(223)의 바닥면을 덮는 수평 부분(228A)과 상기 개구부(223)의 측벽을 덮는 수직 부분(228B)을 포함한다. 상기 식각정지막(222)이 도입되었다고 하면, 수평 부분(228A)의 저면은 상기 식각정지막(222)과 접하게된다.
도 5d를 참조하면, 제2 ILD층(230)이 상기 결과물상에 제공된다. 이 경우에, 금속간 유전체(inter-metal dielectric : IMD)가 상기 제2 ILD층으로서 선택적으로 채용될 수 있다. 상기 제2 ILD층(230)상의 상기 개구부내에 본딩 패드(232)가 패터닝된다. 상기 본딩 패드의 외주(233)는 상기 본딩 패드(232)를 형성하는 공정에 따라 상기 제2 ILD층(230)의 내부 수직 벽쪽으로 연장되거나 연장되지 않을 수 있다.
도 5e에서, 보호층(234)이 상기 본딩 패드(232)의 노출된 외주 주위에 제공되고, 본딩 리드(238)가 용접물(236)에서 상기 본딩 패드(232)와 접합된다. 상기 본딩 패드(232)의 수직 위치는 적용된 공정과 다양한 ILD층의 상대적 깊이에 따라 억제 프레임의 수직 부분(228B)의 최상부(229)이거나 상기 최상부(229)보다 더 높거나 더 낮을 수 있다. 상술한 바와 같은 방식으로, 도전층(226)의 수평 및 수직 부분(228A, 228B)은 본딩 공정의 결과로 제2 ILD층(230)에서 발생할 수 있는 크랙을 한정하는 격리 프레임을 형성한다.
도 6a 및 도 6b는 본 발명의 제2 실시예에 따른 본딩 패드 구조의 다른 실시예들의 단면도들이다. 도 6a에서, 제2 ILD(230A)상에 버퍼층(240A)이 제공되고, 제3 ILD(230B)가 그 결과물상에 형성된다. 도시된 바와 같이, 도전성 플러그(242)가 제3 ILD(230B)내에 형성되고, 상부 본딩 패드층(240B)이 상기 제3 ILD(230B)상에 형성된다. 도 6b에서는, 버퍼층(240A)과 본딩 패드층(240B)이 플러그에 의하여 연결되어 있지 않다. 각각의 다층 본딩 패드 실시예는 당업자에게 알려진 다양한 이득을 가져온다.
이러한 방식으로, 도 5 및 도 6에 도시되어 있는 본 발명의 제2 바람직한 실시예는 본딩 공정동안 발생될 수 있는 크랙을 도전층(226)의 하부 수평 부분(228A)과 수직 벽(228B)으로 형성되는 격리 프레임 안에 한정하는 기능을 한다.
이상, 본 발명을 바람직한 실시예들을 들어 상세하게 설명하였으나, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함은 명백하다. 예를 들어, 도 2a 내지 도 2d가 기판(120)상에 형성된 제1 수평 도전층(122)을 설명하고 있지만, 상기 도전층(122)은 다층의 형태로, 예를 들어 다양한 다층 금속 패턴(예를 들어 배선 패턴)을 포함하는 중간 ILD층상에 형성될 수도 있다.
상술한 본 발명에 의하면, 본딩 공정의 결과로 발생되는 크랙이 본딩 패드 하부의 절연막에서 확장되는 것을 방지하고 한정하도록 형성된 격리 프레임에 의하여, 크랙이 집적회로의 주변 영역 안으로 확장되는 것이 방지된다. 따라서, 전체적인 공정 수율 및 신뢰도가 개선된다.

Claims (36)

  1. 삭제
  2. 절연막;
    수평 경계를 갖고 상기 절연막상에 형성된 본딩 패드;
    상기 절연막을 관통하여 제공되는 도전성 물질로 이루어진 적어도 하나의 수직 프레임; 및
    상기 절연막을 관통하여 상기 본딩 패드 하부에 수평으로 확장되어 있는 수평 프레임을 포함하고,
    상기 적어도 하나의 수직 프레임은 상기 본딩 패드의 수평 경계를 지나서 수평으로 위치하는 반도체 본딩 패드 구조.
  3. 제2항에 있어서,
    상기 수평 프레임은 도전성 물질로 이루어진 반도체 본딩 패드 구조.
  4. 제3항에 있어서,
    상기 도전성 물질은 금속, 폴리실리콘 및 실리사이드로 이루어지는 군으로부터 선택되는 반도체 본딩 패드 구조.
  5. 제2항에 있어서,
    상기 적어도 하나의 수직 프레임은 상기 수평 프레임상에 상기 수평 프레임과 접촉하여 위치하는 반도체 본딩 패드 구조.
  6. 제2항에 있어서,
    상기 본딩 패드는 응력 집중 영역을 포함하는 외형을 가지고, 상기 적어도 하나의 수직 프레임은 상기 응력 집중 영역에 인접하여 위치하는 반도체 본딩 패드 구조.
  7. 제6항에 있어서,
    상기 적어도 하나의 수직 프레임은 상기 응력 집중 영역에 관하여 국부적으로 위치한 다수의 수직 프레임 단편들로 이루어진 반도체 본딩 패드 구조.
  8. 제2항에 있어서,
    상기 적어도 하나의 수직 프레임은 상기 본딩 패드의 수평 경계를 실질적으로 둘러싸는 반도체 본딩 패드 구조.
  9. 제2항에 있어서,
    상기 적어도 하나의 수직 프레임은 상기 절연막의 전체 깊이를 관통하여 연장되어 있는 반도체 본딩 패드 구조.
  10. 제2항에 있어서,
    상기 적어도 하나의 수직 프레임은 상기 절연막을 적어도 부분적으로 관통하여 연장되어 있는 반도체 본딩 패드 구조.
  11. 제2항에 있어서,
    상기 적어도 하나의 수직 프레임은 반도체 소자의 다수의 절연막을 관통하여 수직으로 적층된 복수개의 수직 프레임 단편들로 이루어진 반도체 본딩 패드 구조.
  12. 제2항에 있어서,
    수평 경계를 갖고 상기 절연막상에 형성된 버퍼층; 및
    상기 버퍼층상에 제공된 중간 절연막을 더 포함하고,
    상기 본딩 패드는 상기 버퍼층 상부의 상기 중간 절연막상에 제공되는 반도체 본딩 패드 구조.
  13. 제12항에 있어서,
    상기 적어도 하나의 수직 프레임은 상기 절연막을 관통하여 수직으로 연장되어 있고, 상기 버퍼층의 수평 경계를 지나서 위치하는 반도체 본딩 패드 구조.
  14. 제13항에 있어서,
    상기 적어도 하나의 수직 프레임 상부의 중간 절연막을 관통하여 수직으로 연장되어 있고, 상기 본딩 패드의 수평 경계를 지나서 수평으로 위치하는 적어도 하나의 수직 프레임 연장부를 더 포함하는 반도체 본딩 패드 구조.
  15. 제12항에 있어서,
    상기 중간 절연막을 관통하여 상기 버퍼층과 상기 본딩 패드에 전기적으로 접촉하는 콘택 플러그를 더 포함하는 반도체 본딩 패드 구조.
  16. 수평 경계를 갖는 수평 프레임;
    상기 수평 프레임 상부의 절연막;
    수평 경계를 갖고 상기 수평 프레임 상부의 상기 절연막상에 제공된 본딩 패드; 및
    상기 절연막을 관통하여 제공되는 적어도 하나의 수직 프레임을 포함하고, 상기 적어도 하나의 수직 프레임은 상기 본딩 패드의 수평 경계를 지나서 수평으로 위치하는 반도체 본딩 패드 구조.
  17. 제16항에 있어서,
    적어도 하나의 수직 프레임은 상기 수평 프레임상에 상기 수평 프레임과 접촉하여 위치하는 반도체 본딩 패드 구조.
  18. 실질적으로 수평한 하부면과 실질적으로 수직한 측면을 갖는 개구부를 포함하며 하부층상에 제공되는 제1 절연막;
    상기 개구부내에 제공되어, 상기 개구부의 수평한 하부면상에 형성된 수평 부분과, 상기 개구부의 수직한 측면상에 형성된 수직한 부분을 갖는 도전층;
    상기 도전층상에 제공되는 제2 절연막; 및
    상기 도전층의 수평 부분 상부에 수직으로 위치하고, 상기 도전층의 수직한 부분 사이에 수평으로 위치하며 상기 제2 절연막상에 형성된 본딩 패드를 포함하는반도체 본딩 패드 구조.
  19. 제18항에 있어서,
    상기 하부층은 기판으로 이루어지는 반도체 본딩 패드 구조.
  20. 제18항에 있어서,
    상기 하부층은 하부 절연막으로 이루어지는 반도체 본딩 패드 구조.
  21. 제18항에 있어서,
    상기 하부층은 중간 도전층으로 이루어지는 반도체 본딩 패드 구조.
  22. 제18항에 있어서,
    상기 하부층은 상기 제1 절연막에 대한 식각선택비가 있는 반도체 본딩 패드 구조.
  23. 제18항에 있어서,
    상기 도전층의 수직한 부분의 상면이 상부 테두리를 한정하고, 상기 본딩 패드는 상기 상부 테두리 아래쪽에 수직으로 위치하는 반도체 본딩 패드 구조.
  24. 제18항에 있어서,
    상기 도전층의 수직한 부분의 상면이 상부 테두리를 한정하고, 상기 본딩 패드는 상기 상부 테두리 또는 상기 상부 테두리 상부에 수직으로 위치하는 반도체 본딩 패드 구조.
  25. 제18항에 있어서,
    상기 제2 절연막은 상기 개구부로 연장되는 함몰부를 형성하고, 상기 본딩 패드는 상기 함몰부내에 위치하는 반도체 본딩 패드 구조.
  26. 제25항에 있어서,
    상기 함몰부는 내부 측벽들을 포함하고, 상기 본딩 패드는 상기 개구부의 내부 측벽들 사이에 한정되는 영역보다 작은 영역을 갖는 반도체 본딩 패드 구조.
  27. 제18항에 있어서,
    수평 경계를 갖고 상기 제2 절연막상에 형성된 버퍼층; 및
    상기 버퍼층상에 제공된 중간 절연막을 더 포함하고, 상기 본딩 패드는 상기 버퍼층 상부의 상기 중간 절연막상에 제공되는 반도체 본딩 패드 구조.
  28. 제27항에 있어서,
    상기 중간 절연막을 관통하여 상기 버퍼층과 상기 본딩 패드에 전기적으로 접촉하는 콘택 플러그를 더 포함하는 반도체 본딩 패드 구조.
  29. 삭제
  30. 절연막;
    수평 경계를 갖고 상기 절연막상에 형성된 본딩 패드;
    상기 절연막을 관통하여 제공되는 도전성 물질로 이루어진 적어도 하나의 수직 프레임; 및
    상기 절연막을 관통하여 상기 본딩 패드 하부에 수평으로 확장되어 있는 수평 프레임을 포함하고,
    상기 적어도 하나의 수직 프레임은 상기 본딩 패드의 수평 경계를 지나서 수평으로 위치하며 상기 본딩 패드는 응력 집중 영역을 포함하는 외형을 가지고, 상기 적어도 하나의 수직 프레임은 상기 응력 집중 영역에 인접하여 위치하는 반도체 본딩 패드 구조.
  31. 제30항에 있어서,
    상기 수평 프레임은 도전성 물질로 이루어진 반도체 본딩 패드 구조.
  32. 제30항에 있어서,
    상기 적어도 하나의 수직 프레임은 상기 수평 프레임상에 상기 수평 프레임과 접촉하여 위치하는 반도체 본딩 패드 구조.
  33. 제30항에 있어서,
    상기 적어도 하나의 수직 프레임은 응력 집중 영역에 관하여 국부적으로 위치한 다수의 수직 프레임 단편들로 이루어진 반도체 본딩 패드 구조.
  34. 제30항에 있어서,
    상기 적어도 하나의 수직 프레임은 상기 절연막을 적어도 부분적으로 관통하여 연장되어 있는 반도체 본딩 패드 구조.
  35. 제30항에 있어서,
    수평 경계를 갖고 상기 절연막상에 형성된 버퍼층; 및
    상기 버퍼층상에 제공된 중간 절연막을 더 포함하고,
    상기 본딩 패드는 상기 버퍼층 상부의 상기 중간 절연막상에 제공되는 반도체 본딩 패드 구조.
  36. 제35항에 있어서,
    상기 적어도 하나의 수직 프레임은 상기 절연막을 관통하여 수직으로 연장되어 있고, 상기 버퍼층의 수평 경계를 지나서 위치하는 반도체 본딩 패드 구조.
KR10-2001-0029732A 2001-04-05 2001-05-29 반도체 소자의 본딩 패드 구조 KR100413760B1 (ko)

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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6875682B1 (en) * 2001-09-04 2005-04-05 Taiwan Semiconductor Manufacturing Company Mesh pad structure to eliminate IMD crack on pad
US20030127716A1 (en) * 2002-01-09 2003-07-10 Taiwan Semiconductor Manufacturing Co., Ltd. Single layer wiring bond pad with optimum AL film thickness in Cu/FSG process for devices under pads
KR20040061970A (ko) * 2002-12-31 2004-07-07 동부전자 주식회사 반도체소자의 패드 형성방법
TWI220565B (en) 2003-02-26 2004-08-21 Realtek Semiconductor Corp Structure of IC bond pad and its formation method
US7372153B2 (en) * 2003-10-07 2008-05-13 Taiwan Semiconductor Manufacturing Co., Ltd Integrated circuit package bond pad having plurality of conductive members
US7098540B1 (en) * 2003-12-04 2006-08-29 National Semiconductor Corporation Electrical interconnect with minimal parasitic capacitance
DE102004025658A1 (de) * 2004-05-26 2005-12-29 Infineon Technologies Ag Verfahren zur Herstellung einer Halbleiterschaltung und entsprechende Halbleiterschaltung
US7262123B2 (en) * 2004-07-29 2007-08-28 Micron Technology, Inc. Methods of forming wire bonds for semiconductor constructions
JP2007005539A (ja) * 2005-06-23 2007-01-11 Seiko Epson Corp 半導体装置
JP5234239B2 (ja) * 2005-07-06 2013-07-10 セイコーエプソン株式会社 半導体装置
JP2007043071A (ja) * 2005-07-06 2007-02-15 Seiko Epson Corp 半導体装置
JP4605378B2 (ja) 2005-07-13 2011-01-05 セイコーエプソン株式会社 半導体装置
JP2007027481A (ja) * 2005-07-19 2007-02-01 Seiko Epson Corp 半導体装置
JP2007036021A (ja) 2005-07-28 2007-02-08 Seiko Epson Corp 半導体装置
JP2007042817A (ja) * 2005-08-02 2007-02-15 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置およびその製造方法
US7741716B1 (en) * 2005-11-08 2010-06-22 Altera Corporation Integrated circuit bond pad structures
US20070285905A1 (en) * 2006-06-07 2007-12-13 Toppoly Optoelectronics Corp. Electronic device, display apparatus, flexible circuit board and fabrication method thereof
US7679180B2 (en) * 2006-11-07 2010-03-16 Taiwan Semiconductor Manufacturing Co., Ltd. Bond pad design to minimize dielectric cracking
KR100903696B1 (ko) * 2007-05-22 2009-06-18 스펜션 엘엘씨 반도체 장치 및 그 제조 방법
KR101003118B1 (ko) * 2008-10-10 2010-12-21 주식회사 하이닉스반도체 반도체 집적 회로 장치의 패드 구조체
US8084858B2 (en) * 2009-04-15 2011-12-27 International Business Machines Corporation Metal wiring structures for uniform current density in C4 balls
US8193640B2 (en) 2009-08-10 2012-06-05 United Microelectronics Corp. MEMS and a protection structure thereof
TWI449135B (zh) * 2009-08-10 2014-08-11 United Microelectronics Corp 微機電系統與其保護裝置
US8604618B2 (en) * 2011-09-22 2013-12-10 International Business Machines Corporation Structure and method for reducing vertical crack propagation
FR2996354A1 (fr) 2012-10-01 2014-04-04 St Microelectronics Crolles 2 Dispositif semiconducteur comprenant une structure d'arret de fissure
DE102018105462A1 (de) 2018-03-09 2019-09-12 Infineon Technologies Ag Halbleitervorrichtung, die ein bondpad und einen bonddraht oder -clip enthält

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5084752A (en) * 1989-10-17 1992-01-28 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having bonding pad comprising buffer layer
JPH0529376A (ja) * 1991-07-24 1993-02-05 Nec Corp 半導体装置のボンデイングパツド
KR19990052264A (ko) * 1997-12-22 1999-07-05 윤종용 다층 패드를 구비한 반도체 소자 및 그 제조방법
US5986346A (en) * 1998-08-06 1999-11-16 Fujitsu Limited Semiconductor device with improved pad connection
US6100589A (en) * 1996-08-20 2000-08-08 Seiko Epson Corporation Semiconductor device and a method for making the same that provide arrangement of a connecting region for an external connecting terminal
US6306749B1 (en) * 1999-06-08 2001-10-23 Winbond Electronics Corp Bond pad with pad edge strengthening structure

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02285638A (ja) 1989-04-27 1990-11-22 Toshiba Corp 半導体装置
JP3432284B2 (ja) 1994-07-04 2003-08-04 三菱電機株式会社 半導体装置
JPH08213422A (ja) 1995-02-07 1996-08-20 Mitsubishi Electric Corp 半導体装置およびそのボンディングパッド構造
US6127724A (en) * 1996-10-31 2000-10-03 Tessera, Inc. Packaged microelectronic elements with enhanced thermal conduction
JPH10223624A (ja) 1997-02-06 1998-08-21 Nec Yamagata Ltd 半導体装置の製造方法
JPH11340321A (ja) * 1998-05-27 1999-12-10 Sony Corp 半導体装置およびその製造方法
US6020647A (en) 1998-12-18 2000-02-01 Vlsi Technology, Inc. Composite metallization structures for improved post bonding reliability
JP4979154B2 (ja) * 2000-06-07 2012-07-18 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5084752A (en) * 1989-10-17 1992-01-28 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having bonding pad comprising buffer layer
JPH0529376A (ja) * 1991-07-24 1993-02-05 Nec Corp 半導体装置のボンデイングパツド
US6100589A (en) * 1996-08-20 2000-08-08 Seiko Epson Corporation Semiconductor device and a method for making the same that provide arrangement of a connecting region for an external connecting terminal
KR19990052264A (ko) * 1997-12-22 1999-07-05 윤종용 다층 패드를 구비한 반도체 소자 및 그 제조방법
US5986346A (en) * 1998-08-06 1999-11-16 Fujitsu Limited Semiconductor device with improved pad connection
US6306749B1 (en) * 1999-06-08 2001-10-23 Winbond Electronics Corp Bond pad with pad edge strengthening structure

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US6465895B1 (en) 2002-10-15
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