JPH04167449A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 239000010410 layer Substances 0.000 claims abstract description 55
- 230000001681 protective effect Effects 0.000 claims abstract description 11
- 239000011229 interlayer Substances 0.000 claims abstract description 8
- 229910052751 metal Inorganic materials 0.000 claims description 56
- 239000002184 metal Substances 0.000 claims description 56
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 14
- 229910052782 aluminium Inorganic materials 0.000 claims description 12
- 238000002844 melting Methods 0.000 claims description 9
- 230000008018 melting Effects 0.000 claims description 9
- 239000000956 alloy Substances 0.000 claims description 6
- 229910045601 alloy Inorganic materials 0.000 claims description 6
- 150000002736 metal compounds Chemical class 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 abstract description 14
- 239000010937 tungsten Substances 0.000 abstract description 14
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 abstract description 13
- 238000000034 method Methods 0.000 abstract description 4
- 238000005268 plasma chemical vapour deposition Methods 0.000 abstract description 2
- 238000004544 sputter deposition Methods 0.000 abstract description 2
- 238000000926 separation method Methods 0.000 abstract 2
- 239000004020 conductor Substances 0.000 abstract 1
- 238000009413 insulation Methods 0.000 abstract 1
- 238000000059 patterning Methods 0.000 abstract 1
- 229910052814 silicon oxide Inorganic materials 0.000 abstract 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 150000003657 tungsten Chemical class 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
- H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
- H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
- H01L2224/02165—Reinforcing structures
- H01L2224/02166—Collar structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05553—Shape in top view being rectangular
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05556—Shape in side view
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
め要約のデータは記録されません。
Description
を有する半導体装置に関する。
化が進み、さらに配線層間の電気的接続孔(ビア・ホー
ル)の面積は、益々縮小されつつある。このため、ビア
・ホールのアスペクト比(開孔幅/開孔深さ)が増大し
、ビア・ホール内での金属配線のステップ・カバレッジ
(段差被覆性)が急速に悪化し、接続抵抗の増大、信顛
性の低下をもたらしている。
ングステン(W)膜を気相成長法によって下層配線層上
のビア・ホール内部に選択的に埋込み形成する方法が試
みられている。
ドフレームにワイヤを接続する、いわゆる電極バンド部
に採用されている従来以前の構造を示しており、同図<
a)は平面図、同図(b)はそのC−配線に沿う断面図
である。ここでは、シリコン基板1上の絶縁膜2にアル
ミニウムからなる下層金属配線3を形成し、この上に設
けた層間絶縁膜4にビア・ホール5Aを開設し、このビ
ア・ホール5A上に上層金属配線6を形成し、これを表
面保護膜7で覆うとともに、その一部に開孔71を設け
ることで、上層金属配線6の一部に電極パッド部61を
構成している。
小化に伴って前記したような問題が生じるため、第4図
(a)および(b)にそれぞれ平面図とD−D線断面図
を示すように、層間絶縁膜4に設けたビア・ホール5A
内にタングステン層51を埋設し、このタングステン層
51を介して下層の金属配線3と上層の金属配線6を電
気接続する構成が提案されている。
Cu膜31と、TiW膜32との積層膜として構成され
、上層の金属配線6はA/2−3i −Cu膜とされて
いる。
構成では、ビア・ホール内に埋込まれたタングステン層
51は熱膨張係数や硬度がアルミニウム形配線材料で構
成される上層および下層の各金属配線3.6に比べて大
きく異なっている。このため、組立時や実使用時におけ
る温度サイクルによる応力等により、表面保護膜7で覆
われていない上層金属配線6の電極パッド部61で金属
配線6とタングステン層51との間、あるいは金属配線
6と層間絶縁膜4および表面保護膜7との界面での剥が
れ等が発生し易くなっている。
続の信較性が低下するとともに、剥離されたときに下層
の金属配線が露呈され、耐湿性が劣化されるという問題
が生しることになる。
を提供することにある。
配線と、その下層の金属配線との接続を行うためのビア
・ホールを、電極パッド部以外の表面保護膜で覆われた
領域に配設している。
ビア・ホールで構成することが好ましい。
主成分とする合金膜、あるいは高融点金属または高融点
金属化合物とアルミニウムまたはアルミニウムを主成分
とする合金膜との積層膜で構成される。
避けて表面保護膜で覆われた領域に配設されることで、
電極パッド部において上層金属配線とビア・ホール内に
埋設された高融点金属との間で応力が発生することはな
く、電極パッド部における上層金属配線の剥がれが防止
される。
は平面図、同図(b)はそのA−A線に沿う断面図であ
る。これらの図において、シリコン基板l上に絶縁膜2
を介して内部回路につながる下層金属配線3が形成され
る。この下層金属配線3は、ここではAI!−33−C
u膜31とTiW膜32の積層膜で形成する。この下層
金属配線3上に層間絶縁膜4をプラズマCVD法等によ
り0.3μmないし2μm程度堆積し、フォトリソグラ
フィ技術を用いて小さな面積をした複数個(ここでは2
個)のビア・ホール5を開孔する。そして、例えば選択
CVD法等を用いてこのビア・ホール内にタングステン
(W)を埋込んでタングステン層51を形成している。
膜をスパッタ等により堆積し、バターニングする。゛そ
して、チップ表面上に例えば5iON膜等の表面保護膜
7を形成し、外部との接続を行うためのワイヤボンディ
ング用の領域にフォトリソグラフィ技術を用いて開孔7
1を設ける。この開孔71は、第1図(a)に示すよう
に、上下層の金属配線3.6をつなぐビア・ホール5上
には開孔されないよう配置されている。
されている上層金属配線6の部分、すなわち電極パッド
部61の直下にはビア・ホール5が存在しないため、こ
の電極パッド部61においては上層金属配線6とタング
ステン層51との熱膨張係数の相違が原因とされる応力
が発生することがない。これにより、少なくともこの電
極パッド部61での上層金属配線6とタングステン層5
1との間で剥がれが生しることはなく、ワイヤボンディ
ングの信頬性を確保し、かつ耐湿性を確保する。
ており、同図(a)は平面図、同図(b)はそのB−B
線に沿う断面図である。なお、これらの図において、第
1実施例と同一または均等な部分には同一符号を付しで
ある。
例と同様にビア・ホール5内に埋込まれたタングステン
層51により行われている。
ウム系金属層62の下側にTiN、TiW等のバリアメ
タル層63を有する積層構造として構成している。また
、上下層の金属配線3.6を接続するビア・ホール5は
、開孔71で画成される電極パッド部61の直下は避け
、その周辺の表面保護膜7の下側に分散して配置してい
る。
設定している。
の直下には設けられていないことから、第1実施例と同
様に電極パッド部61における上層金属配線6の剥がれ
が防止でき、ワイヤボンディングの信転性を向上させ、
かつ耐湿性を向上することができる。また、この実施例
ではビア・ホール5の寸法を第1実施例よりもさらに小
さくしているため、金属配線の剥がれをさらに改善する
ことができる。
ミニウムを主成分とする合金膜、あるい 1は高融点
金属または高融点金属化合物とアルミニウムまたはアル
ミニウムを主成分とする合金膜との積層膜で構成される
半導体装置に適用することができる。
層金属配線と、その下層の金属配線との接続を行うため
のビア・ホールを、電極パッド部以外の表面保護膜で覆
われた領域に配設しているので、電極パッド部において
上層金属配線とビア・ホール内に埋設された高融点金属
との間で応力が発生することはなく、電極パッド部にお
ける上層金属配線の剥がれが防止でき−、ワイヤボンデ
ィングの信軌性を改善し、かつ半導体装置の耐湿性を改
善することができる効果がある。
・ホールで構成することで、それぞれのビア・ホールに
おける上下層の金属配線間での応力をさらに効果的に防
止することができる。
図、同図(b)はそのA−A線に沿う断面図、第2図は
本発明の第2実施例を示し、同図(a)は平面図、同図
(b)はそのB−B線に沿う断面図、第3図は従来以前
に採用されていた構造を示し、同図(a)は平面図、同
図(b)はそのC−C線に沿う断面図、第4図は従来の
改善された構造を示し、同図(a)は平面図、同図(b
)はそのD−D線に沿う断面図である。 1・・・シリコン基板、2・・・絶縁膜、3・・・下層
金属配線、4・・・層間絶縁膜、5,5A・・・ビア・
ホール、6・・・上層金属配線、7・・・表面保護膜、
31・・・A!−31−Cu、32=−T iW、51
・・・タングステン層、61・・・電極パッド部、6
2・・・アルミニウム系金属、63・・・バリアメタル
層、71・・・開孔。 第1図 第2図 (a) 第3図 A 第4図 (a) A51
Claims (1)
- 【特許請求の範囲】 1、層間絶縁膜によって絶縁される二層以上の金属配線
を有し、前記層間絶縁膜に形成された開孔内に高融点金
属を埋設したビア・ホールを介して前記金属配線を電気
接続してなる半導体装置において、ワイヤを接続するた
めの電極パッド部を有する上層金属配線とその下層の金
属配線との接続を行うためのビア・ホールを、前記電極
パッド部以外の表面保護膜で覆われた領域に配設したこ
とを特徴とする半導体装置。 2、前記ビア・ホールは、小さい面積をした複数個のビ
ア・ホールで構成されてなる特許請求の範囲第1項記載
の半導体装置。 3、前記金属配線がアルミニウムまたはアルミニウムを
主成分とする合金膜、あるいは高融点金属または高融点
金属化合物とアルミニウムまたはアルミニウムを主成分
とする合金膜との積層膜で構成されてなる特許請求の範
囲第1項記載または第2項記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02293958A JP3106493B2 (ja) | 1990-10-31 | 1990-10-31 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02293958A JP3106493B2 (ja) | 1990-10-31 | 1990-10-31 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04167449A true JPH04167449A (ja) | 1992-06-15 |
JP3106493B2 JP3106493B2 (ja) | 2000-11-06 |
Family
ID=17801390
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP02293958A Expired - Lifetime JP3106493B2 (ja) | 1990-10-31 | 1990-10-31 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3106493B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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Publication number | Publication date |
---|---|
JP3106493B2 (ja) | 2000-11-06 |
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Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080908 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080908 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090908 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090908 Year of fee payment: 9 |
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