JPH05114652A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05114652A JPH05114652A JP3275815A JP27581591A JPH05114652A JP H05114652 A JPH05114652 A JP H05114652A JP 3275815 A JP3275815 A JP 3275815A JP 27581591 A JP27581591 A JP 27581591A JP H05114652 A JPH05114652 A JP H05114652A
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Abstract
(57)【要約】
【目的】本発明は、配線接続部にアンチヒューズを有す
るＦＰＧＡなどの半導体装置に関し、配線層が多層化さ
れた場合でも、ステップカバレージの悪化を防止しつ
つ、高密度化が可能なＦＰＧＡ等の半導体装置を提供す
ることを目的とする。 【構成】少なくとも第１，第２及び第３の導電体層１
６，２６，２９が各導電体層１６，２６，２９間にそれ
ぞれ第１及び第２の層間絶縁膜２０，２７を介在させて
基板１５上に積層され、第１の層間絶縁膜２０の第１の
開口部２１を介して第１及び第２の導電体層１６，２６
が接続され、かつ第２の層間絶縁膜２７の第２の開口部
２８を介して第２及び第３の導電体層２６，２９が接続
されている半導体装置において、第２の開口部２８は第
１の開口部２１の形成領域の上側にあり、かつ少なくと
も第１の開口部２１には埋込み導電体２２が埋め込ま
れ、埋込み導電体２２を介して第１及び第２の導電体層
１６，２６が接続されていることを含み構成する。
るＦＰＧＡなどの半導体装置に関し、配線層が多層化さ
れた場合でも、ステップカバレージの悪化を防止しつ
つ、高密度化が可能なＦＰＧＡ等の半導体装置を提供す
ることを目的とする。 【構成】少なくとも第１，第２及び第３の導電体層１
６，２６，２９が各導電体層１６，２６，２９間にそれ
ぞれ第１及び第２の層間絶縁膜２０，２７を介在させて
基板１５上に積層され、第１の層間絶縁膜２０の第１の
開口部２１を介して第１及び第２の導電体層１６，２６
が接続され、かつ第２の層間絶縁膜２７の第２の開口部
２８を介して第２及び第３の導電体層２６，２９が接続
されている半導体装置において、第２の開口部２８は第
１の開口部２１の形成領域の上側にあり、かつ少なくと
も第１の開口部２１には埋込み導電体２２が埋め込ま
れ、埋込み導電体２２を介して第１及び第２の導電体層
１６，２６が接続されていることを含み構成する。
Description
【０００１】 （目次） ・産業上の利用分野 ・従来の技術（図５） ・発明が解決しようとする課題 ・課題を解決するための手段 ・作用 ・実施例 （１）第１の実施例（図１〜図３） （２）第２の実施例（図４） ・発明の効果
【０００２】
【産業上の利用分野】本発明は、半導体装置に関し、更
に詳しく言えば、配線接続部にアンチヒューズを有する
フィールドプログラマブルゲートアレイ（ＦＰＧＡ）な
どの半導体装置に関する。
に詳しく言えば、配線接続部にアンチヒューズを有する
フィールドプログラマブルゲートアレイ（ＦＰＧＡ）な
どの半導体装置に関する。
【０００３】近年、半導体装置の多様な応用と顧客の多
様なニーズに応えるため、ゲートアレイとスタンダード
セルの中間的な位置づけとしてフィールドプログラマブ
ルゲートアレイ（ＦＰＧＡ）と呼ばれるデバイスが脚光
を浴びている。これは、顧客自身が任意の回路構成を行
うことを可能とするもので、原理は、アンチヒューズ等
を配線接続部に介在させ、顧客自身が電気的に配線間を
接続等できるようにしたものである。
様なニーズに応えるため、ゲートアレイとスタンダード
セルの中間的な位置づけとしてフィールドプログラマブ
ルゲートアレイ（ＦＰＧＡ）と呼ばれるデバイスが脚光
を浴びている。これは、顧客自身が任意の回路構成を行
うことを可能とするもので、原理は、アンチヒューズ等
を配線接続部に介在させ、顧客自身が電気的に配線間を
接続等できるようにしたものである。
【０００４】
【従来の技術】図５（ａ）従来例の配線接続部にアンチ
ヒューズを有するＦＰＧＡについて説明する断面図であ
る。
ヒューズを有するＦＰＧＡについて説明する断面図であ
る。
【０００５】図５（ａ）において、１は半導体基板及び
半導体基板上の下地絶縁膜からなる基板、２は基板１上
の第１の配線層で、Ａｌ合金層４が高融点金属を含むバ
リア導電体層３，５により挟まれた構造となっている。
６は第１の配線層２を被覆する第１の層間絶縁膜、７は
第１の配線層２上の第１の層間絶縁膜６に形成されたビ
アホール、８はビアホール７の底部のバリア導電体層５
に接し、かつバリア導電体層５を被覆するように選択的
に形成されている非晶質シリコン層、９は非晶質シリコ
ン層８と接し、かつ非晶質シリコン層８を被覆する第２
の配線層で、下層から順にバリア導電体層１０／Ａｌ合
金層１１の構成となっている。１２は第２の配線層９を
被覆する第２の層間絶縁膜、１３は第２の層間絶縁膜１
２に形成された第２のビアホール１４を介して第２の配
線層９と接続された第３の配線層である。なお、バリア
導電体層５，１０はそれぞれＡｌ合金層４，１１と非晶
質シリコン層８との反応を防止するために介在してい
る。
半導体基板上の下地絶縁膜からなる基板、２は基板１上
の第１の配線層で、Ａｌ合金層４が高融点金属を含むバ
リア導電体層３，５により挟まれた構造となっている。
６は第１の配線層２を被覆する第１の層間絶縁膜、７は
第１の配線層２上の第１の層間絶縁膜６に形成されたビ
アホール、８はビアホール７の底部のバリア導電体層５
に接し、かつバリア導電体層５を被覆するように選択的
に形成されている非晶質シリコン層、９は非晶質シリコ
ン層８と接し、かつ非晶質シリコン層８を被覆する第２
の配線層で、下層から順にバリア導電体層１０／Ａｌ合
金層１１の構成となっている。１２は第２の配線層９を
被覆する第２の層間絶縁膜、１３は第２の層間絶縁膜１
２に形成された第２のビアホール１４を介して第２の配
線層９と接続された第３の配線層である。なお、バリア
導電体層５，１０はそれぞれＡｌ合金層４，１１と非晶
質シリコン層８との反応を防止するために介在してい
る。
【０００６】このようなＦＰＧＡにおいては、顧客が、
所定の配線接続に基づいて、第１の配線層２と第２の配
線層９との間に電圧を印加することにより、非晶質シリ
コン層８を多結晶化して、高抵抗状態から低抵抗状態へ
と変化させる。その結果、第１の配線層２と第２の配線
層９とが電気的に導通し、ＦＰＧＡは所望の機能を有す
るようになる。
所定の配線接続に基づいて、第１の配線層２と第２の配
線層９との間に電圧を印加することにより、非晶質シリ
コン層８を多結晶化して、高抵抗状態から低抵抗状態へ
と変化させる。その結果、第１の配線層２と第２の配線
層９とが電気的に導通し、ＦＰＧＡは所望の機能を有す
るようになる。
【０００７】
【発明が解決しようとする課題】ところで、近年の高密
度化の要請により、図５（ｂ）に示すような配線接続方
法が採られるようになっている。即ち、第３の配線層13
ａを第１の配線層２と第２の配線層９とを接続するビア
ホール７の上側に配置するようになっている。
度化の要請により、図５（ｂ）に示すような配線接続方
法が採られるようになっている。即ち、第３の配線層13
ａを第１の配線層２と第２の配線層９とを接続するビア
ホール７の上側に配置するようになっている。
【０００８】しかし、この場合、上側のビアホール14ａ
には下側のビアホール７の凹みがそのまま引き継がれる
ため、ビアホール14ａを被覆して形成される第３の配線
層13ａのステップカバレージが悪化するという問題があ
る。この問題は、更に多くの多層配線が積層される場合
には、半導体装置の高密度化の妨げになる。
には下側のビアホール７の凹みがそのまま引き継がれる
ため、ビアホール14ａを被覆して形成される第３の配線
層13ａのステップカバレージが悪化するという問題があ
る。この問題は、更に多くの多層配線が積層される場合
には、半導体装置の高密度化の妨げになる。
【０００９】本発明は、かかる従来の問題点に鑑みてな
されたもので、配線層が多層化された場合でも、ステッ
プカバレージの悪化を防止しつつ、高密度化が可能なＦ
ＰＧＡ等の半導体装置を提供することを目的とするもの
である。
されたもので、配線層が多層化された場合でも、ステッ
プカバレージの悪化を防止しつつ、高密度化が可能なＦ
ＰＧＡ等の半導体装置を提供することを目的とするもの
である。
【００１０】
【課題を解決するための手段】上記課題は、第１に、少
なくとも第１，第２及び第３の導電体層が各導電体層間
にそれぞれ第１及び第２の層間絶縁膜を介在させて基板
上に積層され、前記第１の層間絶縁膜の第１の開口部を
介して第１及び第２の導電体層が接続され、かつ前記第
２の層間絶縁膜の第２の開口部を介して第２及び第３の
導電体層が接続されている半導体装置であって、前記第
２の開口部は前記第１の開口部の形成領域の上側にあ
り、かつ少なくとも第１の開口部には埋込み導電体が埋
め込まれ、該埋込み導電体を介して第１及び第２の導電
体層が接続されていることを特徴とする半導体装置によ
って達成され、第２に、前記第１又は第２の開口部にお
いてそれぞれ接続されている前記第１及び第２の導電体
層間或いは前記第２及び第３の導電体層間のうち少なく
ともいずれか一方の導電体層間に非晶質半導体層が介在
し、かつ該非晶質半導体層と接する、前記第１の導電体
層の最上層或いは前記第２の導電体の最下層のうち少な
くともいずれか一方、又は、前記第２の導電体層の最上
層或いは前記第３の導電体の最下層のうち少なくともい
ずれか一方の層は高融点金属を含む導電体層であり、前
記埋込み導電体は高融点金属を含む導電体であることを
特徴とする第１の発明に記載の半導体装置によって達成
され、第３に、前記第１，第２及び第３の導電体層は配
線層であることを特徴とする第１又は第２の発明に記載
の半導体装置によって達成され、第４に、前記第１の導
電体層は半導体基板であり、第２及び第３の導電体層は
配線層であることを特徴とする第１又は第２の発明に記
載の半導体装置によって達成される。
なくとも第１，第２及び第３の導電体層が各導電体層間
にそれぞれ第１及び第２の層間絶縁膜を介在させて基板
上に積層され、前記第１の層間絶縁膜の第１の開口部を
介して第１及び第２の導電体層が接続され、かつ前記第
２の層間絶縁膜の第２の開口部を介して第２及び第３の
導電体層が接続されている半導体装置であって、前記第
２の開口部は前記第１の開口部の形成領域の上側にあ
り、かつ少なくとも第１の開口部には埋込み導電体が埋
め込まれ、該埋込み導電体を介して第１及び第２の導電
体層が接続されていることを特徴とする半導体装置によ
って達成され、第２に、前記第１又は第２の開口部にお
いてそれぞれ接続されている前記第１及び第２の導電体
層間或いは前記第２及び第３の導電体層間のうち少なく
ともいずれか一方の導電体層間に非晶質半導体層が介在
し、かつ該非晶質半導体層と接する、前記第１の導電体
層の最上層或いは前記第２の導電体の最下層のうち少な
くともいずれか一方、又は、前記第２の導電体層の最上
層或いは前記第３の導電体の最下層のうち少なくともい
ずれか一方の層は高融点金属を含む導電体層であり、前
記埋込み導電体は高融点金属を含む導電体であることを
特徴とする第１の発明に記載の半導体装置によって達成
され、第３に、前記第１，第２及び第３の導電体層は配
線層であることを特徴とする第１又は第２の発明に記載
の半導体装置によって達成され、第４に、前記第１の導
電体層は半導体基板であり、第２及び第３の導電体層は
配線層であることを特徴とする第１又は第２の発明に記
載の半導体装置によって達成される。
【００１１】
【作用】本発明の半導体装置においては、第２の開口部
は第１の開口部の形成領域の上側にあり、かつ少なくと
も第１の開口部には埋込み導電体が埋め込まれ、埋込み
導電体を介して第１及び第２の導電体層が接続されてい
る。
は第１の開口部の形成領域の上側にあり、かつ少なくと
も第１の開口部には埋込み導電体が埋め込まれ、埋込み
導電体を介して第１及び第２の導電体層が接続されてい
る。
【００１２】従って、第２の開口部が第１の開口部の形
成領域の上側にあっても、第１の開口部の凹みは第２の
開口部に引き継がれることはないので、第２の開口部を
被覆して形成される第３の導電体層のステップカバレー
ジの悪化を防止することができる。これにより、ステッ
プカバレージの悪化を防止しつつ、高密度化を図ること
ができる。
成領域の上側にあっても、第１の開口部の凹みは第２の
開口部に引き継がれることはないので、第２の開口部を
被覆して形成される第３の導電体層のステップカバレー
ジの悪化を防止することができる。これにより、ステッ
プカバレージの悪化を防止しつつ、高密度化を図ること
ができる。
【００１３】また、上記の構成で、第１及び第２の導電
体層間或いは第２及び第３の導電体層間のうち少なくと
もいずれか一方の導電体層間に非晶質半導体層を介在さ
せることにより、アンチヒューズを有するＦＰＧＡ等に
適用することができる。
体層間或いは第２及び第３の導電体層間のうち少なくと
もいずれか一方の導電体層間に非晶質半導体層を介在さ
せることにより、アンチヒューズを有するＦＰＧＡ等に
適用することができる。
【００１４】しかも、非晶質半導体層と接する、第１，
第２或いは第３の導電体層の一部の層が高融点金属を含
む導電体層であり、かつ埋込み導電体も高融点金属を含
む導電体であるので、これらの導電体層或いは導電体を
バリア導電体層として用いることにより、第１，第２或
いは第３の導電体層と非晶質半導体層との反応を防止す
ることができ、製造工程上安定性のあるアンチヒューズ
を提供することができる。
第２或いは第３の導電体層の一部の層が高融点金属を含
む導電体層であり、かつ埋込み導電体も高融点金属を含
む導電体であるので、これらの導電体層或いは導電体を
バリア導電体層として用いることにより、第１，第２或
いは第３の導電体層と非晶質半導体層との反応を防止す
ることができ、製造工程上安定性のあるアンチヒューズ
を提供することができる。
【００１５】
【実施例】（１）第１の実施例 図１（ａ）〜（ｃ），図２（ｄ）〜（ｆ），図３（ｇ）
は、本発明の第１の実施例のアンチヒューズを有するＦ
ＰＧＡの作成方法について説明する断面図である。
は、本発明の第１の実施例のアンチヒューズを有するＦ
ＰＧＡの作成方法について説明する断面図である。
【００１６】図１（ａ）は、配線層上の層間絶縁膜にビ
アホールが形成された後の状態を示す断面図で、図中符
号１５は半導体基板及び半導体基板上の下地絶縁膜から
なる基板１５、１６は基板１５上に形成された第１の配
線層（第１の導電体層）で、下層から順次膜厚約1000Å
のＴｉＮ膜からなるバリア導電体層１７／膜厚約5000Å
のＡｌ合金膜からなる主配線層１８／膜厚約1000ÅのＴ
ｉＮ膜からなるバリア導電体層１９となるように、スパ
ッタリングにより形成されている。２０は膜厚約１μｍ
のＰＳＧ膜からなる第１の層間絶縁膜、２１は第１の配
線層１６上の第１の層間絶縁膜２０に形成された第１の
ビアホール（第１の開口部）である。
アホールが形成された後の状態を示す断面図で、図中符
号１５は半導体基板及び半導体基板上の下地絶縁膜から
なる基板１５、１６は基板１５上に形成された第１の配
線層（第１の導電体層）で、下層から順次膜厚約1000Å
のＴｉＮ膜からなるバリア導電体層１７／膜厚約5000Å
のＡｌ合金膜からなる主配線層１８／膜厚約1000ÅのＴ
ｉＮ膜からなるバリア導電体層１９となるように、スパ
ッタリングにより形成されている。２０は膜厚約１μｍ
のＰＳＧ膜からなる第１の層間絶縁膜、２１は第１の配
線層１６上の第１の層間絶縁膜２０に形成された第１の
ビアホール（第１の開口部）である。
【００１７】このような状態で、まず、図１（ｂ）に示
すように、ＣＶＤ法によりビアホール２１底部のバリア
導電体層１９上にタングステン（Ｗ）膜を選択的に形成
する。これにより、ビアホール２１内にはＷ膜からなる
埋込み導電体２２が埋め込まれ、平坦化される。
すように、ＣＶＤ法によりビアホール２１底部のバリア
導電体層１９上にタングステン（Ｗ）膜を選択的に形成
する。これにより、ビアホール２１内にはＷ膜からなる
埋込み導電体２２が埋め込まれ、平坦化される。
【００１８】次いで、図１（ｃ）に示すように、ＣＶＤ
法により、埋込み導電体２２を被覆して膜厚約1000Åの
非晶質シリコン層（非晶質半導体層）２３を形成する。
次に、図２（ｄ）に示すように、埋込み導電体２２を被
覆するように非晶質シリコン層２３をパターニングして
アンチヒューズ23ａを形成する。
法により、埋込み導電体２２を被覆して膜厚約1000Åの
非晶質シリコン層（非晶質半導体層）２３を形成する。
次に、図２（ｄ）に示すように、埋込み導電体２２を被
覆するように非晶質シリコン層２３をパターニングして
アンチヒューズ23ａを形成する。
【００１９】次いで、図２（ｅ）に示すように、膜厚約
1000ÅのＴｉＮ膜／膜厚約5000ÅのＡｌ合金膜をスパッ
タリングにより順次形成した後、アンチヒューズ23ａを
被覆するようにパターニングしてＴｉＮ膜のバリア導電
体層２４／Ａｌ合金膜の主配線層２５の２層の導電体層
からなる第２の配線層（第２の導電体層）２６を形成す
る。
1000ÅのＴｉＮ膜／膜厚約5000ÅのＡｌ合金膜をスパッ
タリングにより順次形成した後、アンチヒューズ23ａを
被覆するようにパターニングしてＴｉＮ膜のバリア導電
体層２４／Ａｌ合金膜の主配線層２５の２層の導電体層
からなる第２の配線層（第２の導電体層）２６を形成す
る。
【００２０】次に、ＣＶＤ法により膜厚約１μｍのＰＳ
Ｇ膜からなる第２の層間絶縁膜２７を形成した後、パタ
ーニングして第１のビアホール２１の形成領域の上側の
第２の層間絶縁膜２７に第２のビアホール（第２の開口
部）２８を形成する。このとき、第２のビアホール２８
の下側の第１のビアホール２１には埋込み導電体２２が
埋め込まれて平坦化されているので、第２のビアホール
２８には従来のように下側の第１のビアホール２１の凹
みが引き継がれず、ほぼ第２のビアホール２８の膜厚程
度の凹みが生じているに過ぎない（図２（ｆ））。
Ｇ膜からなる第２の層間絶縁膜２７を形成した後、パタ
ーニングして第１のビアホール２１の形成領域の上側の
第２の層間絶縁膜２７に第２のビアホール（第２の開口
部）２８を形成する。このとき、第２のビアホール２８
の下側の第１のビアホール２１には埋込み導電体２２が
埋め込まれて平坦化されているので、第２のビアホール
２８には従来のように下側の第１のビアホール２１の凹
みが引き継がれず、ほぼ第２のビアホール２８の膜厚程
度の凹みが生じているに過ぎない（図２（ｆ））。
【００２１】次いで、図３（ｇ）に示すように、膜厚約
１μｍのＡｌ合金膜をスパッタリングにより形成した
後、第２のビアホール２８を被覆するようにパターニン
グして第３の配線層２９を形成する。このとき、以上の
ように、本発明の第１の実施例のＦＰＧＡにおいては、
第２のビアホール２８は第１のビアホール２１の形成領
域の上側にあり、かつ第１のビアホール２１には埋込み
導電体２２が埋め込まれ、埋込み導電体２２を介して第
１及び第２の配線層１６，２６が接続されている。
１μｍのＡｌ合金膜をスパッタリングにより形成した
後、第２のビアホール２８を被覆するようにパターニン
グして第３の配線層２９を形成する。このとき、以上の
ように、本発明の第１の実施例のＦＰＧＡにおいては、
第２のビアホール２８は第１のビアホール２１の形成領
域の上側にあり、かつ第１のビアホール２１には埋込み
導電体２２が埋め込まれ、埋込み導電体２２を介して第
１及び第２の配線層１６，２６が接続されている。
【００２２】従って、第２のビアホール２８が第１のビ
アホール２１の形成領域の上側にあっても、第１のビア
ホール２１の凹みは第２のビアホール２８に引き継がれ
ることはないので、第２のビアホール２８を被覆して形
成される第３の配線層２９のステップカバレージの悪化
を防止することができる。これにより、ステップカバレ
ージの悪化を防止しつつ、高密度化を図ることができ
る。
アホール２１の形成領域の上側にあっても、第１のビア
ホール２１の凹みは第２のビアホール２８に引き継がれ
ることはないので、第２のビアホール２８を被覆して形
成される第３の配線層２９のステップカバレージの悪化
を防止することができる。これにより、ステップカバレ
ージの悪化を防止しつつ、高密度化を図ることができ
る。
【００２３】また、非晶質シリコン層２３と接する、第
１の配線層１６の上層及び第２の配線層２６の下層がＴ
ｉＮ膜からなる高融点金属膜であり、かつ埋込み導電体
２２もＷ膜からなる高融点金属体であるので、これらの
導電体層１９，２４或いは埋込み導電体２２は非晶質シ
リコン層２３とＡｌ合金膜からなる主配線層１８，２５
との間の相互拡散のバリアとなるので、第１及び第２の
配線層１６，２６と非晶質シリコン層２３との反応を防
止することができ、製造工程上安定性のあるアンチヒュ
ーズ23ａを提供することができる。
１の配線層１６の上層及び第２の配線層２６の下層がＴ
ｉＮ膜からなる高融点金属膜であり、かつ埋込み導電体
２２もＷ膜からなる高融点金属体であるので、これらの
導電体層１９，２４或いは埋込み導電体２２は非晶質シ
リコン層２３とＡｌ合金膜からなる主配線層１８，２５
との間の相互拡散のバリアとなるので、第１及び第２の
配線層１６，２６と非晶質シリコン層２３との反応を防
止することができ、製造工程上安定性のあるアンチヒュ
ーズ23ａを提供することができる。
【００２４】なお、実施例では、第１の配線層１６の下
層及び上層にバリア導電体層１７，１９を形成している
が、埋込み導電体２２がＷ膜からなる高融点金属体であ
るので、埋込み導電体２２がＡｌ合金膜１８に対してバ
リア層になる。従って、バリア導電体層１７，１９をと
もに形成せずにＡｌ合金膜１８のみで第１の配線層を構
成してもよい。
層及び上層にバリア導電体層１７，１９を形成している
が、埋込み導電体２２がＷ膜からなる高融点金属体であ
るので、埋込み導電体２２がＡｌ合金膜１８に対してバ
リア層になる。従って、バリア導電体層１７，１９をと
もに形成せずにＡｌ合金膜１８のみで第１の配線層を構
成してもよい。
【００２５】また、バリア導電体層１７，１９，２４と
してＴｉＮ膜を用いているが、ＴｉＷ膜等バリア性を有
する他の高融点金属を含む導電体層を用いてもよいし、
或いはＭｏ膜，Ｗ膜，Ｔｉ膜等バリア性を有する高融点
金属膜のみを用いてもよい。
してＴｉＮ膜を用いているが、ＴｉＷ膜等バリア性を有
する他の高融点金属を含む導電体層を用いてもよいし、
或いはＭｏ膜，Ｗ膜，Ｔｉ膜等バリア性を有する高融点
金属膜のみを用いてもよい。
【００２６】更に、第１の導電体層を第１の配線層１６
としているが、ドレイン領域層等の形成された半導体基
板としてもよい。また、非晶質半導体層として非晶質シ
リコン層２３を用いているが、他の非晶質半導体層を用
いることもできる。
としているが、ドレイン領域層等の形成された半導体基
板としてもよい。また、非晶質半導体層として非晶質シ
リコン層２３を用いているが、他の非晶質半導体層を用
いることもできる。
【００２７】更に、３層の配線層１６，２６，２９の場
合に適用しているが、４層以上の配線層にも適用可能で
ある。また、第２のビアホール２８内には埋込み導電体
が埋め込まれていないが、第２のビアホール２８内に埋
め込んでもよい。これにより、第３の配線層のステップ
カバレージを向上させることができる。
合に適用しているが、４層以上の配線層にも適用可能で
ある。また、第２のビアホール２８内には埋込み導電体
が埋め込まれていないが、第２のビアホール２８内に埋
め込んでもよい。これにより、第３の配線層のステップ
カバレージを向上させることができる。
【００２８】更に、第１の配線層１６に接して埋込み導
電体２２を形成した後、この埋込み導電体２２を被覆し
て非晶質シリコン層２３が形成されているが、第１の配
線層に接して非晶質シリコン層を選択的に形成した後、
非晶質シリコン層を被覆して埋込み導電体を形成するこ
とも可能である。
電体２２を形成した後、この埋込み導電体２２を被覆し
て非晶質シリコン層２３が形成されているが、第１の配
線層に接して非晶質シリコン層を選択的に形成した後、
非晶質シリコン層を被覆して埋込み導電体を形成するこ
とも可能である。
【００２９】また、第１及び第２の配線層１６，２６間
にアンチヒューズ23ａとしての非晶質シリコン層を介在
させているが、非晶質シリコン層を介在させない通常の
配線層間等の接続にも適用することができる。
にアンチヒューズ23ａとしての非晶質シリコン層を介在
させているが、非晶質シリコン層を介在させない通常の
配線層間等の接続にも適用することができる。
【００３０】更に、埋込み導電体２２をＣＶＤ法による
選択成長により形成しているが、ＣＶＤ法によるブラン
ケット成長により全面に導電体を形成し、その後エッチ
バックして形成することもできる。
選択成長により形成しているが、ＣＶＤ法によるブラン
ケット成長により全面に導電体を形成し、その後エッチ
バックして形成することもできる。
【００３１】（２）第２の実施例 次に、第２の実施例について図４を参照しながら説明す
る。図４において、図３（ｇ）と異なるところは、第１
の配線層１６と第２の配線層３０との間にアンチヒュー
ズ23ａが設けられているほかに、第２の配線層３０と第
３の配線層３６との間にもアンチヒューズ３５が設けら
れていることである。これにより、更に複雑な論理構成
に対応することが可能である。また、これに伴い第２の
配線層３０の上層、及び第３の配線層３６の下層にバリ
ア導電体層３１，３７が形成されていることである。更
に、第２のビアホール（第２の開口部）３３内にも埋込
み導電体３４が埋め込まれていることである。
る。図４において、図３（ｇ）と異なるところは、第１
の配線層１６と第２の配線層３０との間にアンチヒュー
ズ23ａが設けられているほかに、第２の配線層３０と第
３の配線層３６との間にもアンチヒューズ３５が設けら
れていることである。これにより、更に複雑な論理構成
に対応することが可能である。また、これに伴い第２の
配線層３０の上層、及び第３の配線層３６の下層にバリ
ア導電体層３１，３７が形成されていることである。更
に、第２のビアホール（第２の開口部）３３内にも埋込
み導電体３４が埋め込まれていることである。
【００３２】このような本発明の第２の実施例のＦＰＧ
Ａによれば、第２のビアホール３３が第１のビアホール
２１の形成領域の上側にあっても、第１のビアホール２
１の凹みは第２のビアホール３３に引き継がれることは
なく、また、第２のビアホール３３にも埋込み導電体３
４が埋め込まれているので、第２のビアホール３３を被
覆して形成される第３の配線層３６のステップカバレー
ジの悪化を防止することができる。
Ａによれば、第２のビアホール３３が第１のビアホール
２１の形成領域の上側にあっても、第１のビアホール２
１の凹みは第２のビアホール３３に引き継がれることは
なく、また、第２のビアホール３３にも埋込み導電体３
４が埋め込まれているので、第２のビアホール３３を被
覆して形成される第３の配線層３６のステップカバレー
ジの悪化を防止することができる。
【００３３】これにより、ステップカバレージの悪化を
防止しつつ、高密度化を図ることができる。
防止しつつ、高密度化を図ることができる。
【００３４】
【発明の効果】以上のように、本発明の半導体装置にお
いては、第２の開口部は第１の開口部の形成領域の上側
にあり、かつ少なくとも第１の開口部には埋込み導電体
が埋め込まれ、埋込み導電体を介して第１及び第２の導
電体層が接続されている。
いては、第２の開口部は第１の開口部の形成領域の上側
にあり、かつ少なくとも第１の開口部には埋込み導電体
が埋め込まれ、埋込み導電体を介して第１及び第２の導
電体層が接続されている。
【００３５】従って、第２の開口部が第１の開口部の形
成領域の上側にあっても、第１の開口部の凹みは第２の
開口部に引き継がれることはないので、ステップカバレ
ージの悪化を防止しつつ、高密度化を図ることができ
る。
成領域の上側にあっても、第１の開口部の凹みは第２の
開口部に引き継がれることはないので、ステップカバレ
ージの悪化を防止しつつ、高密度化を図ることができ
る。
【００３６】また、第１及び第２の導電体層間或いは第
２及び第３の導電体層間のうち少なくともいずれか一方
の導電体層間に非晶質半導体層を介在させることによ
り、アンチヒューズを有するＦＰＧＡ等に適用すること
ができる。しかも、非晶質半導体層と接する層や埋込み
導電体が高融点金属を含む層であるので、これらの層は
第１，第２或いは第３の導電体層と非晶質半導体層との
間のバリアとして作用する。従って、第１，第２或いは
第３の導電体層と非晶質半導体層との反応を防止するこ
とができ、製造工程上安定性のあるアンチヒューズを提
供することができる。
２及び第３の導電体層間のうち少なくともいずれか一方
の導電体層間に非晶質半導体層を介在させることによ
り、アンチヒューズを有するＦＰＧＡ等に適用すること
ができる。しかも、非晶質半導体層と接する層や埋込み
導電体が高融点金属を含む層であるので、これらの層は
第１，第２或いは第３の導電体層と非晶質半導体層との
間のバリアとして作用する。従って、第１，第２或いは
第３の導電体層と非晶質半導体層との反応を防止するこ
とができ、製造工程上安定性のあるアンチヒューズを提
供することができる。
【図１】本発明の第１の実施例について説明する断面図
（その１）である。
（その１）である。
【図２】本発明の第１の実施例について説明する断面図
（その２）である。
（その２）である。
【図３】本発明の第１の実施例について説明する断面図
（その３）である。
（その３）である。
【図４】本発明の第２の実施例について説明する断面図
である。
である。
【図５】従来例について説明する断面図である。
１５ 基板、 １６ 第１の配線層（第１の導電体層）、 １７，１９，２４，３１，３７ バリア導電体層、 １８，２５，３８ 主配線層、 ２０ 第１の層間絶縁膜、 ２１ 第１のビアホール（第１の開口部）、 ２２，３４ 埋込み導電体、 ２３ 非晶質シリコン層（非晶質半導体層）、 23ａ，３５ アンチヒューズ、 ２５，３０ 第２の配線層（第２の導電体層）、 ２７，３２ 第２の層間絶縁膜、 ２８，３３ 第２のビアホール（第２の開口部）、 ２９，３６ 第３の配線層（第３の導電体層）。
Claims (4)
- 【請求項１】 少なくとも第１，第２及び第３の導電体
層が各導電体層間にそれぞれ第１及び第２の層間絶縁膜
を介在させて基板上に積層され、前記第１の層間絶縁膜
の第１の開口部を介して第１及び第２の導電体層が接続
され、かつ前記第２の層間絶縁膜の第２の開口部を介し
て第２及び第３の導電体層が接続されている半導体装置
であって、 前記第２の開口部は前記第１の開口部の形成領域の上側
にあり、かつ少なくとも第１の開口部には埋込み導電体
が埋め込まれ、該埋込み導電体を介して第１及び第２の
導電体層が接続されていることを特徴とする半導体装
置。 - 【請求項２】 前記第１又は第２の開口部においてそれ
ぞれ接続されている前記第１及び第２の導電体層間或い
は前記第２及び第３の導電体層間のうち少なくともいず
れか一方の導電体層間に非晶質半導体層が介在し、かつ
該非晶質半導体層と接する、前記第１の導電体層の最上
層或いは前記第２の導電体の最下層のうち少なくともい
ずれか一方、又は、前記第２の導電体層の最上層或いは
前記第３の導電体の最下層のうち少なくともいずれか一
方の層は高融点金属を含む導電体層であり、前記埋込み
導電体は高融点金属を含む導電体であることを特徴とす
る請求項１記載の半導体装置。 - 【請求項３】 前記第１，第２及び第３の導電体層は配
線層であることを特徴とする請求項１又は請求項２記載
の半導体装置。 - 【請求項４】 前記第１の導電体層は半導体基板であ
り、第２及び第３の導電体層は配線層であることを特徴
とする請求項１又は請求項２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27581591A JP3318933B2 (ja) | 1991-10-23 | 1991-10-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27581591A JP3318933B2 (ja) | 1991-10-23 | 1991-10-23 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001006799A Division JP3391447B2 (ja) | 2001-01-15 | 2001-01-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05114652A true JPH05114652A (ja) | 1993-05-07 |
| JP3318933B2 JP3318933B2 (ja) | 2002-08-26 |
Family
ID=17560811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27581591A Expired - Lifetime JP3318933B2 (ja) | 1991-10-23 | 1991-10-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3318933B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6888215B2 (en) | 2000-04-27 | 2005-05-03 | International Business Machines Corporation | Dual damascene anti-fuse with via before wire |
-
1991
- 1991-10-23 JP JP27581591A patent/JP3318933B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6888215B2 (en) | 2000-04-27 | 2005-05-03 | International Business Machines Corporation | Dual damascene anti-fuse with via before wire |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3318933B2 (ja) | 2002-08-26 |
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