JPH05206134A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH05206134A JPH05206134A JP3295319A JP29531991A JPH05206134A JP H05206134 A JPH05206134 A JP H05206134A JP 3295319 A JP3295319 A JP 3295319A JP 29531991 A JP29531991 A JP 29531991A JP H05206134 A JPH05206134 A JP H05206134A
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Abstract
(57)【要約】
【目的】上層配線が、高融点金属等を下敷とした低抵抗
の導体からなる多層配線において、スルーホール抵抗の
低減を目的とする。 【構成】拡散層を有する半導体基板１０１上にコンタク
ト１０２を有する絶縁膜１０３を形成し、第１層目の配
線１０４を形成している。１０４上には、スルーホール
１０６を有する絶縁膜１０５が存在する。第２層目の配
線は、高融点金属又は高融点金属シリサイドからなる第
１の導体１０７とより低抵抗の第２の高融点金属導体１
０８，主配線材料である第３の金属導体１０９からな
り、第１層目と第２層目を電気的に接続するスルーホー
ル部分１０６では、第１層の配線１０４と前記第２の高
融点金属導体１０８が直接接している。
の導体からなる多層配線において、スルーホール抵抗の
低減を目的とする。 【構成】拡散層を有する半導体基板１０１上にコンタク
ト１０２を有する絶縁膜１０３を形成し、第１層目の配
線１０４を形成している。１０４上には、スルーホール
１０６を有する絶縁膜１０５が存在する。第２層目の配
線は、高融点金属又は高融点金属シリサイドからなる第
１の導体１０７とより低抵抗の第２の高融点金属導体１
０８，主配線材料である第３の金属導体１０９からな
り、第１層目と第２層目を電気的に接続するスルーホー
ル部分１０６では、第１層の配線１０４と前記第２の高
融点金属導体１０８が直接接している。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置とその製造
方法に係わり、特に多層金属配線構造のスルーホールの
構造及びその製造方法に関する。
方法に係わり、特に多層金属配線構造のスルーホールの
構造及びその製造方法に関する。
【０００２】
【従来の技術】従来の半導体装置として、以下にその代
表例として主配線材料にアルミニウム系の導電膜を使用
する場合を図２２に、金系の導電膜を使用する場合を図
２３にそれぞれ示す。
表例として主配線材料にアルミニウム系の導電膜を使用
する場合を図２２に、金系の導電膜を使用する場合を図
２３にそれぞれ示す。
【０００３】先ず図２２に従いアルミニウム系の導電膜
を主配線材料として用いる場合につき説明する。
を主配線材料として用いる場合につき説明する。
【０００４】拡散層を有する半導体基板６０１上に選択
的にコンタクト開口部６０２を有する絶縁膜６０３を有
し、少なくとも前記コンタクト開口部６０２を含む前記
絶縁膜６０３上に第１層配線６０４を形成する。配線材
料としては、Ａｌ又はＡｌＣｕ等のＡｌ合金や図示しな
いがＡｌ合金の直下にチタン・タングステンあるいは窒
化チタン等の高融点金属やＷＳｉ等の高融点金属シリサ
イド膜を積層したものが使用される。またコンタクト部
にＰｔＳｉ等のシリサイドが使用される事もある。
的にコンタクト開口部６０２を有する絶縁膜６０３を有
し、少なくとも前記コンタクト開口部６０２を含む前記
絶縁膜６０３上に第１層配線６０４を形成する。配線材
料としては、Ａｌ又はＡｌＣｕ等のＡｌ合金や図示しな
いがＡｌ合金の直下にチタン・タングステンあるいは窒
化チタン等の高融点金属やＷＳｉ等の高融点金属シリサ
イド膜を積層したものが使用される。またコンタクト部
にＰｔＳｉ等のシリサイドが使用される事もある。
【０００５】次にその上に選択的にスルーホール開口部
６０６を有する第２の絶縁膜６０５を有し、少なくとも
スルーホール開口部６０６を含む前記第２の絶縁膜６０
５上に底面に高融点金属又は高融点金属シリサイドから
なる第１の導電膜６０７を有するＡｌ又はＡｌ合金より
成る第２の導電膜６０８を有する第２層目の配線を形成
する。
６０６を有する第２の絶縁膜６０５を有し、少なくとも
スルーホール開口部６０６を含む前記第２の絶縁膜６０
５上に底面に高融点金属又は高融点金属シリサイドから
なる第１の導電膜６０７を有するＡｌ又はＡｌ合金より
成る第２の導電膜６０８を有する第２層目の配線を形成
する。
【０００６】スルーホール開口部６０６を有する絶縁膜
６０５とその上の配線とは所望の配線層数となるまで繰
り返えされる。
６０５とその上の配線とは所望の配線層数となるまで繰
り返えされる。
【０００７】後述する問題点の解決のために、特開昭５
８−１３７２３１号公報においては、 （１）一層以上の電極配線層の少なくとも上面あるい
は、下面には高融点金属が設置され、かつ前記電極配線
層を含む電極配線層相互の接続面には、前記高融点金属
が含まれていない集積回路装置。
８−１３７２３１号公報においては、 （１）一層以上の電極配線層の少なくとも上面あるい
は、下面には高融点金属が設置され、かつ前記電極配線
層を含む電極配線層相互の接続面には、前記高融点金属
が含まれていない集積回路装置。
【０００８】（２）前記接続面を共有する電極配線層の
主成分は、同一材料である集積回路装置。
主成分は、同一材料である集積回路装置。
【０００９】（３）電極配線層の主成分は、アルミニウ
ムである集積回路装置が示されている。
ムである集積回路装置が示されている。
【００１０】即ちこの例では、スルーホール部分で上層
と下層の主配線が直接接する構造とする事により、異種
金属接合のための通電による故障が発生するのを防止し
て、信頼性に優れた集積回路装置を得ようとしている。
と下層の主配線が直接接する構造とする事により、異種
金属接合のための通電による故障が発生するのを防止し
て、信頼性に優れた集積回路装置を得ようとしている。
【００１１】次に、図２３に従い、金系の導電膜を主配
線材料として用いる場合につき、説明する。近年金系の
配線で多層配線を構築することでアルミ配線の種々の問
題点を一挙に解決できる目途がたち始めており、注目さ
れている。拡散層を有する半導体基板７０１上に選択的
にコンタクト開口部７０２を有する第１の絶縁膜７０３
を形成し、少なくとも前記開口部７０２を含む前記第１
の絶縁膜７０３上に底面に下から順にチタンタングステ
ン７０６，白金７０５を有する金７０４より成る第１層
目の配線を形成し、その上に選択的にスルーホール開口
部７０７を有する第２の絶縁膜７１１を形成し、少なく
ともスルーホール開口部７０７を含む前記第２の絶縁膜
７１１上に底面にチタンタングステン７１０を有する金
７０９より成る第２層目の配線を形成する。この選択的
にスルーホール開口部７０７を有する第２の絶縁膜７１
１とその上の配線とは所望の配線層数となるまで繰り返
えされる。
線材料として用いる場合につき、説明する。近年金系の
配線で多層配線を構築することでアルミ配線の種々の問
題点を一挙に解決できる目途がたち始めており、注目さ
れている。拡散層を有する半導体基板７０１上に選択的
にコンタクト開口部７０２を有する第１の絶縁膜７０３
を形成し、少なくとも前記開口部７０２を含む前記第１
の絶縁膜７０３上に底面に下から順にチタンタングステ
ン７０６，白金７０５を有する金７０４より成る第１層
目の配線を形成し、その上に選択的にスルーホール開口
部７０７を有する第２の絶縁膜７１１を形成し、少なく
ともスルーホール開口部７０７を含む前記第２の絶縁膜
７１１上に底面にチタンタングステン７１０を有する金
７０９より成る第２層目の配線を形成する。この選択的
にスルーホール開口部７０７を有する第２の絶縁膜７１
１とその上の配線とは所望の配線層数となるまで繰り返
えされる。
【００１２】また絶縁膜７０３，７１１の材料として
は、以下のものが挙げられる。７０３の材料としては、
熱酸化，ＣＶＤ法，プラズマＣＶＤ法により形成された
シリコン酸化膜がよく用いられる。層間絶縁膜７１１と
しては、ＣＶＤ法，プラズマＣＶＤ法等で形成されたシ
リコン酸化膜等の無機系絶縁膜、又は有機系又は無機系
の塗布膜又はこれらを複合積層させた構造のものがよく
用いられる。
は、以下のものが挙げられる。７０３の材料としては、
熱酸化，ＣＶＤ法，プラズマＣＶＤ法により形成された
シリコン酸化膜がよく用いられる。層間絶縁膜７１１と
しては、ＣＶＤ法，プラズマＣＶＤ法等で形成されたシ
リコン酸化膜等の無機系絶縁膜、又は有機系又は無機系
の塗布膜又はこれらを複合積層させた構造のものがよく
用いられる。
【００１３】以上説明したように多層配線構造の例で
は、配線を高融点金属シリサイド又は高融点金属と低抵
抗の導電材料を積層して用いる事が多い。これは第１の
アルミ系の従来例においては、主としてエレクトロマイ
グレーションやストレスマイグレーションと呼ばれる断
線不良を防止するのを目的としている。
は、配線を高融点金属シリサイド又は高融点金属と低抵
抗の導電材料を積層して用いる事が多い。これは第１の
アルミ系の従来例においては、主としてエレクトロマイ
グレーションやストレスマイグレーションと呼ばれる断
線不良を防止するのを目的としている。
【００１４】又、第２の金系の従来例においては、上記
の理由よりも、むしろ電界メッキにより金配線の形成時
の給電膜としてまた、金と下地層間膜の密着性を確保す
るのが主目的である。
の理由よりも、むしろ電界メッキにより金配線の形成時
の給電膜としてまた、金と下地層間膜の密着性を確保す
るのが主目的である。
【００１５】
【発明が解決しようとする課題】この従来の配線構造を
有する半導体装置は、スルーホール部分で下層と上層の
主配線材料が直接接しておらず必ず上層配線下に存在す
る比較的高抵抗の第１の高融点金属又は高融点金属シリ
サイドを経由して接続されるため、スルーホール抵抗が
大きいという欠点がある。この欠点は、スルーホールサ
イズが小さくなればなるほど著しくなる。
有する半導体装置は、スルーホール部分で下層と上層の
主配線材料が直接接しておらず必ず上層配線下に存在す
る比較的高抵抗の第１の高融点金属又は高融点金属シリ
サイドを経由して接続されるため、スルーホール抵抗が
大きいという欠点がある。この欠点は、スルーホールサ
イズが小さくなればなるほど著しくなる。
【００１６】スルーホール抵抗増大については、後でも
う一度説明するが例えば一辺が０．４μｍの正方形のス
ルーホールで１．５０Ω／ケ程度になり、多層になれば
なるほど信号パス間に入りスルーホールが増加する事が
予想されており、仮りに１パスに１００ケ入れば１５０
Ωも寄生抵抗が付いてしまう事になり、回路の動作が遅
くなったりして大きな問題となる。
う一度説明するが例えば一辺が０．４μｍの正方形のス
ルーホールで１．５０Ω／ケ程度になり、多層になれば
なるほど信号パス間に入りスルーホールが増加する事が
予想されており、仮りに１パスに１００ケ入れば１５０
Ωも寄生抵抗が付いてしまう事になり、回路の動作が遅
くなったりして大きな問題となる。
【００１７】この解決のために、前述した特開昭５８−
１３７２３１号公報の発明の金系の多層配線へ適用しよ
うとすれば以下の問題を生ずる。
１３７２３１号公報の発明の金系の多層配線へ適用しよ
うとすれば以下の問題を生ずる。
【００１８】即ち、接続面に高融点金属層を含まない構
成にした場合、電界メッキによる金配線の形成時の給電
膜がスルーホール内部にない事になり、スルーホール内
部のメッキが出来なくなってしまう。従って、金配線系
で微細スルーホールのスルーホール抵抗を極力小さくし
つつ、スルーホール内部のメッキ時の給電も可能な構造
及び製法が必要となったのである。
成にした場合、電界メッキによる金配線の形成時の給電
膜がスルーホール内部にない事になり、スルーホール内
部のメッキが出来なくなってしまう。従って、金配線系
で微細スルーホールのスルーホール抵抗を極力小さくし
つつ、スルーホール内部のメッキ時の給電も可能な構造
及び製法が必要となったのである。
【００１９】
【課題を解決するための手段】本発明の特徴は、２層以
上の金属配線を有する多層配線構造の半導体装置におい
て、上層の配線が、第１の高融点金属又は高融点金属シ
リサイドからなる第１の導体と、該第１の高融点金属よ
り低抵抗の第２の高融点金属からなる第２の導体と、主
配線材料としての金属からなる第３の導体とから構成さ
れ、下層の配線と前記上層の配線を電気的に接続するス
ルーホールの底部では、前記上層の配線の前記第２の導
体と前記下層の配線とが直接接している半導体装置にあ
る。ここで、前記第２の導体を構成する前記第２の高融
点金属は白金，パラジウム，白金合金，もしくはパラジ
ウム合金であり、前記第３の導体を構成する前記主配線
材料としての金属は金、もしくは金合金であり、前記第
１の導体を構成する前記第１の高融点金属又は高融点金
属シリサイドは、チタン，タングステン，チタンタング
ステン、もしくは窒化チタン、またはこれら材料の組み
合わせ、あるいはこれらの材料のシリサイドであること
が好ましい。
上の金属配線を有する多層配線構造の半導体装置におい
て、上層の配線が、第１の高融点金属又は高融点金属シ
リサイドからなる第１の導体と、該第１の高融点金属よ
り低抵抗の第２の高融点金属からなる第２の導体と、主
配線材料としての金属からなる第３の導体とから構成さ
れ、下層の配線と前記上層の配線を電気的に接続するス
ルーホールの底部では、前記上層の配線の前記第２の導
体と前記下層の配線とが直接接している半導体装置にあ
る。ここで、前記第２の導体を構成する前記第２の高融
点金属は白金，パラジウム，白金合金，もしくはパラジ
ウム合金であり、前記第３の導体を構成する前記主配線
材料としての金属は金、もしくは金合金であり、前記第
１の導体を構成する前記第１の高融点金属又は高融点金
属シリサイドは、チタン，タングステン，チタンタング
ステン、もしくは窒化チタン、またはこれら材料の組み
合わせ、あるいはこれらの材料のシリサイドであること
が好ましい。
【００２０】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例の半導体装置の断面図であ
る。
る。図１は本発明の一実施例の半導体装置の断面図であ
る。
【００２１】拡散層を有する半導体基板１０１上に選択
的にコンタクト開口部１０２を有する絶縁膜１０３を有
し、コンタクト開口部１０２を含む絶縁膜１０３上に、
第１層目の配線１０４を形成している。この第１層目の
配線１０４上には、選択的にスルーホール開口部１０６
を有する第２の絶縁膜１０５が全体を覆って存在してい
る。第２層目の配線は高融点金属又は高融点金属シリサ
イドからなる第１の導体１０７と、より低抵抗の第２の
高融点金属導体１０８及び主配線材料としての第３の金
属導体１０９からなり、前記スルーホール１０６の底部
では第１層目の配線１０４と第２の金属導体１０８が直
接、接する構造となっている。この実施例では配線層数
は２層のみであるが３層以上にした場合、３層目又は３
層より上層の配線構造は２層目のものと同じになる。
的にコンタクト開口部１０２を有する絶縁膜１０３を有
し、コンタクト開口部１０２を含む絶縁膜１０３上に、
第１層目の配線１０４を形成している。この第１層目の
配線１０４上には、選択的にスルーホール開口部１０６
を有する第２の絶縁膜１０５が全体を覆って存在してい
る。第２層目の配線は高融点金属又は高融点金属シリサ
イドからなる第１の導体１０７と、より低抵抗の第２の
高融点金属導体１０８及び主配線材料としての第３の金
属導体１０９からなり、前記スルーホール１０６の底部
では第１層目の配線１０４と第２の金属導体１０８が直
接、接する構造となっている。この実施例では配線層数
は２層のみであるが３層以上にした場合、３層目又は３
層より上層の配線構造は２層目のものと同じになる。
【００２２】第２層目の配線下の高融点金属又は高融点
金属シリサイドからなる第１の導体１０７の役割は、第
１にはエレクトロ・マイグレーションやストレスマイグ
レーションと呼ばれる電気的ストレスや応力ストレスに
よる断線不良の防止にある。第２には、絶縁膜１０５と
の密着性を保つ事である。
金属シリサイドからなる第１の導体１０７の役割は、第
１にはエレクトロ・マイグレーションやストレスマイグ
レーションと呼ばれる電気的ストレスや応力ストレスに
よる断線不良の防止にある。第２には、絶縁膜１０５と
の密着性を保つ事である。
【００２３】この実施例では、第１の導体１０７の役割
を満足させつつ、スルーホール部分で直接第１層目の配
線１０４と、抵抗の低い第２の導体１０８が接している
ので極めてスルーホール抵抗が小さくできる。
を満足させつつ、スルーホール部分で直接第１層目の配
線１０４と、抵抗の低い第２の導体１０８が接している
ので極めてスルーホール抵抗が小さくできる。
【００２４】次に本発明の一実施例の製造方法を図２乃
至図１０を参照して説明する。
至図１０を参照して説明する。
【００２５】まず図２に示すように、拡散層を有する半
導体基板２０１上に無機系の絶縁膜２０３を形成しフォ
トリソグラフィー工程とドライエッチングにより、コン
タクト開口部２０２を設け、チタンタングステン２０
４，白金２０５をスパッタ法により形成し所望の配線を
形成しない所にホトレジスト２０６が形成される様ホト
リソグラフィーを行なう。
導体基板２０１上に無機系の絶縁膜２０３を形成しフォ
トリソグラフィー工程とドライエッチングにより、コン
タクト開口部２０２を設け、チタンタングステン２０
４，白金２０５をスパッタ法により形成し所望の配線を
形成しない所にホトレジスト２０６が形成される様ホト
リソグラフィーを行なう。
【００２６】次に、図３に示すように、電界メッキ法に
より金２０７をレジストのない白金２０５上に形成し第
１層の配線とする。
より金２０７をレジストのない白金２０５上に形成し第
１層の配線とする。
【００２７】白金２０５及びチタンタングステン２０４
は、メッキ時の給電膜であると同時に、金２０７と絶縁
膜２０３との密着を改善し、かつ拡散層を有する半導体
基板２０１との間で熱処理のバリアとなるものである。
バリアメタルとしては、例えば下層とはＴｉ，ＴｉＮ，
Ｗ，ＷＳｉ，ＰｔＳｉ，ＴｉＳｉ，ＰｄＳｉ等が、上層
上はメッキ性を考慮してＰｔ，Ｐｄ，Ａｕ，Ｃｕ等がよ
く用いられる。
は、メッキ時の給電膜であると同時に、金２０７と絶縁
膜２０３との密着を改善し、かつ拡散層を有する半導体
基板２０１との間で熱処理のバリアとなるものである。
バリアメタルとしては、例えば下層とはＴｉ，ＴｉＮ，
Ｗ，ＷＳｉ，ＰｔＳｉ，ＴｉＳｉ，ＰｄＳｉ等が、上層
上はメッキ性を考慮してＰｔ，Ｐｄ，Ａｕ，Ｃｕ等がよ
く用いられる。
【００２８】次に、図４に示すように、ホトレジストを
除去してから、ウェットエッチング法またはスパッタエ
ッチング法等により金配線２０７をマスクとして、２０
５及び２０４を除去する。
除去してから、ウェットエッチング法またはスパッタエ
ッチング法等により金配線２０７をマスクとして、２０
５及び２０４を除去する。
【００２９】次に図５に示すように、層間絶縁膜とし
て、第２の絶縁膜２０８を形成し、フォトリソグラフィ
によりホトレジスト２１０を形成し所望の部分にスルー
ホール開口部２１１を形成する。第２の絶縁膜２０８と
してはプラズマＣＶＤ成長による酸化膜や窒化膜あるい
はＳｊｘＯｙＮｚのような無機系の膜であってもよい
し、それらの塗布形成した絶縁膜（ＳＯＧ等）と組み合
わさてもよい。または、ポリイミド系の塗布膜が使用さ
れてもよい。膜厚は、例えば１．０〜１．５μｍ程度形
成される。スルーホール２１１の形成は、ホトレジスト
をマスクとしてウェットまたはドライエッチング法ある
いは両方を併用して実施され第２の絶縁膜がエッチング
する。
て、第２の絶縁膜２０８を形成し、フォトリソグラフィ
によりホトレジスト２１０を形成し所望の部分にスルー
ホール開口部２１１を形成する。第２の絶縁膜２０８と
してはプラズマＣＶＤ成長による酸化膜や窒化膜あるい
はＳｊｘＯｙＮｚのような無機系の膜であってもよい
し、それらの塗布形成した絶縁膜（ＳＯＧ等）と組み合
わさてもよい。または、ポリイミド系の塗布膜が使用さ
れてもよい。膜厚は、例えば１．０〜１．５μｍ程度形
成される。スルーホール２１１の形成は、ホトレジスト
をマスクとしてウェットまたはドライエッチング法ある
いは両方を併用して実施され第２の絶縁膜がエッチング
する。
【００３０】次に図６に示すように、全面に第１の導電
膜２０９として高融点金属または高融点金属シリサイド
が形成される。２０９には例えば、Ｔｉ，Ｗ，ＴｉＮ，
ＴｉＷｉ，Ｍｏ，ＭｏＳｉ，ＴｉＳｉ，ＷＳｉ等が用い
られる。本実施例ではＴｉＷを用いて説明する。
膜２０９として高融点金属または高融点金属シリサイド
が形成される。２０９には例えば、Ｔｉ，Ｗ，ＴｉＮ，
ＴｉＷｉ，Ｍｏ，ＭｏＳｉ，ＴｉＳｉ，ＷＳｉ等が用い
られる。本実施例ではＴｉＷを用いて説明する。
【００３１】次に図７に示すよえに、フォトリソグラフ
ィによりホトレジスト２２０を形成し、少なくともスル
ーホール開口部２１１の底部の第１の導電膜をウェット
エッチングまたはドライエッチング等により除去する。
ィによりホトレジスト２２０を形成し、少なくともスル
ーホール開口部２１１の底部の第１の導電膜をウェット
エッチングまたはドライエッチング等により除去する。
【００３２】次に、図８に示すようにスパッタ法により
白金２１２ａを薄く全面に形成する。この白金は、第１
層の配線とスルーホール２１１部分で直接接する。この
後、所望の第２層配線を形成しない所にホトレジスト２
１３が形成される様ホトリソグラフィーを行なう。
白金２１２ａを薄く全面に形成する。この白金は、第１
層の配線とスルーホール２１１部分で直接接する。この
後、所望の第２層配線を形成しない所にホトレジスト２
１３が形成される様ホトリソグラフィーを行なう。
【００３３】次に図９に示すように、電界メッキ法によ
り金２１２ｂをレジストのない白金２１２ａ上に形成
し、第２層の配線とする。
り金２１２ｂをレジストのない白金２１２ａ上に形成
し、第２層の配線とする。
【００３４】次に、図１０に示すようにホトレジストを
除去した後、ウェットエッチング法またはスパッタエッ
チング法により金配線２１２ｂをマスクとして２１２
ａ，２０９を除去する。
除去した後、ウェットエッチング法またはスパッタエッ
チング法により金配線２１２ｂをマスクとして２１２
ａ，２０９を除去する。
【００３５】さらに多層とする場合には、図５〜図１０
を繰り返すものとする。尚、２１２ａの白金はパラジウ
ムまたは銅やそれらの合金でもよく、厚さは数１０オン
グストローム以上あればメッキ性を損ねないので、スル
ーホール抵抗への影響が無視できる程度に薄くする事が
望ましい。
を繰り返すものとする。尚、２１２ａの白金はパラジウ
ムまたは銅やそれらの合金でもよく、厚さは数１０オン
グストローム以上あればメッキ性を損ねないので、スル
ーホール抵抗への影響が無視できる程度に薄くする事が
望ましい。
【００３６】次に本発明の他の実施例の製造方法を図１
１乃至図１８を参照して説明する。
１乃至図１８を参照して説明する。
【００３７】まず図１１に示すように、拡散層を有する
半導体基板３０１上に無機系の絶縁膜３０３を形成し、
フォトリソグラフィー工程とドライエッチングにより、
コンタクト開口部３０２を設け、チタンタングステン３
０４，白金３０５をスパッタ法により形成し所望の配線
を形成しない所にホトレジスト３０６が形成される様ホ
トリソグラフィーを行なう。
半導体基板３０１上に無機系の絶縁膜３０３を形成し、
フォトリソグラフィー工程とドライエッチングにより、
コンタクト開口部３０２を設け、チタンタングステン３
０４，白金３０５をスパッタ法により形成し所望の配線
を形成しない所にホトレジスト３０６が形成される様ホ
トリソグラフィーを行なう。
【００３８】次に図１２に示すように電界メッキ法によ
り金３０７をレジストのない白金３０５上に形成し第１
層の配線とする。白金３０５及びチタンタングステン３
０４は、メッキ時の給電膜であると同時に、金３０７と
絶縁膜３０３との密着を改善し、かつ拡散層を有する半
導体基板３０１との間で熱処理のバリアとなるものであ
る。バリアメタルとしては、例えば下層とはＴｉ，Ｔｉ
Ｎ，Ｗ，ＷＳｉ，ＰｔＳｉ，ＴｉＳｉ，ＰｄＳｉ等が上
層にはＰｔ，Ｐｄ，Ａｕ等がよく用いられる。
り金３０７をレジストのない白金３０５上に形成し第１
層の配線とする。白金３０５及びチタンタングステン３
０４は、メッキ時の給電膜であると同時に、金３０７と
絶縁膜３０３との密着を改善し、かつ拡散層を有する半
導体基板３０１との間で熱処理のバリアとなるものであ
る。バリアメタルとしては、例えば下層とはＴｉ，Ｔｉ
Ｎ，Ｗ，ＷＳｉ，ＰｔＳｉ，ＴｉＳｉ，ＰｄＳｉ等が上
層にはＰｔ，Ｐｄ，Ａｕ等がよく用いられる。
【００３９】次に、図１３に示すようにホトレジストを
除去した後、ウェットエッチング法または、スパッタエ
ッチング法等により金配設３０７をマスクとして３０５
及び３０４を除去する。
除去した後、ウェットエッチング法または、スパッタエ
ッチング法等により金配設３０７をマスクとして３０５
及び３０４を除去する。
【００４０】次に図１４に示すように、層間絶縁膜とし
て、第２の絶縁膜３０８を形成し、その上にさらに導電
膜として、高融点金属または高融点金属シリサイドから
なる第１の導電膜３０９を形成する。第１の導電膜３０
９としては、例えばＴｉ，Ｗ，ＴｉＮ，ＴｉＷ，Ｍｏ，
ＭｏＳｉ，ＷＳｉ，ＴｉＳｉ等が用いられる。本実施例
ではＴｉＷを用いる。
て、第２の絶縁膜３０８を形成し、その上にさらに導電
膜として、高融点金属または高融点金属シリサイドから
なる第１の導電膜３０９を形成する。第１の導電膜３０
９としては、例えばＴｉ，Ｗ，ＴｉＮ，ＴｉＷ，Ｍｏ，
ＭｏＳｉ，ＷＳｉ，ＴｉＳｉ等が用いられる。本実施例
ではＴｉＷを用いる。
【００４１】第２の絶縁膜３０８としては、プラズマＣ
ＶＤ成長による酸化膜や窒化膜あるいは、Ｓｉx Ｏy Ｎ
z のような無機系の膜であってもよいし、それらと塗布
形成した絶縁膜（ＳＯＧ等）と組み合わせてもよい。ま
たは、ポリイミド系の塗布膜が使用されてもよい。膜厚
は、例えば１．０〜１．５μｍ程度形成される。
ＶＤ成長による酸化膜や窒化膜あるいは、Ｓｉx Ｏy Ｎ
z のような無機系の膜であってもよいし、それらと塗布
形成した絶縁膜（ＳＯＧ等）と組み合わせてもよい。ま
たは、ポリイミド系の塗布膜が使用されてもよい。膜厚
は、例えば１．０〜１．５μｍ程度形成される。
【００４２】次に、図１５に示すようにフォトリソグラ
フィにより、ホトレジスト３１０を形成し、所望の部分
にスルーホール開口部３１１を形成する。スルーホール
３１１の形成はホトレジストをマスクとしてウェットま
たはドライエッチング法あるいは両方を併用して実施さ
れ第１の導電膜３０９，第２の絶縁膜３０８が順次エッ
チングされる。第２の絶縁膜にポリイミド系の塗布膜を
使用したときには、第１の導電膜３０９が、３０８のエ
ッチングのマスクとしても働くので好都合である。
フィにより、ホトレジスト３１０を形成し、所望の部分
にスルーホール開口部３１１を形成する。スルーホール
３１１の形成はホトレジストをマスクとしてウェットま
たはドライエッチング法あるいは両方を併用して実施さ
れ第１の導電膜３０９，第２の絶縁膜３０８が順次エッ
チングされる。第２の絶縁膜にポリイミド系の塗布膜を
使用したときには、第１の導電膜３０９が、３０８のエ
ッチングのマスクとしても働くので好都合である。
【００４３】次に、図１６に示すように、スパッタ法に
より白金３１２ａを薄く全面に形成する。この白金は、
第１層の配線とスルーホール３１１部分で直接接する。
この後、所望の第２層配線を形成しない所にホトレジス
ト３１３が形成される様ホトリソグラフィーを行なう。
より白金３１２ａを薄く全面に形成する。この白金は、
第１層の配線とスルーホール３１１部分で直接接する。
この後、所望の第２層配線を形成しない所にホトレジス
ト３１３が形成される様ホトリソグラフィーを行なう。
【００４４】次に、図１７に示すように、電界メッキ法
により金３１２ｂをレジストのない白金３１２ａ上に形
成し第２層の配線とする。
により金３１２ｂをレジストのない白金３１２ａ上に形
成し第２層の配線とする。
【００４５】次に、図１８に示すように、ホトレジスト
を除去した後、ウェットエッチング法、またはスパッタ
エッチング法により金配線３１２ｂをマスクとして３１
２ａ，３０９を除去する。
を除去した後、ウェットエッチング法、またはスパッタ
エッチング法により金配線３１２ｂをマスクとして３１
２ａ，３０９を除去する。
【００４６】さらに多層にする場合には、図１４〜図１
８を繰り返すものとする。
８を繰り返すものとする。
【００４７】
【発明の効果】以上説明した様に本発明は、上層配線の
下に存在する比較的高比抵抗の高融点金属又は高融点金
属シリサイドを経由せずに、薄い給電用の高融点金属の
みを経由して上層と下層の主配線材料が接続されるた
め、スルーホール抵抗が小さくできる。また微細化に伴
なってスルーホールサイズが小さくなった場合本発明の
効果はさらに著しいものとなる。
下に存在する比較的高比抵抗の高融点金属又は高融点金
属シリサイドを経由せずに、薄い給電用の高融点金属の
みを経由して上層と下層の主配線材料が接続されるた
め、スルーホール抵抗が小さくできる。また微細化に伴
なってスルーホールサイズが小さくなった場合本発明の
効果はさらに著しいものとなる。
【００４８】効果を見積るために試算した方法を図１９
（従来技術）、図２０（本発明）に、その結果をグラフ
化したのが図２１である。
（従来技術）、図２０（本発明）に、その結果をグラフ
化したのが図２１である。
【００４９】薄い給電用の高融点金属は計算結果にほと
んど影響しないので、無視して計算している。
んど影響しないので、無視して計算している。
【００５０】高融点金属としては、比較的低比抵抗のＴ
ｉＷ（５．６×１０-5Ω・ｃｍ）と配線金属としては、
極めて低比抵抗のＡｕ（２．５×１０-6Ω・ｃｍ）を用
いての試算ながらスルーホールの直径０．４μｍのとき
に約５倍の効果がある。（スルーホールの深さ１．５μ
ｍ，ＴｉＷ厚１０００オングストロームのとき。）さら
に、スルーホールの直径が０．２μｍとなってＴｉＷが
埋設された場合には、約２２倍の差となる。スルーホー
ル抵抗の増大は、多層化に伴うスルーホール経由数の増
加で今後さらに微細化，多層化が進む半導体装置におい
て大きな問題となってくる。本発明を実施する事により
増大傾向は大幅に緩和されるので、スルーホール抵抗増
大に伴なう回路動作の遅延を少なくできるという効果を
有する。これは、高融点金属又は高融点金属シリサイド
としてさらに高比抵抗の物質を使用した時には、さらに
顕著となるのは云うまでもない。
ｉＷ（５．６×１０-5Ω・ｃｍ）と配線金属としては、
極めて低比抵抗のＡｕ（２．５×１０-6Ω・ｃｍ）を用
いての試算ながらスルーホールの直径０．４μｍのとき
に約５倍の効果がある。（スルーホールの深さ１．５μ
ｍ，ＴｉＷ厚１０００オングストロームのとき。）さら
に、スルーホールの直径が０．２μｍとなってＴｉＷが
埋設された場合には、約２２倍の差となる。スルーホー
ル抵抗の増大は、多層化に伴うスルーホール経由数の増
加で今後さらに微細化，多層化が進む半導体装置におい
て大きな問題となってくる。本発明を実施する事により
増大傾向は大幅に緩和されるので、スルーホール抵抗増
大に伴なう回路動作の遅延を少なくできるという効果を
有する。これは、高融点金属又は高融点金属シリサイド
としてさらに高比抵抗の物質を使用した時には、さらに
顕著となるのは云うまでもない。
【図１】本発明の一実施例の半導体装置の断面図。
【図２】本発明の一実施例の製造方法の工程順の断面
図。
図。
【図３】本発明の一実施例の製造方法の工程順の断面
図。
図。
【図４】本発明の一実施例の製造方法の工程順の断面
図。
図。
【図５】本発明の一実施例の製造方法の工程順の断面
図。
図。
【図６】本発明の一実施例の製造方法の工程順の断面
図。
図。
【図７】本発明の一実施例の製造方法の工程順の断面
図。
図。
【図８】本発明の一実施例の製造方法の工程順の断面
図。
図。
【図９】本発明の一実施例の製造方法の工程順の断面
図。
図。
【図１０】本発明の一実施例の製造方法の工程順の断面
図。
図。
【図１１】本発明の他の実施例の製造方法の工程順の断
面図。
面図。
【図１２】本発明の他の実施例の製造方法の工程順の断
面図。
面図。
【図１３】本発明の他の実施例の製造方法の工程順の断
面図。
面図。
【図１４】本発明の他の実施例の製造方法の工程順の断
面図。
面図。
【図１５】本発明の他の実施例の製造方法の工程順の断
面図。
面図。
【図１６】本発明の他の実施例の製造方法の工程順の断
面図。
面図。
【図１７】本発明の他の実施例の製造方法の工程順の断
面図。
面図。
【図１８】本発明の他の実施例の製造方法の工程順の断
面図。
面図。
【図１９】従来技術のスルーホール抵抗を見積るための
図。
図。
【図２０】本発明の実施例のスルーホール抵抗を見積る
ための図。
ための図。
【図２１】本発明と従来技術とのスルーホール抵抗を比
較した図。
較した図。
【図２２】従来技術を示す断面図。
【図２３】従来技術を示す断面図。
１０１，２０１，３０１ 半導体基板 １０２，２０２，３０２ コンタクト開口部 １０４，２０７，３０７ 第１層配線 １０６，２１１，３１１ スルーホール開口部 １０７，２０９，３０９ 第１の導電膜 １０８，２１２ａ，３１２ａ 第２の導電膜 １０９，２１２ｂ，３１２ｂ 第３の導電膜
Claims (6)
- 【請求項１】 ２層以上の金属配線を有する多層配線構
造の半導体装置において、上層の配線が、第１の高融点
金属又は高融点金属シリサイドからなる第１の導体と、
該第１の高融点金属より低抵抗の第２の高融点金属から
なる第２の導体と、主配線材料としての金属からなる第
３の導体とから構成され、下層の配線と前記上層の配線
を電気的に接続するスルーホールの底部では、前記上層
の配線の前記第２の導体と前記下層の配線とが直接接し
ていることを特徴とする半導体装置。 - 【請求項２】 前記第２の導体を構成する前記第２の高
融点金属は白金，パラジウム，白金合金，もしくはパラ
ジウム合金である請求項１に記載の半導体装置。 - 【請求項３】 前記第３の導体を構成する前記主配線材
料としての金属は金、もしくは金合金である請求項１も
しくは請求項２に記載の半導体装置。 - 【請求項４】 前記第１の導体を構成する前記第１の高
融点金属又は高融点金属シリサイドは、チタン，タング
ステン，チタンタングステン、もしくは窒化チタン、ま
たはこれら材料の組み合わせ、あるいはこれらの材料の
シリサイドである請求項１，請求項２、又は請求項３に
記載の半導体装置。 - 【請求項５】 半導体基板上に第１の絶縁膜を設ける工
程と、前記第１の絶縁膜上に下層の配線となる第１層目
の配線を形成する工程と、前記第１層目の配線を覆う様
に第２の絶縁膜を層間絶縁膜として設ける工程と、前記
第２の絶縁膜に第１の開孔を設けてスルーホールを形成
する工程と、高融点金属又は、高融点金属シリサイドか
らなる第１の導体を形成する材料を全面に形成した後、
スルーホール底部の前記第１の導体の形成する膜を選択
的に除去する工程と、第２の導体を形成する膜をメッキ
の為の給電膜として全面に被着した後に、前記第３の導
体を選択的に形成する工程とを含む事を特徴とする請求
項１に記載の半導体装置。 - 【請求項６】 半導体基板上に第１の絶縁膜を設ける工
程と、前記第１の絶縁膜上に下層の配線となる第１層目
の配線を形成する工程と、前記第１層目の配線を覆う様
に第２の絶縁膜を層間絶縁膜として設ける工程と、前記
第２の絶縁膜上に高融点金属又は高融点金属シリサイド
からなる第１の導体を形成する材料膜を全面に形成する
工程と、前記第１の導体を形成する膜と前記第２の絶縁
膜上に順次開孔を形成する工程と、メッキの為の給電膜
として第２の導体を形成する膜を全面に被着したのち、
第３の金属導体を選択的に形成する工程とを含む事を特
徴とする請求項１に記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3295319A JPH05206134A (ja) | 1991-11-12 | 1991-11-12 | 半導体装置とその製造方法 |
| US07/974,719 US5500560A (en) | 1991-11-12 | 1992-11-12 | Semiconductor device having low resistance values at connection points of conductor layers |
| EP92119365A EP0542263A1 (en) | 1991-11-12 | 1992-11-12 | Semiconductor device having low resistance values at connection points of conductor layers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3295319A JPH05206134A (ja) | 1991-11-12 | 1991-11-12 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206134A true JPH05206134A (ja) | 1993-08-13 |
Family
ID=17819077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3295319A Pending JPH05206134A (ja) | 1991-11-12 | 1991-11-12 | 半導体装置とその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5500560A (ja) |
| EP (1) | EP0542263A1 (ja) |
| JP (1) | JPH05206134A (ja) |
Cited By (2)
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| JPH07263555A (ja) * | 1994-03-24 | 1995-10-13 | Nec Corp | 半導体装置の製造方法 |
| US5923087A (en) * | 1996-01-19 | 1999-07-13 | Nippon Precision Circuits Inc. | Semiconductor device comprising bonding pad of barrier metal, silicide and aluminum |
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| JP3719618B2 (ja) * | 1996-06-17 | 2005-11-24 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
| CA2374887A1 (en) * | 1999-05-26 | 2000-11-30 | Henkel Corporation | Autodeposition coatings and process therefor |
| WO2019117107A1 (ja) * | 2017-12-14 | 2019-06-20 | 三菱電機株式会社 | 半導体装置 |
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| JPH0719841B2 (ja) * | 1987-10-02 | 1995-03-06 | 株式会社東芝 | 半導体装置 |
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| JPH01255249A (ja) * | 1988-04-04 | 1989-10-12 | Nec Corp | 半導体集積回路装置 |
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| JPH01270347A (ja) * | 1988-04-22 | 1989-10-27 | Sony Corp | 半導体装置 |
| JPH02200764A (ja) * | 1989-01-31 | 1990-08-09 | Dainippon Printing Co Ltd | 金属被覆処理におけるマスキング方法 |
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| JPH03250627A (ja) * | 1990-01-31 | 1991-11-08 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP3111466B2 (ja) * | 1990-09-07 | 2000-11-20 | セイコーエプソン株式会社 | メッキ配線層を備えた半導体装置の製造方法 |
-
1991
- 1991-11-12 JP JP3295319A patent/JPH05206134A/ja active Pending
-
1992
- 1992-11-12 EP EP92119365A patent/EP0542263A1/en not_active Ceased
- 1992-11-12 US US07/974,719 patent/US5500560A/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| US5500560A (en) | 1996-03-19 |
| EP0542263A1 (en) | 1993-05-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980526 |