JPH06291194A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH06291194A JPH06291194A JP7730093A JP7730093A JPH06291194A JP H06291194 A JPH06291194 A JP H06291194A JP 7730093 A JP7730093 A JP 7730093A JP 7730093 A JP7730093 A JP 7730093A JP H06291194 A JPH06291194 A JP H06291194A
- Authority
- JP
- Japan
- Prior art keywords
- titanium
- platinum
- gold
- hole
- deposited
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】半導体集積回路のスルーホールにおける多層配
線、および拡散層やエミッタポリシリコンのコンタクト
ホールにおける電極の信頼性を向上させる。 【構成】半導体基板１に酸化シリコン膜４および第１の
窒化シリコン膜５を形成したのち、第１のチタン６およ
び第１の白金７を堆積する。つぎにレジスト（図示せ
ず）をマスクにめっきして第１の金８を形成してからレ
ジストを除去する。つぎに第１の白金７および第１のチ
タン６をエッチングする。つぎに第２の窒化シリコン膜
９を堆積したのちＳＯＧ１１を形成する。つぎに第３の
窒化シリコン膜１０を堆積したのちスルーホール１２を
開口する。つぎに第２のチタン１３および第２の白金１
４を堆積したのちエッチバックする。つぎに第２のチタ
ン１３を電流パスとしてめっきして第２の金１５を形成
する。つぎに第２のチタン１３をエッチングしたのち、
めっきして第３の金１９を形成する。
線、および拡散層やエミッタポリシリコンのコンタクト
ホールにおける電極の信頼性を向上させる。 【構成】半導体基板１に酸化シリコン膜４および第１の
窒化シリコン膜５を形成したのち、第１のチタン６およ
び第１の白金７を堆積する。つぎにレジスト（図示せ
ず）をマスクにめっきして第１の金８を形成してからレ
ジストを除去する。つぎに第１の白金７および第１のチ
タン６をエッチングする。つぎに第２の窒化シリコン膜
９を堆積したのちＳＯＧ１１を形成する。つぎに第３の
窒化シリコン膜１０を堆積したのちスルーホール１２を
開口する。つぎに第２のチタン１３および第２の白金１
４を堆積したのちエッチバックする。つぎに第２のチタ
ン１３を電流パスとしてめっきして第２の金１５を形成
する。つぎに第２のチタン１３をエッチングしたのち、
めっきして第３の金１９を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に半導体集積回路のスルーホールにおける多層
配線、および拡散層やエミッタポリシリコンのコンタク
トホールにおける電極の接続部の形成方法に関するもの
である。
関し、特に半導体集積回路のスルーホールにおける多層
配線、および拡散層やエミッタポリシリコンのコンタク
トホールにおける電極の接続部の形成方法に関するもの
である。
【０００２】
【従来の技術】半導体集積回路の高速化および高集積化
にともないパターン微細化が進み、多層配線間のスルー
ホールや、各回路素子と配線との間のコンタクトホール
がサブミクロンサイズに達している。
にともないパターン微細化が進み、多層配線間のスルー
ホールや、各回路素子と配線との間のコンタクトホール
がサブミクロンサイズに達している。
【０００３】通常スルーホールやコンタクトホールに配
線金属をスパッタしたのちドライエッチングして不要な
金属を除去する方法が用いられている。スルーホールや
コンタクトホールでは配線金属のステップカバレッジ
（段差被覆性）が悪い。一方、エレクトロマイグレーシ
ョンやストレスマイグレーション耐性の大きいＡｕ
（金）、Ｃｕ（銅）、Ｐｔ（白金）はドライエッチング
が難しくてパターン形成ができない。
線金属をスパッタしたのちドライエッチングして不要な
金属を除去する方法が用いられている。スルーホールや
コンタクトホールでは配線金属のステップカバレッジ
（段差被覆性）が悪い。一方、エレクトロマイグレーシ
ョンやストレスマイグレーション耐性の大きいＡｕ
（金）、Ｃｕ（銅）、Ｐｔ（白金）はドライエッチング
が難しくてパターン形成ができない。
【０００４】この対策として電解めっきまたは無電解め
っきによって配線金属を形成する方法について、図３
（ａ）〜（ｃ）を参照して説明する。
っきによって配線金属を形成する方法について、図３
（ａ）〜（ｃ）を参照して説明する。
【０００５】はじめに図３（ａ）に示すように、半導体
基板１を熱酸化して酸化シリコン膜４を形成したのち、
ＬＰＣＶＤにより第１の窒化シリコン膜５を堆積する。
つぎにスパッタによりバリアメタルとなる第１のチタン
６および第１の白金７を堆積する。つぎに配線予定領域
の第１の白金７が露出するように厚さ１μｍのレジスト
（図示せず）をパターニングしたのち、電解めっきまた
は無電解めっきにより第１の金８を形成してからレジス
トを除去する。つぎに第１の金８をマスクとしてＲＩＥ
によりドライエッチングして配線予定領域の第１の白金
７および第１のチタン６からなるバリアメタルを残し
て、第１の金８、第１の白金７および第１のチタン６か
らなる下層配線が完成する。
基板１を熱酸化して酸化シリコン膜４を形成したのち、
ＬＰＣＶＤにより第１の窒化シリコン膜５を堆積する。
つぎにスパッタによりバリアメタルとなる第１のチタン
６および第１の白金７を堆積する。つぎに配線予定領域
の第１の白金７が露出するように厚さ１μｍのレジスト
（図示せず）をパターニングしたのち、電解めっきまた
は無電解めっきにより第１の金８を形成してからレジス
トを除去する。つぎに第１の金８をマスクとしてＲＩＥ
によりドライエッチングして配線予定領域の第１の白金
７および第１のチタン６からなるバリアメタルを残し
て、第１の金８、第１の白金７および第１のチタン６か
らなる下層配線が完成する。
【０００６】つぎにプラズマＣＶＤにより第２の窒化シ
リコン膜９を堆積する。つぎに有機シラノールを回転塗
布したのち４００℃で熱処理してからＲＩＥによりエッ
チバックして平坦化のためのＳＯＧ１１を形成する。つ
ぎにプラズマＣＶＤにより第３の窒化シリコン膜１０を
堆積したのち、レジスト（図示せず）をマスクとしてＲ
ＩＥにより第３の窒化シリコン膜１０および第２の窒化
シリコン膜９をエッチングして下層配線に接続するスル
ーホール１２を開口してからレジストを除去する。
リコン膜９を堆積する。つぎに有機シラノールを回転塗
布したのち４００℃で熱処理してからＲＩＥによりエッ
チバックして平坦化のためのＳＯＧ１１を形成する。つ
ぎにプラズマＣＶＤにより第３の窒化シリコン膜１０を
堆積したのち、レジスト（図示せず）をマスクとしてＲ
ＩＥにより第３の窒化シリコン膜１０および第２の窒化
シリコン膜９をエッチングして下層配線に接続するスル
ーホール１２を開口してからレジストを除去する。
【０００７】つぎに図３（ｂ）に示すように、スパッタ
により第２のチタン１３および第２の白金１４を堆積す
る。
により第２のチタン１３および第２の白金１４を堆積す
る。
【０００８】つぎに図３（ｃ）に示すように、配線予定
領域の第２の白金１４が露出するように厚さ１μｍのレ
ジスト（図示せず）をパターニングしたのち、電解めっ
きまたは無電解めっきにより第２の金１５を形成してか
らレジストを除去する。つぎに第２の金１５をマスクと
してＲＩＥによりドライエッチングして配線予定領域の
第２の白金１４および第２のチタン１３からなるバリア
メタルを残して、第２の金１５、第２の白金１４および
第２のチタン１３からなる上層配線が完成する。
領域の第２の白金１４が露出するように厚さ１μｍのレ
ジスト（図示せず）をパターニングしたのち、電解めっ
きまたは無電解めっきにより第２の金１５を形成してか
らレジストを除去する。つぎに第２の金１５をマスクと
してＲＩＥによりドライエッチングして配線予定領域の
第２の白金１４および第２のチタン１３からなるバリア
メタルを残して、第２の金１５、第２の白金１４および
第２のチタン１３からなる上層配線が完成する。
【０００９】
【発明が解決しようとする課題】上層配線の形成工程で
は、電解めっきまたは無電解めっきによりスルーホール
埋め込みと同時に配線形成を行なっている。ステップカ
バレッジが悪いので、上層配線の単位断面積あたりの電
流密度がスルーホール付近で局所的に大きくなる。エレ
クトロマイグレーションが進行してスルーホール付近の
導通が劣化して半導体装置の信頼性が著しく低下すると
いう問題があった。
は、電解めっきまたは無電解めっきによりスルーホール
埋め込みと同時に配線形成を行なっている。ステップカ
バレッジが悪いので、上層配線の単位断面積あたりの電
流密度がスルーホール付近で局所的に大きくなる。エレ
クトロマイグレーションが進行してスルーホール付近の
導通が劣化して半導体装置の信頼性が著しく低下すると
いう問題があった。
【００１０】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板の一主面上に形成された絶縁膜に
スルーホールを開口したのち、電流パスとなる高融点金
属膜とめっき用の下地金属膜とを順次堆積する工程と、
前記下地金属膜をエッチバックして前記スルーホールに
前記下地金属膜からなる側壁を残す工程と、電解めっき
または無電解めっきを行なって、前記スルーホールの前
記側壁の内側にめっき金属を埋め込む工程とを含むもの
である。
造方法は、半導体基板の一主面上に形成された絶縁膜に
スルーホールを開口したのち、電流パスとなる高融点金
属膜とめっき用の下地金属膜とを順次堆積する工程と、
前記下地金属膜をエッチバックして前記スルーホールに
前記下地金属膜からなる側壁を残す工程と、電解めっき
または無電解めっきを行なって、前記スルーホールの前
記側壁の内側にめっき金属を埋め込む工程とを含むもの
である。
【００１１】
【実施例】本発明の第１の実施例について、図１（ａ）
〜（ｃ）を参照して説明する。
〜（ｃ）を参照して説明する。
【００１２】はじめに図１（ａ）に示すように、半導体
基板１を熱酸化して酸化シリコン膜４を形成したのち、
ＬＰＣＶＤにより第１の窒化シリコン膜５を堆積する。
つぎにスパッタによりバリアメタルとなる第１のチタン
６および第１の白金７を堆積する。つぎに配線予定領域
の第１の白金７が露出するように厚さ１μｍのレジスト
（図示せず）をパターニングしたのち、電解めっきまた
は無電解めっきにより第１の金８を形成してからレジス
トを除去する。つぎに第１の金８をマスクとしてＲＩＥ
によりドライエッチングして配線予定領域の第１の白金
７および第１のチタン６からなるバリアメタルを残し
て、第１の金８、第１の白金７および第１のチタン６か
らなる下層配線が完成する。
基板１を熱酸化して酸化シリコン膜４を形成したのち、
ＬＰＣＶＤにより第１の窒化シリコン膜５を堆積する。
つぎにスパッタによりバリアメタルとなる第１のチタン
６および第１の白金７を堆積する。つぎに配線予定領域
の第１の白金７が露出するように厚さ１μｍのレジスト
（図示せず）をパターニングしたのち、電解めっきまた
は無電解めっきにより第１の金８を形成してからレジス
トを除去する。つぎに第１の金８をマスクとしてＲＩＥ
によりドライエッチングして配線予定領域の第１の白金
７および第１のチタン６からなるバリアメタルを残し
て、第１の金８、第１の白金７および第１のチタン６か
らなる下層配線が完成する。
【００１３】つぎにプラズマＣＶＤにより厚さ４００ｎ
ｍの第２の窒化シリコン膜９を堆積する。つぎに有機シ
ラノールを回転塗布したのち１５０℃の窒素雰囲気で３
０分間熱処理してから４００℃の窒素雰囲気で４０分間
熱処理する。そのあとＣＦ4およびＨ2 の混合ガスを用
いたＲＩＥによりエッチバックして下層配線の側面のみ
にＳＯＧ１１を残す。つぎにプラズマＣＶＤにより厚さ
６００ｎｍの第３の窒化シリコン膜１０を堆積して層間
膜を形成する。つぎにレジスト（図示せず）をマスクに
してＣＦ4 およびＯ2 の混合ガスを用いたＲＩＥにより
第３の窒化シリコン膜１０および第２の窒化シリコン膜
９をエッチングして下層配線に接続するスルーホール１
２を開口してからレジストを除去する。
ｍの第２の窒化シリコン膜９を堆積する。つぎに有機シ
ラノールを回転塗布したのち１５０℃の窒素雰囲気で３
０分間熱処理してから４００℃の窒素雰囲気で４０分間
熱処理する。そのあとＣＦ4およびＨ2 の混合ガスを用
いたＲＩＥによりエッチバックして下層配線の側面のみ
にＳＯＧ１１を残す。つぎにプラズマＣＶＤにより厚さ
６００ｎｍの第３の窒化シリコン膜１０を堆積して層間
膜を形成する。つぎにレジスト（図示せず）をマスクに
してＣＦ4 およびＯ2 の混合ガスを用いたＲＩＥにより
第３の窒化シリコン膜１０および第２の窒化シリコン膜
９をエッチングして下層配線に接続するスルーホール１
２を開口してからレジストを除去する。
【００１４】つぎに図１（ｂ）に示すように、スパッタ
により厚さ１００ｎｍの第２のチタン１３および厚さ１
５０ｎｍの第２の白金１４を連続して堆積する。つぎに
Ｃｌ2 およびＡｒの混合ガスを用いたマグネトロンＲＩ
Ｅにより第２の白金１４をエッチバックしてスルーホー
ル１２の側面に第２の白金１４からなるサイドウォール
を残す。つぎに第２のチタン１３を電流パスとして電解
金めっきを行なうと、第２のチタン１３上にはめっきさ
れない。第２の白金１４のみにめっきされて、スルーホ
ール１２が第２の金１５で埋め込まれる。
により厚さ１００ｎｍの第２のチタン１３および厚さ１
５０ｎｍの第２の白金１４を連続して堆積する。つぎに
Ｃｌ2 およびＡｒの混合ガスを用いたマグネトロンＲＩ
Ｅにより第２の白金１４をエッチバックしてスルーホー
ル１２の側面に第２の白金１４からなるサイドウォール
を残す。つぎに第２のチタン１３を電流パスとして電解
金めっきを行なうと、第２のチタン１３上にはめっきさ
れない。第２の白金１４のみにめっきされて、スルーホ
ール１２が第２の金１５で埋め込まれる。
【００１５】つぎに図１（ｃ）に示すように、露出した
第２のチタン１３をＣＦ4 およびＯ2 の混合ガスを用い
たＲＩＥによりエッチングする。つぎにスパッタにより
第３のチタン１６および第３の白金１７を堆積したの
ち、レジスト１８を形成してから電解めっきまたは無電
解めっきにより第３の金１９からなる上層配線が完成す
る。
第２のチタン１３をＣＦ4 およびＯ2 の混合ガスを用い
たＲＩＥによりエッチングする。つぎにスパッタにより
第３のチタン１６および第３の白金１７を堆積したの
ち、レジスト１８を形成してから電解めっきまたは無電
解めっきにより第３の金１９からなる上層配線が完成す
る。
【００１６】本実施例においてスルーホール１２の直径
を０．５μｍとすると、電解めっきまたは無電解めっき
によって形成する第２の金１５の厚さは１２５ｎｍとな
る。スルーホール１２から飛び出す第２の金１５の高さ
も約１２５ｎｍとなり上層配線となる第３の金１９の形
成に支障を来すことはない。スルーホール１２が第２の
金１５で埋め込まれるので、半導体装置の信頼性が向上
する。
を０．５μｍとすると、電解めっきまたは無電解めっき
によって形成する第２の金１５の厚さは１２５ｎｍとな
る。スルーホール１２から飛び出す第２の金１５の高さ
も約１２５ｎｍとなり上層配線となる第３の金１９の形
成に支障を来すことはない。スルーホール１２が第２の
金１５で埋め込まれるので、半導体装置の信頼性が向上
する。
【００１７】つぎに本発明の第２の実施例について、図
２（ａ）〜（ｃ）を参照して説明する。
２（ａ）〜（ｃ）を参照して説明する。
【００１８】はじめに図２（ａ）に示すように、半導体
基板１にベース２を形成したのち、酸化シリコン膜４に
エミッタ予定領域に開口を形成してから砒素ドープした
ポリシリコン２０を形成して熱処理することによりエミ
ッタ３を形成する。つぎに酸化シリコン膜４にベースコ
ンタクトの開口を形成したのち、スパッタによりバリア
メタルとなる第１のチタン６および第１の白金７を堆積
する。つぎにＣｌ2 およびＡｒの混合ガスを用いたマグ
ネトロンＲＩＥにより第１の白金７をエッチバックし
て、ポリシリコン２０の側壁およびベースコンタクトの
側壁の第１の白金７を残す。
基板１にベース２を形成したのち、酸化シリコン膜４に
エミッタ予定領域に開口を形成してから砒素ドープした
ポリシリコン２０を形成して熱処理することによりエミ
ッタ３を形成する。つぎに酸化シリコン膜４にベースコ
ンタクトの開口を形成したのち、スパッタによりバリア
メタルとなる第１のチタン６および第１の白金７を堆積
する。つぎにＣｌ2 およびＡｒの混合ガスを用いたマグ
ネトロンＲＩＥにより第１の白金７をエッチバックし
て、ポリシリコン２０の側壁およびベースコンタクトの
側壁の第１の白金７を残す。
【００１９】つぎに図２（ｂ）に示すように、第１のチ
タン６を電流パスとして電解めっきを行なって、第１の
白金７の内側に第１の金８を埋め込む。
タン６を電流パスとして電解めっきを行なって、第１の
白金７の内側に第１の金８を埋め込む。
【００２０】つぎに図２（ｃ）に示すように、第１の金
８をマスクとしてＣＦ4 およびＯ2の混合ガスを用いた
ＲＩＥにより露出している第１のチタン６をエッチング
する。つぎにスパッタにより第２のチタン１３および第
２の白金１４を堆積する。つぎにレジスト（図示せず）
をマスクとして、第２の白金１４上に電解めっきを行な
い第２の金１５を形成したのちレジストを除去する。つ
ぎに第２の金１５をマスクとしてＣｌ2 およびＡｒの混
合ガスを用いたマグネトロンＲＩＥにより、露出した第
２の白金１４および第２のチタン１３をエッチングして
金電極が完成する。
８をマスクとしてＣＦ4 およびＯ2の混合ガスを用いた
ＲＩＥにより露出している第１のチタン６をエッチング
する。つぎにスパッタにより第２のチタン１３および第
２の白金１４を堆積する。つぎにレジスト（図示せず）
をマスクとして、第２の白金１４上に電解めっきを行な
い第２の金１５を形成したのちレジストを除去する。つ
ぎに第２の金１５をマスクとしてＣｌ2 およびＡｒの混
合ガスを用いたマグネトロンＲＩＥにより、露出した第
２の白金１４および第２のチタン１３をエッチングして
金電極が完成する。
【００２１】このように本発明では下層配線と上層配線
とを接続するスルーホールだけでなく、半導体基板表面
の拡散層やエミッタポリシリコンと電極配線とを接続す
るコンタクトホールにも適用して半導体装置の信頼性向
上を図ることができる。
とを接続するスルーホールだけでなく、半導体基板表面
の拡散層やエミッタポリシリコンと電極配線とを接続す
るコンタクトホールにも適用して半導体装置の信頼性向
上を図ることができる。
【００２２】第１および第２の実施例では電解めっきま
たは無電解めっきに対するマスクとしてチタンを用いた
が、チタンの代りにタングステン、モリブデン、窒化チ
タンなど高融点金属またはその合金を用いることができ
る。さらに埋め込む金属として金の代りにニッケル、
銅、白金、ロジウム、ルテニウムなどのめっき可能な金
属を用いることができる。
たは無電解めっきに対するマスクとしてチタンを用いた
が、チタンの代りにタングステン、モリブデン、窒化チ
タンなど高融点金属またはその合金を用いることができ
る。さらに埋め込む金属として金の代りにニッケル、
銅、白金、ロジウム、ルテニウムなどのめっき可能な金
属を用いることができる。
【００２３】
【発明の効果】全面に堆積したチタンを電流パスとし
て、スルーホールやコンタクトホールの側壁に形成した
白金に電解めっきまたは無電解めっきにより金を埋め込
むことにより、半導体装置の信頼性を向上させることが
できた。
て、スルーホールやコンタクトホールの側壁に形成した
白金に電解めっきまたは無電解めっきにより金を埋め込
むことにより、半導体装置の信頼性を向上させることが
できた。
【００２４】高温（１７０℃）、高電流密度における信
頼性試験のデータの一例としてコンタクト抵抗Ｒの経時
変化を図４のグラフに示す。従来例では３０時間でコン
タクト抵抗が増加を始めるのに対して、本発明では４０
時間まで変らない特性を維持していることがわかる。
頼性試験のデータの一例としてコンタクト抵抗Ｒの経時
変化を図４のグラフに示す。従来例では３０時間でコン
タクト抵抗が増加を始めるのに対して、本発明では４０
時間まで変らない特性を維持していることがわかる。
【図１】本発明の第１の実施例を工程順に示す断面図で
ある。
ある。
【図２】本発明の第２の実施例を工程順に示す断面図で
ある。
ある。
【図３】従来の配線金属の形成方法を示す断面図であ
る。
る。
【図４】コンタクト抵抗の経時変化を示すグラフであ
る。
る。
１ 半導体基板 ２ ベース ３ エミッタ ４ 酸化シリコン膜 ５ 第１の窒化シリコン膜 ６ 第１のチタン ７ 第１の白金 ８ 第１の金 ９ 第２の窒化シリコン膜 １０ 第３の窒化シリコン膜 １１ ＳＯＧ １２ スルーホール １３ 第２のチタン １４ 第２の白金 １５ 第２の金 １６ 第３のチタン １７ 第３の白金 １８ レジスト １９ 第３の金 ２０ ポリシリコン Ｒ コンタクト抵抗
Claims (1)
- 【請求項１】 半導体基板の一主面上に形成された絶縁
膜にスルーホールを開口したのち、電流パスとなる高融
点金属膜とめっき用の下地金属膜とを順次堆積する工程
と、前記下地金属膜をエッチバックして前記スルーホー
ルに前記下地金属膜からなる側壁を残す工程と、電解め
っきまたは無電解めっきを行なって、前記スルーホール
の前記側壁の内側にめっき金属を埋め込む工程とを含む
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7730093A JPH06291194A (ja) | 1993-04-05 | 1993-04-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7730093A JPH06291194A (ja) | 1993-04-05 | 1993-04-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06291194A true JPH06291194A (ja) | 1994-10-18 |
Family
ID=13630055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7730093A Pending JPH06291194A (ja) | 1993-04-05 | 1993-04-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06291194A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11260920A (ja) * | 1997-12-22 | 1999-09-24 | Lg Semicon Co Ltd | 半導体素子の配線形成方法 |
| US6140234A (en) * | 1998-01-20 | 2000-10-31 | International Business Machines Corporation | Method to selectively fill recesses with conductive metal |
| JP2008113006A (ja) * | 2002-07-18 | 2008-05-15 | Micron Technology Inc | キャパシタ構造体の形成方法 |
-
1993
- 1993-04-05 JP JP7730093A patent/JPH06291194A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11260920A (ja) * | 1997-12-22 | 1999-09-24 | Lg Semicon Co Ltd | 半導体素子の配線形成方法 |
| US6140234A (en) * | 1998-01-20 | 2000-10-31 | International Business Machines Corporation | Method to selectively fill recesses with conductive metal |
| US7456501B1 (en) | 1998-01-20 | 2008-11-25 | International Business Machines Corporation | Semiconductor structure having recess with conductive metal |
| JP2008113006A (ja) * | 2002-07-18 | 2008-05-15 | Micron Technology Inc | キャパシタ構造体の形成方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4926237A (en) | Device metallization, device and method | |
| US6787460B2 (en) | Methods of forming metal layers in integrated circuit devices using selective deposition on edges of recesses and conductive contacts so formed | |
| US6492722B1 (en) | Metallized interconnection structure | |
| US5981374A (en) | Sub-half-micron multi-level interconnection structure and process thereof | |
| JPH10242082A (ja) | スルーマスク電気めっきおよび選択的基材除去の方法および材料 | |
| JPH05206135A (ja) | 半導体装置の製造方法 | |
| US6346472B1 (en) | Manufacturing method for semiconductor metalization barrier | |
| JP2000003959A (ja) | 二重ダマシン型ビア・コンタクト構造を有する半導体装置およびその製造方法 | |
| JP4829389B2 (ja) | 半導体素子の配線形成方法 | |
| JPH06291194A (ja) | 半導体装置の製造方法 | |
| JP2000012688A (ja) | 半導体装置及びその製造方法 | |
| US5247204A (en) | Semiconductor device having multilayer interconnection structure | |
| JPH05315336A (ja) | 半導体装置の製造方法 | |
| JP3628903B2 (ja) | 半導体装置の製造方法 | |
| JPH04116953A (ja) | メッキ配線層を備えた半導体装置の製造方法 | |
| JP3340578B2 (ja) | 半導体装置の多層配線及びその製造方法 | |
| JPH0669205A (ja) | 半導体装置の製造方法 | |
| JP3532827B2 (ja) | 多層配線を有する半導体装置及びその製造方法 | |
| JPH0629292A (ja) | 半導体装置及びその製造方法 | |
| JPH0799199A (ja) | 半導体装置の製造方法 | |
| KR100720530B1 (ko) | 반도체 소자의 금속배선 및 그의 형성방법 | |
| JP2809193B2 (ja) | 半導体装置 | |
| JP2646897B2 (ja) | 多層配線の形成方法 | |
| JP3049872B2 (ja) | 半導体装置の製造方法 | |
| JPH0837237A (ja) | 半導体素子の多層金属配線形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000606 |