JPH0629292A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0629292A JPH0629292A JP17998992A JP17998992A JPH0629292A JP H0629292 A JPH0629292 A JP H0629292A JP 17998992 A JP17998992 A JP 17998992A JP 17998992 A JP17998992 A JP 17998992A JP H0629292 A JPH0629292 A JP H0629292A
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Abstract
(57)【要約】
【構成】Ｓｉ基板１０１上に酸化膜１０２を形成し、フ
ォトエッチングによってコンタクト開孔部を設け、さら
に、窒化チタン１０３、チタン１０４、白金１０５、金
メッキ膜１０６の４層からなる第１の導電層を形成後、
全面に窒化チタン１０７をスパッタし、エッチバックに
よって、少なくとも前記第１の導電層の側壁に窒化チタ
ン１０７による第２の導電層を形成する。 【効果】高融点金属化合物または高融点金属膜を配線層
の少なくとも側壁に形成することにより、配線層に電流
を流しても、メッキ膜と下層の電極膜の接触部から発生
していた、ホイスカーを抑制でき、配線間ショートを防
止できる。さらには、エレクトロマイグレーションおよ
びストレスマイグレーション耐性を向上させ、信頼性も
向上する。
ォトエッチングによってコンタクト開孔部を設け、さら
に、窒化チタン１０３、チタン１０４、白金１０５、金
メッキ膜１０６の４層からなる第１の導電層を形成後、
全面に窒化チタン１０７をスパッタし、エッチバックに
よって、少なくとも前記第１の導電層の側壁に窒化チタ
ン１０７による第２の導電層を形成する。 【効果】高融点金属化合物または高融点金属膜を配線層
の少なくとも側壁に形成することにより、配線層に電流
を流しても、メッキ膜と下層の電極膜の接触部から発生
していた、ホイスカーを抑制でき、配線間ショートを防
止できる。さらには、エレクトロマイグレーションおよ
びストレスマイグレーション耐性を向上させ、信頼性も
向上する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関するも
のであり、特に、配線構造に改良を加えた半導体装置に
関するものである。
のであり、特に、配線構造に改良を加えた半導体装置に
関するものである。
【０００２】
【従来の技術】近年、半導体集積回路の微細化が進むな
か、半導体装置の配線には、ほとんどアルミニウムある
いはアルミニウム合金が用いられ、スパッタリングによ
り形成されていた。しかし、コンタクト部のアスペクト
比の増加にともない、スパッタリングによる配線の形成
は、コンタクト部のカバレッジを著しく低下させ、ま
た、微細なアルミニウム配線に電流を流すと、配線幅が
小さいため、配線内の電流密度が高くなり、エレクトロ
マイグレーション耐性が低下し、さらに電流を流さなく
とも発生するストレスマイグレーション耐性も低下する
など、配線の信頼性が著しく低下した。
か、半導体装置の配線には、ほとんどアルミニウムある
いはアルミニウム合金が用いられ、スパッタリングによ
り形成されていた。しかし、コンタクト部のアスペクト
比の増加にともない、スパッタリングによる配線の形成
は、コンタクト部のカバレッジを著しく低下させ、ま
た、微細なアルミニウム配線に電流を流すと、配線幅が
小さいため、配線内の電流密度が高くなり、エレクトロ
マイグレーション耐性が低下し、さらに電流を流さなく
とも発生するストレスマイグレーション耐性も低下する
など、配線の信頼性が著しく低下した。
【０００３】そこで、スパッタリングによるアルミニウ
ム配線に代わる材料として、コンタクト部のカバレッジ
が良好で、マイグレーションにも強い電解メッキ法によ
る金メッキ配線を用いることにしたが、電流を流すと、
金メッキ膜と下層の電極膜の接触部に金のホイスカー３
０７が発生しやすく、配線間ショートの原因になり信頼
性が低下した。
ム配線に代わる材料として、コンタクト部のカバレッジ
が良好で、マイグレーションにも強い電解メッキ法によ
る金メッキ配線を用いることにしたが、電流を流すと、
金メッキ膜と下層の電極膜の接触部に金のホイスカー３
０７が発生しやすく、配線間ショートの原因になり信頼
性が低下した。
【０００４】このことを従来の技術を追って説明する
と、図３でまず、すでにトランジスタの形成されたＳｉ
基板３０１上に絶縁膜として酸化膜３０２を形成し、フ
ォトエッチングによってコンタクト開孔部を設ける。次
に、バリアメタル層として窒化チタン（ＴｉＮ）３０３
を全面に形成し、さらに前記バリアメタル層３０３と、
電極膜層の密着性を向上させるため、チタン（Ｔｉ）３
０４を全面に形成し、最後にメッキ用の電極膜として全
面に白金（Ｐｔ）３０５を形成する。
と、図３でまず、すでにトランジスタの形成されたＳｉ
基板３０１上に絶縁膜として酸化膜３０２を形成し、フ
ォトエッチングによってコンタクト開孔部を設ける。次
に、バリアメタル層として窒化チタン（ＴｉＮ）３０３
を全面に形成し、さらに前記バリアメタル層３０３と、
電極膜層の密着性を向上させるため、チタン（Ｔｉ）３
０４を全面に形成し、最後にメッキ用の電極膜として全
面に白金（Ｐｔ）３０５を形成する。
【０００５】次に、フォトレジストによって、前記電極
膜３０５上に所望のパターンを形成する。
膜３０５上に所望のパターンを形成する。
【０００６】続いて、前記電極膜３０５を用いて電解金
メッキを行い、前記フォトレジストが存在しない部分
に、金メッキ膜３０６を形成し、その後フォトレジスト
を除去する。さらに、前記金メッキ膜３０６をマスクと
して、前記窒化チタン３０３、チタン３０４、白金３０
５の３層をイオンミリングによってエッチングする。
メッキを行い、前記フォトレジストが存在しない部分
に、金メッキ膜３０６を形成し、その後フォトレジスト
を除去する。さらに、前記金メッキ膜３０６をマスクと
して、前記窒化チタン３０３、チタン３０４、白金３０
５の３層をイオンミリングによってエッチングする。
【０００７】以上が従来の工程である。
【０００８】
【発明が解決しようとする課題】しかし、前述の従来技
術では、配線に電流を流すと、電極膜である白金と金メ
ッキ膜の接触部からホイスカーが発生しやすく、配線間
のショートの原因になったり、さらには、エレクトロマ
イグレーション耐性の低下にもつながるという課題があ
った。
術では、配線に電流を流すと、電極膜である白金と金メ
ッキ膜の接触部からホイスカーが発生しやすく、配線間
のショートの原因になったり、さらには、エレクトロマ
イグレーション耐性の低下にもつながるという課題があ
った。
【０００９】そこで、本発明はこのような課題を解決す
るもので、その目的とするところは、配線層を形成後、
少なくとも前記配線層の側壁を高融点金属化合物または
高融点金属で覆うことによって、金メッキ膜と下層の電
極膜の接触部から発生していたホイスカーの発生を防止
し、より信頼性の高い半導体装置を提供することにあ
る。
るもので、その目的とするところは、配線層を形成後、
少なくとも前記配線層の側壁を高融点金属化合物または
高融点金属で覆うことによって、金メッキ膜と下層の電
極膜の接触部から発生していたホイスカーの発生を防止
し、より信頼性の高い半導体装置を提供することにあ
る。
【００１０】
【課題を解決するための手段】本発明の半導体装置は、
配線層を有する半導体装置に於て、前記配線層が、電解
メッキ法により形成された第１の導電層と、この第１の
導電層の少なくとも側壁を覆うように設けられた高融点
金属化合物または高融点金属からなる第２の導電層から
構成されることを特徴とする。
配線層を有する半導体装置に於て、前記配線層が、電解
メッキ法により形成された第１の導電層と、この第１の
導電層の少なくとも側壁を覆うように設けられた高融点
金属化合物または高融点金属からなる第２の導電層から
構成されることを特徴とする。
【００１１】また、前記第２の導電層は、高融点金属化
合物であるＴｉＮ、ＴｉＷ、高融点金属であるチタン
（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、
タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃ
ｒ）、パラジウム（Ｐｄ）から選択される１化合物また
は１元素を主成分とする材料により形成されていること
を特徴とする。
合物であるＴｉＮ、ＴｉＷ、高融点金属であるチタン
（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、
タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃ
ｒ）、パラジウム（Ｐｄ）から選択される１化合物また
は１元素を主成分とする材料により形成されていること
を特徴とする。
【００１２】また、本発明の半導体装置の製造方法は、
ａ）半導体基板上に酸化膜を形成し、フォトエッチング
によってコンタクト開孔部を設ける工程と、ｂ）配線層
のバリアメタル層として、窒化チタンを全面に形成する
工程と、ｃ）バリアメタル層と電極膜の密着性を向上さ
せるため、チタン全面に形成する工程と、ｄ）メッキ用
の電極膜として、白金を全面に形成する工程と、ｅ）フ
ォトレジストによって、前記電極膜上に所望のパターン
を形成する工程と、ｆ）前記電極膜を電極として金メッ
キを行い、前記フォトレジストが存在しない部分に、金
メッキ膜を形成する工程と、ｇ）フォトレジストを除去
する工程と、ｈ）前記金メッキ膜をマスクとして、前記
窒化チタンと前記チタンと前記白金をエッチングする工
程と、ｉ）高融点金属化合物または高融点金属を全面に
形成する工程と、ｊ）異方性エッチバックによって、前
記酸化膜上及び金メッキ膜上の前記高融点金属化合物ま
たは高融点金属を除去する工程を有することを特徴とす
る。
ａ）半導体基板上に酸化膜を形成し、フォトエッチング
によってコンタクト開孔部を設ける工程と、ｂ）配線層
のバリアメタル層として、窒化チタンを全面に形成する
工程と、ｃ）バリアメタル層と電極膜の密着性を向上さ
せるため、チタン全面に形成する工程と、ｄ）メッキ用
の電極膜として、白金を全面に形成する工程と、ｅ）フ
ォトレジストによって、前記電極膜上に所望のパターン
を形成する工程と、ｆ）前記電極膜を電極として金メッ
キを行い、前記フォトレジストが存在しない部分に、金
メッキ膜を形成する工程と、ｇ）フォトレジストを除去
する工程と、ｈ）前記金メッキ膜をマスクとして、前記
窒化チタンと前記チタンと前記白金をエッチングする工
程と、ｉ）高融点金属化合物または高融点金属を全面に
形成する工程と、ｊ）異方性エッチバックによって、前
記酸化膜上及び金メッキ膜上の前記高融点金属化合物ま
たは高融点金属を除去する工程を有することを特徴とす
る。
【００１３】
【作用】本発明の上記の構成によれば、第１の導電層を
形成後、少なくともこの第１の導電層の側壁を覆うよう
に、高融点金属化合物または高融点金属からなる第２の
導電層を設けることによって、第１の導電層の金メッキ
膜と、その下層の電極膜の接触部から、ホイスカーが発
生することを防止し、配線間ショートなどを抑制するこ
とのできる、より信頼性の高い半導体装置を提供でき
る。
形成後、少なくともこの第１の導電層の側壁を覆うよう
に、高融点金属化合物または高融点金属からなる第２の
導電層を設けることによって、第１の導電層の金メッキ
膜と、その下層の電極膜の接触部から、ホイスカーが発
生することを防止し、配線間ショートなどを抑制するこ
とのできる、より信頼性の高い半導体装置を提供でき
る。
【００１４】
【実施例】本発明の半導体装置は、図１に示される構造
をしている。１０１はＳｉ基板、１０２は酸化膜（Ｓｉ
Ｏ2）、１０３は窒化チタン（ＴｉＮ）、１０４はチタ
ン（Ｔｉ）、１０５は白金（Ｐｔ）、１０６は金（Ａ
ｕ）メッキ膜、１０７は窒化チタン（ＴｉＮ）である。
をしている。１０１はＳｉ基板、１０２は酸化膜（Ｓｉ
Ｏ2）、１０３は窒化チタン（ＴｉＮ）、１０４はチタ
ン（Ｔｉ）、１０５は白金（Ｐｔ）、１０６は金（Ａ
ｕ）メッキ膜、１０７は窒化チタン（ＴｉＮ）である。
【００１５】以下詳細は図を追いながら説明していく。
（図２ａ）〜（図２ｈ）まず、すでにトランジスタの形
成されたＳｉ基板２０１の表面全体に絶縁膜として酸化
膜（ＳｉＯ2）２０２を形成し、フォトエッチングによ
って、直径０．８μｍのコンタクト開孔部を設ける（図
２ａ）。このとき、絶縁膜である酸化膜２０２はＣＶＤ
法によって形成し、膜厚は５０００Åとする。
（図２ａ）〜（図２ｈ）まず、すでにトランジスタの形
成されたＳｉ基板２０１の表面全体に絶縁膜として酸化
膜（ＳｉＯ2）２０２を形成し、フォトエッチングによ
って、直径０．８μｍのコンタクト開孔部を設ける（図
２ａ）。このとき、絶縁膜である酸化膜２０２はＣＶＤ
法によって形成し、膜厚は５０００Åとする。
【００１６】次に、バリアメタル層として、スパッタリ
ングによって、全面に窒化チタン（ＴｉＮ）２０３を１
０００Å形成し、さらにバリアメタル層２０３と電極膜
との密着性を向上させるために、チタン（Ｔｉ）２０４
を２００Å全面に形成後、メッキ用の電極膜として、白
金（Ｐｔ）２０５を１０００Å形成する（図２ｂ）。次
に、フォトレジスト２０６によって、前記電極膜２０５
上に所望のパターンを形成する（図２ｃ）。
ングによって、全面に窒化チタン（ＴｉＮ）２０３を１
０００Å形成し、さらにバリアメタル層２０３と電極膜
との密着性を向上させるために、チタン（Ｔｉ）２０４
を２００Å全面に形成後、メッキ用の電極膜として、白
金（Ｐｔ）２０５を１０００Å形成する（図２ｂ）。次
に、フォトレジスト２０６によって、前記電極膜２０５
上に所望のパターンを形成する（図２ｃ）。
【００１７】続いて、前記電極膜２０５を電極（陰極）
として、電解金メッキを行い、前記フォトレジスト２０
６が存在しない部分に、金メッキ膜２０７を５０００Å
形成する（図２ｄ）。このとき、電解金メッキの条件と
しては、亜硫酸金カリウム（ＫＡｕ（ＳＯ3）2）をメッ
キ液とし、メッキ液温度６０℃、電流波形ＤＣ、電流密
度１ｍＡ／ｃｍ2、液の流量１０ｌ／ｍｉｎ、陽極との
距離１５ｃｍ、メッキ速度０．２５μｍ／ｍｉｎ、金メ
ッキ時間７分とする。
として、電解金メッキを行い、前記フォトレジスト２０
６が存在しない部分に、金メッキ膜２０７を５０００Å
形成する（図２ｄ）。このとき、電解金メッキの条件と
しては、亜硫酸金カリウム（ＫＡｕ（ＳＯ3）2）をメッ
キ液とし、メッキ液温度６０℃、電流波形ＤＣ、電流密
度１ｍＡ／ｃｍ2、液の流量１０ｌ／ｍｉｎ、陽極との
距離１５ｃｍ、メッキ速度０．２５μｍ／ｍｉｎ、金メ
ッキ時間７分とする。
【００１８】さらに、前記レジスト２０６を除去して
（図２ｅ）、前記金メッキ膜２０７をマスクとして、前
記窒化チタン２０３、チタン２０４、白金２０５の３層
をイオンミリングによってエッチングし、第１の導電層
が形成された（図２ｆ）。このとき、イオンミリングの
条件としては、Ａｒイオンを用いて、ウエハー温度１５
０℃、加速電圧５００Ｖ、イオンエネルギー５００ｅＶ
とする。
（図２ｅ）、前記金メッキ膜２０７をマスクとして、前
記窒化チタン２０３、チタン２０４、白金２０５の３層
をイオンミリングによってエッチングし、第１の導電層
が形成された（図２ｆ）。このとき、イオンミリングの
条件としては、Ａｒイオンを用いて、ウエハー温度１５
０℃、加速電圧５００Ｖ、イオンエネルギー５００ｅＶ
とする。
【００１９】このように形成された第１の導電層および
前記酸化膜２０２上に、スパッタリングによって窒化チ
タン（ＴｉＮ）２０８を２０００Å形成する（図２
ｇ）。さらに、異方性エッチバックによって前記窒化チ
タン２０８を２０００Åエッチングすると、前記第１の
導電層の上層と、前記酸化膜２０２上の窒化チタンがエ
ッチングされ、少なくとも前記第１の導電層の側壁の窒
化チタン２０８は、第２の導電層となる（図２ｈ）。
前記酸化膜２０２上に、スパッタリングによって窒化チ
タン（ＴｉＮ）２０８を２０００Å形成する（図２
ｇ）。さらに、異方性エッチバックによって前記窒化チ
タン２０８を２０００Åエッチングすると、前記第１の
導電層の上層と、前記酸化膜２０２上の窒化チタンがエ
ッチングされ、少なくとも前記第１の導電層の側壁の窒
化チタン２０８は、第２の導電層となる（図２ｈ）。
【００２０】以上の工程を経て、本発明の半導体装置が
形成される。
形成される。
【００２１】ここで、前記絶縁膜である酸化膜２０２
は、ＣＶＤ法の他にも熱酸化膜を用いても良い。
は、ＣＶＤ法の他にも熱酸化膜を用いても良い。
【００２２】また、金層２０７は、スパッタリング、無
電解メッキなどの方法によっても形成され得るが、電解
メッキによって形成するのが特に好ましい。電解メッキ
によって形成した場合、メッキ液がコンタクト開孔部の
底部にまで十分に行き渡るため、ステップカバレッジが
良好となる。さらに、メッキ膜の材料としては、金２０
７の他にも、銀（Ａｇ）、銅（Ｃｕ）でもエレクトロマ
イグレーション耐性など同等の効果が得られる。さら
に、メッキ膜の膜厚は、３０００Å〜１００００Åの範
囲内であることが好ましい。なぜなら、３０００Åより
薄いと、エレクトロマイグレーション及びストレスマイ
グレーション耐性が劣化するという問題が生じ、１００
００Åを超えると、上層の層間膜または保護膜等のカバ
レッジが低下しボイドが発生するという問題が生じる。
電解メッキなどの方法によっても形成され得るが、電解
メッキによって形成するのが特に好ましい。電解メッキ
によって形成した場合、メッキ液がコンタクト開孔部の
底部にまで十分に行き渡るため、ステップカバレッジが
良好となる。さらに、メッキ膜の材料としては、金２０
７の他にも、銀（Ａｇ）、銅（Ｃｕ）でもエレクトロマ
イグレーション耐性など同等の効果が得られる。さら
に、メッキ膜の膜厚は、３０００Å〜１００００Åの範
囲内であることが好ましい。なぜなら、３０００Åより
薄いと、エレクトロマイグレーション及びストレスマイ
グレーション耐性が劣化するという問題が生じ、１００
００Åを超えると、上層の層間膜または保護膜等のカバ
レッジが低下しボイドが発生するという問題が生じる。
【００２３】また、イオンミリング工程において、窒化
チタン２０３、チタン２０４、白金２０５の３層を一度
にエッチングしても良いが、少なくとも白金層２０５を
エッチングしておけば、残りの窒化チタン層２０３、チ
タン層２０４は、後工程の第２の導電層をエッチバッグ
するときに、同時にエッチングすることもできる。
チタン２０３、チタン２０４、白金２０５の３層を一度
にエッチングしても良いが、少なくとも白金層２０５を
エッチングしておけば、残りの窒化チタン層２０３、チ
タン層２０４は、後工程の第２の導電層をエッチバッグ
するときに、同時にエッチングすることもできる。
【００２４】また、第２の導電層をエッチバッグする工
程において、金メッキ膜２０７上の窒化チタン２０８
は、完全にエッチングされなくとも良い。
程において、金メッキ膜２０７上の窒化チタン２０８
は、完全にエッチングされなくとも良い。
【００２５】また、第２の導電層の材料としては、高融
点金属化合物ならば、窒化チタン（ＴｉＮ）２０８以外
にもＴｉＷがあげられ、高融点金属ならば、チタン（Ｔ
ｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タン
タル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、パ
ラジウム（Ｐｄ）等、鉄（Ｆｅ）よりも融点の高い金属
であることが必要である。また、形成方法としては、ス
パッタリングの他にもＣＶＤ法などがあげられる。さら
に、前記第２の導電層の膜厚は、１０００Å〜３０００
Åの範囲内の厚さに形成されることが好ましい。この厚
さが１０００Åより薄いと、ホイスカーの発生を抑制す
る効果がほとんど無くなってしまい、３０００Åを超え
ると、上層に層間膜または保護膜等を形成する際、配線
間のスペースにボイドが発生するおそれが高くなるから
である。
点金属化合物ならば、窒化チタン（ＴｉＮ）２０８以外
にもＴｉＷがあげられ、高融点金属ならば、チタン（Ｔ
ｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タン
タル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、パ
ラジウム（Ｐｄ）等、鉄（Ｆｅ）よりも融点の高い金属
であることが必要である。また、形成方法としては、ス
パッタリングの他にもＣＶＤ法などがあげられる。さら
に、前記第２の導電層の膜厚は、１０００Å〜３０００
Åの範囲内の厚さに形成されることが好ましい。この厚
さが１０００Åより薄いと、ホイスカーの発生を抑制す
る効果がほとんど無くなってしまい、３０００Åを超え
ると、上層に層間膜または保護膜等を形成する際、配線
間のスペースにボイドが発生するおそれが高くなるから
である。
【００２６】また、半導体集積回路が、より微細化され
複雑になると、チップ面積、配線容量を大きくしないよ
うにするために、積層配線構造が必要となる。図１の実
施例では、単層配線構造のみを示しているが、本発明
は、２層、３層等、より多くの積層配線構造の半導体装
置にも用いることができる。
複雑になると、チップ面積、配線容量を大きくしないよ
うにするために、積層配線構造が必要となる。図１の実
施例では、単層配線構造のみを示しているが、本発明
は、２層、３層等、より多くの積層配線構造の半導体装
置にも用いることができる。
【００２７】
【発明の効果】以上に述べた本発明によれば、従来の構
造に比べて、配線層に電流を流しても、配線層の少なく
とも側壁に形成された高融点金属化合物または高融点金
属膜によって、メッキ膜と下層の電極膜の接触部から発
生していた、ホイスカーを抑制し、配線間ショートを防
止し、さらには、エレクトロマイグレーションおよびス
トレスマイグレーション耐性を向上することのできる、
より信頼性の優れた半導体装置を提供できる。
造に比べて、配線層に電流を流しても、配線層の少なく
とも側壁に形成された高融点金属化合物または高融点金
属膜によって、メッキ膜と下層の電極膜の接触部から発
生していた、ホイスカーを抑制し、配線間ショートを防
止し、さらには、エレクトロマイグレーションおよびス
トレスマイグレーション耐性を向上することのできる、
より信頼性の優れた半導体装置を提供できる。
【図１】本発明の半導体装置を示す主要断面図。
【図２】本発明の製造工程の断面図。
【図３】従来の半導体装置を示す断面図。
１０１、２０１、３０１・・・Ｓｉ基板 １０２、２０２、３０２・・・酸化膜（ＳｉＯ2） １０３、２０３、３０３・・・窒化チタン（ＴｉＮ） １０４、２０４、３０４・・・チタン（Ｔｉ） １０５、２０５、３０５・・・白金（Ｐｔ） ２０６ ・・・レジスト １０６、２０７、３０６・・・金（Ａｕ）メッキ膜 １０７、２０８ ・・・窒化チタン（ＴｉＮ） ３０７・・・ホイスカー
Claims (3)
- 【請求項１】配線層を有する半導体装置において、前記
配線層が、電解メッキ法により形成された第１の導電層
と、この第１の導電層の少なくとも側壁を覆うように設
けられた高融点金属化合物または高融点金属からなる第
２の導電層から構成されることを特徴とする半導体装
置。 - 【請求項２】請求項１記載の第２の導電層は、高融点金
属化合物であるＴｉＮ、ＴｉＷ、高融点金属であるチタ
ン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍ
ｏ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム
（Ｃｒ）、パラジウム（Ｐｄ）から選択される１化合物
または１元素を主成分とする材料により形成されている
ことを特徴とする半導体装置。 - 【請求項３】ａ）半導体基板上に酸化膜を形成し、フォ
トエッチングによってコンタクト開孔部を設ける工程
と、ｂ）配線層のバリアメタル層として、窒化チタンを
全面に形成する工程と、ｃ）前記バリアメタル層と電極
膜の密着性を向上させるため、チタン全面に形成する工
程と、ｄ）メッキ用の電極膜として、白金を全面に形成
する工程と、ｅ）フォトレジストによって、前記電極膜
上に所望のパターンを形成する工程と、ｆ）前記電極膜
を電極として金メッキを行い、前記フォトレジストが存
在しない部分に、金メッキ膜を形成する工程と、ｇ）フ
ォトレジストを除去する工程と、ｈ）前記金メッキ膜を
マスクとして、前記窒化チタンと前記チタンと前記白金
をイオンミリングによってエッチングする工程と、ｉ）
高融点金属化合物または高融点金属を全面に形成する工
程と、ｊ）異方性エッチバックによって、前記酸化膜上
及び金メッキ膜上の前記高融点金属化合物または高融点
金属を除去する工程を有することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17998992A JPH0629292A (ja) | 1992-07-07 | 1992-07-07 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17998992A JPH0629292A (ja) | 1992-07-07 | 1992-07-07 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0629292A true JPH0629292A (ja) | 1994-02-04 |
Family
ID=16075518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17998992A Pending JPH0629292A (ja) | 1992-07-07 | 1992-07-07 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0629292A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100282374B1 (ko) * | 1996-04-23 | 2001-02-15 | 포만 제프리 엘 | 전자디바이스및복합물스택전극구조제조방법 |
| US6438916B1 (en) | 2000-06-30 | 2002-08-27 | Ueki House Kabushiki Kaisha | Housing panel, method for manufacturing housing panel and house using panel |
| WO2004097930A1 (ja) * | 2003-04-28 | 2004-11-11 | Fujitsu Limited | 半導体装置及びその製造方法 |
-
1992
- 1992-07-07 JP JP17998992A patent/JPH0629292A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100282374B1 (ko) * | 1996-04-23 | 2001-02-15 | 포만 제프리 엘 | 전자디바이스및복합물스택전극구조제조방법 |
| US6438916B1 (en) | 2000-06-30 | 2002-08-27 | Ueki House Kabushiki Kaisha | Housing panel, method for manufacturing housing panel and house using panel |
| WO2004097930A1 (ja) * | 2003-04-28 | 2004-11-11 | Fujitsu Limited | 半導体装置及びその製造方法 |
| JPWO2004097930A1 (ja) * | 2003-04-28 | 2006-07-13 | 富士通株式会社 | 半導体装置及びその製造方法 |
| US7492047B2 (en) | 2003-04-28 | 2009-02-17 | Fujitsu Limited | Semiconductor device and its manufacture method |
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