JP3237917B2 - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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Description
【０００１】
【産業上の利用分野】この発明は半導体素子の製造方
法、特に積層配線を有する半導体装置の配線間接続用開
孔部の製造方法に関するものである。
法、特に積層配線を有する半導体装置の配線間接続用開
孔部の製造方法に関するものである。
【０００２】
【従来の技術】従来、上・下の導電体層（配線）を電気
的に接続する手法として図５に開示される様なものがあ
る。以下、図５に従って説明する。
的に接続する手法として図５に開示される様なものがあ
る。以下、図５に従って説明する。
【０００３】まず下層導電体層１０１（例えば半導体基
板や、多結晶シリコンや、少量のＳｉやＣｕを含むＡｌ
系合金）の上にＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ
Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ：ホウソ・リン・シリ
コン・ガラス）などの絶縁膜１０２を化学気相成長法
（以下ＣＶＤ法）により形成し、この後図示しない通常
のホトリソ・エッチング技術を用い、下層導電体層１０
１に達する開孔部１０３を形成する。（図５（ａ））次
に、アルゴン原子によりスパッタエッチを行ない開孔部
底部、下層導電体層素面上に存在する酸化物（Ｓｉ
Ｏ2 、Ａｌ2 Ｏ3 、Ｗ2 Ｏ3 、ＷＯ3 など）や、有機物
をスパッタ除去する。（図５（ｂ））そして、上層導電
体層として、ＴｉＮ／Ａｌ−Ｓｉ−Ｃｕの複合配線膜を
例にとれば、バリアメタルＴｉＮ１０４を約１０００
Å、Ａｌ−Ｓｉ−Ｃｕ１０５を８０００Å、各々スパッ
タ形成する。（図５（ｃ））
板や、多結晶シリコンや、少量のＳｉやＣｕを含むＡｌ
系合金）の上にＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ
Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ：ホウソ・リン・シリ
コン・ガラス）などの絶縁膜１０２を化学気相成長法
（以下ＣＶＤ法）により形成し、この後図示しない通常
のホトリソ・エッチング技術を用い、下層導電体層１０
１に達する開孔部１０３を形成する。（図５（ａ））次
に、アルゴン原子によりスパッタエッチを行ない開孔部
底部、下層導電体層素面上に存在する酸化物（Ｓｉ
Ｏ2 、Ａｌ2 Ｏ3 、Ｗ2 Ｏ3 、ＷＯ3 など）や、有機物
をスパッタ除去する。（図５（ｂ））そして、上層導電
体層として、ＴｉＮ／Ａｌ−Ｓｉ−Ｃｕの複合配線膜を
例にとれば、バリアメタルＴｉＮ１０４を約１０００
Å、Ａｌ−Ｓｉ−Ｃｕ１０５を８０００Å、各々スパッ
タ形成する。（図５（ｃ））
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た製造方法では、アルゴン原子によるスパッタエッチに
より酸化物や、有機物を除去する工程で、層間絶縁膜の
一部（図５（ｂ）に示されるように層間絶縁膜の表面又
は開孔部側壁）も同時にスパッタエッチされ、下層導電
体層上に異物１０２（ｃ）として再付着するため、上層
と下層の導電体層間の接触面積が減少し（図５
（ｃ））、導通不良が起こり素子が動作しないという問
題点があった。また、開孔部での導通面積が減少するこ
とにより、そこを通過する電流密度が上昇しエレクトロ
マイグレーション耐性を劣化させ、素子の信頼性を確保
できないという問題点があった。
た製造方法では、アルゴン原子によるスパッタエッチに
より酸化物や、有機物を除去する工程で、層間絶縁膜の
一部（図５（ｂ）に示されるように層間絶縁膜の表面又
は開孔部側壁）も同時にスパッタエッチされ、下層導電
体層上に異物１０２（ｃ）として再付着するため、上層
と下層の導電体層間の接触面積が減少し（図５
（ｃ））、導通不良が起こり素子が動作しないという問
題点があった。また、開孔部での導通面積が減少するこ
とにより、そこを通過する電流密度が上昇しエレクトロ
マイグレーション耐性を劣化させ、素子の信頼性を確保
できないという問題点があった。
【０００５】この発明は、以上述べた開孔部を介して上
層と下層の導電体層を接続する際に、下層の導電体層表
面に存在する酸化物や有機物などを除去するアルゴン原
子によるスパッタエッチ工程において、上層と下層の導
電体層を電気的に分離する層間絶縁膜の一部もスパッタ
され開孔部内に異物として再付着するため、導通不良
や、導通面積減少による信頼性低下を除去し優れた半導
体素子の製造方法を提供することを目的とする。
層と下層の導電体層を接続する際に、下層の導電体層表
面に存在する酸化物や有機物などを除去するアルゴン原
子によるスパッタエッチ工程において、上層と下層の導
電体層を電気的に分離する層間絶縁膜の一部もスパッタ
され開孔部内に異物として再付着するため、導通不良
や、導通面積減少による信頼性低下を除去し優れた半導
体素子の製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】この発明は前記課題を解
決するために、半導体素子の製造方法に於て、上層と下
層の導電体層を電気的に分離する層間絶縁膜を形成し、
その層間絶縁膜上に、酸化されにくい第１の窒化高融点
金属薄膜を形成し、この後に通常のホトリソ・エッチン
グ技術を用い、下層導電体層に達する開孔部を形成した
後、開孔部の側壁に第２の窒化高融点金属薄膜を形成
し、下層の導電体層表面に存在する酸化物や有機物など
を除去するアルゴン原子によるスパッタエッチを行な
い、その後連続してアルミなどの上層導電体層を形成す
るようにしたものである。
決するために、半導体素子の製造方法に於て、上層と下
層の導電体層を電気的に分離する層間絶縁膜を形成し、
その層間絶縁膜上に、酸化されにくい第１の窒化高融点
金属薄膜を形成し、この後に通常のホトリソ・エッチン
グ技術を用い、下層導電体層に達する開孔部を形成した
後、開孔部の側壁に第２の窒化高融点金属薄膜を形成
し、下層の導電体層表面に存在する酸化物や有機物など
を除去するアルゴン原子によるスパッタエッチを行な
い、その後連続してアルミなどの上層導電体層を形成す
るようにしたものである。
【０００７】
【作用】この発明によれば、半導体素子の製造方法に於
て、以上のような工程を導入したので、上層と下層の導
電体層を電気的に分離する層間絶縁膜に開孔部を形成し
た後、アルゴン原子によりスパッタエッチングを行なっ
ても、前記層間絶縁膜上及び開孔部の側壁に存在する酸
化されにくい窒化高融点金属薄膜が主としてスパッタさ
れるので、開孔部内には導通不良を招く異物の再付着は
起こらない。すなわち、主としてスパッタエッチされる
のが導電性被膜であるので、再付着する異物も導電性で
あり、導通不良や、信頼性の低下には到らないのであ
る。
て、以上のような工程を導入したので、上層と下層の導
電体層を電気的に分離する層間絶縁膜に開孔部を形成し
た後、アルゴン原子によりスパッタエッチングを行なっ
ても、前記層間絶縁膜上及び開孔部の側壁に存在する酸
化されにくい窒化高融点金属薄膜が主としてスパッタさ
れるので、開孔部内には導通不良を招く異物の再付着は
起こらない。すなわち、主としてスパッタエッチされる
のが導電性被膜であるので、再付着する異物も導電性で
あり、導通不良や、信頼性の低下には到らないのであ
る。
【０００８】
【実施例】図１は本発明の第１の実施例を示す工程断面
図である。なお簡略化のため、トランジスタや抵抗素子
なども形成されるが、それらは省略してある。
図である。なお簡略化のため、トランジスタや抵抗素子
なども形成されるが、それらは省略してある。
【０００９】まず下層の導電体層であるＡｌ−Ｓｉ−Ｃ
ｕ１上に、ＣＶＤ法によりＢＰＳＧ（Ｂｒｏｎ Ｐｈｏ
ｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜２を５０
００Å堆積する。次にスパッタ法により導電性膜である
ＴｉＮ４を５００Å程度堆積する。（図（ａ））次に図
示しない通常のホトリソ・エッチング技術を用い前記Ｔ
ｉＮ４とＢＰＳＧ膜２を、所望の位置で除去し下層の導
電体層であるＡｌ−Ｓｉ−Ｃｕ１に達する開孔部３を形
成する。（図１（ｂ））次に、アルゴン原子によりスパ
ッタエッチを行ない開孔部３内に露出した下層の導電体
層であるＡｌ−Ｓｉ−Ｃｕ１の表面に存在するアルミナ
（Ａｌ2 Ｏ3 但し図示せず）等を除去する。そして、連
続的に上層の導電体層であるＡｌ−Ｓｉ−Ｃｕ５をスパ
ッタ法により７０００Å形成する。（図１（ｃ））この
後の工程は従来技術と同様の工程なので説明を省略す
る。
ｕ１上に、ＣＶＤ法によりＢＰＳＧ（Ｂｒｏｎ Ｐｈｏ
ｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜２を５０
００Å堆積する。次にスパッタ法により導電性膜である
ＴｉＮ４を５００Å程度堆積する。（図（ａ））次に図
示しない通常のホトリソ・エッチング技術を用い前記Ｔ
ｉＮ４とＢＰＳＧ膜２を、所望の位置で除去し下層の導
電体層であるＡｌ−Ｓｉ−Ｃｕ１に達する開孔部３を形
成する。（図１（ｂ））次に、アルゴン原子によりスパ
ッタエッチを行ない開孔部３内に露出した下層の導電体
層であるＡｌ−Ｓｉ−Ｃｕ１の表面に存在するアルミナ
（Ａｌ2 Ｏ3 但し図示せず）等を除去する。そして、連
続的に上層の導電体層であるＡｌ−Ｓｉ−Ｃｕ５をスパ
ッタ法により７０００Å形成する。（図１（ｃ））この
後の工程は従来技術と同様の工程なので説明を省略す
る。
【００１０】またアルゴン原子によるスパッタエッチン
グを例にとって説明したが、Ｎ等の不活性ガスであれば
特に種類を問わない。また、導電性膜ＴｉＮ４は、導電
性を示す窒化化合物であれば良く、特にＴｉＮに限定さ
れるものではない。
グを例にとって説明したが、Ｎ等の不活性ガスであれば
特に種類を問わない。また、導電性膜ＴｉＮ４は、導電
性を示す窒化化合物であれば良く、特にＴｉＮに限定さ
れるものではない。
【００１１】次に本発明の第２の実施例を図２を用いて
説明する。図２は、本発明の第２の実施例を示す工程断
面図である。第２の実施例では、図１（ｂ）工程まで第
１の実施例と同様であるので、その説明を省略する。
説明する。図２は、本発明の第２の実施例を示す工程断
面図である。第２の実施例では、図１（ｂ）工程まで第
１の実施例と同様であるので、その説明を省略する。
【００１２】第１図（ｂ）で開孔部３を形成後、更に導
電性膜ＴｉＮ４ｂを形成する。ここで４ａは図１（ｂ）
で示すＴｉＮ４と同様のものである。続いて異方性エッ
チングにより開孔部３の側壁にＴｉＮからなるサイドウ
ォール４ｂを残置させる。この異方性エッチングを行な
う時、ＢＰＳＧ膜２上のＴｉＮ４ａもエッチングされる
が、少なくともある膜厚を残さなければならない。
電性膜ＴｉＮ４ｂを形成する。ここで４ａは図１（ｂ）
で示すＴｉＮ４と同様のものである。続いて異方性エッ
チングにより開孔部３の側壁にＴｉＮからなるサイドウ
ォール４ｂを残置させる。この異方性エッチングを行な
う時、ＢＰＳＧ膜２上のＴｉＮ４ａもエッチングされる
が、少なくともある膜厚を残さなければならない。
【００１３】次に、アルゴン原子によるスパッタエッチ
により、開孔部３内底部に露出している下層の導電体層
であるＡｌ−Ｓｉ−Ｃｕ１の表面に存在する図示しない
アルミナ（Ａｌ2 Ｏ3 ）を除去し、スパッタエッチと連
続して上層の導電体層であるＡｌ−Ｓｉ−Ｃｕ５を７０
００Å形成する。以上の様な製造方法によれば、開孔部
３の側壁部からの酸化膜の飛来を防ぐことができる。
により、開孔部３内底部に露出している下層の導電体層
であるＡｌ−Ｓｉ−Ｃｕ１の表面に存在する図示しない
アルミナ（Ａｌ2 Ｏ3 ）を除去し、スパッタエッチと連
続して上層の導電体層であるＡｌ−Ｓｉ−Ｃｕ５を７０
００Å形成する。以上の様な製造方法によれば、開孔部
３の側壁部からの酸化膜の飛来を防ぐことができる。
【００１４】図３は、本発明の第３の実施例を示す断面
図である。第３の実施例は第１の実施例にバリアメタル
を加えたものである。すなわち、第１の実施例で、上層
の導電体層であるＡｌ−Ｓｉ−Ｃｕ５を堆積する前に、
バリアメタルとしてＴｉＮ４ｃを５００Å形成するよう
にしたものである。
図である。第３の実施例は第１の実施例にバリアメタル
を加えたものである。すなわち、第１の実施例で、上層
の導電体層であるＡｌ−Ｓｉ−Ｃｕ５を堆積する前に、
バリアメタルとしてＴｉＮ４ｃを５００Å形成するよう
にしたものである。
【００１５】図４は、本発明の第４の実施例を示す断面
図である。第４の実施例は第２の実施例にバリアメタル
を加えたものである。すなわち、第２の実施例で上層の
導電体層であるＡｌ−Ｓｉ−Ｃｕ５を堆積する前に、バ
リアメタルとしてＴｉＮ４ｃを５００Å形成するように
したものである。
図である。第４の実施例は第２の実施例にバリアメタル
を加えたものである。すなわち、第２の実施例で上層の
導電体層であるＡｌ−Ｓｉ−Ｃｕ５を堆積する前に、バ
リアメタルとしてＴｉＮ４ｃを５００Å形成するように
したものである。
【００１６】第２ないし第４の実施例においてもアルゴ
ン原子によるスパッタエッチに限定されずＮ等の不活性
ガスを用いたスパッタエッチでもよい。また、バリアメ
タルはＴｉＮの他に、他の窒化高融点金属でもよい。ま
た、上層の導電体層は、Ａｌ−Ｓｉ−Ｃｕの他、純Ａ
ｌ、Ａｌ系合金、純Ｃｕ、高融点金属を用いてもよい。
ン原子によるスパッタエッチに限定されずＮ等の不活性
ガスを用いたスパッタエッチでもよい。また、バリアメ
タルはＴｉＮの他に、他の窒化高融点金属でもよい。ま
た、上層の導電体層は、Ａｌ−Ｓｉ−Ｃｕの他、純Ａ
ｌ、Ａｌ系合金、純Ｃｕ、高融点金属を用いてもよい。
【００１７】
【発明の効果】以上、詳細に説明したように、上層の導
電体層を形成する前の、アルゴン原子等によるスパッタ
エッチ工程において、既に開孔部が形成されている絶縁
膜表面、あるいは開孔部側壁に、酸化膜が成長しにくい
導電性膜が形成されている様にしたため、前記スパッタ
エッチによって開孔部内部に酸化物などの異物が付着し
ないので、上層と下層の導電体層の接続を確実にとるこ
とができる。従って、高信頼性の半導体素子を形成する
ことができる。
電体層を形成する前の、アルゴン原子等によるスパッタ
エッチ工程において、既に開孔部が形成されている絶縁
膜表面、あるいは開孔部側壁に、酸化膜が成長しにくい
導電性膜が形成されている様にしたため、前記スパッタ
エッチによって開孔部内部に酸化物などの異物が付着し
ないので、上層と下層の導電体層の接続を確実にとるこ
とができる。従って、高信頼性の半導体素子を形成する
ことができる。
【図１】本発明の第１の実施例を示す工程断面図
【図２】本発明の第２の実施例を示す工程断面図
【図３】本発明の第３の実施例を示す断面図
【図４】本発明の第４の実施例を示す断面図
【図５】従来技術を示す工程断面図
１ 下層の導電体層であるＡｌ−Ｓｉ−Ｃｕ ２ 層間絶縁膜 ３ 開孔部 ４，４ａ，４ｂ，４ｃ ＴｉＮ ５ 上層の導電体層であるＡｌ−Ｓｉ−Ｃｕ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−241831（ＪＰ，Ａ) 特開 昭55−71089（ＪＰ，Ａ) 特開 昭55−19880（ＪＰ，Ａ) 特開 平３−38041（ＪＰ，Ａ) 特開 平４−237130（ＪＰ，Ａ) 特開 平５−82653（ＪＰ，Ａ) 特開 平４−171745（ＪＰ，Ａ) 特開 平５−13593（ＪＰ，Ａ) 特開 平１−125848（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3205 - 21/3213 H01L 21/768
Claims (2)
- 【請求項１】 （ａ）第１の導電層上に絶縁膜を形成す
る工程と、 （ｂ）前記絶縁膜上に第１の窒化高融点金属薄膜を形成
する工程と、 （ｃ）ホトリソグラフィー法及びエッチング法により、
前記第１の窒化高融点金属薄膜及び絶縁膜を貫通し、前
記第１の導電層へ達する開孔部を形成する工程と、 （ｄ）前記第１の窒化高融点金属薄膜上及び前記開孔部
内に、第２の窒化高融点金属薄膜を形成する工程と、 （ｅ）異方性のエッチングを行ない、前記開孔部内の側
壁に前記第２の窒化高融点金属薄膜を残置させる工程
と、 （ｆ）前記開孔部内で露出した前記第１の導電層表面を
不活性ガス雰囲気中でスパッタエッチングし、該スパッ
タエッチングと連続して前記第１の窒化高融点金属薄膜
上、前記残置された第２の窒化高融点金属薄膜、及び前
記開孔部で露出した前記第１の導電層上に第２の導電層
を形成する工程と、を有することを特徴とする半導体素
子の製造方法。 - 【請求項２】 （ａ）第１の導電層上に絶縁膜を形成す
る工程と、 （ｂ）前記絶縁膜上に第１の窒化高融点金属薄膜を形成
する工程と、 （ｃ）ホトリソグラフィー法及びエッチング法により、
前記第１の窒化高融点金属薄膜及び絶縁膜を貫通し、前
記第１の導電層へ達する開孔部を形成する工程と、 （ｄ）前記第１の窒化高融点金属薄膜上及び前記開孔部
内に、第２の窒化高融点金属薄膜を形成する工程と、 （ｅ）異方性エッチングを行ない、前記開孔部内の側壁
に前記第２の窒化高融点金属薄膜を残置させる工程と、 （ｆ）前記開孔部内で露出した前記第１の導電層表面を
不活性ガス雰囲気中でスパッタエッチングし、該スパッ
タエッチングと連続して前記第１の窒化高融点金属薄膜
上、前記残置された第２の窒化高融点金属薄膜上、及び
前記開孔部内で露出した前記第１の導電層上にバリアメ
タルを形成し、該バリアメタル上に第２の導電層を形成
する工程と、を有することを特徴とする半導体素子の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25281292A JP3237917B2 (ja) | 1992-09-22 | 1992-09-22 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25281292A JP3237917B2 (ja) | 1992-09-22 | 1992-09-22 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06104342A JPH06104342A (ja) | 1994-04-15 |
| JP3237917B2 true JP3237917B2 (ja) | 2001-12-10 |
Family
ID=17242557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25281292A Expired - Fee Related JP3237917B2 (ja) | 1992-09-22 | 1992-09-22 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3237917B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7005387B2 (en) * | 2003-11-08 | 2006-02-28 | Advanced Micro Devices, Inc. | Method for preventing an increase in contact hole width during contact formation |
-
1992
- 1992-09-22 JP JP25281292A patent/JP3237917B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06104342A (ja) | 1994-04-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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