JP4546962B2 - 基板上に多機能誘電体層を形成する方法 - Google Patents

基板上に多機能誘電体層を形成する方法 Download PDF

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Description

発明の詳細な説明
本発明は、基板上に多機能誘電体層を形成する方法に関し、特に、基板上の露出した金属配線系上に多機能誘電体層を形成する方法に関する。
これまでに開示されてきたシリコン基板に基づく半導体素子には、該シリコン基板上に銅配線を形成し、銅配線によって個々の機能層、または同じ段の機能素子同士、および違う段にある機能素子同士の電気的な接続を担っているものが多い。銅配線を使用する場合、銅原子が周囲の誘電体中に拡散して半導体素子の電気的性質が変化し、半導体素子が機能不能に到ることすらあるという際立った問題が生じる。
もちろん、シリコン基板の場合のみならず、その他の基板、例えば、ガラス、ＧａＡｓ、ＩｎＰ、回路基板、プリント回路基板等の場合も同様に考えられる。
銅原子の誘電体への拡散を防ぐため、例えば、Ｔａ（Ｎ）からなる拡散障壁を銅配線の側壁として、つまり、銅配線とその周囲の誘電体（ＳｉＯ２）との間に設けることが一般に行われている。Ｔａ（Ｎ）という用語は、本明細書においては、任意の化学量論的割合で、タンタラルと、任意の割合の窒素とからなる化合物を意味しており、Ｔａ（Ｎ）によって、上記拡散が十分に防止される。
しかし、標準的なＣＭＰ（化学的機械的研磨）処理により銅配線のパターンニングを行った後には、銅層の表面が露出しているので、酸化から守るためにこの銅層にパッシベーションを行う必要がある。パッシベーションは、露出した配線面（銅層）に、例えばＳｉＮ−ＰＥＣＶＤ層などの好適な誘電体層を形成することによって行われる。
しかし、この境界面は、エレクトロマイグレーションおよびストレスマイグレーションの点で弱いという欠点がある。また、上記境界面においては、最適なボンディングができないという事実がある。この点について改良するため、例えば、露出した金属面に、電解、無電解のそれぞれの方法によってコバルトを選択的に堆積させる試みがなされたが、今日まで満足できるレベルの成功にまでは到っていない。
本発明の目的は、銅配線のための多機能パッシベーション層の生成を容易に行うことができるとともに、エレクトロンマイグレーションおよびストレスマイグレーション、ならびに積層された誘電体層のボンディングを向上することができる方法を提供することにある。
本発明の目的は、上記に説明されたような方法において、露出した金属配線の全面に更なる金属層を形成し、この更なる金属層の少なくとも一部分を非導電性の金属酸化物、すなわち絶縁体に変化させることにより達成される。
このような方法で誘電体層と金属配線、特に誘電体層と銅層とのボンディングを大幅に向上させ、また、エレクトロマイグレーションおよびストレスマイグレーションについても大幅に向上させることができる。
本発明の第１の構成においては、金属配線が基板上の絶縁体に埋め込まれ、側壁に拡散障壁が設けられている。化学的機械的研磨（ＣＭＰ）の後、更なる金属層を、露出した（例えば、銅からなる）金属配線に積層させる。
本発明の第２の構成においては、基板上の絶縁体層の全面上に金属層を堆積させ、その後、金属層を例えばＲＩＥ（反応性イオンエッチング）またはリフトオフ処理等によりパターニングし、その上に更なる金属層を堆積させることによって、金属配線に減算的な構造を持たせる。この場合の金属配線は、例えば、アルミニウムからなる。
本発明の第３の構成は、更なる金属層を、「パターンメッキ」（金属の電解析出をレジストマスク上から行い、その後レジストマスクを除去する）により基板上の絶縁体の上に形成された金属配線上に積層させることを特徴としている。
更なる金属層の非導電性金属酸化物への変換は、２０−５００℃の間のバックエンド（工程）で互換性のある温度範囲で行われる熱酸化、プラズマ化学的酸化、または陽極酸化によって行われることが好ましい。
本発明の一構成において、更なる金属層は、ＰＶＤ法により形成される。
また、タンタラルまたは窒化タンタラルを堆積させるのが好ましい。
本発明の別の構成によれば、Ｔａ（Ｎ）/ＴａまたはＴａ/Ｔａ（Ｎ）の積層順で堆積される。また、この他に、Ｔｉ、Ａｌ、Ｔｉ/Ａｌ、Ｚｒ、Ｈｆ、Ｎｂ、Ｒｕ、Ｒｈ、Ｉｒ等の物質および物質の組合せを用いることも可能である。
さらに、続いて行われる酸化において、Ｔａ（Ｎ）を使う場合であれば、例えば、５酸化タンタラル（Ｔａ２Ｏ５）から非導電性の金属酸化物層を形成する。これは、上記更なる金属層の密度および品質を更に高め、良好なボンディングならびに明瞭明確な境界面を得るためである。
本発明の変形例としては、続いて行われる酸化において、更なる金属層の一部の領域を取り除くようにしてもよい。これにより、更なる金属層が取り除かれた場所に、Ｔａ（Ｎ）から形成されたレジスタが形成され、その下の（例えば銅からなる）金属層を介して接続される。
また、上記更なる金属層の部分がＳｉＯ２またはＳｉＮ４層により被覆されていることが好ましい。
最後に、本発明の他の構成において、５酸化タンタラルは、ＭＩＭコンデンサに一体化するよう、ＭＩＭ誘電体の一部として形成されている。
Ｔａ（Ｎ）レジスタおよびＭＩＭコンデンサは、別々に形成されてから一体化されてもよいし、同時に形成されてから一体化されてもよい。
例としてＴａ（Ｎ）による実施例を挙げ、下記に本発明をさらに詳細に説明する。下記に添付の図面を説明する。
図１は、ＣＭＰが行われた後の基板上のＣｕ層の段、およびその上に更なる金属層としてＰＶＤ−ＴＡ（Ｎ）層が形成された状態を示した図である。
図２は、Ｔａ（Ｎ）層の上に範囲を定めてＳｉＯ２層を堆積した後の図１の基板を示した図である。
図３は、Ｔａ（Ｎ）層のＳｉＯ２層に被覆された部分は変化させずに、該Ｔａ（Ｎ）層の露出した部分を酸化して５酸化タンタラルを形成し、続いてＴａ（Ｎ）レジスタを形成した後の上記基板を示した図である。
図４は、更なる金属層の堆積と該金属層にパターニングを施してＭＩＭコンデンサの上部電極を、既に形成されているＴａ（Ｎ）レジスタととともに形成した後の上記基板を示した図である。
図５は、金属間誘電体として機能する更なるＳｉＯ２層を堆積により形成した後の上記基板を示した図である。
図６は、更なる配線の段、および二つの配線の段の間を接続する貫通コンタクトを形成した後の上記基板を示した図である。
図１に、例えばシリコンからなる基板１を示す。基板１には、Ｃｕメタライゼーション３が形成されている。Ｃｕメタライゼーション３は、ＳｉＯ２層２に埋め込まれており（ダマシン構造）、Ｃｕまたはその他の金属（タングステン等）からなる貫通コンタクト４を介して下方に横たわっているＣｕの段と接続されている。露出しているＣｕメタライゼーション３は、ＣＭＰ（化学的機械的研磨）処理後、ＰＶＤ法などによって更なる金属層５で被覆される。更なる金属層５は、例えば、Ｔａ（Ｎ）層である。ＰＶＤ−Ｔａ（Ｎ）金属層のボンディングは、通常、ＰＶＤ法による生成される積層構造よりも優れている。これは、ＰＶＤ法では、例えば、望ましくない化学処理を境界面で行うことがないこと、およびスパッタリングの粒子が蒸着する表面に最初に衝突する際における運動エネルギーがより高くなることによる。
この場合の境界面は、周囲に廻らされた障壁に沿って形成されている。これにより、エレクトロマイグレーションに対する耐性が周囲に廻らされた障壁に見合う程度増すことが期待される。また、Ｃｕメタライゼーション３の下に任意のＳｉＮ層６を拡散障壁およびエッチストップ層として備えてもよい。
更なる金属層５の堆積は、例えば、ＰＶＤ Ｔａ、ＰＶＤ Ｔａ（Ｎ）、ＰＶＤ Ｔａ（Ｎ）／Ｔａ、ＰＶＤ Ｔａ/Ｔａ（Ｎ）、またはＴｉ、Ａｌ、Ｔｉ/Ａｌ、Ｚｒ、Ｈｆ、Ｎｂ、Ｒｕ、Ｒｈ、Ｉｒ等のその他の物質および上記物質の組合せによって好適に行うことができる。しかし、金属被覆層であるこの金属層５は、金属層５の段の全ての配線をショートさせる可能性があるので、この層は、金属酸化物７からなる非導電層に完全に変換されている。これは、例えば、２０℃から５００℃の間のバックエンド（工程）で互換性のある温度範囲で行うことができる熱酸化処理によって簡単に行うことができる。
この場合、上述した物質は、例えば、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ＨｆＯ２、Ｎｂ２Ｏ５、ＲｕＯ２、Ｒｈ２Ｏ３、Ｉｒ２Ｏ３等の各金属酸化物、すなわち誘電体に変換される（図２）。
しかし、もし例えばＴａ（Ｎ）レジスタ８（ＴＦＲレジスタ）を２つの貫通コンタクト４の間に形成する場合は、更なる金属層５の対応する領域は、酸化の前にＳｉＯ２層によって被覆される（図３）。
また、他の構成では、Ｔａ/Ｎを陽極酸化または熱酸化して、ＭＩＭコンデンサ９（ＭＩＭ＝Ｍｅｔａｌ、Ｉｎｓｕｌｔｏｒ、Ｍｅｔａｌ）と一体化させる構成としてもよい。具体的には、広範囲に堆積したＴａ（Ｎ）の、ＭＩＭコンデンサ９を形成する領域を保護せずにそのまま残し、この領域をＴａ２Ｏ５が形成されるように酸化してＭＩＭコンデンサ９の誘電体として機能させるようにする（図４および図５）。
図６は、５酸化タンタラルでパッシベーションされたＣｕ層の段を示している。該Ｃｕ層は、Ｔａ（Ｎ）レジスタ８と誘電体としてのＴａ２Ｏ５を有するＭＩＭコンデンサ９とを備えている。
本発明によれば、後工程においてほぼ完全に酸化されて非導電性の金属酸化物に変換された金属被膜によって、大幅に改良された金属配線系の障壁境界面を作り出すことができる。
本発明の基本的な発想は、積層される金属層（更なる金属層５）を誘電体（金属酸化物７）に変換し、このようにして生成した誘電体層をさまざまな用途（パッシベーション、ストップ層、ＭＩＭ誘電体等）に使用するということにある。
Ａｌ２Ｏ３、Ｎｂ２Ｏ５等もまたＭＩＭ誘電体として使用することができる。
ＣＭＰが行われた後の基板上のＣｕ層の段、およびその上に更なる金属層としてＰＶＤ−ＴＡ（Ｎ）層が形成された状態を示した図である。 Ｔａ（Ｎ）層の上に範囲を定めてＳｉＯ２層を堆積した後の図１の基板を示した図である。 Ｔａ（Ｎ）層のＳｉＯ２層に被覆された部分は変化させずに、該Ｔａ（Ｎ）層の露出した部分を酸化して５酸化タンタラルを形成し、続いてＴａ（Ｎ）レジスタを形成した後の上記基板を示した図である。 更なる金属層の堆積と該金属層にパターニングを施してＭＩＭコンデンサの上部電極を、既に形成されているＴａ（Ｎ）レジスタととともに形成した後の上記基板を示した図である。 金属間誘電体として機能する更なるＳｉＯ２層を堆積により形成した後の上記基板を示した図である。 更なる配線の段、および二つの配線の段の間を接続する貫通コンタクトを形成した後の上記基板を示した図である。
符号の説明
１ 基板
２ ＳｉＯ２
３ Ｃｕメタライゼーション/金属配線
４ 貫通コンタクト
５ 更なる金属層
６ Ｓｉ−Ｎ層
７ 金属酸化物
８ Ｔａ（Ｎ）レジスタ
９ ＭＩＭコンデンサ

Claims (10)

  1. 多機能誘電体層を基板上、特に基板上に露出している金属配線系上に形成する方法であって、金属配線（３）が基板（１）上の絶縁体に埋め込まれ、その側壁に拡散障壁が設けられており、金属、金属窒化物、またはこれらの物質の積層からなる更なる金属層（５）が、化学的機械的研磨（ＣＭＰ）が行われた後に、露出している金属配線（３）に金属被覆層として堆積され、その後、該更なる金属層（５）の一部を被覆し、その後、該更なる金属層（５）を非導電性の金属酸化物（７）に変換して、一部の配線に対しては障壁として誘電体層を形成するとともに、その他の配線に対してはコンデンサ誘電体として誘電体層を形成し、前記被覆されていた該更なる金属層（５）の一部は薄膜抵抗器とすることを特徴とする方法。
  2. 金属配線（３）は銅からなることを特徴とする請求項１に記載の方法。
  3. 熱酸化、陽極酸化、プラズマ化学的酸化のうちの少なくとも１つによって、更なる金属層（５）を非導電性の金属酸化物（７）に変換することを特徴とする請求項１または２に記載の方法。
  4. 前記酸化は、２０℃から５００℃の間のバックエンドで互換性のある温度範囲で行われることを特徴とする請求項３に記載の方法。
  5. 更なる金属層（５）はＰＶＤ法によって形成されることを特徴とする請求項１ないし４のいずれか１項に記載の方法。
  6. タンタラルが堆積されることを特徴とする請求項５に記載の方法。
  7. Ｔａ（Ｎ）が堆積されることを特徴とする請求項５に記載の方法。
  8. Ｔａ（Ｎ）の代わりに、Ｔｉ、Ａｌ、Ｚｒ、Ｈｆ、Ｎｂ、Ｒｕ、Ｒｈ、Ｉｒといった更に他の物質または更に他の物質の組合せが堆積されることを特徴とする請求項６または７に記載の方法。
  9. 前記酸化によって金属酸化物（７）からなる非導電層を形成することを特徴とする請求項１ないし８のいずれか１項に記載の方法。
  10. 更なる金属層（５）の一部がＳｉＯ ２ またはＳｉ ３ Ｎ ４ 層によって被覆されることを特徴とする請求項１に記載の方法。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100564801B1 (ko) * 2003-12-30 2006-03-28 동부아남반도체 주식회사 반도체 제조 방법
JP5154744B2 (ja) * 2005-07-14 2013-02-27 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
DE102007035837A1 (de) 2007-07-31 2009-02-05 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit einer Kornorientierungsschicht
US20090115060A1 (en) * 2007-11-01 2009-05-07 Infineon Technologies Ag Integrated circuit device and method
JP5633649B2 (ja) * 2011-06-29 2014-12-03 ヤマハ株式会社 オーディオＬＳＩ用のＴａＮ抵抗体及びその製造方法
US8916469B2 (en) * 2013-03-12 2014-12-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating copper damascene
US9659857B2 (en) * 2013-12-13 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method making the same
RU2689474C1 (ru) * 2018-11-19 2019-05-28 федеральное государственное бюджетное образовательное учреждение высшего образования "Уфимский государственный авиационный технический университет" Способ получения покрытия на основе интерметаллидов системы ti-al, синтезированного в среде азота
RU2700344C1 (ru) * 2019-02-05 2019-09-16 федеральное государственное бюджетное образовательное учреждение высшего образования "Уфимский государственный авиационный технический университет" СПОСОБ УПРОЧНЕНИЯ РЕЖУЩЕГО ИНСТРУМЕНТА ОСАЖДЕНИЕМ МУЛЬТИСЛОЙНЫХ ПОКРЫТИЙ СИСТЕМЫ Ti - Al

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3169892A (en) * 1959-04-08 1965-02-16 Jerome H Lemelson Method of making a multi-layer electrical circuit
US3663279A (en) * 1969-11-19 1972-05-16 Bell Telephone Labor Inc Passivated semiconductor devices
US3832230A (en) * 1970-07-24 1974-08-27 Motorola Inc Method for improving glass adherence to gold film
FR2484704A1 (fr) * 1980-06-11 1981-12-18 Clei Alain Procede de fabrication de circuits hybrides a condensateurs et resistances integres et circuits obtenus par ce procede
US4458295A (en) * 1982-11-09 1984-07-03 Raytheon Company Lumped passive components and method of manufacture
US5485019A (en) * 1992-02-05 1996-01-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for forming the same
US5679982A (en) * 1993-02-24 1997-10-21 Intel Corporation Barrier against metal diffusion
US5382447A (en) * 1993-12-02 1995-01-17 International Business Machines Corporation Process for fabricating improved multilayer interconnect systems
JPH08293494A (ja) * 1995-04-24 1996-11-05 Canon Inc 半導体装置
US6910942B1 (en) * 1997-06-05 2005-06-28 The Regents Of The University Of California Semiconductor wafer chemical-mechanical planarization process monitoring and end-point detection method and apparatus
JP3529017B2 (ja) 1997-06-18 2004-05-24 船井電機株式会社 ディスク読取装置
JPH1168048A (ja) * 1997-08-19 1999-03-09 Nec Corp 半導体装置およびその形成方法
US6180481B1 (en) * 1998-01-09 2001-01-30 Micron Technology, Inc. Barrier layer fabrication methods
JPH11307636A (ja) * 1998-02-19 1999-11-05 Rohm Co Ltd 半導体装置の製造方法および半導体装置
US6297538B1 (en) * 1998-03-23 2001-10-02 The University Of Delaware Metal-insulator-semiconductor field effect transistor having an oxidized aluminum nitride gate insulator formed on a gallium nitride or silicon substrate
US6544886B2 (en) * 1999-06-24 2003-04-08 Texas Instruments Incorporated Process for isolating an exposed conducting surface
JP3838827B2 (ja) * 1999-10-05 2006-10-25 新光電気工業株式会社 薄膜コンデンサ素子及びプリント回路基板の製造方法
US6452776B1 (en) * 2000-04-06 2002-09-17 Intel Corporation Capacitor with defect isolation and bypass
US6500724B1 (en) * 2000-08-21 2002-12-31 Motorola, Inc. Method of making semiconductor device having passive elements including forming capacitor electrode and resistor from same layer of material
US20020119622A1 (en) * 2001-02-27 2002-08-29 Steigerwald Michael L. Capacitor having a blended interface and a method of manufacture thereof
JP3886802B2 (ja) * 2001-03-30 2007-02-28 株式会社東芝 磁性体のパターニング方法、磁気記録媒体、磁気ランダムアクセスメモリ
US6534374B2 (en) * 2001-06-07 2003-03-18 Institute Of Microelectronics Single damascene method for RF IC passive component integration in copper interconnect process
JP2003031654A (ja) * 2001-07-02 2003-01-31 Kanu Shinku Kagi Kofun Yugenkoshi 電子デバイスの製造方法
US6461914B1 (en) 2001-08-29 2002-10-08 Motorola, Inc. Process for making a MIM capacitor
US6639488B2 (en) * 2001-09-07 2003-10-28 Ibm Corporation MEMS RF switch with low actuation voltage
JP3817463B2 (ja) * 2001-11-12 2006-09-06 新光電気工業株式会社 多層配線基板の製造方法
JP4011391B2 (ja) * 2002-05-01 2007-11-21 三菱電機株式会社 半導体装置およびその製造方法
US7727892B2 (en) * 2002-09-25 2010-06-01 Intel Corporation Method and apparatus for forming metal-metal oxide etch stop/barrier for integrated circuit interconnects
US6730573B1 (en) * 2002-11-01 2004-05-04 Chartered Semiconductor Manufacturing Ltd. MIM and metal resistor formation at CU beol using only one extra mask
US6709918B1 (en) * 2002-12-02 2004-03-23 Chartered Semiconductor Manufacturing Ltd. Method for making a metal-insulator-metal (MIM) capacitor and metal resistor for a copper back-end-of-line (BEOL) technology
JP4571785B2 (ja) * 2003-05-30 2010-10-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US6881437B2 (en) * 2003-06-16 2005-04-19 Blue29 Llc Methods and system for processing a microelectronic topography

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