JP2005085884A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】この半導体装置は、半導体基板上に形成されたアルミニウム配線層14と、このアルミニウム配線層14上に形成された層間絶縁膜16と、この層間絶縁膜16上に形成され、金層からなる最上層配線層としての金配線層19とを備えている。アルミニウム配線層14と層間絶縁膜16との間には、バリア層を構成するTiN膜30が介在されている。層間絶縁膜16に形成された層間接続用開口H内において、TiN膜30と金配線層19との間には、接着層としてのTiW膜20が介在されている。
【選択図】 図1
Description
配線材料として従来から用いられてきたアルミニウムは、低抵抗化に限界があり、半導体装置の微細化に伴って断面積が少なくなるにつれて、その配線抵抗が問題となってきている。そのため、とくに、グランドラインや電源ラインの低抵抗化が望まれている。
この先行技術では、コンタクト孔を介して電気接続されるアルミニウム配線層と金層からなる最上層の配線層との間には、チタン薄膜からなるバリア層が介在されており、このバリア層によってアルミニウムのマイグレーションの防止が図られている。
したがって、チタン薄膜は、実際には、バリア層としての機能をほとんど有しておらず、層間絶縁膜と金層との間の接着、およびアルミニウム配線層と金層との接着に寄与する接着層として機能しているにすぎない。
バリア効果を期待できる導電性材料でバリア層を構成すべきであるが、いずれの材料を用いても、均一な膜厚の良好なバリア層を形成することが困難である。具体的には、層間絶縁膜に形成されるコンタクト孔の底部(とくにその角部)において膜厚が小さくなり、カバレッジ不良となりやすい。そのため、とくに高温の熱処理時において、充分なバリア効果が発揮されないという問題がある。
請求項2記載の発明は、上記層間絶縁膜と上記第2配線層との間に介在され、さらに上記層間接続用開口内において上記バリア層と上記第2配線層との間に介在されるように形成されており、上記第2配線層を上記層間絶縁膜およびバリア層に接着する導電性材料からなる接着層(20)をさらに含むことを特徴とする請求項1記載の半導体装置である。
請求項3記載の発明は、上記バリア層が窒化膜を有していることを特徴とする請求項1または2記載の半導体装置である。
このほか、シリコンなどの導電性材料も上記バリア層として適用可能である。
また、上記第1配線層としては、アルミニウム配線(アルミニウム単体からなるもののほか、Al−Si合金やAl−Cu合金等のアルミニウム合金からなるものを含む。)を例示できる。
この構成によれば、バリア層を構成する窒化膜を、第1配線層をパターニングするためのフォトリソグラフィ工程における露光時の反射防止膜として兼用できる。
一般に、半導体装置の製造装置には、反射防止膜を形成するための設備が備えられているから、このような反射防止膜の成膜設備をバリア層を構成する窒化膜の形成に流用することが可能であり、既存の生産設備を用いて本発明の半導体装置を製造することができる。
請求項6記載の発明は、上記バリア層が、200Åないし1000Å(好ましくは、500Åないし1000Å)の範囲の膜厚を有していることを特徴とする請求項1ないし4のいずれかに記載の半導体装置である。
一般に、反射防止膜を構成する窒化膜は、300Å以下の膜厚に形成されるが、金の拡散を防止するためには、上記のような膜厚範囲の窒化膜を用いることが好ましい。
請求項9記載の発明は、上記第1配線層を形成する工程および上記バリア層を形成する工程は、上記第1配線層を構成する金属材料膜(140)を上記半導体基板上に形成する工程と、上記金属材料膜上に上記バリア層を形成する工程と、上記バリア層上に上記第1配線層に対応したパターンのレジストパターン膜(40)を形成するレジストパターン膜形成工程と、このレジストパターン膜を共通のマスクとして上記金属材料膜およびバリア層をエッチングすることにより、上記第1配線層を形成し、この第1配線層を被覆するように上記バリア層をパターニングする工程とを含むことを特徴とする請求項7または8記載の半導体装置の製造方法である。
請求項10記載の発明は、上記レジストパターン膜形成工程は、上記バリア層を覆うようにレジスト膜(40)を全面に形成する工程と、このレジスト膜を上記第1配線層に対応したパターンに露光する露光工程とを含み、上記バリア層を形成する工程は、上記露光工程において上記第1配線層からの反射光を遮光する反射防止機能を有する窒化物材料で上記バリア層を形成する工程を含むことを特徴とする請求項9記載の半導体装置の製造方法である。
図1は、この発明の一実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、フィールド酸化膜12が形成されたシリコン基板11の上に、ポリシリコンからなる配線15を有している。
フィールド酸化膜12およびポリシリコン配線15を覆うように層間絶縁膜13が全面に形成されていて、この層間絶縁膜13上に第1配線層としてのアルミニウム配線層14が形成されている。このアルミニウム配線層14の表面は、導電性の窒化膜としてのTiN(窒化チタン)膜30(バリア層)で被覆されている。このTiN膜30は、この実施形態では、アルミニウム配線層14と同一パターンに形成されていて、このアルミニウム配線層14の全面を被覆している。
層間絶縁膜16の所定位置には、層間絶縁膜16の下層であるTiN膜30の一部を露出させるコンタクト孔Hが形成されており、このコンタクト孔Hを介して、アルミニウム配線層14と金配線層19とのTiN膜30を介する層間電気接続が達成されるようになっている。この場合、TiN膜30は、金配線層19の材料金属である金の拡散を防止するバリア層としての機能を有することになる。このTiN膜30は、コンタクト孔Hの領域を含み、このコンタクト孔Hの領域よりも広い領域に渡ってアルミニウム配線層14上に平坦に(すなわち平面状に)形成されており、コンタクト孔Hにおけるカバレッジの問題とは無縁であるので、良好な膜厚均一性を有している。
このような構成により、当該装置の作製後のアロイ処理時において、当該装置が高温環境下に置かれた場合であっても、TiN膜30の働きによって、金配線層19を構成する金がアルミニウム配線層14側へと拡散することを効果的に防止できる。また、窒化膜の一種であるTiN膜30は、耐腐食性の良好な膜であり、プレッシャー・クッカー・テスト時のような環境下においても良好な耐腐食性を示すことができる。
図2は、上記半導体装置の製造工程を工程順に示す断面図である。まず、図2(a)に示すようにシリコン基板11表面に素子分離膜12を形成して素子領域を形成するとともに、この素子領域内にポリシリコン膜からなる配線15を形成する。
この後、図2(e)に示すように、CVD法(化学的気相成長法)等によりUSG(非ドープケイ酸ガラス)を堆積させることによりUSG層16Uを形成し、更にこの上層にプラズマCVD法により窒化シリコン膜16Sを形成する。これにより、層間絶縁膜16が形成される。この層間絶縁膜16には、ドライエッチングによって、所定位置にコンタクト孔Hが形成される。シリコン基板11上に形成される複数のコンタクト孔Hの大きさは、たとえば、3μm以下の径にそろえておくことが好ましく、これにより、基板11の各部においてエッチングレートを均一化できるとともに、TiN膜30に対する窒化シリコン膜16Sの選択比を大きくとることができる。
次いで、図2(g)に示すように、金のシード層19Sが全面に形成される。このシード層19Sの形成は、上記TiW膜20の形成のための処理室内で、ターゲットをタンタルから金に切り換えて行う連続スパッタによって実行することもできる。
その後、レジスト24を剥離し、金配線層19以外の部分のシード層19SおよびTiW膜20をエッチング除去するとともに、塗布法により、たとえば膜厚2μmのポリイミド樹脂膜18からなるパッシベーション膜を形成すると、図1の構成の半導体装置が得られる。
図3は、この発明の他の実施形態に係る半導体装置の構成を説明するための断面図である。この図3において、上述の図1に示された各部に対応する部分には、図1の場合と同一の参照符号を付して示す。
さらに、堆積したUSG層16Uの上に、SOG(Spin On Glass)法を用いて、厚肉を形成しやすいケイ素化合物からなる有機絶縁物(有機SOG)で構成された有機SOG層26(図1および図3など参照)を塗布し、USG層16Uの上面の凹部を埋めたのち、高密度プラズマCVD法により窒化シリコン膜16Sを形成するようにしてもよい。
12 フィールド酸化膜
13 層間絶縁膜
14 アルミニウム配線層
15 ポリシリコン配線
16 層間絶縁膜
16S 窒化シリコン膜
16U USG層
18 ポリイミド樹脂膜
19 金配線層
19S シード層
20 TiW膜
24 レジスト
24a 開口
25 窒化シリコン膜
26 有機SOG層
30 TiN膜
H コンタクト孔
Claims (10)
- 半導体基板上に形成された第1配線層と、
この第1配線層上に形成された層間絶縁膜と、
上記第1配線層と上記層間絶縁膜との間に介在され、上記層間絶縁膜に形成された層間接続用開口領域を含み当該層間接続用開口領域よりも広い領域に渡って上記第1配線層上に形成されたバリア層と、
上記層間絶縁膜上に形成され、上記層間接続用開口内において上記バリア層を介して上記第1配線層に電気接続され、金層からなる最上層配線層としての第2配線層とを含むことを特徴とする半導体装置。 - 上記層間絶縁膜と上記第2配線層との間に介在され、さらに上記層間接続用開口内において上記バリア層と上記第2配線層との間に介在されるように形成されており、上記第2配線層を上記層間絶縁膜およびバリア層に接着する導電性材料からなる接着層をさらに含むことを特徴とする請求項1記載の半導体装置。
- 上記バリア層が窒化膜を有していることを特徴とする請求項1または2記載の半導体装置。
- 上記バリア層を構成する窒化膜が、反射防止膜としての性質を有する膜であることを特徴とする請求項3記載の半導体装置。
- 上記バリア層は、上記第1配線層と同じ形状に形成されており、少なくとも上記層間接続用開口領域の近傍において平面状に形成されていることを特徴とする請求項1ないし4のいずれかに記載の半導体装置。
- 上記バリア層が、200Åないし1000Åの範囲の膜厚を有していることを特徴とする請求項1ないし5のいずれかに記載の半導体装置。
- 半導体基板上に第1配線層を形成する工程と、
この第1配線層を覆う層間絶縁膜を形成する工程と、
この層間絶縁膜の所定位置に上記第1配線層を部分的に露出させる層間接続用開口を形成する工程と、
上記第1配線層の形成後、上記層間絶縁膜の形成前に、上記第1配線層上に、上記層間絶縁膜に形成される層間接続用開口領域を含むように定められ当該層間接続用開口領域よりも広い領域に渡るバリア層を形成する工程と、
上記層間絶縁膜上に、上記層間接続用開口内において上記バリア層を介して上記第1配線層に電気接続されるように、金層からなる最上層配線層としての第2配線層を形成する工程とを含むことを特徴とする半導体装置の製造方法。 - 上記層間絶縁膜の形成後、上記第2配線層の形成前に、上記層間絶縁膜上および上記層間接続用開口内に、上記層間絶縁膜および上記開口内で露出する上記バリア層に接するように、上記第2配線層を上記層間絶縁膜およびバリア層に接着するための導電性材料からなる接着層を形成する工程をさらに含むことを特徴とする請求項7記載の半導体装置の製造方法。
- 上記第1配線層を形成する工程および上記バリア層を形成する工程は、
上記第1配線層を構成する金属材料膜を上記半導体基板上に形成する工程と、
上記金属材料膜上に上記バリア層を形成する工程と、
上記バリア層上に上記第1配線層に対応したパターンのレジストパターン膜を形成するレジストパターン膜形成工程と、
このレジストパターン膜を共通のマスクとして上記金属材料膜およびバリア層をエッチングすることにより、上記第1配線層を形成し、この第1配線層を被覆するように上記バリア層をパターニングする工程とを含むことを特徴とする請求項7または8記載の半導体装置の製造方法。 - 上記レジストパターン膜形成工程は、
上記バリア層を覆うようにレジスト膜を全面に形成する工程と、
このレジスト膜を上記第1配線層に対応したパターンに露光する露光工程とを含み、
上記バリア層を形成する工程は、上記露光工程において上記第1配線層からの反射光を遮光する反射防止機能を有する窒化物材料で上記バリア層を形成する工程を含むことを特徴とする請求項9記載の半導体装置の製造方法。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003314240A JP2005085884A (ja) | 2003-09-05 | 2003-09-05 | 半導体装置およびその製造方法 |
TW093120319A TWI332247B (en) | 2003-09-05 | 2004-07-07 | Semiconductor device and production method therefor |
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003314240A JP2005085884A (ja) | 2003-09-05 | 2003-09-05 | 半導体装置およびその製造方法 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007154151A Division JP4986721B2 (ja) | 2007-06-11 | 2007-06-11 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005085884A true JP2005085884A (ja) | 2005-03-31 |
Family
ID=34225163
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003314240A Pending JP2005085884A (ja) | 2003-09-05 | 2003-09-05 | 半導体装置およびその製造方法 |
Country Status (5)
Country | Link |
---|---|
US (2) | US7335989B2 (ja) |
JP (1) | JP2005085884A (ja) |
KR (1) | KR20050025240A (ja) |
CN (1) | CN100452384C (ja) |
TW (1) | TWI332247B (ja) |
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- 2004-07-20 KR KR1020040056527A patent/KR20050025240A/ko not_active Application Discontinuation
- 2004-07-30 CN CNB2004100559322A patent/CN100452384C/zh not_active Expired - Fee Related
- 2004-08-17 US US10/919,385 patent/US7335989B2/en not_active Expired - Fee Related
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050824 |
|
A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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A02 | Decision of refusal |
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A521 | Written amendment |
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