KR20050025240A - 반도체 장치 및 그 제조 방법 - Google Patents

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로무 가부시키가이샤
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Abstract

반도체 기판 상에 형성된 제 1 배선층, 이 제 1 배선층 상에 형성된 층간 절연막, 상기 제 1 배선층과 상기 층간 절연막 사이에 개재된 배리어층 및 층간 절연막 상에 형성된 금속으로 이루어진 최상층 배선층으로서의 제 2 배선층을 구비하는 반도체 장치를 제공한다. 배리어층은, 층간 절연막에 형성된 층간 접속용 개구 영역을 포함하고 해당 층간 접속용 개구 영역보다도 넓은 영역에 걸쳐 제 1 배선층 상에 형성되어 있다. 제 2 배선층은, 층간 접속용 개구 내에 있어 배리어층을 통해 제 1 배선층에 전기 접속되어 있다.

Description

반도체 장치 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 여러층의 배선을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치는 반도체 기판, 이 반도체 기판의 표층부에 형성된 기능 소자 및 반도체 기판 상에 형성된 다층 배선 구조를 구비하고 있다. 다층 배선 구조는 여러층의 배선을 층간 절연막을 개재하여 적층시킨 구조이고, 다른 배선층 사이의 접속은 층간 절연막에 형성된 콘택트 구멍을 통해 이루어진다.
배선 재료로서 종래로부터 사용되어 왔던 알루미늄은 저저항화에 한계가 있고, 반도체 장치의 미세화에 수반하여 단면적이 적어짐으로 인한 배선 저항이 문제되고 있다. 그 때문에 특히, 그라운드 라인이나 전원 라인의 저저항화가 바람직한 것으로 되고 있다.
그리하여, 예를 들면, 본원의 발명자는 US 2002-132392 A1 에서 최상층의 배선에 금속을 적용하여 배선을 저저항화하는 것을 제안하였다.
이 선행기술에서는, 콘택트 구멍을 통해 전기 접속된 알루미늄 배선층과 금속으로 된 최상층의 배선층 사이에는 티탄 박막으로 된 배리어층이 개재되며, 이 배리어층에 의하여 알루미늄의 마이그레이션(Migration)의 방지를 도모한다.
그런데, 금은 극히 확산하기 쉬운 재료이기 때문에, 예를 들면, 합금 처리 시의 고온하에 장시간 놓여진다면(예를 들면, 400℃, 30분 내지 1시간), 알루미늄 배선층 측으로 용이하게 확산해 버린다.
따라서, 실제로는, 티탄 박막은 배리어층으로서의 기능을 거의 하지 않고, 층간 절연막과 금속 사이의 접착 및 알루미늄 배선층과 금속과의 접착에 기여하는 접착층으로서의 기능을 하는 것에 지나지 않는다.
티탄 이외에도, TiW 박막을 배리어층으로 이용하는 것을 생각할 수 있지만, 이 TiW 막도 티탄 박막과 마찬가지이고, 금속과 알루미늄 배선층 사이의 상호 확산을 저지하는 기능은 거의 없으며, 접착층으로서의 역할을 하는 것에 지나지 않는다.
배리어 효과를 기대할 수 있는 도전성 재료로 배리어층을 구성해야 하지만, 어느 재료를 이용하여도 균일한 막두께를 가진 양호한 배리어층을 형성하는 것이 곤란하다. 구체적으로는, 층간 절연막에 형성된 콘택트 구멍의 바닥부(특히, 그 모서리부)에 있어 막두께가 작아지고, 카버리지 불량으로 되기 쉽다. 그 때문에 특히, 고온의 열처리 시에 있어 충분한 배리어 효과가 발휘되지 않는 문제가 있다.
본 발명의 목적은 금속으로 된 배선을 이용하면서 금의 확산을 효과적으로 억제하거나 방지할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 반도체 장치는, 반도체 기판 상에 형성된 제 1 배선층; 상기 제 1 배선층 상에 형성된 층간 절연막; 상기 제 1 배선층과 상기 층간 절연막 사이에 개재되고, 상기 층간 절연막에 형성된 층간 접속용 개구 영역을 포함하고 상기 층간 접속용 개구 영역보다도 넓은 영역에 걸쳐 상기 제 1 배선층 상에 형성된 배리어층; 및 상기 층간 절연막 상에 형성되고, 상기 층간 접속용 개구 내에 있어 상기 배리어층을 통해 상기 제 1 배선층에 전기 접속되며, 금속으로 된 최상층 배선층으로서의 제 2 배선층을 포함하고 있다.
상기 구성에 의하면, 제 1 배선층 상에 층간 접속용 개구보다도 넓은 영역에 걸쳐 배리어층이 형성되어 있다. 이 배리어층은 층간 절연막 상에 형성되는 것이 아니라 제 1 배선층과 층간 절연막 사이에 형성되기 때문에, 층간 절연막에 형성된 층간 접속용 개구에 있어서 카버리지 불량의 문제가 생기지 않고, 여러곳에서 균일한 막두께를 갖도록 양호하게 형성할 수 있다.
따라서, 이와 같은 균일한 막두께의 배리어층에 의하여, 제 1 배선층의 재료와 금속으로 된 제 2 배선층 사이의 재료 확산을 효과적으로 억제하거나 저지할 수 있다.
또한, 상기 반도체 장치는, 상기 층간 절연막과 상기 제 2 배선층 사이에 개재되고, 상기 층간 접속용 개구 내에 있어 상기 배리어층과 상기 제 2 배선층 사이에 개재되도록 형성되어 있으며, 상기 제 2 배선층을 상기 층간 절연막 및 배리어층에 접착하는 도전성 재료로 된 접착층을 포함하는 것이 바람직하다. 이 구성에 의하면, 도전성 재료로 된 접착층의 작용에 의해 제 2 배선층은 배리어층에 전기적으로 접속됨과 동시에 층간 절연막 및 배리어층에 대하여 양호하게 접착하게 된다.
상기 배리어층은 질화막을 갖고 있는 것이 바람직하다. 이 경우에, 배리어층은 질화막의 단층이어도 좋고, 질화막과 다른 도전성 재료막과의 적층막이어도 좋다. 상기 질화막으로는, TiN 및 TaN 을 예시할 수 있다.
이 외에, 실리콘 등의 도전성 재료도 상기 배리어층으로서 적용 가능하다.
또, 상기 제 1 배선층으로는 알루미늄 배선(알루미늄 단체로 된 것 외에, Al-Si 합금이나 Al-Cu 합금 등의 알루미늄 합금으로 된 것을 포함)을 예시할 수 있다.
상기 배리어층을 구성하는 질화막은 반사 방지막으로서의 성질을 갖는 막인 것이 바람직하다. 이 구성에 의하면, 배리어층을 구성하는 질화막을, 제 1 배선층을 패터닝하기 위한 포토리소그래피 공정에서 노광 시의 반사 방지막으로도 겸용할 수 있다.
일반적으로, 반도체 장치의 제조 장치에는 반사 방지막을 형성하기 위한 설비가 갖춰져 있기 때문에, 이와 같은 반사 방지막의 성막 설비를 배리어층을 구성하는 질화막의 형성에 유용할 수 있고, 기존의 생산 설비를 이용하여 본 발명의 반도체 장치를 제조할 수 있다.
상기 배리어층은 상기 제 1 배선층과 동일한 형상으로 형성되어 있고, 적어도 상기 층간 접속용 개구 영역의 부근에서 평면 형상으로(즉, 평탄하게) 형성되어 있는 것이 바람직하다. 상기 배리어층에 포함된 질화막이 그러한 형상으로 형성되어 있어도 좋다.
상기 배리어층은 200Å 내지 1000Å(바람직하게는, 500Å 내지 1000Å)의 범위의 막두께를 가지는 것이 바람직하다. 이와 같은 막두께 범위의 질화막은, 열처리 프로세스에 있어서도, 금속으로 된 제 2 배선층에서의 확산을 확실하게 저지할 수 있고, 층간 접속용 개구의 경우의 에칭 시에도 관통하는 일이 없다.
일반적으로, 반사 방지막을 구성하는 질화막은 300Å 이하의 막두께로 형성되지만, 금의 확산을 방지하기 위해서는 상기와 같은 막두께 범위의 질화막을 사용하는 것이 바람직하다.
본 발명의 반도체 장치의 제조 방법은, 반도체 기판 상에 제 1 배선층을 형성하는 공정; 상기 제 1 배선층을 덮는 층간 절연막을 형성하는 공정; 상기 층간 절연막의 소정 위치에 상기 제 1 배선층을 부분적으로 노출시키는 층간 접속용 개구를 형성하는 공정; 상기 제 1 배선층의 형성 후 상기 층간 절연막의 형성 전, 상기 제 1 배선층 상에, 상기 층간 절연막에 형성된 층간 접속용 개구 영역을 포함하도록 정해지고 상기 층간 접속용 개구 영역보다도 넓은 영역에 걸치는 배리어층을 형성하는 공정; 및 상기 층간 절연막 상에, 상기 층간 접속용 개구 내에 있어 상기 배리어층을 통해 상기 제 1 배선층에 전기 접속되도록, 금속으로 된 최상층 배선층으로서의 제 2 배선층을 형성하는 공정을 포함한다.
이 방법에 의하면, 제 1 배선층 상의 넓은 영역에 배리어층이 형성되고, 그 위에 층간 절연막이 형성되며, 이 층간 절연막에 형성된 층간 접속용 개구로부터 배리어층이 노출하게 된다. 따라서, 배리어층은 층간 접속용 개구 부근의 카버리지의 문제와는 무관하고, 균일한 막두께로 형성할 수 있으며, 금속으로 된 제 2 배선층에 대하여 양호한 배리어 효과를 발휘할 수 있다.
상기 방법은, 상기 층간 절연막의 형성 후 상기 제 2 배선층의 형성 전, 상기 층간 절연막 상과 상기 층간 접속용 개구 내에, 상기 층간 절연막 및 상기 개구 내로 노출한 상기 배리어층에 접하도록, 상기 제 2 배선층을 상기 층간 절연막 및 상기 배리어층에 접착하기 위한 도전성 재료로 된 접착층을 형성하는 공정을 더 포함하는 것이 바람직하다.
상기 제 1 배선층을 형성하는 공정 및 상기 배리어층을 형성하는 공정은, 상기 제 1 배선층을 구성하는 금속재료막을 상기 반도체 기판 상에 형성하는 공정; 상기 금속재료막 상에 상기 배리어층을 형성하는 공정; 상기 배리어층 상에 상기 제 1 배선층에 대응하는 패턴의 레지스트 패턴막을 형성하는 레지스트 패턴막 형성 공정; 및 상기 레지스트 패턴막을 공통의 마스크로 하여 상기 금속재료막 및 배리어층을 에칭함으로써 상기 제 1 배선층을 형성하고, 상기 제 1 배선층을 피복하도록 상기 배리어층을 패터닝하는 공정을 포함하는 것이 바람직하다.
이 방법에 의하면, 제 1 배선층 및 배리어층이 공통의 레지스트 패턴막을 마스크로 한 에칭에 의해 패터닝되고, 제 1 배선층 전체를 덮는 배리어층이 형성된다. 이와 같은 배리어층은 균일한 막두께를 가질 수 있으며, 제 2 배선층에 대하여 양호한 배리어 효과를 가질 수 있다.
상기 레지스트 패턴막 형성 공정은, 상기 배리어층을 덮도록 레지스트막을 전면에 형성하는 공정; 및 상기 레지스트막을 상기 제 1 배선층에 대응하는 패턴으로 노광하는 노광 공정을 포함하며, 상기 배리어층을 형성하는 공정은 상기 노광 공정에 있어 상기 제 1 배선층에서의 반사광을 차광하는 반사 방지 기능을 갖는 질화물 재료로 상기 배리어층을 형성하는 공정을 포함하는 것이 바람직하다.
이 방법에 의하면, 제 1 배선층을 덮도록 형성된 질화막을 반사 방지막으로도 겸용할 수 있고, 이로써 레지스트 패턴막을 양호하게 형성할 수 있다.
본 발명에 있어서 상술한 또는 다른 목적과 특징 및 효과는 첨부 도면을 참조한 다음의 실시형태의 설명에 의하여 밝혀진다.
도 1 은, 본 발명의 일 실시형태에 따른 반도체 장치의 구성을 나타내는 단면도이다. 이 반도체 장치는 필드 산화막(12)이 형성된 실리콘 기판(11) 위에 폴리실리콘으로 된 배선(15)을 갖고 있다.
필드 산화막(12) 및 폴리실리콘 배선(15)을 덮도록 층간 절연막(13)이 전면에 형성되어 있고, 이 층간 절연막(13) 위에 제 1 배선층으로서의 알루미늄 배선층(14)이 형성되어 있다. 이 알루미늄 배선층(14)의 표면은, 도전성 질화막로서의 TiN(질화 티탄) 막(배리어층: 30)으로 피복되어 있다. 이 TiN 막(30)은 본 실시형태에서는 알루미늄 배선층(14)과 동일 패턴으로 형성되어 있고, 이 알루미늄 배선층(14)의 전면을 피복하고 있다.
TiN 막(30) 및 층간 절연막(13)은, USG(비 도프(Dope) 규산유리) 층(16U)과 그 표층부의 전면을 덮도록 형성된 질화 실리콘막(16S)과의 적층막으로 이루어진 층간 절연막(16)에 의해 전면이 덮혀 있다. 즉, TiN 막(30)은 층간 절연막(16)의 아래에 형성되어 있고, 알루미늄 배선층(14)과 층간 절연막(16)과의 사이에 개재된다.
층간 절연막(16) 위에는, 최상층 배선층인 제 2 배선층으로서의 금 배선층(금속으로 구성된 배선층: 19)이 형성되어 있다. 이 금 배선층(19) 및 층간 절연막(16)은 폴리이미드 수지막(18)에 의하여 전체가 피복되어 있고, 이 폴리이미드 수지막(18)의 표면은 평탄면으로 되어 있다.
층간 절연막(16)의 소정 위치에는, 층간 절연막(16)의 하층인 TiN 막(30)의 일부를 노출시키는 콘택트 구멍 H 가 형성되어 있다. 이 콘택트 구멍 H 를 통하여, 알루미늄 배선층(14)과 금 배선층(19)이 TiN 막(30)을 거쳐 층간 전기 접속된다. 이 경우, TiN 막(30)은 금 배선층(19)의 재료 금속인 금의 확산을 방지하는 배리어층으로서의 기능을 가지게 된다. 이 TiN 막(30)은 콘택트 구멍 H 의 영역을 포함하고, 이 콘택트 구멍 H 의 영역보다도 넓은 영역에 걸쳐 알루미늄 배선층(14) 위에 평탄하게(즉, 평면 형상으로) 형성되어 있다. 따라서, 콘택트 구멍 H 에 있어 카버리지의 문제와는 무관하기 때문에, 양호한 막두께 균일성을 가진다.
금 배선층(19)과 TiN 막(30) 사이 및 금 배선층(19)과 층간 절연막(16) 사이에는, 금 배선층(19)을 TiN 막(30) 및 층간 절연막(16)에 접착하기 위한 도전성 접착층으로서 기능하는 TiW 막(20)이 개재되어 있다.
이와 같은 구성에 의하면, 해당 장치의 제작 후의 합금 처리 시에 있어서 해당 장치가 고온 환경하에 놓이는 경우라도, TiN 막(30)의 작용에 의하여, 금 배선층(19)을 구성하는 금이 알루미늄 배선층(14)측으로 확산하는 것을 효과적으로 방지할 수 있다. 또, 질화막의 일종인 TiN 막(30)은 내부식성이 양호한 막이고, 압축·쿠커·테스트와 같은 환경하에 있어도 양호한 내부식성을 나타낼 수 있다.
TiN 막(30)에 양호한 배리어 효과를 발휘시킴과 동시에 콘택트 구멍 H 의 형성을 위한 에칭 시 관통하지 않도록 하기 위해서는, 이 TiN 막(30)의 막두께가 200Å 내지 1000Å 인 것이 바람직하고, 500Å 내지 1000Å 인 것이 더욱 바람직하다.
도 2a 내지 도 2g 는 상기 반도체 장치의 제조 공정을 공정 순서대로 나타낸 단면도이다. 먼저, 도 2a 에 나타낸 바와 같이, 실리콘 기판(11) 표면에 소자 분리막(12)을 형성하여 소자 영역을 형성함과 동시에, 이 소자 영역 내에 폴리실리콘막으로 된 배선(15)을 형성한다.
다음으로, 도 2b 에 나타낸 바와 같이, 이 상층에 BPSG 막으로 된 층간 절연막(13)을 형성하고, 도시하지 않는 콘택트 구멍을 통해 폴리실리콘 배선(15)과 접속한 알루미늄 배선 재료막(140)을 전면에 형성하며, 그 전면에 막두께 500Å 내지 1000Å 의 TiN 막(30)을 형성하여 알루미늄 배선 재료막(140)을 피복한다. 알루미늄 배선 재료막(140) 및 TiN 막(30)은 스퍼터법에 의해 형성할 수 있다. 예를 들면, 알루미늄 배선 재료막(140)을 스퍼터법에 의하여 형성한 후, 기판(11)을 진공 속에 유지한 채, 알루미늄 배선 재료막(140) 위에 TiN 막(30)을 스퍼터법에 의하여 형성할 수 있다.
또한, 도 2c 에 나타낸 바와 같이, TiN 막(30) 위에 레지스트(40)를 도포하고, 알루미늄 배선층(14)의 패턴에 대응하는 마스크(41)로 레지스트(40)를 노광한다. 이 때, TiN 막(30)은 반사 방지막으로서 기능하고, 알루미늄 배선 재료막(140)으로부터의 반사광을 차광하며, 반사광에 의한 레지스트(40)의 불필요한 노광을 방지한다. 이로써, 레지스트(40)를 양호하게 노광할 수 있고, 그 후의 현상 공정을 거쳐 원하는 패턴으로 패터닝할 수 있다.
그리고, 도 2d 에 나타낸 바와 같이, 패터닝된 레지스트(40)를 공통의 마스크로 하여, TiN 막(30) 및 알루미늄 배선층(14)이 에칭에 의해 패터닝된다. 이렇게 알루미늄 배선층(14)의 전면을 덮고, 이 알루미늄 배선층(14)과 동일 패턴의 TiN 막(30)을 얻을 수 있다.
이 후, 도 2e 에 나타낸 바와 같이, CVD 법(화학적 기상 성장법) 등에 의하여 USG 를 퇴적시킴으로써 USG 층(16U)을 형성하고, 이 상층에 플라즈마 CVD 법에 의하여 질화 실리콘막(16S)을 형성한다. 이로써 층간 절연막(16)이 형성된다. 이 층간 절연막(16)에는, 드라이 에칭에 의하여 소정 위치에 콘택트 구멍 H 가 형성된다. 실리콘 기판(11) 위에 형성된 복수의 콘택트 구멍 H 의 크기는, 예를 들면, 지름을 3㎛ 이하로 하는 것이 바람직하고, 이로써 기판(11)의 각 부분에 있어 에칭율을 균일화할 수 있음과 동시에, TiN 막(30)에 대한 질화 실리콘막(16S)의 선택비를 크게 할 수 있다.
그 후, 도 2f 에 확대하여 나타낸 바와 같이, 예를 들면, 스패터링법에 의하여 전면에 TiW 막(20)을 형성한다.
뒤이어, 도 2g 에 나타낸 바와 같이, 금의 시드층(19S)을 전면에 형성한다. 이 시드층(19S)은 상기 TiW 막(20)의 형성을 위한 처리실 내에서 타겟을 TiW 에서 금으로 바꾸어 행하는 연속 스퍼터에 의해 형성할 수 있다.
다음으로, 시드층(19S)을 덮도록 레지스트(24)를 전면에 형성한다. 이 레지스트(24)에는, 금 배선층(19)에 대응하는 개구(24a)를 형성한다. 이 상태에서 금의 전기분해 도금을 통해 개구(24a) 안에 금 배선층(19)이 성장한다.
그 후, 레지스트(24)를 박리하고, 금 배선층(19) 이외의 부분의 시드층(19S) 및 TiW 막(20)을 에칭 제거함과 동시에, 도포법에 의하여, 예를 들면 막두께 2㎛ 의 폴리이미드 수지막(18)으로 된 패시베이션막을 형성하면, 도 1 의 구성의 반도체 장치를 얻을 수 있다.
또한, 예를 들면, 폴리이미드 수지막(18)에 있어 금 배선층(19)의 상방의 소정 위치를 개구하고, 금 배선층(19)과 외부 접속 단자(미도시)를 본딩 와이어로 접속하여도 된다.
도 3 은 본 발명의 다른 실시형태에 따른 반도체 장치의 구성을 설명하기 위한 단면도이다. 도 3 에 있어, 상술한 도 1 에 도시된 각 부분에 대응하는 부분에는 도 1 의 경우와 동일한 참조 부호를 붙인다.
본 실시형태에서는, 폴리이미드 수지막(18) 대신, 질화 실리콘막(25)에 의하여 패시베이션막을 형성하고 있다. 즉, 도 2g 의 상태에서, 레지스트(24)를 박리하고, 시드층(19S) 및 TiW 막(20)의 불필요한 부분을 에칭 제거한 후에, 예를 들면, 플라즈마 CVD 법에 의하여 질화 실리콘막(25)을 전면에 형성하여 도 3 의 구성의 반도체 장치를 얻을 수 있다.
이 구성에서는 치밀하고 패시베이션 효과가 높은 질화 실리콘막(25)을 이용하고 있기 때문에, 내부식성을 더욱 향상시킬 수 있다. 플라즈마 CVD 법에 의하여 질화 실리콘막(25)을 형성할 때, 반도체 장치는 고온 환경하에 놓여지게 되지만, 그 경우에도 TiN 막(30)의 작용에 의해 금 배선층(19)에서부터 알루미늄 배선층(14)으로의 금의 확산이 일어나지 않는다.
이상, 본 발명의 2 개의 실시형태에 관해 설명했지만, 본 발명은 다른 형태로 실시할 수 있다. 예를 들면, 도 1 의 구성에서는 폴리이미드 수지막(18)을 패시베이션막으로서 이용하고, 도 3 의 구성에서는 질화 실리콘막(25)을 패시베이션막으로서 이용하고 있지만, 이들이 모두 마련되어 있지 않는 구성, 즉, 패시베이션막이 없는 구성으로 하여도 좋다. 이 경우에도, 표면에 노출하는 것으로 된 금 배선층(19)은 충분한 내부식성을 갖고 있고, 층간 절연막(16)의 표면도 패시베이션 효과가 높은 질화 실리콘막(16S)으로 되어 있으며, 게다가, TiN 막(30)의 내부식성도 양호하기 때문에, 반도체 장치는 전체적으로 충분한 내부식성을 가질 수 있게 된다.
또, 층간 절연막(13)으로는, BPSG 외에, 예를 들면 PSG(인을 도핑한 실리콘 산화막) 또는 USG 막도 적용 가능하다.
또한, 퇴적된 USG 층(16U)의 위에, SOG(Spin 0n Glass)법을 이용하여, 두께를 형성하기 쉬운 규소 화합물로 이루어진 유기 절연물(유기 SOG)로 구성된 유기 SOG 층(26)(도 1 및 도 3 등 참조)을 도포하고, USG 층(16U)의 윗면의 홈부 바닥을 메운 후, 고밀도 플라즈마 CVD 법에 의하여 질화 실리콘막(16S)을 형성해도 된다.
본 발명의 실시형태에 관해 상세히 설명하였지만, 이들은 본 발명의 기술적 내용을 명확하게 하기 위해 사용된 구체적인 예에 지나지 않고, 당연히 본 발명은 이러한 구체적인 예에만 한정 해석되지 않으며, 본 발명의 정신 및 범위는 첨부한 특허청구범위에 의해서만 한정된다.
본 출원은, 2003년 9월 5일에 일본 특허청에 제출된 특원 2003-314240 호에 대응하는 것이며, 상기 출원의 모든 개시는 본 출원에 인용됨으로써 편성되는 것으로 한다.
본 발명에 따르면, 금속으로 된 배선을 이용하면서 금의 확산을 효과적으로 억제하거나 방지할 수 있는 반도체 장치를 구현할 수 있다.
도 1 은 본 발명의 일 실시형태에 따른 반도체 장치의 구성을 나타내는 단면도.
도 2a 내지 도 2g 는 상기 반도체 장치의 제조 공정을 공정 순서로 나타낸 단면도.
도 3 은 본 발명의 다른 실시형태에 따른 반도체 장치의 구성을 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 실리콘 기판 12 : 필드 산화막
13, 16 : 층간 절연막 14 : 알루미늄 배선층
15 : 폴리실리콘 배선 16S, 25 : 질화 실리콘막
16U : USG 층 18 : 폴리이미드 수지막
19 : 금 배선층 19S : 시드층
20 : TiW 막 24 : 레지스트
24a : 개구 26 : 유기 SOG 층
30 : TiN 막 H : 콘택트 구멍

Claims (10)

  1. 반도체 기판 상에 형성된 제 1 배선층;
    상기 제 1 배선층 상에 형성된 층간 절연막;
    상기 제 1 배선층과 상기 층간 절연막 사이에 개재되고, 상기 층간 절연막에 형성된 층간 접속용 개구 영역을 포함하고 상기 층간 접속용 개구 영역보다도 넓은 영역에 걸쳐 상기 제 1 배선층 상에 형성된 배리어층; 및
    상기 층간 절연막 상에 형성되고, 상기 층간 접속용 개구 내에서 상기 배리어층을 통해 상기 제 1 배선층에 전기 접속되며, 금속으로 이루어진 최상층 배선층으로서의 제 2 배선층을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 층간 절연막과 상기 제 2 배선층 사이에 개재되고, 상기 층간 접속용 개구 내에서 상기 배리어층과 상기 제 2 배선층 사이에 개재되도록 형성되어 있으며, 상기 제 2 배선층을 상기 층간 절연막 및 배리어층에 접착하는 도전성 재료로 된 접착층을 더 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 배리어층은 질화막을 가지고 있는 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 배리어층을 구성하는 질화막은 반사 방지막으로서의 성질을 갖는 막인 것을 특징으로 하는 반도체 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 배리어층은, 상기 제 1 배선층과 동일한 형상으로 형성되어 있고, 적어도 상기 층간 접속용 개구 영역의 부근에서 평면 형상으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 배리어층은 200Å 내지 1000Å 범위의 막두께를 가진 것을 특징으로 하는 반도체 장치.
  7. 반도체 기판 상에 제 1 배선층을 형성하는 공정;
    상기 제 1 배선층을 덮는 층간 절연막을 형성하는 공정;
    상기 층간 절연막의 소정 위치에 상기 제 1 배선층을 부분적으로 노출시키는 층간 접속용 개구를 형성하는 공정;
    상기 제 1 배선층의 형성 후 상기 층간 절연막의 형성 전, 상기 제 1 배선층 상에, 상기 층간 절연막에 형성된 층간 접속용 개구 영역을 포함하도록 정해지고 상기 층간 접속용 개구 영역보다도 넓은 영역에 걸치는 배리어층을 형성하는 공정; 및
    상기 층간 절연막 상에, 상기 층간 접속용 개구 내에서 상기 배리어층을 통해 상기 제 1 배선층에 전기 접속되도록, 금속으로 된 최상층 배선층으로서의 제 2 배선층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 7 항에 있어서,
    상기 층간 절연막의 형성 후 상기 제 2 배선층의 형성 전, 상기 층간 절연막 상과 상기 층간 접속용 개구 내에, 상기 층간 절연막 및 상기 개구 내로 노출한 상기 배리어층에 접하도록, 상기 제 2 배선층을 상기 층간 절연막 및 상기 배리어층에 접착하기 위한 도전성 재료로 된 접착층을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 제 1 배선층을 형성하는 공정 및 상기 배리어층을 형성하는 공정은,
    상기 제 1 배선층을 구성하는 금속재료막을 상기 반도체 기판 상에 형성하는 공정;
    상기 금속재료막 상에 상기 배리어층을 형성하는 공정;
    상기 배리어층 상에 상기 제 1 배선층에 대응하는 패턴의 레지스트 패턴막을 형성하는 레지스트 패턴막 형성 공정; 및
    상기 레지스트 패턴막을 공통의 마스크로 하여 상기 금속재료막 및 배리어층을 에칭함으로써 상기 제 1 배선층을 형성하고, 상기 제 1 배선층을 피복하도록 상기 배리어층을 패터닝하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 레지스트 패턴막 형성 공정은,
    상기 배리어층을 덮도록 레지스트막을 전면에 형성하는 공정; 및
    상기 레지스트막을 상기 제 1 배선층에 대응하는 패턴으로 노광하는 노광 공정을 포함하며,
    상기 배리어층을 형성하는 공정은, 상기 노광 공정에 있어 상기 제 1 배선층에서의 반사광을 차광하는 반사 방지 기능을 갖는 질화물 재료로 상기 배리어층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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