CN1591857A - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN1591857A
CN1591857A CNA2004100559322A CN200410055932A CN1591857A CN 1591857 A CN1591857 A CN 1591857A CN A2004100559322 A CNA2004100559322 A CN A2004100559322A CN 200410055932 A CN200410055932 A CN 200410055932A CN 1591857 A CN1591857 A CN 1591857A
Authority
CN
China
Prior art keywords
mentioned
wiring layer
barrier layer
layer
interlayer dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2004100559322A
Other languages
English (en)
Other versions
CN100452384C (zh
Inventor
仲谷吾郎
田村均
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Publication of CN1591857A publication Critical patent/CN1591857A/zh
Application granted granted Critical
Publication of CN100452384C publication Critical patent/CN100452384C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53242—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a noble metal, e.g. gold
    • H01L23/53252—Additional layers associated with noble-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供一种半导体装置，包括：形成于半导体基板上的第一布线层；形成于该第一布线层上的层间绝缘膜；夹持于上述第一布线层与上述层间绝缘膜之间的阻挡层；形成于上述层间绝缘膜上由金层构成的作为最上层布线层的第二布线层。上述阻挡层，跨过含有形成于上述层间绝缘膜上的层间连接用开口区域，比该层间连接用开口区域更宽的区域而形成于上述第一布线层上。上述第二布线层，在上述层间连接用开口内借助上述阻挡层电连接在上述第一布线层上。

Description

半导体装置及其制造方法
技术领域
本发明涉及具有多层布线的半导体装置及其制造方法。
背景技术
半导体装置具有半导体基板、形成于该半导体基板的表层部上的功能元件、以及形成于该半导体基板上的多层布线结构。多层布线结构是夹持层间绝缘膜叠层多层布线的结构，不同的布线层间的连接是借助形成于层间绝缘膜上的接触孔而完成的。
作为布线材料一直使用的铝，在低电阻化中存在局限，伴随半导体装置的微细化截面积逐渐变小，其布线电阻成了问题。因此，尤其期望地线或电源线的低电阻化。
因此，例如，本发明人等在US2002-132392A1号公报中提出了在最上层的布线中使用金层从而使布线低电阻化的提案。
在该现有技术中，借助接触孔电连接的铝布线层与由金层构成的最上层的布线层之间，夹持有由钛薄膜构成的阻挡层，通过该阻挡层可以防止铝的迁移。
但是，由于金是一种极易扩散的材料，例如在合金处理时的高温下长时间放置(例如400℃放置30分～1小时)，则容易向铝布线层侧扩散。
因此，钛薄膜实际上几乎没有作为阻挡层的功能，只能作为粘接层间绝缘膜与金层以及粘接铝布线层与金层的粘接层的功能。
除了钛以外，考虑到作为阻挡层使用TiW薄膜，但是该TiW膜也与钛薄膜一样，几乎没有阻止金层与铝布线层之间的相互扩散的功能，只不过起到作为粘接层发挥效果。
应该用可以期待有阻挡效果的导电材料来构成阻挡层，但是，无论使用任何材料形成均匀厚度的良好阻挡层都是很难的。具体地说，在形成于层间绝缘膜上的接触孔的底部(尤其是其角部)上膜厚变小，容易引起覆盖不良。因此，特别在高温热处理时，存在不能充分发挥阻挡效果的问题。
发明内容
本发明目的在于提供使用由金层构成的布线并且可以有效抑制金的扩散的半导体装置及其制造方法。
本发明的半导体装置包括：形成于半导体基板上的第一布线层；形成于该第一布线层上的层间绝缘膜；夹持于上述第一布线层与上述层间绝缘膜之间，跨过含有形成于上述层间绝缘膜上的层间连接用开口区域，比该层间连接用开口区域更宽的区域而形成于上述第一布线层上的阻挡层；形成于上述层间绝缘膜上，在上述层间连接用开口内借助上述阻挡层电连接在上述第一布线层上，由金层构成的作为最上层布线层的第二布线层。
根据上述构成，在第一布线层上跨过比层间连接用开口还大的区域形成阻挡层。该阻挡层由于不形成在层间绝缘膜上而是形成于第一布线层与层间绝缘膜之间，因此，不发生在形成于层间绝缘膜上的层间连接用开口中的覆盖不良问题，可以使其具有均匀膜厚。
因此，通过这种均匀膜厚的阻挡层，可以有效地抑制或阻止第一布线层与由金层构成的第二布线层之间的材料的扩散。
上述半导体装置，优选含有粘接层，该粘接层夹持在上述层间绝缘膜与上述第二布线层之间，进而，在上述层间连接用开口内，以夹持在上述阻挡层与上述第二布线层之间的方式形成，将上述第二布线层粘接在上述层间绝缘膜和阻挡层上，由导电性材料构成。根据该构成，通过由导电性材料构成的粘接层的作用，第二布线层被电连接在阻挡层上，同时，对于层间绝缘膜以及阻挡层也能够良好的粘接。
上述阻挡层优选具有氮化膜。此时，阻挡层可以是氮化膜的单层，也可以是氮化膜与其它的导电性材料膜的叠层膜。作为上述氮化膜，可以示例出TiN和TaN。
此外，作为上述阻挡层也可以使用硅等的导电性材料。
另外，作为上述第一布线层，可以示例出铝布线(除了由铝单体构成外，也可以由Al-Si合金或Al-Cu合金等的铝合金构成)。
构成上述阻挡层的氮化膜，优选是具有防反射膜的性质的膜。根据该构成，构成阻挡层的氮化膜可以作为兼用作将第一布线层图形化的光刻工序中的曝光时的防反射膜。
一般在半导体装置的制造装置中，由于备有用于形成防反射膜的设备，因此，可以将这种防反射膜的成膜设备移用在构成阻挡层的氮化膜的形成中，可以利用现有的生产设备来制造本发明的半导体装置。
上述阻挡层，优选形成为与上述第一布线层相同的形状，至少在上述层间连接用开口区域的附近形成为平面状(即平整)。上述阻挡层中含有的氮化膜也可以形成为这种形状。
上述阻挡层优选具有200～1000(优选500～1000)范围的膜厚。这种膜厚范围的氮化膜，即使在热处理过程中，也可以确实防止由金层构成的第二布线层的扩散，即使在层间连接用开口的蚀刻时，也不会贯通。
一般，构成防反射膜的氮化膜，形成300以下的膜厚，但是为了防止金的扩散，优选使用上述膜厚范围氮化膜。
本发明的半导体装置的制造方法，包括：在半导体基板上形成第一布线层的工序；形成覆盖该第一布线层的层间绝缘膜的工序；在该层间绝缘膜的规定位置上形成使上述第一布线层部分露出的层间连接用开口的工序；在上述第一布线层形成后上述层间绝缘膜形成前，在上述第一布线层上，形成跨过包含形成于上述层间绝缘膜上的层间连接用开口区域，比规定的该层间连接用开口区域大的区域的阻挡层的工序；在上述层间绝缘膜上的上述层间连接用开口内借助上述阻挡层以电连接在上述第一布线层的方式而形成由金层构成的作为最上层布线层的第二布线层的工序。
根据该方法，在第一布线层上的很宽的区域上形成阻挡层，在其上形成层间绝缘膜，阻挡层从形成于该层间绝缘膜上的层间连接用开口露出。因此，阻挡层与层间连接用开口附近的覆盖问题没有关系，可以形成均匀的膜厚，对于由金层构成的第二布线层可以发挥良好的阻挡效果。
上述方法，优选进而包括在上述层间绝缘膜形成后、上述第二布线层形成之前，在上述层间绝缘膜上和上述层间连接用开口内，以与在上述层间绝缘膜以及上述开口内露出的上述阻挡层连接的方式，形成用于将上述第二布线层粘接在上述层间绝缘膜以及阻挡层上的由导电性材料构成的粘接层的工序。
形成上述第一布线层的工序以及形成上述阻挡层的工序，优选包括：在上述半导体基板上形成构成上述第一布线层的金属材料膜的工序；在上述金属材料膜上形成上述阻挡层的工序；在上述阻挡层上形成对应于上述第一布线层图形的抗蚀图形膜的抗蚀图形膜形成工序；将该抗蚀图形膜作为共同的掩模，通过蚀刻上述金属材料膜以及阻挡层而形成上述第一布线层，以覆盖该第一布线层的方式对上述阻挡层进行图形化的工序。
根据该方法，第一布线层以及阻挡层通过以共同的抗蚀图形膜作为掩模进行蚀刻而被图形化，形成覆盖整个第一布线层的阻挡层。这种阻挡层，可以具有均匀的膜厚，对于第二布线层具有良好的阻挡效果。
上述抗蚀图形膜形成工序，优选包括：以覆盖上述阻挡层的方式在整个面上形成抗蚀膜的工序；将该抗蚀膜曝光为对应于上述第一布线层的图形的曝光工序，形成上述阻挡层的工序，优选包括在上述曝光工序中，以具有对来自上述第一布线层的反射光进行遮光的防反射功能的氮化物材料形成上述阻挡层的工序。
根据该方法，可以将以覆盖第一布线层的方式形成的氮化膜兼用作防反射膜，由此，可以良好地形成抗蚀图形膜。本发明中除了上述目的之外的目的、效果以及特征，参照附图根据下面的实施方式详细叙述。
附图说明
图1是表示本发明的一实施方式的半导体装置的构成的剖面图。
图2(a)～2(g)是依次表示上述半导体装置的制造工序的剖面图。
图3是表示本发明的其它实施方式的半导体装置的构成的剖面图。
具体实施方式
图1是表示本发明的一实施方式的半导体装置的构成的剖面图。该半导体装置在形成有场氧化膜12的硅基板11上具有由聚硅构成的布线15。
层间绝缘膜13以覆盖场氧化膜12以及聚硅布线15的方式在整个面上形成，在该层间绝缘膜13上形成作为第一布线层的铝布线层14。该铝布线层14的表面被作为导电性氮化膜的TiN(氮化钛)膜30(阻挡膜)覆盖。该TiN膜30在该实施方式中，形成为与铝布线层14相同的图形，覆盖该铝布线层14的整个面。
TiN膜30以及层间绝缘膜13的整个面被USG(非掺杂硅酸盐玻璃)层16U与以覆盖其整个表层部的面的方式形成的氮化硅膜16S的叠层膜所构成的层间绝缘膜16覆盖。即，TiN膜30在层间绝缘膜16的下面形成，夹持在铝布线层14与层间绝缘膜16之间。
在层间绝缘膜16上形成有作为最上层布线层的第二布线层的金布线层(由金层构成的布线层)19。该金布线层19以及层间绝缘膜16的整个面被聚酰亚胺树脂膜18被覆，该聚酰亚胺树脂膜18的表面成为平整面。
在层间绝缘膜16的规定位置上形成有使作为层间绝缘膜16的下层的TiN膜30的部分露出的接触孔H。借助该接触孔H，铝布线层14以及金布线层19借助TiN膜30被层间电连接。此时，TiN膜30具有作为阻挡层的防止金布线层19的材料金属金的扩散的功能。该TiN膜30跨过含有接触孔H的区域并且比该接触孔H的区域还宽的区域在铝布线层14上平整形成(即平面状)。因此，由于与接触孔H的覆盖问题无关，因此具有良好的膜均匀性。
金布线层19与TiN膜30之间以及金布线层19与层间绝缘膜16之间，夹持有用于将金布线层19粘接在TiN膜30以及层间绝缘膜16上的作为导电性粘接层发挥作用的TiW膜20。
通过这种构成，在该装置的制作后的合金处理时，即使将该装置置于高温环境下，通过TiN膜30的作用，可以有效地防止构成金布线层19的金向铝布线层14侧的扩散。另外，作为氮化膜的一种的TiN膜30，是耐腐蚀性良好的膜，即使PCT(Pressure Cooker Test)时的环境下使用时，也可以显示良好的耐腐蚀性。
为了使TiN膜30发挥良好的阻挡效果，同时在用于形成接触孔H的蚀刻时，不贯通，优选该TiN膜30的膜厚设为200～1000，更优选设为500～1000。
图2(a)～图2(g)是依次表示上述半导体装置的制造工序的剖面图。
首先，如图2(a)所示，在硅基板11的表面上形成元件分离膜12并形成元件区域，同时在该元件区域内形成由聚硅膜构成的布线15。
然后，如图2(b)所示，在其上层形成由BPSG膜构成的层间绝缘膜13，借助未图示的接触孔在整个面上与聚硅布线15连接的铝布线材料膜140，进而，在其整个面上形成膜厚500～1000的TiN膜30并覆盖铝布线材料膜140。铝布线材料膜140以及TiN膜30的形成，可以通过溅射法形成。例如，也可以在通过溅射法形成铝布线材料膜140后，将基板11保持在真空状态下，在铝布线材料膜140上通过溅射法形成TiN膜30。
另外，如图2(c)所示，在TiN膜30上涂布抗蚀剂40，以对应于铝布线层14的图形的掩模41对抗蚀剂40进行曝光。此时，TiN膜30作为防反射膜发挥作用，对来自铝布线材料膜140的反射光进行遮光，防止基于反射光引起的抗蚀剂40的不需要的曝光。由此，可以很好地对抗蚀剂40进行曝光，经过之后的显影工序，可以图形化为所需的图形。
另外，如图2(d)所示，将图形化的抗蚀剂40作为共同的掩模，通过蚀刻TiN膜30以及铝布线层14进行图形化。接着，得到覆盖铝布线层14的整个面并且与该铝布线层14图形相同的TiN膜30。
之后，如图2(e)所示，通过CVD法等(化学气相生长法)通过沉积USG(非掺杂硅酸盐玻璃)而形成USG层16U，进而，在该上层上通过等离子CVD法形成氮化硅膜16S。由此，形成层间绝缘膜16。在该层间绝缘膜16上的规定位置上通过干蚀刻形成接触孔H。在硅基板11上形成的多个接触孔H的大小优选直径集中在3μm以下，由此在基板11的各部中可以使蚀刻率均匀化，同时可以增大相对于TiN膜30的氮化硅膜16S的选择此。
之后，如图2(f)扩大所示，例如通过溅射法在整个面上形成TiW膜20。
然后，如图2(g)所示，在整个面上形成金的种晶层19S。该种晶层19S的形成，可以在用于形成上述TiW20的处理室内，通过从TiW切换成金进行定标的连续溅射法来进行。
然后，以覆盖种晶层19S的方式在整个面上形成抗蚀层24。在该抗蚀层24上形成对应于金布线层19的开口24a。在该状态下通过进行金的电镀，在开口24a内生长金布线层19。
之后，剥离抗蚀层24，蚀刻除去金布线层19以外的部分种晶层19S以及TiW膜20，同时，通过涂布法例如形成由膜厚2μm的聚酰亚胺树脂膜18构成的钝化膜，则可以获得图1所示构成的半导体装置。
进而，例如也可以在聚酰亚胺树脂膜18上的金布线层19上方的规定位置上开口，用键合线连接金布线层19和外部连接端子(未图示)。
图3是用于说明该发明的其它实施方式的半导体装置的构成的剖面图。在该图3中，在对应于上述图1所示的各部的部分上付与与图1相同的标记。
在该实施方式中，代替聚酰亚胺树脂膜18，通过氮化硅膜25形成钝化膜。即，从图2(g)的状态，剥离抗蚀层24，通过蚀刻除去种晶层19S以及TiW膜20的不要部分后，例如通过在整个面上基于等离子CVD法形成氮化硅膜25，得到图3所示构成的半导体装置。
在该构成中，由于利用致密的并且钝化效应高的氮化硅膜25，因此可以提高耐腐蚀性。在通过等离子CVD法形成氮化硅膜25时，半导体装置变为被置于高温环境下，但是即使在该情况下，由于TiN膜30的作用，也不发生金从金布线层19向铝布线层14扩散的现象。
以上，对该两个实施方式进行了说明，但是本发明也可以通过其它实施方式来实现。例如，在图1的构成中，作为钝化膜使用聚酰亚胺树脂膜18，在图3的构成中，作为钝化膜使用氮化硅膜25，但是这些也均可以不设置钝化膜。即使在这种情况下，表面露出的金布线层19具有充分的耐腐蚀性，层间绝缘膜16的表面也由钝化效应高的氮化硅膜16S构成，而且TiN膜30的耐腐蚀性也良好，因此，半导体装置作为整体也具有充分的耐腐蚀性。
另外，作为层间绝缘膜13，除了BPSG之外，例如也可以使用PSG(掺杂磷的硅氧化膜)或USG膜。
进而，也可以在沉积的USG层16U上利用SOG(Spin On Glass)法，涂布容易形成壁厚的由硅化合物构成的有机绝缘物(有机SOG)构成的有机SOG层26(参照图1以及图3等)，填埋USG层16U的上面的凹部后，通过高密度等离子CVD法形成氮化硅膜16S。
对于本发明的实施方式进行了详细的说明，但是本发明的技术内容并不限定于这些，只要不脱离本发明的技术构思，其它变更都包括在本发明之内。
本申请与2003年9月5日在日本专利局提出的申请2003-314240号对应，该申请的全部内容都包括在该申请中。

Claims (10)

1.一种半导体装置，包括：
形成于半导体基板上的第一布线层；
形成于该第一布线层上的层间绝缘膜；
夹持于上述第一布线层与上述层间绝缘膜之间，跨过含有形成于上述层间绝缘膜上的层间连接用开口区域，比该层间连接用开口区域更宽的区域而形成于上述第一布线层上的阻挡层；
形成于上述层间绝缘膜上，在上述层间连接用开口内借助上述阻挡层电连接在上述第一布线层上，由金层构成的作为最上层布线层的第二布线层。
2.根据权利要求1所示的半导体装置，其中，进一步包含粘接层，该粘接层夹持在上述层间绝缘膜与上述第二布线层之间，进而，在上述层间连接用开口内，以夹持在上述阻挡层与上述第二布线层之间的方式形成，将上述第二布线层粘接在上述层间绝缘膜和阻挡层上，由导电性材料构成。
3.根据权利要求1所述的半导体装置，其中，上述阻挡层具有氮化膜。
4.根据权利要求3所述的半导体装置，构成上述阻挡层的氮化膜是具有防反射膜的性质的膜。
5.根据权利要求1～4中任一项所述的半导体装置，其中，上述阻挡层形成为与上述第一布线层相同的形状，至少在上述层间连接用开口区域附近形成为平面状。
6.根据权利要求1所述的半导体装置，其中，上述阻挡层具有200～1000范围的膜厚。
7.一种半导体装置的制造方法，包括：
在半导体基板上形成第一布线层的工序；
形成覆盖该第一布线层的层间绝缘膜的工序；
在该层间绝缘膜的规定位置上形成使上述第一布线层部分露出的层间连接用开口的工序；
在上述第一布线层形成后上述层间绝缘膜形成前，在上述第一布线层上，形成跨过包含形成于上述层间绝缘膜上的层间连接用开口区域，比规定的该层间连接用开口区域大的区域的阻挡层的工序；
在上述层间绝缘膜上的上述层间连接用开口内，借助上述阻挡层以电连接在上述第一布线层的方式而形成由金层构成的作为最上层布线层的第二布线层的工序。
8.根据权利要求7所述的半导体装置的制造方法，其中，进一步包括：在上述层间绝缘膜形成后上述第二布线层形成之前，在上述层间绝缘膜上和上述层间连接用开口内，以与在上述层间绝缘膜以及上述开口内露出的上述阻挡层连接的方式，形成用于将上述第二布线层粘接在上述层间绝缘膜以及阻挡层上的由导电性材料构成的粘接层的工序。
9.根据权利要求7或8所述的半导体装置的制造方法，其中，形成上述第一布线层的工序以及形成上述阻挡层的工序，包括：
在上述半导体基板上形成构成上述第一布线层的金属材料膜的工序；
在上述金属材料膜上形成上述阻挡层的工序；
在上述阻挡层上形成对应于上述第一布线层的图形的抗蚀图形膜的抗蚀图形膜形成工序；
将该抗蚀图形膜作为共同的掩模，通过蚀刻上述金属材料膜以及阻挡层而形成上述第一布线层，以覆盖该第一布线层的方式对上述阻挡层进行图形化的工序。
10.根据权利要求9所述的半导体装置的制造方法，其中，上述抗蚀图形膜形成工序，包括：
以覆盖上述阻挡层的方式在整个面上形成抗蚀膜的工序；
将该抗蚀膜曝光成对应于上述第一布线层的图形的曝光工序，
上述形成阻挡层的工序，包括：在上述曝光工序中，以具有对来自上述第一布线层的反射光进行遮光的防反射功能的氮化物材料形成上述阻挡层的工序。
CNB2004100559322A 2003-09-05 2004-07-30 半导体装置及其制造方法 Expired - Fee Related CN100452384C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003314240A JP2005085884A (ja) 2003-09-05 2003-09-05 半導体装置およびその製造方法
JP2003314240 2003-09-05

Publications (2)

Publication Number Publication Date
CN1591857A true CN1591857A (zh) 2005-03-09
CN100452384C CN100452384C (zh) 2009-01-14

Family

ID=34225163

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004100559322A Expired - Fee Related CN100452384C (zh) 2003-09-05 2004-07-30 半导体装置及其制造方法

Country Status (5)

Country Link
US (2) US7335989B2 (zh)
JP (1) JP2005085884A (zh)
KR (1) KR20050025240A (zh)
CN (1) CN100452384C (zh)
TW (1) TWI332247B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3954998B2 (ja) * 2003-08-11 2007-08-08 ローム株式会社 半導体装置およびその製造方法
US7566607B2 (en) * 2004-09-30 2009-07-28 Ricoh Company, Ltd. Semiconductor device and fabrication process thereof
JP5016286B2 (ja) 2006-10-12 2012-09-05 ローム株式会社 半導体装置および半導体装置の製造方法
KR101616044B1 (ko) * 2009-07-03 2016-04-28 삼성전자주식회사 무전해 도금에 의해 형성된 랜딩 패드를 포함한 반도체 소자

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04196251A (ja) 1990-11-27 1992-07-16 Mitsubishi Electric Corp 半導体装置
JPH07183377A (ja) 1993-12-24 1995-07-21 Nec Corp 半導体装置
JPH07263555A (ja) * 1994-03-24 1995-10-13 Nec Corp 半導体装置の製造方法
US6143646A (en) * 1997-06-03 2000-11-07 Motorola Inc. Dual in-laid integrated circuit structure with selectively positioned low-K dielectric isolation and method of formation
US6100184A (en) * 1997-08-20 2000-08-08 Sematech, Inc. Method of making a dual damascene interconnect structure using low dielectric constant material for an inter-level dielectric layer
JP3114710B2 (ja) * 1998-11-30 2000-12-04 日本電気株式会社 強誘電体メモリ及びその製造方法
US6255226B1 (en) * 1998-12-01 2001-07-03 Philips Semiconductor, Inc. Optimized metal etch process to enable the use of aluminum plugs
JP4260334B2 (ja) 1999-03-29 2009-04-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6475836B1 (en) * 1999-03-29 2002-11-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2000311939A (ja) * 1999-04-27 2000-11-07 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6271127B1 (en) * 1999-06-10 2001-08-07 Conexant Systems, Inc. Method for dual damascene process using electron beam and ion implantation cure methods for low dielectric constant materials
JP3954312B2 (ja) * 2001-01-15 2007-08-08 ローム株式会社 半導体装置の製造方法
US6586347B1 (en) * 2001-10-16 2003-07-01 Taiwan Semiconductor Manufacturing Company Method and structure to improve the reliability of multilayer structures of FSG (F-doped SiO2) dielectric layers and metal layers in semiconductor integrated circuits
KR100413828B1 (ko) * 2001-12-13 2004-01-03 삼성전자주식회사 반도체 장치 및 그 형성방법

Also Published As

Publication number Publication date
TW200511499A (en) 2005-03-16
JP2005085884A (ja) 2005-03-31
US20080116577A1 (en) 2008-05-22
US20050051899A1 (en) 2005-03-10
TWI332247B (en) 2010-10-21
KR20050025240A (ko) 2005-03-14
CN100452384C (zh) 2009-01-14
US7662713B2 (en) 2010-02-16
US7335989B2 (en) 2008-02-26

Similar Documents

Publication Publication Date Title
CN1265458C (zh) 具有形成在多层布线结构中电容器的半导体器件
CN2720636Y (zh) 集成电路
US6943111B2 (en) Barrier free copper interconnect by multi-layer copper seed
CN1139111C (zh) 半导体器件及其制造方法
CN1725466A (zh) 垫重分布层与铜垫重分布层的制造方法
CN1599028A (zh) 金属－绝缘体－金属电容器及互连结构
US20040147104A1 (en) Method of barrier-less integration with copper alloy
CN1591856A (zh) 内联机结构及其制造方法
CN1893020A (zh) 半导体器件及其制造方法
CN1897269A (zh) 布线结构、布线形成方法、薄膜晶体管基板及其制造方法
KR20070096016A (ko) 본드 패드를 갖는 상호 결선 구조체 및 본드 패드 상의범프 사이트 형성 방법
CN1909206A (zh) 半导体元件中内连线结构的制造方法
CN1531755A (zh) 利用牺牲材料的半导体构造及其制造方法
CN101030552A (zh) 集成电路的制造方法、金属－绝缘层－金属电容形成方法
CN1722425A (zh) 半导体结构
CN101030566A (zh) 半导体结构及其形成方法
TWI232523B (en) Damascene process and structure thereof
CN1707788A (zh) 半导体器件及其制造方法
CN100350592C (zh) 制造在互连孔的下部侧壁处具有斜面的半导体器件的方法
CN1601702A (zh) 互连结构上溅射蚀刻之原位金属阻障沉积
CN1523656A (zh) 半导体装置的制造方法
CN1233853A (zh) 形成多级互连结构的方法
CN1846296A (zh) 具有电容器的集成电路装置及制造方法
CN1199266C (zh) 半导体器件及其制造方法
CN1591857A (zh) 半导体装置及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090114

Termination date: 20190730