JPH04196251A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04196251A JPH04196251A JP32693190A JP32693190A JPH04196251A JP H04196251 A JPH04196251 A JP H04196251A JP 32693190 A JP32693190 A JP 32693190A JP 32693190 A JP32693190 A JP 32693190A JP H04196251 A JPH04196251 A JP H04196251A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置、特にガリウムヒ素（ＧａＡｓ）
なとの化合物半導体のＡＡゲート金属又は配線金属とＡ
ｕ配線との接合構造に関するものである。
なとの化合物半導体のＡＡゲート金属又は配線金属とＡ
ｕ配線との接合構造に関するものである。
第２図は従来の半導体装置のＡＩ電極とＡｕ配線の接合
部分の断面図で、図において、（１）はＧａＡｓ基板、
（２）はＡｌ電極、（５）は層間絶縁膜のＳｉＮ膜、（
６）は△Ｕ配線（２）の下層金属て付着力を向上させる
Ｔｉ膜、（８）はＡｕ膜である。
部分の断面図で、図において、（１）はＧａＡｓ基板、
（２）はＡｌ電極、（５）は層間絶縁膜のＳｉＮ膜、（
６）は△Ｕ配線（２）の下層金属て付着力を向上させる
Ｔｉ膜、（８）はＡｕ膜である。
従来のＡｌ電極（２）とＡｕ配線（８）の接合構造はこ
の様になっており、ＧａＡｓ基板（１）上に主としてゲ
ート金属として用いられるＡＩ電極（２）を形成した後
、保護膜として、プラグ７ ＣＶ Ｄ （Ｃｈｅｍｉｃ
ａｌ ＶａｐｏｒＤｅｐｏｓｉ ｔｉｏｎ）法により、
ＳｉＮ膜（５）を全面に覆う。
の様になっており、ＧａＡｓ基板（１）上に主としてゲ
ート金属として用いられるＡＩ電極（２）を形成した後
、保護膜として、プラグ７ ＣＶ Ｄ （Ｃｈｅｍｉｃ
ａｌ ＶａｐｏｒＤｅｐｏｓｉ ｔｉｏｎ）法により、
ＳｉＮ膜（５）を全面に覆う。
この後、△β電極（２）との接合部分を選択エツチング
してＡＩ電極（２）を露出させる。次に、配線金属のＴ
１膜（６）とＡｕ膜（８）を積層して配線パターンを形
成する。これにより、Ａｆ電極（２）と上部の配線金属
（８）とのコンタクトを行う。
してＡＩ電極（２）を露出させる。次に、配線金属のＴ
１膜（６）とＡｕ膜（８）を積層して配線パターンを形
成する。これにより、Ａｆ電極（２）と上部の配線金属
（８）とのコンタクトを行う。
従来の半導体装置のＡＡ電極とＡｕ配線の接合は以上の
ように構成されていたので、この後の温度サイクル、例
えば、表面バッンベーショノ膜形成時の熱処理や、信頼
性、評価等の高温保存時に、Ａｕの拡散によって、Ａｕ
とＡｌか反応してしまい、上下金属間の電気伝導かでき
なくなるという欠点かあり、このためにＡｕとＡｌの反
応を防止するバリアメタルとして、Ｍｏ等の高融点金属
をＡｌ上に積層したり、配線金属にＴ ｉ ／ Ａ ｕ
の積層構造に代えて、Ｔ ｉ ／ Ｍ ｏ ／ Ａ ｕ
等の積層構造にするなとの方法か取られてきた。バリヤ
メタルのＭｏの厚みによってバリヤ効果は大きく変化す
るか、このＭ ｏは内部応力か非常に大きく、単層Ｍｏ
膜の場合、約５００Å以上の厚みに成ると、ＭＯメタル
のストレスによって周辺絶縁膜のクラック等か発生し、
安定なプロセスにならない。−方、５００人程酸化ＭＯ
厚の場合、その熱処理プロセスにおけるＡｕとＡＩの反
応防止には不十分であるという問題点かあった。
ように構成されていたので、この後の温度サイクル、例
えば、表面バッンベーショノ膜形成時の熱処理や、信頼
性、評価等の高温保存時に、Ａｕの拡散によって、Ａｕ
とＡｌか反応してしまい、上下金属間の電気伝導かでき
なくなるという欠点かあり、このためにＡｕとＡｌの反
応を防止するバリアメタルとして、Ｍｏ等の高融点金属
をＡｌ上に積層したり、配線金属にＴ ｉ ／ Ａ ｕ
の積層構造に代えて、Ｔ ｉ ／ Ｍ ｏ ／ Ａ ｕ
等の積層構造にするなとの方法か取られてきた。バリヤ
メタルのＭｏの厚みによってバリヤ効果は大きく変化す
るか、このＭ ｏは内部応力か非常に大きく、単層Ｍｏ
膜の場合、約５００Å以上の厚みに成ると、ＭＯメタル
のストレスによって周辺絶縁膜のクラック等か発生し、
安定なプロセスにならない。−方、５００人程酸化ＭＯ
厚の場合、その熱処理プロセスにおけるＡｕとＡＩの反
応防止には不十分であるという問題点かあった。
この発明は上記のような問題点を解消するためになされ
たもので、ＡｕとＡＩの反応を防止し、その製造方法か
簡単な半導体装置を得ることを目的とする。
たもので、ＡｕとＡＩの反応を防止し、その製造方法か
簡単な半導体装置を得ることを目的とする。
この発明に係る半導体装置は、Ａｆｆ電極の最上層にＬ
＝ｉ ｏ膜を積層し、層間絶縁膜を５ｉ０２／ＳｉＮ又
は５ｉＯＮの２層構造とし、Ａｌ電極とコンタクトする
配線金属をＴ ｉ ／ Ｍ ｏ ／ Ａ ｕとＭＯを挿
入した積層構造としたものである。
＝ｉ ｏ膜を積層し、層間絶縁膜を５ｉ０２／ＳｉＮ又
は５ｉＯＮの２層構造とし、Ａｌ電極とコンタクトする
配線金属をＴ ｉ ／ Ｍ ｏ ／ Ａ ｕとＭＯを挿
入した積層構造としたものである。
この発明における半導体装置は、Ａ１電極の最上層にＭ
ｏ膜を積層し、これにコンタクトする配線金属にもバリ
アメタルとしてＭｏを挿入したＴ ｉ ／ Ｍ ｏ ／
Ａ ｕ構造となっており、Ｍｏ膜厚か等しい場合、単
独で、即ちＡｌ電極上のみＭ ｏ膜を積層した場合や配
線金属のみＴ ｉ ／ Ｍ ｏ ｙ’△Ｕ構造にした場
合に比へて、バリアメタルのＭｏ膜厚か２倍となり、バ
リア効果か向上する。また、単独で行う場合、バリアメ
タルはＭｏ膜厚を厚くすると、Ｍｏ膜の内部応力のため
にメタル剥かれ等の問題か生しるか、この発明では、ｈ
ｉ ｏ膜厚を％とすることかてきるのてこの様な問題も
生しない。
ｏ膜を積層し、これにコンタクトする配線金属にもバリ
アメタルとしてＭｏを挿入したＴ ｉ ／ Ｍ ｏ ／
Ａ ｕ構造となっており、Ｍｏ膜厚か等しい場合、単
独で、即ちＡｌ電極上のみＭ ｏ膜を積層した場合や配
線金属のみＴ ｉ ／ Ｍ ｏ ｙ’△Ｕ構造にした場
合に比へて、バリアメタルのＭｏ膜厚か２倍となり、バ
リア効果か向上する。また、単独で行う場合、バリアメ
タルはＭｏ膜厚を厚くすると、Ｍｏ膜の内部応力のため
にメタル剥かれ等の問題か生しるか、この発明では、ｈ
ｉ ｏ膜厚を％とすることかてきるのてこの様な問題も
生しない。
また、層間絶縁膜を２層構造にすることて、Ａｌ電極上
に積層したＭｏ膜か、スルーホールの加工時に同時にエ
ツチングされてしまい、バリア効果か劣化することを防
ぐことかできる。これは、単層の層間絶縁膜ではスルー
ホール加工時に、ＣＦ４ガス等のプラズマエツチングに
よって、Ｍｏ膜かエツチングされてしまうためて、２層
構造の層間絶縁膜とすることて、プラズマエツチングに
よるスルーホール加工をＳｉＯ２／ＳｉＮ又は５ｉＯＮ
界面でストップさせ、下層の３１０２エツチングをＨＦ
： ＮＨ，ＯＨ（１： ６）等のウェットエツチング
で除去することて、Ｍｏ膜のエツチングを防止てきるた
めである。
に積層したＭｏ膜か、スルーホールの加工時に同時にエ
ツチングされてしまい、バリア効果か劣化することを防
ぐことかできる。これは、単層の層間絶縁膜ではスルー
ホール加工時に、ＣＦ４ガス等のプラズマエツチングに
よって、Ｍｏ膜かエツチングされてしまうためて、２層
構造の層間絶縁膜とすることて、プラズマエツチングに
よるスルーホール加工をＳｉＯ２／ＳｉＮ又は５ｉＯＮ
界面でストップさせ、下層の３１０２エツチングをＨＦ
： ＮＨ，ＯＨ（１： ６）等のウェットエツチング
で除去することて、Ｍｏ膜のエツチングを防止てきるた
めである。
以下、この発明の一実施例を図について説明する。第１
図において、（１）はＧａＡｓ基板、（２）はＡ１電極
、（３）はＡｌ電極の最上層に積層したＭｏ膜、（４）
はＳ ｉＯ２膜、（５）はＳｉＮ又は５ｉＯＮ膜、配線
金属は図示の如＜Ｔｉ膜（６）、Ｍｏ膜（７）、Ａし膜
（８）の３層構造となっている。
図において、（１）はＧａＡｓ基板、（２）はＡ１電極
、（３）はＡｌ電極の最上層に積層したＭｏ膜、（４）
はＳ ｉＯ２膜、（５）はＳｉＮ又は５ｉＯＮ膜、配線
金属は図示の如＜Ｔｉ膜（６）、Ｍｏ膜（７）、Ａし膜
（８）の３層構造となっている。
この構造はＧａＡｓ基板（１）上にＡｊ２／Ｍｏ（５０
０人１５００人）金属を蒸着リフトオフ法により形成し
、層間絶縁膜をプラズマＣＶＤ法により、ＳｉＯ□膜（
４）５００人堆積した後、ＳｉＮ又は５ｉＯＮ膜（５）
５００人〜４０００人堆積する。その後、スルーホー
ルを開口するためにレジストパターンを形成し、ＲＩ
Ｅ （Ｒｅａｃｔｉｖｅ Ｊｏｎ Ｅｔｃｈｉｎｇ）装
置を用い、ＣＦＪ 十〇□ガスプラズマでＳｉＮ又は５
ｉＯＮ膜（５）をエツチングする。次に、残存するＳｉ
Ｏ□膜（４）をＨＦ ： ＮＨ４ＯＨ（１： ６）等の
エツチング液を用いて除去し、配線金属のＴ ｉ／Ｍｏ
／Ａｕ （５００人７５００人／１００００人）を蒸着
リフトオフ法などにより形成する。これにより、Ａｕと
ＡＩのバリアメタルとなるＭｏ膜厚は５００人Ｘ２＝１
０００人と厚くてき、また、層間絶縁膜をＳｉＯ２／
Ｓ ｉ Ｎ又は５ｉＯＮ膜の２層構造とすることて、プ
ラズマエツチング時に５１０２／ＳｉＮ又は５ｉＯＮ界
面でストップエツチングか可能となり、Ａｌ上のＭｏ膜
かプラズマ上にさらされることもなく、エツチングされ
ない。
０人１５００人）金属を蒸着リフトオフ法により形成し
、層間絶縁膜をプラズマＣＶＤ法により、ＳｉＯ□膜（
４）５００人堆積した後、ＳｉＮ又は５ｉＯＮ膜（５）
５００人〜４０００人堆積する。その後、スルーホー
ルを開口するためにレジストパターンを形成し、ＲＩ
Ｅ （Ｒｅａｃｔｉｖｅ Ｊｏｎ Ｅｔｃｈｉｎｇ）装
置を用い、ＣＦＪ 十〇□ガスプラズマでＳｉＮ又は５
ｉＯＮ膜（５）をエツチングする。次に、残存するＳｉ
Ｏ□膜（４）をＨＦ ： ＮＨ４ＯＨ（１： ６）等の
エツチング液を用いて除去し、配線金属のＴ ｉ／Ｍｏ
／Ａｕ （５００人７５００人／１００００人）を蒸着
リフトオフ法などにより形成する。これにより、Ａｕと
ＡＩのバリアメタルとなるＭｏ膜厚は５００人Ｘ２＝１
０００人と厚くてき、また、層間絶縁膜をＳｉＯ２／
Ｓ ｉ Ｎ又は５ｉＯＮ膜の２層構造とすることて、プ
ラズマエツチング時に５１０２／ＳｉＮ又は５ｉＯＮ界
面でストップエツチングか可能となり、Ａｌ上のＭｏ膜
かプラズマ上にさらされることもなく、エツチングされ
ない。
なお、上記実施例ではＡＡ電極（２）をＡβ／ Ｍ 。
構造とした場合を示したか、Ｔ ｉ／ Ａ １ ／’
ＭＯ、Ｔ ｉ ／ Ｍ ｏ ／ Ａ Ｉ！ ／ Ｍ ｏ
、またはＮ ｉ ／ Ａ Ｉ ／Ｍｏ構造としても最上
層にＭ ｏ層か積層された構造となっていればよい。
ＭＯ、Ｔ ｉ ／ Ｍ ｏ ／ Ａ Ｉ！ ／ Ｍ ｏ
、またはＮ ｉ ／ Ａ Ｉ ／Ｍｏ構造としても最上
層にＭ ｏ層か積層された構造となっていればよい。
また、層間絶縁膜として、ＳｉＯ２／ Ｓ ｉ Ｎ又は
５ｉＯＮ構造とした場合を示したか、Ｓ １０２／ Ｓ
ｉ Ｎ又は５ｉＯＮ／Ｓｉ○２等の３層構造としても
、下層のＳｉＯ□／ＳｉＮ又は５１ＯＮ界面でプラズマ
エツチングでのストップエツチングか可能であればよい
。
５ｉＯＮ構造とした場合を示したか、Ｓ １０２／ Ｓ
ｉ Ｎ又は５ｉＯＮ／Ｓｉ○２等の３層構造としても
、下層のＳｉＯ□／ＳｉＮ又は５１ＯＮ界面でプラズマ
エツチングでのストップエツチングか可能であればよい
。
以上のようにこの発明によれば、Ａｌ電極とＡｕ配線の
接合部分において、バリアメタルとなるＭｏ膜をへβ電
極最上層と△Ｕ配線の中間層に挿入し、これらの層間絶
縁膜をＳ】０２／ Ｓ ｉ Ｎ又は５ｉＯＮ膜の２層構
造とすることによって、ＡｕとＡｌの反応を防止するＭ
ｏ膜を厚くてき、Ａｌ電極とＡｕ配線間の電気伝導不良
を無くし、信頼性の優れた半導体装置を容易に形成でき
る効果かある。
接合部分において、バリアメタルとなるＭｏ膜をへβ電
極最上層と△Ｕ配線の中間層に挿入し、これらの層間絶
縁膜をＳ】０２／ Ｓ ｉ Ｎ又は５ｉＯＮ膜の２層構
造とすることによって、ＡｕとＡｌの反応を防止するＭ
ｏ膜を厚くてき、Ａｌ電極とＡｕ配線間の電気伝導不良
を無くし、信頼性の優れた半導体装置を容易に形成でき
る効果かある。
第１図はこの発明の一実施例である△１電極とΔＵ配線
の接合構造を有する半導体装置の断面図、第２図は従来
のＡｌ電極とＡｕ配線の接合構造を有する半導体装置の
断面図である。 ズにおいて、（１）はＧａＡｓ基板、（２）はＡｌ膜、
（３）はＭｏ膜で、Ａｌ膜（２）、Ｍｏ膜（３）によっ
て最上層にＭｏ膜を有したＡｌ電極を形成する。（４）
はＳｉＯ２膜、（５）はＳｉＮ又は５ｉＯＮ膜て、Ｓｉ
Ｃ膜（４）、ＳｉＮまたは５ｉＯＮ膜（５）で層間絶縁
膜を形成する。（６）はＴｉ膜、（７）はＭｏ膜、（８
）はＡｕ膜、Ｔ１膜（６）、Ｍｏ膜（７）、Ａｕ膜（８
）で、Ａｕ配線を形成する。 なお、図中、同一符号は同一、又は相当部分を示す。
の接合構造を有する半導体装置の断面図、第２図は従来
のＡｌ電極とＡｕ配線の接合構造を有する半導体装置の
断面図である。 ズにおいて、（１）はＧａＡｓ基板、（２）はＡｌ膜、
（３）はＭｏ膜で、Ａｌ膜（２）、Ｍｏ膜（３）によっ
て最上層にＭｏ膜を有したＡｌ電極を形成する。（４）
はＳｉＯ２膜、（５）はＳｉＮ又は５ｉＯＮ膜て、Ｓｉ
Ｃ膜（４）、ＳｉＮまたは５ｉＯＮ膜（５）で層間絶縁
膜を形成する。（６）はＴｉ膜、（７）はＭｏ膜、（８
）はＡｕ膜、Ｔ１膜（６）、Ｍｏ膜（７）、Ａｕ膜（８
）で、Ａｕ配線を形成する。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- Ａｌ膜の最上層にＭｏ膜を積層したＡｌ電極と、このＡ
ｌ配線に接合するＭｏ膜をＡｕ膜の下層に積層したＡｕ
配線と、これらの層間絶縁膜が２層以上の絶縁膜からな
り、かつ、最下層の絶縁膜が、プラズマエッチングの停
止膜として作用する多層構造の層間絶縁膜を備えたこと
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32693190A JPH04196251A (ja) | 1990-11-27 | 1990-11-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32693190A JPH04196251A (ja) | 1990-11-27 | 1990-11-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04196251A true JPH04196251A (ja) | 1992-07-16 |
Family
ID=18193367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32693190A Pending JPH04196251A (ja) | 1990-11-27 | 1990-11-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04196251A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005117067A (ja) * | 2005-01-13 | 2005-04-28 | Rohm Co Ltd | 半導体装置 |
| JP2007258748A (ja) * | 2007-06-11 | 2007-10-04 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| US7335989B2 (en) | 2003-09-05 | 2008-02-26 | Rohm Co., Ltd. | Semiconductor device and production method therefor |
| US8564131B2 (en) | 2001-01-15 | 2013-10-22 | Rohm Co., Ltd. | Semiconductor device and method for manufacturing the same |
-
1990
- 1990-11-27 JP JP32693190A patent/JPH04196251A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8564131B2 (en) | 2001-01-15 | 2013-10-22 | Rohm Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US7335989B2 (en) | 2003-09-05 | 2008-02-26 | Rohm Co., Ltd. | Semiconductor device and production method therefor |
| US7662713B2 (en) | 2003-09-05 | 2010-02-16 | Rohm Co., Ltd. | Semiconductor device production method that includes forming a gold interconnection layer |
| JP2005117067A (ja) * | 2005-01-13 | 2005-04-28 | Rohm Co Ltd | 半導体装置 |
| JP2007258748A (ja) * | 2007-06-11 | 2007-10-04 | Rohm Co Ltd | 半導体装置およびその製造方法 |
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